JPH09305399A - 命令供給装置 - Google Patents
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- JPH09305399A JPH09305399A JP8116200A JP11620096A JPH09305399A JP H09305399 A JPH09305399 A JP H09305399A JP 8116200 A JP8116200 A JP 8116200A JP 11620096 A JP11620096 A JP 11620096A JP H09305399 A JPH09305399 A JP H09305399A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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Abstract
(57)【要約】
【課題】 命令配置のためのプログラム容量の削減と命
令フェッチのための外部メモリアクセス削減及びアクセ
ス時間削減を可能にし、システム性能向上とメモリ量の
削減ができる命令供給装置を提供する。 【解決手段】 命令供給装置は、圧縮された命令及びデ
ータを格納するメインメモリ３０と、圧縮された命令に
対するアドレスを生成する圧縮命令アドレス生成部２２
と、圧縮された命令を伸張する命令伸張器２４とを備
え、圧縮命令アドレス生成部２２は、命令アドレス発生
器（ΡＣ）２１で生成されたアドレスを受け取り、命令
を圧縮した時に使用した所定のアリゴリズムに従って、
次に取り込むべき圧縮された命令のアドレスを生成し、
メインメモリ３０は、実行すべき命令列を予め圧縮して
記憶するとともに、圧縮命令アドレス生成部２２で生成
されたアドレスに従って圧縮命令を出力し、命令伸張器
２４は、圧縮命令を伸張して解読部２５に供給するよう
に構成する。
令フェッチのための外部メモリアクセス削減及びアクセ
ス時間削減を可能にし、システム性能向上とメモリ量の
削減ができる命令供給装置を提供する。 【解決手段】 命令供給装置は、圧縮された命令及びデ
ータを格納するメインメモリ３０と、圧縮された命令に
対するアドレスを生成する圧縮命令アドレス生成部２２
と、圧縮された命令を伸張する命令伸張器２４とを備
え、圧縮命令アドレス生成部２２は、命令アドレス発生
器（ΡＣ）２１で生成されたアドレスを受け取り、命令
を圧縮した時に使用した所定のアリゴリズムに従って、
次に取り込むべき圧縮された命令のアドレスを生成し、
メインメモリ３０は、実行すべき命令列を予め圧縮して
記憶するとともに、圧縮命令アドレス生成部２２で生成
されたアドレスに従って圧縮命令を出力し、命令伸張器
２４は、圧縮命令を伸張して解読部２５に供給するよう
に構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、中央演算装置（プ
ロセッサ）における命令供給装置に関する。
ロセッサ）における命令供給装置に関する。
【０００２】
【従来の技術】一般に、縮小命令型計算機（以下単にＲ
ＩＳＣと称す。ＲＩＳＣ：Reduced Instruction Set Co
mputer 以下、単にＲＩＳＣという。）は、命令アドレ
スを生成するプログラムシーケンス制御部、命令を解読
して演算を行う演算実行部、命令やデータを高速に供給
するための機構であるキャッシュ制御部とそのキャッシ
ュメモリ部、メモリ以外のデバイスとにインタフェース
制御を行うＩ／Ｏ制御部等から構成される。
ＩＳＣと称す。ＲＩＳＣ：Reduced Instruction Set Co
mputer 以下、単にＲＩＳＣという。）は、命令アドレ
スを生成するプログラムシーケンス制御部、命令を解読
して演算を行う演算実行部、命令やデータを高速に供給
するための機構であるキャッシュ制御部とそのキャッシ
ュメモリ部、メモリ以外のデバイスとにインタフェース
制御を行うＩ／Ｏ制御部等から構成される。
【０００３】例えば、この種のＲＩＳＣとして「コンピ
ュータアーキテクチャＩ」（富田真治著 丸善 １９９
２年１１月）ｐｐ１８９〜ｐ２１１に記載されたものが
ある。
ュータアーキテクチャＩ」（富田真治著 丸善 １９９
２年１１月）ｐｐ１８９〜ｐ２１１に記載されたものが
ある。
【０００４】図７は従来のこの計算機システムの全体構
成を示す図であり、この図において、ＲＩＳＣは、命令
アドレスを生成するプログラムシーケンス制御部（Ρ
Ｃ）１１、命令を解読して演算を行う演算実行部１２、
命令やデータを高速に供給するための機構であるキャッ
シュ制御部１３、キャッシュ制御部１３からの制御信号
に従って命令を入出力するキャッシュメモリ１４から構
成され、さらにシステムバス１５を介してメインメモリ
１６、メモリ以外のデバイスとにインタフェース制御を
行うＩ／Ｏ制御部１７、ディスク装置１８等が接続され
る。
成を示す図であり、この図において、ＲＩＳＣは、命令
アドレスを生成するプログラムシーケンス制御部（Ρ
Ｃ）１１、命令を解読して演算を行う演算実行部１２、
命令やデータを高速に供給するための機構であるキャッ
シュ制御部１３、キャッシュ制御部１３からの制御信号
に従って命令を入出力するキャッシュメモリ１４から構
成され、さらにシステムバス１５を介してメインメモリ
１６、メモリ以外のデバイスとにインタフェース制御を
行うＩ／Ｏ制御部１７、ディスク装置１８等が接続され
る。
【０００５】上記演算実行部１２、プログラムシーケン
ス制御部（ΡＣ）１１、キャッシュ制御部１３及びキャ
ッシュメモリ１４を含んだものを一般に中央演算装置１
０と呼び、以下では単にＣＰＵ又はプロセッサと呼ぶ。
ス制御部（ΡＣ）１１、キャッシュ制御部１３及びキャ
ッシュメモリ１４を含んだものを一般に中央演算装置１
０と呼び、以下では単にＣＰＵ又はプロセッサと呼ぶ。
【０００６】コンピュータにおいてプロセッサがあるプ
ログラムを実行する場合、前記図７に示すように、プロ
セッサ自体が次に実行すべき命令のアドレスをプログラ
ムシーケンスより生成し、アドレスバスに接続されたメ
モリより該当アドレスが指すメモリ内容である命令を読
み出し、該当データを命令として自プロセッサの内部に
取り込む。メインメモリ１６から命令をプロセッサ内部
に取り込む一連のシーケンスを命令フェッチという。
ログラムを実行する場合、前記図７に示すように、プロ
セッサ自体が次に実行すべき命令のアドレスをプログラ
ムシーケンスより生成し、アドレスバスに接続されたメ
モリより該当アドレスが指すメモリ内容である命令を読
み出し、該当データを命令として自プロセッサの内部に
取り込む。メインメモリ１６から命令をプロセッサ内部
に取り込む一連のシーケンスを命令フェッチという。
【０００７】プロセッサは、パイプライン処理と呼ばれ
る時間的な並列処理を用いて処理速度を上げている。一
般的なＲＩＳＣのパイプライン構造を図８に示す。
る時間的な並列処理を用いて処理速度を上げている。一
般的なＲＩＳＣのパイプライン構造を図８に示す。
【０００８】図８に示すように、メインメモリからフェ
ッチされた命令は、プロセッサ内部のフェッチ回路に読
み出され（ロードされ）、次にロードされた命令が何を
意味しているのかを解読器（以下、単にデコーダとい
う。）でデコードされる。
ッチされた命令は、プロセッサ内部のフェッチ回路に読
み出され（ロードされ）、次にロードされた命令が何を
意味しているのかを解読器（以下、単にデコーダとい
う。）でデコードされる。
【０００９】デコーダで解読された命令は、プロセッサ
の内部資源であるレジスタの読み出し／書き込み、演算
の種類の指定、次に実行すべき命令アドレスの生成等を
行う各ハードウェアを制御可能な状態となっている。
の内部資源であるレジスタの読み出し／書き込み、演算
の種類の指定、次に実行すべき命令アドレスの生成等を
行う各ハードウェアを制御可能な状態となっている。
【００１０】次のエクゼキューション相（又は実行相）
で、解読された命令通りの処理を行い、次のメモリライ
トバック相で演算結果等のデータをレジスタに書き込
み、１つの命令の実行を終了する。
で、解読された命令通りの処理を行い、次のメモリライ
トバック相で演算結果等のデータをレジスタに書き込
み、１つの命令の実行を終了する。
【００１１】つまり、命令はフェッチ→デコード→実行
→メモリライトバックの各相を通過しながら実行されて
行くことになるが、４種の各パイプライン相は各々独立
に働くため、同時に４つの命令が時間軸で並列に実行で
き、プロセッサ全体としての処理性能が向上する。
→メモリライトバックの各相を通過しながら実行されて
行くことになるが、４種の各パイプライン相は各々独立
に働くため、同時に４つの命令が時間軸で並列に実行で
き、プロセッサ全体としての処理性能が向上する。
【００１２】また、前記図７に示したように、プロセッ
サにキャッシュメモリ１４等の高速データ供給装置が付
加されたプロセッサの場合、命令の供給やデータの供給
が高速に行えるために、プロセッサを止めることなく命
令の実行ができるようになる。
サにキャッシュメモリ１４等の高速データ供給装置が付
加されたプロセッサの場合、命令の供給やデータの供給
が高速に行えるために、プロセッサを止めることなく命
令の実行ができるようになる。
【００１３】以下、簡単にこの命令キャッシュ（又は命
令バッファ）の動作説明を行う。
令バッファ）の動作説明を行う。
【００１４】取り込まれた命令は、プロセッサの命令用
のキャッシュ１回のメモリアクセス時に２命令から８命
令の単位で、内部のキャッシュに取り込む。
のキャッシュ１回のメモリアクセス時に２命令から８命
令の単位で、内部のキャッシュに取り込む。
【００１５】命令のプリフェッチは以下のようなもので
ある。
ある。
【００１６】プロセッサにおいて、通常の命令の逐次実
行を高速化するために、多くのマシンで命令プリフェッ
チバッファ（instruction-prefetch buffer、以下では
単に命令バッファとする）を使用している。一般的な命
令バッファは、２から８個の連続した命令を保持するよ
うに作られる。そして、命令が１つずつＣＰＵで実行さ
れる度に、後続の命令語がプリフェッチされる。このプ
リフェッチ方式は、ＣＰＵが命令を実行していく速度よ
りもメモリの命令供給能力が高い場合にのみ効果があ
る。これが逆だと、命令バッファがＣＰＵより先に進ん
でメモリより命令をフェッチすることができない。
行を高速化するために、多くのマシンで命令プリフェッ
チバッファ（instruction-prefetch buffer、以下では
単に命令バッファとする）を使用している。一般的な命
令バッファは、２から８個の連続した命令を保持するよ
うに作られる。そして、命令が１つずつＣＰＵで実行さ
れる度に、後続の命令語がプリフェッチされる。このプ
リフェッチ方式は、ＣＰＵが命令を実行していく速度よ
りもメモリの命令供給能力が高い場合にのみ効果があ
る。これが逆だと、命令バッファがＣＰＵより先に進ん
でメモリより命令をフェッチすることができない。
【００１７】したがって、一時に２命令以上フェッチす
るようにＣＰＵ−メモリ間のデータパスの幅を広げる
か、あるいは、単純にＣＰＵより高速なメモリを用いる
必要がある。この方式の欠点は、例えば、分岐命令があ
った場合、命令バッファ中の命令が全てＣＰＵで実行さ
れるとは限らないので、その分余計なメモリトラヒック
（メモリアクセス）の増加がある。そのため、命令バッ
ファと併せて、ＣＰＵ内部にキャッシュメモリを置き、
頻繁に使われる命令列をキャッシュに格納することによ
り、外部へのメモリアクセス回数を減じるという試みが
一般的に行われている。つまり、実行される命令にはル
ープ処理のような繰り返し処理が多く存在するので、そ
のループの命令を一度内部のキャッシュに取り込むこと
で、後に続く同一ループの命令を外部の低速メモリから
読み込まずに、内部の高速なキャッシュから供給するよ
うにすることで、命令の実行性能を上げている。
るようにＣＰＵ−メモリ間のデータパスの幅を広げる
か、あるいは、単純にＣＰＵより高速なメモリを用いる
必要がある。この方式の欠点は、例えば、分岐命令があ
った場合、命令バッファ中の命令が全てＣＰＵで実行さ
れるとは限らないので、その分余計なメモリトラヒック
（メモリアクセス）の増加がある。そのため、命令バッ
ファと併せて、ＣＰＵ内部にキャッシュメモリを置き、
頻繁に使われる命令列をキャッシュに格納することによ
り、外部へのメモリアクセス回数を減じるという試みが
一般的に行われている。つまり、実行される命令にはル
ープ処理のような繰り返し処理が多く存在するので、そ
のループの命令を一度内部のキャッシュに取り込むこと
で、後に続く同一ループの命令を外部の低速メモリから
読み込まずに、内部の高速なキャッシュから供給するよ
うにすることで、命令の実行性能を上げている。
【００１８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のコンピュータシステムにおいて命令フェッチ
を行う方式は、プログラム自体はプロセッサの外部のメ
モリ（一般にはメインメモリ）にあったため、基本的に
は１命令を実行するために少なくとも１回の外部メモリ
アクセス時間と、その命令を置くメモリ空間を消費する
という欠点があった。すなわち、メインメモリやキャッ
シュメモリの消費量が大きいということと、バスバンド
幅を大きくできないという問題点があった。
うな従来のコンピュータシステムにおいて命令フェッチ
を行う方式は、プログラム自体はプロセッサの外部のメ
モリ（一般にはメインメモリ）にあったため、基本的に
は１命令を実行するために少なくとも１回の外部メモリ
アクセス時間と、その命令を置くメモリ空間を消費する
という欠点があった。すなわち、メインメモリやキャッ
シュメモリの消費量が大きいということと、バスバンド
幅を大きくできないという問題点があった。
【００１９】本発明は、命令配置のためのプログラム容
量の削減と命令フェッチのための外部メモリアクセス削
減及びアクセス時間削減を可能にし、システム性能向上
とメモリ量の削減ができる命令供給装置を提供すること
を目的とする。
量の削減と命令フェッチのための外部メモリアクセス削
減及びアクセス時間削減を可能にし、システム性能向上
とメモリ量の削減ができる命令供給装置を提供すること
を目的とする。
【００２０】
【課題を解決するための手段】本発明に係る命令供給装
置は、命令アドレスを生成する命令アドレス発生部、命
令をフェッチする命令フェッチ部、命令を解読して演算
を行う演算実行部、命令やデータを記憶するメモリ部等
を備えたプロセッサに命令を供給する命令供給装置にお
いて、圧縮された命令及びデータを格納するメモリ手段
と、圧縮された命令に対するアドレスを生成する圧縮命
令アドレス生成手段と、圧縮された命令を伸張する命令
伸張手段とを備え、圧縮命令アドレス生成手段は、命令
アドレス発生部で生成されたアドレスを受け取り、命令
を圧縮した時に使用した所定のアリゴリズムに従って、
次に取り込むべき圧縮された命令のアドレスを生成し、
メモリ手段は、実行すべき命令列を予め圧縮して記憶す
るとともに、圧縮命令アドレス生成手段で生成されたア
ドレスに従って圧縮命令を出力し、命令伸張手段は、圧
縮命令を伸張して演算実行部に供給するように構成す
る。
置は、命令アドレスを生成する命令アドレス発生部、命
令をフェッチする命令フェッチ部、命令を解読して演算
を行う演算実行部、命令やデータを記憶するメモリ部等
を備えたプロセッサに命令を供給する命令供給装置にお
いて、圧縮された命令及びデータを格納するメモリ手段
と、圧縮された命令に対するアドレスを生成する圧縮命
令アドレス生成手段と、圧縮された命令を伸張する命令
伸張手段とを備え、圧縮命令アドレス生成手段は、命令
アドレス発生部で生成されたアドレスを受け取り、命令
を圧縮した時に使用した所定のアリゴリズムに従って、
次に取り込むべき圧縮された命令のアドレスを生成し、
メモリ手段は、実行すべき命令列を予め圧縮して記憶す
るとともに、圧縮命令アドレス生成手段で生成されたア
ドレスに従って圧縮命令を出力し、命令伸張手段は、圧
縮命令を伸張して演算実行部に供給するように構成す
る。
【００２１】また、本発明に係る命令供給装置は、上記
命令供給装置が、伸張された命令を一時的に保持する伸
張命令キャッシュメモリと、伸張命令キャッシュメモリ
を制御する伸張命令キャッシュメモリ制御手段とを備
え、伸張命令キャッシュメモリ制御手段は、伸張された
命令のアドレスが指定された時、伸張命令キャッシュメ
モリから読み出した伸張された命令を命令フェッチ部に
送出し、命令伸張手段は、命令フェッチ部の前段に設置
され、圧縮された命令が該命令フェッチ部に投入される
前に圧縮された命令を伸張してプログラム本来の命令に
展開して、該伸張した命令を命令フェッチ部に供給する
ように構成する。
命令供給装置が、伸張された命令を一時的に保持する伸
張命令キャッシュメモリと、伸張命令キャッシュメモリ
を制御する伸張命令キャッシュメモリ制御手段とを備
え、伸張命令キャッシュメモリ制御手段は、伸張された
命令のアドレスが指定された時、伸張命令キャッシュメ
モリから読み出した伸張された命令を命令フェッチ部に
送出し、命令伸張手段は、命令フェッチ部の前段に設置
され、圧縮された命令が該命令フェッチ部に投入される
前に圧縮された命令を伸張してプログラム本来の命令に
展開して、該伸張した命令を命令フェッチ部に供給する
ように構成する。
【００２２】また、本発明に係る命令供給装置は、命令
アドレスを生成する命令アドレス発生部、命令をフェッ
チする命令フェッチ部、命令を解読して演算を行う演算
実行部、命令やデータを記憶するメモリ部等を備えたプ
ロセッサに命令を供給する命令供給装置において、伸張
された命令を一時的に保持する伸張命令キャッシュメモ
リと、伸張命令キャッシュメモリを制御する伸張命令キ
ャッシュメモリ制御手段と、圧縮された命令及びデータ
を格納するメモリ手段と、圧縮された命令に対するアド
レスを生成する圧縮命令アドレス生成手段と、圧縮され
た命令を伸張する命令伸張手段とを備え、命令アドレス
発生部は、伸張命令キャッシュメモリに命令アドレスを
供給して該伸張命令キャッシュメモリから命令を読み出
し、該読み出した命令を命令フェッチ部がフェッチし、
伸張命令キャッシュメモリから命令が読み出せない時
は、圧縮命令アドレス生成手段に該当アドレスを発行
し、圧縮命令アドレス生成手段は、メモリ手段から該当
圧縮命令を読み出して取り込み、命令伸張手段は、圧縮
命令を伸張して命令フェッチ部に供給するとともに、該
伸張したデータを伸張命令キャッシュメモリに格納する
ように構成する。
アドレスを生成する命令アドレス発生部、命令をフェッ
チする命令フェッチ部、命令を解読して演算を行う演算
実行部、命令やデータを記憶するメモリ部等を備えたプ
ロセッサに命令を供給する命令供給装置において、伸張
された命令を一時的に保持する伸張命令キャッシュメモ
リと、伸張命令キャッシュメモリを制御する伸張命令キ
ャッシュメモリ制御手段と、圧縮された命令及びデータ
を格納するメモリ手段と、圧縮された命令に対するアド
レスを生成する圧縮命令アドレス生成手段と、圧縮され
た命令を伸張する命令伸張手段とを備え、命令アドレス
発生部は、伸張命令キャッシュメモリに命令アドレスを
供給して該伸張命令キャッシュメモリから命令を読み出
し、該読み出した命令を命令フェッチ部がフェッチし、
伸張命令キャッシュメモリから命令が読み出せない時
は、圧縮命令アドレス生成手段に該当アドレスを発行
し、圧縮命令アドレス生成手段は、メモリ手段から該当
圧縮命令を読み出して取り込み、命令伸張手段は、圧縮
命令を伸張して命令フェッチ部に供給するとともに、該
伸張したデータを伸張命令キャッシュメモリに格納する
ように構成する。
【００２３】また、本発明に係る命令供給装置は、命令
アドレスを生成する命令アドレス発生部、命令をフェッ
チする命令フェッチ部、命令を解読して演算を行う演算
実行部、命令やデータを記憶するメモリ部等を備えたプ
ロセッサに命令を供給する命令供給装置において、命令
及びデータを格納するメインメモリ及びキャッシュメモ
リと、圧縮された命令に対するアドレスを生成する圧縮
命令アドレス生成手段と、圧縮された命令を伸張する命
令伸張手段とを備え、メインメモリ上に命令列を所定単
位で圧縮してブロック構造として格納し、該圧縮された
命令ブロックは、ヘッダと圧縮命令列の塊であり、ヘッ
ダにはその該当命令ブロックに格納された関数等の開始
アドレス、該命令ブロック内部で呼び出している関数の
圧縮命令ブロックのアドレス等を格納し、圧縮命令アド
レス生成手段は、プログラム実行時に分岐又は関数呼び
出しが発生すると、命令ブロックのヘッダ情報に基づい
て、次にアクセスすべき圧縮命令ブロックの先頭アドレ
スを計算し、圧縮命令アドレス生成手段により生成され
たアドレスで圧縮された命令ブロックをメインメモリか
ら読み出し、命令フェッチ部に伸張命令を供給する、又
は、該伸張命令をキャッシュメモリに格納する、若しく
は、圧縮された命令をキャッシュメモリに一旦保持し、
命令伸張手段は、圧縮命令を伸張して演算実行部に供給
するように構成する。
アドレスを生成する命令アドレス発生部、命令をフェッ
チする命令フェッチ部、命令を解読して演算を行う演算
実行部、命令やデータを記憶するメモリ部等を備えたプ
ロセッサに命令を供給する命令供給装置において、命令
及びデータを格納するメインメモリ及びキャッシュメモ
リと、圧縮された命令に対するアドレスを生成する圧縮
命令アドレス生成手段と、圧縮された命令を伸張する命
令伸張手段とを備え、メインメモリ上に命令列を所定単
位で圧縮してブロック構造として格納し、該圧縮された
命令ブロックは、ヘッダと圧縮命令列の塊であり、ヘッ
ダにはその該当命令ブロックに格納された関数等の開始
アドレス、該命令ブロック内部で呼び出している関数の
圧縮命令ブロックのアドレス等を格納し、圧縮命令アド
レス生成手段は、プログラム実行時に分岐又は関数呼び
出しが発生すると、命令ブロックのヘッダ情報に基づい
て、次にアクセスすべき圧縮命令ブロックの先頭アドレ
スを計算し、圧縮命令アドレス生成手段により生成され
たアドレスで圧縮された命令ブロックをメインメモリか
ら読み出し、命令フェッチ部に伸張命令を供給する、又
は、該伸張命令をキャッシュメモリに格納する、若しく
は、圧縮された命令をキャッシュメモリに一旦保持し、
命令伸張手段は、圧縮命令を伸張して演算実行部に供給
するように構成する。
【００２４】また、メインメモリ上に格納される命令列
の単位は、関数や所定長さを持ったループ命令であって
もよい。
の単位は、関数や所定長さを持ったループ命令であって
もよい。
【００２５】また、メモリ手段は、プロセッサにバスを
介して接続されたメインメモリであってもよく、メモリ
手段は、プロセッサ内に設けられ、メインメモリの内容
が複写され、命令及びデータが高速に供給されるキャッ
シュメモリであってもよい。さらに、プロセッサは、時
間的な並列処理を行うパイプライン構造により構成され
たものであってもよく、プロセッサは、縮小命令型計算
機（ＲＩＳＣ：Reduced Instruction Set Computer）で
あってもよい。
介して接続されたメインメモリであってもよく、メモリ
手段は、プロセッサ内に設けられ、メインメモリの内容
が複写され、命令及びデータが高速に供給されるキャッ
シュメモリであってもよい。さらに、プロセッサは、時
間的な並列処理を行うパイプライン構造により構成され
たものであってもよく、プロセッサは、縮小命令型計算
機（ＲＩＳＣ：Reduced Instruction Set Computer）で
あってもよい。
【００２６】
【発明の実施の形態】本発明に係る命令供給装置は、マ
イクロコンピュータにおける命令供給装置に適用するこ
とができる。
イクロコンピュータにおける命令供給装置に適用するこ
とができる。
【００２７】図１は本発明の第１の実施形態に係る命令
供給装置のOn the fly型のパイプライン構造を適用した
計算機システムの全体構成を示す図であり、図２はこの
命令供給装置のOn the fly型のパイプライン構造を示す
図である。図１に示す命令供給装置は、通常の半導体メ
モリ（ＤＲＡＭやＳＲＡΜ）で構成されるメインメモリ
とプロセッサがシステムバスで接続されて構成された例
である。
供給装置のOn the fly型のパイプライン構造を適用した
計算機システムの全体構成を示す図であり、図２はこの
命令供給装置のOn the fly型のパイプライン構造を示す
図である。図１に示す命令供給装置は、通常の半導体メ
モリ（ＤＲＡＭやＳＲＡΜ）で構成されるメインメモリ
とプロセッサがシステムバスで接続されて構成された例
である。
【００２８】図１において、２０はＣＰＵ（Central Pr
ocessing Unit：中央演算装置）（プロセッサ）、３０
は圧縮された命令やデータを格納するメインメモリ（Ma
in Memory）（メモリ手段）、４０はＣＰＵ２０、メイ
ンメモリ３０及び図示しないメモリ以外のデバイス、例
えばＩ／Ｏ制御部、ディスク装置等とを接続するシステ
ムバスである。
ocessing Unit：中央演算装置）（プロセッサ）、３０
は圧縮された命令やデータを格納するメインメモリ（Ma
in Memory）（メモリ手段）、４０はＣＰＵ２０、メイ
ンメモリ３０及び図示しないメモリ以外のデバイス、例
えばＩ／Ｏ制御部、ディスク装置等とを接続するシステ
ムバスである。
【００２９】上記ＣＰＵ２０は、命令アドレス発生器
（ΡＣ）２１、圧縮命令アドレス生成部（UnExpanded P
C）２２（圧縮命令アドレス生成手段）、命令フェッチ
部（Instruction Fetch）２３、命令伸張器（Expande
r）２４（命令伸張手段）、解読部（Decode）２５、演
算実行部（Execution/Write）２６、キャッシュメモリ
（Cache Memory）２７（メモリ手段）及びキャッシュコ
ントローラ（Cache Controller）２８から構成される。
（ΡＣ）２１、圧縮命令アドレス生成部（UnExpanded P
C）２２（圧縮命令アドレス生成手段）、命令フェッチ
部（Instruction Fetch）２３、命令伸張器（Expande
r）２４（命令伸張手段）、解読部（Decode）２５、演
算実行部（Execution/Write）２６、キャッシュメモリ
（Cache Memory）２７（メモリ手段）及びキャッシュコ
ントローラ（Cache Controller）２８から構成される。
【００３０】上記ＣＰＵ２０は、メインメモリ３０とプ
ロセッサの命令フェッチ部２３との間にはキャッシュメ
モリ２７とその制御部２８を持つ一般的なプロセッサの
構成となっている。このメインメモリ３０には、圧縮さ
れた命令が格納されている。
ロセッサの命令フェッチ部２３との間にはキャッシュメ
モリ２７とその制御部２８を持つ一般的なプロセッサの
構成となっている。このメインメモリ３０には、圧縮さ
れた命令が格納されている。
【００３１】上記命令アドレス発生器（ΡＣ）２１は、
命令アドレスを生成するシーケンサとしての機能を有す
るプログラムシーケンス制御部である。
命令アドレスを生成するシーケンサとしての機能を有す
るプログラムシーケンス制御部である。
【００３２】上記圧縮命令アドレス生成部２２は、命令
アドレス発生器（ΡＣ）２１より発行されたアドレスか
ら圧縮されたアドレスを生成する。
アドレス発生器（ΡＣ）２１より発行されたアドレスか
ら圧縮されたアドレスを生成する。
【００３３】上記命令フェッチ部２３は、バスに接続さ
れたメモリより該当アドレスが指すメモリ内容である命
令を読み出し、該当データを命令として自プロセッサの
内部に取り込む。
れたメモリより該当アドレスが指すメモリ内容である命
令を読み出し、該当データを命令として自プロセッサの
内部に取り込む。
【００３４】上記命令伸張器２４は、圧縮された命令を
伸張する回路部である。
伸張する回路部である。
【００３５】上記解読部２５は、命令フェッチ部２３に
より取り込まれた命令を解読する。
より取り込まれた命令を解読する。
【００３６】上記演算実行部２６は、解読された命令に
基づいて演算を行う演算部である。
基づいて演算を行う演算部である。
【００３７】上記キャッシュメモリ２７は、メインメモ
リ３０の一部のコピーを置く高速なメモリである。
リ３０の一部のコピーを置く高速なメモリである。
【００３８】上記キャッシュコントローラ２８は、キャ
ッシュメモリ２７を制御信号により制御する制御部であ
る。
ッシュメモリ２７を制御信号により制御する制御部であ
る。
【００３９】すなわち、第１の実施形態に係る命令供給
装置のＣＰＵ２０は、メインメモリ３０とプロセッサの
命令フェッチ部２３との間にはキャッシュメモリ２７と
その制御部２８を持つ一般的なプロセッサの構成である
が、メインメモリ３０には、圧縮された命令が格納され
ており、命令フェッチ部２３と命令の解読部２５の間に
は、本実施形態の特徴である命令の伸張回路部として命
令伸張器２４が設けられている。また、通常のプログラ
ムシーケンス制御部（ＰＣ）（命令アドレス発生器２
１）の他に、圧縮された命令に対するアドレスを生成す
る圧縮アドレス生成部２２がそれぞれ設置されている。
装置のＣＰＵ２０は、メインメモリ３０とプロセッサの
命令フェッチ部２３との間にはキャッシュメモリ２７と
その制御部２８を持つ一般的なプロセッサの構成である
が、メインメモリ３０には、圧縮された命令が格納され
ており、命令フェッチ部２３と命令の解読部２５の間に
は、本実施形態の特徴である命令の伸張回路部として命
令伸張器２４が設けられている。また、通常のプログラ
ムシーケンス制御部（ＰＣ）（命令アドレス発生器２
１）の他に、圧縮された命令に対するアドレスを生成す
る圧縮アドレス生成部２２がそれぞれ設置されている。
【００４０】以下、上述のように構成された命令供給装
置の動作を説明する。
置の動作を説明する。
【００４１】図２は上記命令供給装置の動作説明図をパ
イプライン構成図として示した図であり、圧縮された命
令をメインメモリからフェッチし、実行するまでの動作
を以下に説明する。
イプライン構成図として示した図であり、圧縮された命
令をメインメモリからフェッチし、実行するまでの動作
を以下に説明する。
【００４２】（１）プロセッサ内部には、キャッシュメ
モリ２７とそのキャッシュコントローラ２８があり、命
令のフェッチは命令キャッシュメモリにヒットした場合
（キャッシュメモリ２７に該当命令が存在する）は、命
令キャッシュメモリから、ミスヒットした場合（キャッ
シュメモリ２７に該当命令が存在しない）は外部のメイ
ンメモリから該当命令を読み出す。
モリ２７とそのキャッシュコントローラ２８があり、命
令のフェッチは命令キャッシュメモリにヒットした場合
（キャッシュメモリ２７に該当命令が存在する）は、命
令キャッシュメモリから、ミスヒットした場合（キャッ
シュメモリ２７に該当命令が存在しない）は外部のメイ
ンメモリから該当命令を読み出す。
【００４３】キャッシュのヒット又はミスの判定に使用
される命令アドレスは、圧縮された命令に対するアドレ
スであり、従って、キャッシュメモリ２７に格納される
命令データも圧縮された命令である。該当アドレスの発
生は、圧縮命令アドレス生成部２２で生成される。
される命令アドレスは、圧縮された命令に対するアドレ
スであり、従って、キャッシュメモリ２７に格納される
命令データも圧縮された命令である。該当アドレスの発
生は、圧縮命令アドレス生成部２２で生成される。
【００４４】（２）圧縮命令アドレス生成部２２におけ
る動作 圧縮命令アドレス生成部２２では、通常のプロセッサが
生成する命令アドレス生成部（ここでは単にＰＣとす
る）で生成されたアドレスを受け取り、命令を圧縮した
時に使用したアリゴリズムに沿って、次に取り込むべき
圧縮された命令のアドレスを生成する。
る動作 圧縮命令アドレス生成部２２では、通常のプロセッサが
生成する命令アドレス生成部（ここでは単にＰＣとす
る）で生成されたアドレスを受け取り、命令を圧縮した
時に使用したアリゴリズムに沿って、次に取り込むべき
圧縮された命令のアドレスを生成する。
【００４５】圧縮アリゴリズムとしては特に特定しない
が、可逆性のあるＬＺ法等が適応できる。また、圧縮の
単位は、例えば、高級言語（例えば、Ｃ言語）の関数単
位であるとか、十数から数十ステップ程度の内部ループ
の単位で圧縮を施し、圧縮結果のバイト数を次の圧縮対
象命令列の開始番地とし、次の圧縮対象列を圧縮する。
圧縮の際にはヘッダ情報として、元のプログラムの開始
アドレス、対象命令の量（バイト数）等を記述してお
く。
が、可逆性のあるＬＺ法等が適応できる。また、圧縮の
単位は、例えば、高級言語（例えば、Ｃ言語）の関数単
位であるとか、十数から数十ステップ程度の内部ループ
の単位で圧縮を施し、圧縮結果のバイト数を次の圧縮対
象命令列の開始番地とし、次の圧縮対象列を圧縮する。
圧縮の際にはヘッダ情報として、元のプログラムの開始
アドレス、対象命令の量（バイト数）等を記述してお
く。
【００４６】圧縮命令アドレス生成部２２は、ブランチ
命令や関数の呼び出し命令が発生した時点で圧縮された
命令のデータ数を基にヘッダ情報を解析し、圧縮された
命令の塊が何バイトあるかを調べ、該当呼び出し関数の
先頭アドレスがそれと一致したときはその圧縮された命
令のブロックをそのまま読み出し、そうでない場合に
は、次の圧縮された命令のブロックの先頭アドレスを読
み出し、同様な解析を行い、最終的に、実際の実行プロ
グラム命令列を制御するアドレス生成器より生成された
命令アドレスを元に圧縮された命令アドレスを順次圧縮
命令を伸張して生成し、最終的に圧縮命令アドレスを求
めそのブロックをプロセッサ内部に取り込み、圧縮命令
を伸張し、命令の実行を順次行う。
命令や関数の呼び出し命令が発生した時点で圧縮された
命令のデータ数を基にヘッダ情報を解析し、圧縮された
命令の塊が何バイトあるかを調べ、該当呼び出し関数の
先頭アドレスがそれと一致したときはその圧縮された命
令のブロックをそのまま読み出し、そうでない場合に
は、次の圧縮された命令のブロックの先頭アドレスを読
み出し、同様な解析を行い、最終的に、実際の実行プロ
グラム命令列を制御するアドレス生成器より生成された
命令アドレスを元に圧縮された命令アドレスを順次圧縮
命令を伸張して生成し、最終的に圧縮命令アドレスを求
めそのブロックをプロセッサ内部に取り込み、圧縮命令
を伸張し、命令の実行を順次行う。
【００４７】このように、命令供給装置は、メインメモ
リ３０上に命令列をある単位（関数やある長さを持った
ループ命令）で圧縮してブロック構造として格納し、該
圧縮された命令ブロックは、ヘッダと圧縮命令列の塊で
あり、ヘッダにはその該当命令ブロックに格納された関
数等の開始アドレス、該命令ブロック内部で呼び出して
いる関数の圧縮命令ブロックのアドレス等を格納し、圧
縮命令アドレス生成部２２は、プログラム実行時に分岐
又は関数呼び出しが発生すると、命令ブロックのヘッダ
情報に基づいて、次にアクセスすべき圧縮命令ブロック
の先頭アドレスを計算し、圧縮命令アドレス生成部２２
で生成されたアドレスで圧縮された命令ブロックをメイ
ンメモリ３０から読み出し、命令フェッチ部２３に伸張
命令を供給するか、又は、該伸張命令をキャッシュメモ
リに格納するか、圧縮された命令をキャッシュメモリ２
７に一旦保持し、命令伸張器２４が、圧縮命令を伸張し
て解読部２５に供給するように動作する。
リ３０上に命令列をある単位（関数やある長さを持った
ループ命令）で圧縮してブロック構造として格納し、該
圧縮された命令ブロックは、ヘッダと圧縮命令列の塊で
あり、ヘッダにはその該当命令ブロックに格納された関
数等の開始アドレス、該命令ブロック内部で呼び出して
いる関数の圧縮命令ブロックのアドレス等を格納し、圧
縮命令アドレス生成部２２は、プログラム実行時に分岐
又は関数呼び出しが発生すると、命令ブロックのヘッダ
情報に基づいて、次にアクセスすべき圧縮命令ブロック
の先頭アドレスを計算し、圧縮命令アドレス生成部２２
で生成されたアドレスで圧縮された命令ブロックをメイ
ンメモリ３０から読み出し、命令フェッチ部２３に伸張
命令を供給するか、又は、該伸張命令をキャッシュメモ
リに格納するか、圧縮された命令をキャッシュメモリ２
７に一旦保持し、命令伸張器２４が、圧縮命令を伸張し
て解読部２５に供給するように動作する。
【００４８】以上説明したように、第１の実施形態の命
令供給装置は、圧縮された命令及びデータを格納するメ
インメモリ３０と、圧縮された命令に対するアドレスを
生成する圧縮命令アドレス生成部２２と、圧縮された命
令を伸張する命令伸張器２４とを備え、圧縮命令アドレ
ス生成部２２は、命令アドレス発生器（ΡＣ）２１で生
成されたアドレスを受け取り、命令を圧縮した時に使用
した所定のアリゴリズムに従って、次に取り込むべき圧
縮された命令のアドレスを生成し、メインメモリ３０
は、実行すべき命令列を予め圧縮して記憶するととも
に、圧縮命令アドレス生成部２２で生成されたアドレス
に従って圧縮命令を出力し、命令伸張器２４は、圧縮命
令を伸張して解読部２５に供給するように構成している
ので、実行すべき命令列を予め圧縮して持ち、実行する
時にその圧縮命令を伸張することにより、プログラムサ
イズの大幅な削減を実現することができ、命令によるメ
インメモリ３０やキャッシュメモリ２８の容量削減と命
令フェッチに伴うバスバンド幅向上を図ることができ
る。
令供給装置は、圧縮された命令及びデータを格納するメ
インメモリ３０と、圧縮された命令に対するアドレスを
生成する圧縮命令アドレス生成部２２と、圧縮された命
令を伸張する命令伸張器２４とを備え、圧縮命令アドレ
ス生成部２２は、命令アドレス発生器（ΡＣ）２１で生
成されたアドレスを受け取り、命令を圧縮した時に使用
した所定のアリゴリズムに従って、次に取り込むべき圧
縮された命令のアドレスを生成し、メインメモリ３０
は、実行すべき命令列を予め圧縮して記憶するととも
に、圧縮命令アドレス生成部２２で生成されたアドレス
に従って圧縮命令を出力し、命令伸張器２４は、圧縮命
令を伸張して解読部２５に供給するように構成している
ので、実行すべき命令列を予め圧縮して持ち、実行する
時にその圧縮命令を伸張することにより、プログラムサ
イズの大幅な削減を実現することができ、命令によるメ
インメモリ３０やキャッシュメモリ２８の容量削減と命
令フェッチに伴うバスバンド幅向上を図ることができ
る。
【００４９】すなわち、命令によるメインメモリとプロ
セッサのキャッシュメモリの使用量を削減することがで
きるとともに、見掛け上のシステムバス幅（メインメモ
リ→キャッシュメモリ又はフェッチ回路間）やプロセッ
サ内部バス（圧縮キャッシュメモリ→命令フェッチ回路
間）の向上を図ることが可能になる。
セッサのキャッシュメモリの使用量を削減することがで
きるとともに、見掛け上のシステムバス幅（メインメモ
リ→キャッシュメモリ又はフェッチ回路間）やプロセッ
サ内部バス（圧縮キャッシュメモリ→命令フェッチ回路
間）の向上を図ることが可能になる。
【００５０】図３は本発明の第２の実施形態に係る命令
供給装置のOn the fly with EXP Cache型のパイプライ
ン構造を適用した計算機システムの全体構成を示す図で
あり、図４はこの命令供給装置のOn the fly EXP Cache
型のパイプライン構造を示す図である。なお、本実施形
態に係る命令供給装置の説明にあたり図１に示す命令供
給装置と同一構成部分には同一符号を付して重複部分の
説明を省略する。
供給装置のOn the fly with EXP Cache型のパイプライ
ン構造を適用した計算機システムの全体構成を示す図で
あり、図４はこの命令供給装置のOn the fly EXP Cache
型のパイプライン構造を示す図である。なお、本実施形
態に係る命令供給装置の説明にあたり図１に示す命令供
給装置と同一構成部分には同一符号を付して重複部分の
説明を省略する。
【００５１】図３において、ＣＰＵ５０は、命令アドレ
ス発生器（ΡＣ）２１、圧縮命令アドレス生成部（UnEx
panded PC）２２、命令フェッチ部（Instruction Fetc
h）２３、命令伸張器（Expander）２４、解読部（Decod
e）２５、演算実行部（Execution/Write）２６、キャッ
シュメモリ（Cache Memory）２７、キャッシュコントロ
ーラ（Cache Controller）２８、伸張命令キャッシュメ
モリ（Expanded CodeCache Memory）５１及び伸張命令
キャッシュメモリ制御部（EXP Cache Controller）５２
（伸張命令キャッシュメモリ制御手段）から構成され
る。
ス発生器（ΡＣ）２１、圧縮命令アドレス生成部（UnEx
panded PC）２２、命令フェッチ部（Instruction Fetc
h）２３、命令伸張器（Expander）２４、解読部（Decod
e）２５、演算実行部（Execution/Write）２６、キャッ
シュメモリ（Cache Memory）２７、キャッシュコントロ
ーラ（Cache Controller）２８、伸張命令キャッシュメ
モリ（Expanded CodeCache Memory）５１及び伸張命令
キャッシュメモリ制御部（EXP Cache Controller）５２
（伸張命令キャッシュメモリ制御手段）から構成され
る。
【００５２】上記ＣＰＵ２０は、メインメモリ３０とプ
ロセッサの命令フェッチ部２３との間にはキャッシュメ
モリ２７とその制御部２８を持つ一般的なプロセッサの
構成となっている。このメインメモリ３０には、圧縮さ
れた命令が格納されている。上記伸張命令キャッシュメ
モリ（Expanded Code Cache Memory）５１は、命令伸張
器（Expander）２４によって伸張された命令を一時的に
保持するキャッシュメモリであり、プログラム本来の命
令列を格納する。
ロセッサの命令フェッチ部２３との間にはキャッシュメ
モリ２７とその制御部２８を持つ一般的なプロセッサの
構成となっている。このメインメモリ３０には、圧縮さ
れた命令が格納されている。上記伸張命令キャッシュメ
モリ（Expanded Code Cache Memory）５１は、命令伸張
器（Expander）２４によって伸張された命令を一時的に
保持するキャッシュメモリであり、プログラム本来の命
令列を格納する。
【００５３】上記伸張命令キャッシュメモリ制御部（EX
P Cache Controller）５２は、伸張された命令を格納し
ている伸張命令キャッシュメモリ５１を制御する。
P Cache Controller）５２は、伸張された命令を格納し
ている伸張命令キャッシュメモリ５１を制御する。
【００５４】このように、第２の実施形態に係る命令供
給装置のＣＰＵ５０は、第１の実施形態のＣＰＵ２０と
以下の点が相違する。すなわち、圧縮された命令フェッ
チ部２３の前に圧縮命令の伸張回路（命令伸張器（Expa
nder）２４）を配したこと、圧縮命令用のキャッシュメ
モリ２７とその制御装置２８とは別に、伸張された命令
を一時的に保持する伸張命令キャッシュメモリ（Expand
ed Code Cache Memory）５１とその伸張命令キャッシュ
メモリ制御部（EXP Cache Controller）５２とを設けて
いる。
給装置のＣＰＵ５０は、第１の実施形態のＣＰＵ２０と
以下の点が相違する。すなわち、圧縮された命令フェッ
チ部２３の前に圧縮命令の伸張回路（命令伸張器（Expa
nder）２４）を配したこと、圧縮命令用のキャッシュメ
モリ２７とその制御装置２８とは別に、伸張された命令
を一時的に保持する伸張命令キャッシュメモリ（Expand
ed Code Cache Memory）５１とその伸張命令キャッシュ
メモリ制御部（EXP Cache Controller）５２とを設けて
いる。
【００５５】以下、上述のように構成された命令供給装
置の動作を説明する。
置の動作を説明する。
【００５６】図４は上記命令供給装置の動作説明図をパ
イプライン構成図として示した図である。
イプライン構成図として示した図である。
【００５７】命令アドレス生成器２１によって生成され
たアドレスが指す命令が伸張命令キャッシュメモリ制御
部５２に発行され、伸張命令キャッシュメモリ５１にあ
れば伸張命令キャッシュメモリ５１から命令をフェッチ
し、なければ圧縮命令アドレス生成部２２へ該当命令ア
ドレスが発行され、圧縮命令アドレス生成部２２が実際
に圧縮されている命令アドレスを生成し、第２のキャッ
シュメモリ（ここでは、圧縮された命令を格納している
キャッシュメモリ）へとアクセスし、ミスしたときは、
圧縮命令が格納されているメインメモリ３０に圧縮命令
を読み出しにいき、キャッシュヒット時は該当キャッシ
ュメモリより命令伸張器（Expander）２４へ圧縮命令が
出力され、圧縮命令を該当キャッシュよりフェッチす
る。
たアドレスが指す命令が伸張命令キャッシュメモリ制御
部５２に発行され、伸張命令キャッシュメモリ５１にあ
れば伸張命令キャッシュメモリ５１から命令をフェッチ
し、なければ圧縮命令アドレス生成部２２へ該当命令ア
ドレスが発行され、圧縮命令アドレス生成部２２が実際
に圧縮されている命令アドレスを生成し、第２のキャッ
シュメモリ（ここでは、圧縮された命令を格納している
キャッシュメモリ）へとアクセスし、ミスしたときは、
圧縮命令が格納されているメインメモリ３０に圧縮命令
を読み出しにいき、キャッシュヒット時は該当キャッシ
ュメモリより命令伸張器（Expander）２４へ圧縮命令が
出力され、圧縮命令を該当キャッシュよりフェッチす
る。
【００５８】フェッチされた圧縮命令は、命令伸張器
（Expander）２４により伸張されると同時に、伸張され
た命令として伸張命令キャッシュメモリ５１にも格納さ
れ、格納されていることを示す情報を伸張命令キャッシ
ュメモリ制御部５２が保持する。このキャッシュに関す
る制御方法は、一般的なキャッシュメモリの制御方法と
同一である。
（Expander）２４により伸張されると同時に、伸張され
た命令として伸張命令キャッシュメモリ５１にも格納さ
れ、格納されていることを示す情報を伸張命令キャッシ
ュメモリ制御部５２が保持する。このキャッシュに関す
る制御方法は、一般的なキャッシュメモリの制御方法と
同一である。
【００５９】上述した第１の実施形態と異なり第２の実
施形態では、圧縮命令アドレス発生器２２は、逐次的に
圧縮命令ブロックを読み出し、飛び先番地や呼び出し関
数のアドレスを計算するのではなく、以下に述べるデー
タ構造と手順で圧縮命令アドレスを計算する。
施形態では、圧縮命令アドレス発生器２２は、逐次的に
圧縮命令ブロックを読み出し、飛び先番地や呼び出し関
数のアドレスを計算するのではなく、以下に述べるデー
タ構造と手順で圧縮命令アドレスを計算する。
【００６０】すなわち、圧縮命令データ構造として、第
２の実施形態では、前記第１の実施形態の圧縮命令ブロ
ックのヘッダ情報（開始アドレスとバイト数）に加え
て、圧縮命令ブロック外へ分岐する（又は関数呼び出
し）を行う分岐命令や関数コール命令をリストアップ
し、圧縮後の該当関数等のアドレス情報を圧縮時に付加
する。これらの該当命令ブロック外への分岐アドレスを
圧縮命令アドレス生成器２２が保持し、該当分岐アドレ
スが命令アドレス発生器（ＰＣ）２１で生成されたアド
レスから、圧縮命令アドレスを生成する。
２の実施形態では、前記第１の実施形態の圧縮命令ブロ
ックのヘッダ情報（開始アドレスとバイト数）に加え
て、圧縮命令ブロック外へ分岐する（又は関数呼び出
し）を行う分岐命令や関数コール命令をリストアップ
し、圧縮後の該当関数等のアドレス情報を圧縮時に付加
する。これらの該当命令ブロック外への分岐アドレスを
圧縮命令アドレス生成器２２が保持し、該当分岐アドレ
スが命令アドレス発生器（ＰＣ）２１で生成されたアド
レスから、圧縮命令アドレスを生成する。
【００６１】以上説明したように、第２の実施形態の命
令供給装置は、伸張された命令を一時的に保持する伸張
命令キャッシュメモリ５１と、伸張命令キャッシュメモ
リ５１を制御する伸張命令キャッシュメモリ制御部５２
とを備え、伸張命令キャッシュメモリ制御部５２は、伸
張された命令のアドレスが指定された時、伸張命令キャ
ッシュメモリから読み出した伸張された命令を命令フェ
ッチ部２３に送出し、命令伸張器２４を、命令フェッチ
部２３の前段に設置し、圧縮された命令が命令フェッチ
部２３に投入される前に圧縮された命令を伸張してプロ
グラム本来の命令コードに展開して、その伸張された命
令を次段のデコード相に送出するように構成しているの
で、圧縮された命令の伸張処理の時間を削減することが
でき、メインメモリ３０上の命令容量の削減と、高速実
行が可能となる効果がある。
令供給装置は、伸張された命令を一時的に保持する伸張
命令キャッシュメモリ５１と、伸張命令キャッシュメモ
リ５１を制御する伸張命令キャッシュメモリ制御部５２
とを備え、伸張命令キャッシュメモリ制御部５２は、伸
張された命令のアドレスが指定された時、伸張命令キャ
ッシュメモリから読み出した伸張された命令を命令フェ
ッチ部２３に送出し、命令伸張器２４を、命令フェッチ
部２３の前段に設置し、圧縮された命令が命令フェッチ
部２３に投入される前に圧縮された命令を伸張してプロ
グラム本来の命令コードに展開して、その伸張された命
令を次段のデコード相に送出するように構成しているの
で、圧縮された命令の伸張処理の時間を削減することが
でき、メインメモリ３０上の命令容量の削減と、高速実
行が可能となる効果がある。
【００６２】図５は本発明の第３の実施形態に係る命令
供給装置のOn the fly with EXP Cache型のパイプライ
ン構造を適用した計算機システムの全体構成を示す図で
あり、図５はこの命令供給装置のPre-Expand Cache型の
パイプライン構造を示す図である。なお、本実施形態に
係る命令供給装置の説明にあたり図３に示す命令供給装
置と同一構成部分には同一符号を付して重複部分の説明
を省略する。
供給装置のOn the fly with EXP Cache型のパイプライ
ン構造を適用した計算機システムの全体構成を示す図で
あり、図５はこの命令供給装置のPre-Expand Cache型の
パイプライン構造を示す図である。なお、本実施形態に
係る命令供給装置の説明にあたり図３に示す命令供給装
置と同一構成部分には同一符号を付して重複部分の説明
を省略する。
【００６３】図５において、ＣＰＵ６０は、命令アドレ
ス発生器（ΡＣ）２１、圧縮命令アドレス生成部（UnEx
panded PC）２２、命令フェッチ部（Instruction Fetc
h）２３、命令伸張器（Expander）２４、解読部（Decod
e）２５、演算実行部（Execution/Write）２６、伸張命
令キャッシュメモリ（Expanded Code Cache Memory）５
１及び伸張命令キャッシュメモリ制御部（EXP Cache Co
ntroller）５２から構成される。
ス発生器（ΡＣ）２１、圧縮命令アドレス生成部（UnEx
panded PC）２２、命令フェッチ部（Instruction Fetc
h）２３、命令伸張器（Expander）２４、解読部（Decod
e）２５、演算実行部（Execution/Write）２６、伸張命
令キャッシュメモリ（Expanded Code Cache Memory）５
１及び伸張命令キャッシュメモリ制御部（EXP Cache Co
ntroller）５２から構成される。
【００６４】このように、第３の実施形態に係る命令供
給装置のＣＰＵ６０は、第２の実施形態のＣＰＵ５０と
以下の点が相違する。すなわち、プロセッサは直接圧縮
された命令のブロックを命令伸張器（Expander）２４が
読み出し、伸張された命令を次のフェッチ相に送出する
と同時に、伸張命令キャッシュメモリ５１に格納するよ
うに構成する。これにより、キャッシュメモリ（Cache
Memory）２７、キャッシュコントローラ（Cache Contro
ller）２８が不要になりハードウェアの削減が行われ
る。
給装置のＣＰＵ６０は、第２の実施形態のＣＰＵ５０と
以下の点が相違する。すなわち、プロセッサは直接圧縮
された命令のブロックを命令伸張器（Expander）２４が
読み出し、伸張された命令を次のフェッチ相に送出する
と同時に、伸張命令キャッシュメモリ５１に格納するよ
うに構成する。これにより、キャッシュメモリ（Cache
Memory）２７、キャッシュコントローラ（Cache Contro
ller）２８が不要になりハードウェアの削減が行われ
る。
【００６５】以下、上述のように構成された命令供給装
置の動作を説明する。
置の動作を説明する。
【００６６】上述した第１、第２の実施形態で示したよ
うに、圧縮命令アドレス生成部２２で生成された伸張命
令アドレスを伸張命令キャッシュメモリ制御部５２に該
当命令アドレスを供給する。
うに、圧縮命令アドレス生成部２２で生成された伸張命
令アドレスを伸張命令キャッシュメモリ制御部５２に該
当命令アドレスを供給する。
【００６７】伸張命令キャッシュメモリ制御部５２は、
伸張命令キャッシュメモリ５１内に該当命令が存在する
どうかを判定し、該当キャッシュメモリへのアクセスミ
ス／ヒット判定を行う。これらの制御は前述したよう
に、一般のキャッシュメモリの制御と同一である。
伸張命令キャッシュメモリ５１内に該当命令が存在する
どうかを判定し、該当キャッシュメモリへのアクセスミ
ス／ヒット判定を行う。これらの制御は前述したよう
に、一般のキャッシュメモリの制御と同一である。
【００６８】ヒットの場合は、伸張命令キャッシュメモ
リ５１から命令を読み出し、命令フエッチを行うが、ミ
スした場合は、圧縮命令アドレス生成部２２へ該当命令
アドレスを発行する。
リ５１から命令を読み出し、命令フエッチを行うが、ミ
スした場合は、圧縮命令アドレス生成部２２へ該当命令
アドレスを発行する。
【００６９】ミス判定で該当命令アドレスを受け取った
圧縮命令アドレス生成部２２は、前記第２の実施形態で
述べたようなヘッダ情報からメインメモリ３０中の圧縮
された命令アドレスを計算し、メインメモリ３０から該
当圧縮命令ブロックをプロセッサ内部に取り込みを開始
する。
圧縮命令アドレス生成部２２は、前記第２の実施形態で
述べたようなヘッダ情報からメインメモリ３０中の圧縮
された命令アドレスを計算し、メインメモリ３０から該
当圧縮命令ブロックをプロセッサ内部に取り込みを開始
する。
【００７０】該当圧縮命令ブロックは、プロセッサ内部
の命令伸張機能をもった命令伸張器（Expander）２４に
入力され、ヘッダ部の解析を経て圧縮命令の伸張作業が
行われ、命令フェッチ部２３へ該当伸張命令を供給する
とともに、伸張命令キャッシュメモリ５１へも該当命令
ブロック分の伸張後の命令が格納され、次に該当命令ブ
ロックアクセスの再利用に備える。
の命令伸張機能をもった命令伸張器（Expander）２４に
入力され、ヘッダ部の解析を経て圧縮命令の伸張作業が
行われ、命令フェッチ部２３へ該当伸張命令を供給する
とともに、伸張命令キャッシュメモリ５１へも該当命令
ブロック分の伸張後の命令が格納され、次に該当命令ブ
ロックアクセスの再利用に備える。
【００７１】以上説明したように、第３の実施形態の命
令供給装置は、命令アドレス発生器（ΡＣ）２１が、伸
張命令キャッシュメモリ５１に命令アドレスを供給して
伸張命令キャッシュメモリ５１から命令を読み出し、読
み出した命令を命令フェッチ部２３がフェッチし、伸張
命令キャッシュメモリ５１から命令が読み出せない時
は、圧縮命令アドレス生成部２２に該当アドレスを発行
し、圧縮命令アドレス生成部２２は、メインメモリ３０
から該当圧縮命令を読み出して取り込み、命令伸張器２
４は、圧縮命令を伸張して命令フェッチ部２３に供給す
るとともに、伸張したデータを伸張命令キャッシュメモ
リ５１にも格納するように構成しているので、圧縮され
た命令を直接、命令伸張器２４に読み出し、伸張後の命
令を内部のキャッシュメモリで管理するという単純さに
より命令フェッチの効率化、及びハードウェアの削減を
図るとともに、伸張後の命令が直接命令フェッチ相に送
出可能なため、前記第１、第２の実施形態に比べパイプ
ラインの段数を１以上少なくすることが可能となり、そ
の結果、高速実行が可能となるという効果がある。
令供給装置は、命令アドレス発生器（ΡＣ）２１が、伸
張命令キャッシュメモリ５１に命令アドレスを供給して
伸張命令キャッシュメモリ５１から命令を読み出し、読
み出した命令を命令フェッチ部２３がフェッチし、伸張
命令キャッシュメモリ５１から命令が読み出せない時
は、圧縮命令アドレス生成部２２に該当アドレスを発行
し、圧縮命令アドレス生成部２２は、メインメモリ３０
から該当圧縮命令を読み出して取り込み、命令伸張器２
４は、圧縮命令を伸張して命令フェッチ部２３に供給す
るとともに、伸張したデータを伸張命令キャッシュメモ
リ５１にも格納するように構成しているので、圧縮され
た命令を直接、命令伸張器２４に読み出し、伸張後の命
令を内部のキャッシュメモリで管理するという単純さに
より命令フェッチの効率化、及びハードウェアの削減を
図るとともに、伸張後の命令が直接命令フェッチ相に送
出可能なため、前記第１、第２の実施形態に比べパイプ
ラインの段数を１以上少なくすることが可能となり、そ
の結果、高速実行が可能となるという効果がある。
【００７２】なお、上記各実施形態では、命令を対象に
圧縮伸張処理を行うことにより、メインメモリから命令
をフェッチする際のバスバンド幅の向上と、メインメモ
リの命令コードによるメモリし容量の削減という効果を
もたらしたが、ブロック単位のデータに対してもメモリ
の削減とバスバンド幅の向上は可能である。
圧縮伸張処理を行うことにより、メインメモリから命令
をフェッチする際のバスバンド幅の向上と、メインメモ
リの命令コードによるメモリし容量の削減という効果を
もたらしたが、ブロック単位のデータに対してもメモリ
の削減とバスバンド幅の向上は可能である。
【００７３】また、上記各実施形態では、各種キャッシ
ュメモリを内蔵として説明したが、それらのキャッシュ
メモリとその制御部は、外部としても構成上は全く変わ
らない。
ュメモリを内蔵として説明したが、それらのキャッシュ
メモリとその制御部は、外部としても構成上は全く変わ
らない。
【００７４】また、上記各実施形態では、ＲＩＳＣ計算
機への適応例を示したが、ビット幅が特に制限を与える
ものでもなくかつ、従来のＣＩＳＣ系のプロセッサへも
適応可能である。また、上記命令供給装置がマイクロコ
ンピュータ等に組み込まれる回路の一部であってもよい
ことは言うまでもない。
機への適応例を示したが、ビット幅が特に制限を与える
ものでもなくかつ、従来のＣＩＳＣ系のプロセッサへも
適応可能である。また、上記命令供給装置がマイクロコ
ンピュータ等に組み込まれる回路の一部であってもよい
ことは言うまでもない。
【００７５】さらに、上記マイクロプロセッサ等を構成
するキャッシュメモリ数、種類接続状態などは上記各実
施形態に限られないことは言うまでもない。
するキャッシュメモリ数、種類接続状態などは上記各実
施形態に限られないことは言うまでもない。
【００７６】
【発明の効果】本発明に係る命令供給装置では、圧縮さ
れた命令及びデータを格納するメモリ手段と、圧縮され
た命令に対するアドレスを生成する圧縮命令アドレス生
成手段と、圧縮された命令を伸張する命令伸張手段とを
備え、圧縮命令アドレス生成手段は、命令アドレス発生
部で生成されたアドレスを受け取り、命令を圧縮した時
に使用した所定のアリゴリズムに従って、次に取り込む
べき圧縮された命令のアドレスを生成し、メモリ手段
は、実行すべき命令列を予め圧縮して記憶するととも
に、圧縮命令アドレス生成手段で生成されたアドレスに
従って圧縮命令を出力し、命令伸張手段は、圧縮命令を
伸張して演算実行部に供給するように構成しているの
で、プログラムサイズの大幅な削減を実現することがで
き、命令によるメインメモリやキャッシュメモリの容量
削減と命令フェッチに伴うバスバンド幅向上を図ること
ができる。
れた命令及びデータを格納するメモリ手段と、圧縮され
た命令に対するアドレスを生成する圧縮命令アドレス生
成手段と、圧縮された命令を伸張する命令伸張手段とを
備え、圧縮命令アドレス生成手段は、命令アドレス発生
部で生成されたアドレスを受け取り、命令を圧縮した時
に使用した所定のアリゴリズムに従って、次に取り込む
べき圧縮された命令のアドレスを生成し、メモリ手段
は、実行すべき命令列を予め圧縮して記憶するととも
に、圧縮命令アドレス生成手段で生成されたアドレスに
従って圧縮命令を出力し、命令伸張手段は、圧縮命令を
伸張して演算実行部に供給するように構成しているの
で、プログラムサイズの大幅な削減を実現することがで
き、命令によるメインメモリやキャッシュメモリの容量
削減と命令フェッチに伴うバスバンド幅向上を図ること
ができる。
【００７７】したがって、各プロセッサが必要とする命
令配置のためのプログラム容量の削減と命令フェッチの
ための外部メモリアクセス削減及びアクセス時間削減が
可能となり、全体としてシステム性能向上とメモリ量の
削減を行うことができる。
令配置のためのプログラム容量の削減と命令フェッチの
ための外部メモリアクセス削減及びアクセス時間削減が
可能となり、全体としてシステム性能向上とメモリ量の
削減を行うことができる。
【００７８】また、本発明に係る命令供給装置では、伸
張された命令を一時的に保持する伸張命令キャッシュメ
モリと、伸張命令キャッシュメモリを制御する伸張命令
キャッシュメモリ制御手段とを備え、伸張命令キャッシ
ュメモリ制御手段は、伸張された命令のアドレスが指定
された時、伸張命令キャッシュメモリから読み出した伸
張された命令を命令フェッチ部に送出し、命令伸張手段
は、命令フェッチ部の前段に設置され、圧縮された命令
が該命令フェッチ部に投入される前に圧縮された命令を
伸張してプログラム本来の命令に展開して、該伸張した
命令を命令フェッチ部に供給するように構成しているの
で、圧縮された命令の伸張処理の時間を削減することが
でき、メインメモリ上の命令容量の削減と、高速実行が
可能となる効果がある。
張された命令を一時的に保持する伸張命令キャッシュメ
モリと、伸張命令キャッシュメモリを制御する伸張命令
キャッシュメモリ制御手段とを備え、伸張命令キャッシ
ュメモリ制御手段は、伸張された命令のアドレスが指定
された時、伸張命令キャッシュメモリから読み出した伸
張された命令を命令フェッチ部に送出し、命令伸張手段
は、命令フェッチ部の前段に設置され、圧縮された命令
が該命令フェッチ部に投入される前に圧縮された命令を
伸張してプログラム本来の命令に展開して、該伸張した
命令を命令フェッチ部に供給するように構成しているの
で、圧縮された命令の伸張処理の時間を削減することが
でき、メインメモリ上の命令容量の削減と、高速実行が
可能となる効果がある。
【００７９】また、本発明に係る命令供給装置では、伸
張された命令を一時的に保持する伸張命令キャッシュメ
モリと、伸張命令キャッシュメモリを制御する伸張命令
キャッシュメモリ制御手段と、圧縮された命令及びデー
タを格納するメモリ手段と、圧縮された命令に対するア
ドレスを生成する圧縮命令アドレス生成手段と、圧縮さ
れた命令を伸張する命令伸張手段とを備え、命令アドレ
ス発生部は、伸張命令キャッシュメモリに命令アドレス
を供給して該伸張命令キャッシュメモリから命令を読み
出し、該読み出した命令を命令フェッチ部がフェッチ
し、伸張命令キャッシュメモリから命令が読み出せない
時は、圧縮命令アドレス生成手段に該当アドレスを発行
し、圧縮命令アドレス生成手段は、メモリ手段から該当
圧縮命令を読み出して取り込み、命令伸張手段は、圧縮
命令を伸張して命令フェッチ部に供給するとともに、該
伸張したデータを伸張命令キャッシュメモリに格納する
ように構成しているので、圧縮された命令を直接、命令
伸張手段に読み出し、伸張後の命令を内部のキャッシュ
メモリで管理するという単純さにより命令フェッチの効
率化、及びハードウェアの削減を図るとともに、伸張後
の命令が直接命令フェッチ相に送出可能なため、パイプ
ラインの段数をより少なくすることが可能となり、その
結果、高速実行が可能となるという効果がある。
張された命令を一時的に保持する伸張命令キャッシュメ
モリと、伸張命令キャッシュメモリを制御する伸張命令
キャッシュメモリ制御手段と、圧縮された命令及びデー
タを格納するメモリ手段と、圧縮された命令に対するア
ドレスを生成する圧縮命令アドレス生成手段と、圧縮さ
れた命令を伸張する命令伸張手段とを備え、命令アドレ
ス発生部は、伸張命令キャッシュメモリに命令アドレス
を供給して該伸張命令キャッシュメモリから命令を読み
出し、該読み出した命令を命令フェッチ部がフェッチ
し、伸張命令キャッシュメモリから命令が読み出せない
時は、圧縮命令アドレス生成手段に該当アドレスを発行
し、圧縮命令アドレス生成手段は、メモリ手段から該当
圧縮命令を読み出して取り込み、命令伸張手段は、圧縮
命令を伸張して命令フェッチ部に供給するとともに、該
伸張したデータを伸張命令キャッシュメモリに格納する
ように構成しているので、圧縮された命令を直接、命令
伸張手段に読み出し、伸張後の命令を内部のキャッシュ
メモリで管理するという単純さにより命令フェッチの効
率化、及びハードウェアの削減を図るとともに、伸張後
の命令が直接命令フェッチ相に送出可能なため、パイプ
ラインの段数をより少なくすることが可能となり、その
結果、高速実行が可能となるという効果がある。
【００８０】また、本発明に係る命令供給装置では、命
令及びデータを格納するメインメモリ及びキャッシュメ
モリと、圧縮された命令に対するアドレスを生成する圧
縮命令アドレス生成手段と、圧縮された命令を伸張する
命令伸張手段とを備え、メインメモリ上に命令列を所定
単位で圧縮してブロック構造として格納し、該圧縮され
た命令ブロックは、ヘッダと圧縮命令列の塊であり、ヘ
ッダにはその該当命令ブロックに格納された関数等の開
始アドレス、該命令ブロック内部で呼び出している関数
の圧縮命令ブロックのアドレス等を格納し、圧縮命令ア
ドレス生成手段は、プログラム実行時に分岐又は関数呼
び出しが発生すると、命令ブロックのヘッダ情報に基づ
いて、次にアクセスすべき圧縮命令ブロックの先頭アド
レスを計算し、圧縮命令アドレス生成手段により生成さ
れたアドレスで圧縮された命令ブロックをメインメモリ
から読み出し、命令フェッチ部に伸張命令を供給する、
又は、該伸張命令をキャッシュメモリに格納する、若し
くは、圧縮された命令をキャッシュメモリに一旦保持
し、命令伸張手段は、圧縮命令を伸張して演算実行部に
供給するように構成しているので、命令によるメインメ
モリとプロセッサのキャッシュメモリの使用量を削減す
ることができ、見掛け上のシステムバス幅（メインメモ
リ→キャッシュメモリ又はフェッチ回路間）やプロセッ
サ内部バス（圧縮キャッシュメモリ→命令フェッチ回路
間）の向上を図ることができる。
令及びデータを格納するメインメモリ及びキャッシュメ
モリと、圧縮された命令に対するアドレスを生成する圧
縮命令アドレス生成手段と、圧縮された命令を伸張する
命令伸張手段とを備え、メインメモリ上に命令列を所定
単位で圧縮してブロック構造として格納し、該圧縮され
た命令ブロックは、ヘッダと圧縮命令列の塊であり、ヘ
ッダにはその該当命令ブロックに格納された関数等の開
始アドレス、該命令ブロック内部で呼び出している関数
の圧縮命令ブロックのアドレス等を格納し、圧縮命令ア
ドレス生成手段は、プログラム実行時に分岐又は関数呼
び出しが発生すると、命令ブロックのヘッダ情報に基づ
いて、次にアクセスすべき圧縮命令ブロックの先頭アド
レスを計算し、圧縮命令アドレス生成手段により生成さ
れたアドレスで圧縮された命令ブロックをメインメモリ
から読み出し、命令フェッチ部に伸張命令を供給する、
又は、該伸張命令をキャッシュメモリに格納する、若し
くは、圧縮された命令をキャッシュメモリに一旦保持
し、命令伸張手段は、圧縮命令を伸張して演算実行部に
供給するように構成しているので、命令によるメインメ
モリとプロセッサのキャッシュメモリの使用量を削減す
ることができ、見掛け上のシステムバス幅（メインメモ
リ→キャッシュメモリ又はフェッチ回路間）やプロセッ
サ内部バス（圧縮キャッシュメモリ→命令フェッチ回路
間）の向上を図ることができる。
【図１】本発明を適用した第１の実施形態に係る命令供
給装置のパイプライン構造を適用した計算機システムの
全体構成を示す図である。
給装置のパイプライン構造を適用した計算機システムの
全体構成を示す図である。
【図２】上記命令供給装置のパイプライン構造を示す図
である。
である。
【図３】本発明を適用した第２の実施形態に係る命令供
給装置のパイプライン構造を適用した計算機システムの
全体構成を示す図である。
給装置のパイプライン構造を適用した計算機システムの
全体構成を示す図である。
【図４】上記命令供給装置のパイプライン構造を示す図
である。
である。
【図５】本発明を適用した第３の実施形態に係る命令供
給装置のパイプライン構造を適用した計算機システムの
全体構成を示す図である。
給装置のパイプライン構造を適用した計算機システムの
全体構成を示す図である。
【図６】上記命令供給装置のパイプライン構造を示す図
である。
である。
【図７】従来の命令供給装置のパイプライン構造を適用
した計算機システムの全体構成を示す図である。
した計算機システムの全体構成を示す図である。
【図８】従来の命令供給装置のパイプライン構造を示す
図である。
図である。
２０，５０，６０ ＣＰＵ（プロセッサ）、２１ 命令
アドレス発生器（ΡＣ）２１、２２ 圧縮命令アドレス
生成部（圧縮命令アドレス生成手段）、２３命令フェッ
チ部、２４ 命令伸張器（命令伸張手段）、２５ 解読
部、２６ 演算実行部、２７ キャッシュメモリ（メモ
リ手段）、２８ キャッシュコントローラ、３０ メイ
ンメモリ（メモリ手段）、５１ 伸張命令キャッシュメ
モリ、５２ 伸張命令キャッシュメモリ制御部（伸張命
令キャッシュメモリ制御手段）
アドレス発生器（ΡＣ）２１、２２ 圧縮命令アドレス
生成部（圧縮命令アドレス生成手段）、２３命令フェッ
チ部、２４ 命令伸張器（命令伸張手段）、２５ 解読
部、２６ 演算実行部、２７ キャッシュメモリ（メモ
リ手段）、２８ キャッシュコントローラ、３０ メイ
ンメモリ（メモリ手段）、５１ 伸張命令キャッシュメ
モリ、５２ 伸張命令キャッシュメモリ制御部（伸張命
令キャッシュメモリ制御手段）
Claims (9)
- 【請求項１】 命令アドレスを生成する命令アドレス発
生部、命令をフェッチする命令フェッチ部、命令を解読
して演算を行う演算実行部、命令やデータを記憶するメ
モリ部等を備えたプロセッサに命令を供給する命令供給
装置において、 圧縮された命令及びデータを格納するメモリ手段と、 圧縮された命令に対するアドレスを生成する圧縮命令ア
ドレス生成手段と、 圧縮された命令を伸張する命令伸張手段とを備え、 前記圧縮命令アドレス生成手段は、前記命令アドレス発
生部で生成されたアドレスを受け取り、命令を圧縮した
時に使用した所定のアリゴリズムに従って、次に取り込
むべき圧縮された命令のアドレスを生成し、 前記メモリ手段は、実行すべき命令列を予め圧縮して記
憶するとともに、前記圧縮命令アドレス生成手段で生成
されたアドレスに従って圧縮命令を出力し、 前記命令伸張手段は、前記圧縮命令を伸張して前記演算
実行部に供給するように構成したことを特徴とする命令
供給装置。 - 【請求項２】 上記請求項１記載の命令供給装置におい
て、 伸張された命令を一時的に保持する伸張命令キャッシュ
メモリと、 前記伸張命令キャッシュメモリを制御する伸張命令キャ
ッシュメモリ制御手段とを備え、 前記伸張命令キャッシュメモリ制御手段は、伸張された
命令のアドレスが指定された時、前記伸張命令キャッシ
ュメモリから読み出した伸張された命令を前記命令フェ
ッチ部に送出し、 前記命令伸張手段は、前記命令フェッチ部の前段に設置
され、圧縮された命令が該命令フェッチ部に投入される
前に圧縮された命令を伸張してプログラム本来の命令に
展開して、該伸張した命令を前記命令フェッチ部に供給
するように構成したことを特徴とする命令供給装置。 - 【請求項３】 命令アドレスを生成する命令アドレス発
生部、命令をフェッチする命令フェッチ部、命令を解読
して演算を行う演算実行部、命令やデータを記憶するメ
モリ部等を備えたプロセッサに命令を供給する命令供給
装置において、 伸張された命令を一時的に保持する伸張命令キャッシュ
メモリと、 前記伸張命令キャッシュメモリを制御する伸張命令キャ
ッシュメモリ制御手段と、 圧縮された命令及びデータを格納するメモリ手段と、 圧縮された命令に対するアドレスを生成する圧縮命令ア
ドレス生成手段と、 圧縮された命令を伸張する命令伸張手段とを備え、 前記命令アドレス発生部は、前記伸張命令キャッシュメ
モリに命令アドレスを供給して該伸張命令キャッシュメ
モリから命令を読み出し、該読み出した命令を前記命令
フェッチ部がフェッチし、 前記伸張命令キャッシュメモリから命令が読み出せない
時は、前記圧縮命令アドレス生成手段に該当アドレスを
発行し、 前記圧縮命令アドレス生成手段は、前記メモリ手段から
該当圧縮命令を読み出して取り込み、 前記命令伸張手段は、前記圧縮命令を伸張して前記命令
フェッチ部に供給するとともに、該伸張したデータを前
記伸張命令キャッシュメモリに格納するように構成した
ことを特徴とする命令供給装置。 - 【請求項４】 命令アドレスを生成する命令アドレス発
生部、命令をフェッチする命令フェッチ部、命令を解読
して演算を行う演算実行部、命令やデータを記憶するメ
モリ部等を備えたプロセッサに命令を供給する命令供給
装置において、 命令及びデータを格納するメインメモリ及びキャッシュ
メモリと、 圧縮された命令に対するアドレスを生成する圧縮命令ア
ドレス生成手段と、 圧縮された命令を伸張する命令伸張手段とを備え、 前記メインメモリ上に命令列を所定単位で圧縮してブロ
ック構造として格納し、 該圧縮された命令ブロックは、ヘッダと圧縮命令列の塊
であり、ヘッダにはその該当命令ブロックに格納された
関数等の開始アドレス、該命令ブロック内部で呼び出し
ている関数の圧縮命令ブロックのアドレス等を格納し、 前記圧縮命令アドレス生成手段は、プログラム実行時に
分岐又は関数呼び出しが発生すると、前記命令ブロック
のヘッダ情報に基づいて、次にアクセスすべき圧縮命令
ブロックの先頭アドレスを計算し、 前記圧縮命令アドレス生成手段により生成されたアドレ
スで圧縮された命令ブロックを前記メインメモリから読
み出し、前記命令フェッチ部に伸張命令を供給する、又
は、該伸張命令を前記キャッシュメモリに格納する、若
しくは、圧縮された命令を前記キャッシュメモリに一旦
保持し、 前記命令伸張手段は、前記圧縮命令を伸張して前記演算
実行部に供給するように構成したことを特徴とする命令
供給装置。 - 【請求項５】 前記メインメモリ上に格納される命令列
の単位は、関数や所定長さを持ったループ命令であるこ
とを特徴とする請求項４に記載の命令供給装置。 - 【請求項６】 前記メモリ手段は、前記プロセッサにバ
スを介して接続されたメインメモリであることを特徴と
する請求項１、２又は３の何れかに記載の命令供給装
置。 - 【請求項７】 前記メモリ手段は、前記プロセッサ内に
設けられ、メインメモリの内容が複写され、命令及びデ
ータが高速に供給されるキャッシュメモリであることを
特徴とする請求項１、２、３又は６の何れかに記載の命
令供給装置。 - 【請求項８】 前記プロセッサは、時間的な並列処理を
行うパイプライン構造により構成されたことを特徴とす
る請求項１、２、３又は４の何れかに記載の命令供給装
置。 - 【請求項９】 前記プロセッサは、縮小命令型計算機
（ＲＩＳＣ：ReducedInstruction Set Computer）であ
ることを特徴とする請求項１、２、３又は４の何れかに
記載の命令供給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116200A JPH09305399A (ja) | 1996-05-10 | 1996-05-10 | 命令供給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116200A JPH09305399A (ja) | 1996-05-10 | 1996-05-10 | 命令供給装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305399A true JPH09305399A (ja) | 1997-11-28 |
Family
ID=14681322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8116200A Withdrawn JPH09305399A (ja) | 1996-05-10 | 1996-05-10 | 命令供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8966557B2 (en) | 2001-01-22 | 2015-02-24 | Sony Computer Entertainment Inc. | Delivery of digital content |
-
1996
- 1996-05-10 JP JP8116200A patent/JPH09305399A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8966557B2 (en) | 2001-01-22 | 2015-02-24 | Sony Computer Entertainment Inc. | Delivery of digital content |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |