JPH09298483A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JPH09298483A JPH09298483A JP8130534A JP13053496A JPH09298483A JP H09298483 A JPH09298483 A JP H09298483A JP 8130534 A JP8130534 A JP 8130534A JP 13053496 A JP13053496 A JP 13053496A JP H09298483 A JPH09298483 A JP H09298483A
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- JP
- Japan
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- fet
- integrated circuit
- transmission
- microwave integrated
- transmission path
- Prior art date
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- Pending
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【課題】 構成部品及び製造コストの削減並びに装置の
小型化を実現する。 【解決手段】 アンテナ端子ANTと送信端子TX間の
送信系とANTと受信端子RX間の受信系の切り換え接
続を行うアンテナスイッチ(ASと略称)と、ANTと
RX間のあって受信信号を増幅する低雑音アンプLNA
と、をワンチップに集積化し、LNAの構成部品である
FET6をASの受信側スイッチング素子として共用し
て構成部品の削減を図るもので、送信時は、ASのFE
T2をオン、FET1をオフにし、且つLNAのFET
6を減衰器として動作させて、送信信号をTXからAN
Tに送出し、受信時は、LNAのFET6を増幅器とし
て動作させて、ASのFET2をオフ、FET1をオン
にすることにより、受信信号をANTから増幅してRX
に送出する。
小型化を実現する。 【解決手段】 アンテナ端子ANTと送信端子TX間の
送信系とANTと受信端子RX間の受信系の切り換え接
続を行うアンテナスイッチ(ASと略称)と、ANTと
RX間のあって受信信号を増幅する低雑音アンプLNA
と、をワンチップに集積化し、LNAの構成部品である
FET6をASの受信側スイッチング素子として共用し
て構成部品の削減を図るもので、送信時は、ASのFE
T2をオン、FET1をオフにし、且つLNAのFET
6を減衰器として動作させて、送信信号をTXからAN
Tに送出し、受信時は、LNAのFET6を増幅器とし
て動作させて、ASのFET2をオフ、FET1をオン
にすることにより、受信信号をANTから増幅してRX
に送出する。
Description
【0001】
【発明の属する技術分野】本発明はマイクロ波集積回路
に関する。
に関する。
【0002】
【従来の技術】1994年4月より携帯端末装置の売り
切り制度が導入され、これと同時にパーソナルデジタル
セルラー(以後、PDCと略称する。)のサービスが開
始された。このPDCの使用周波数は事業者により異な
り、800MHZ帯又は 1500MHZ帯である。また、1995年
7月よりパーソナルハンディーホーンシステム(以後、
PHSと略称する。)のサービスも東京と札幌で始ま
り、同年10月には全国展開された。このPHSの使用
周波数は 1900MHZ帯である。その結果、これらのシステ
ムに対応した端末装置が、簡便性の向上という観点か
ら、小型・軽量・低消費電力化を目指して、内外各社に
おいて活発に開発が行なわれ、商品も市販されている。
しかし、小型化への要求は更に強く、これに用いる部品
についても同様に益々小型化・高集積化が望まれてい
る。
切り制度が導入され、これと同時にパーソナルデジタル
セルラー(以後、PDCと略称する。)のサービスが開
始された。このPDCの使用周波数は事業者により異な
り、800MHZ帯又は 1500MHZ帯である。また、1995年
7月よりパーソナルハンディーホーンシステム(以後、
PHSと略称する。)のサービスも東京と札幌で始ま
り、同年10月には全国展開された。このPHSの使用
周波数は 1900MHZ帯である。その結果、これらのシステ
ムに対応した端末装置が、簡便性の向上という観点か
ら、小型・軽量・低消費電力化を目指して、内外各社に
おいて活発に開発が行なわれ、商品も市販されている。
しかし、小型化への要求は更に強く、これに用いる部品
についても同様に益々小型化・高集積化が望まれてい
る。
【0003】従来のPHSとPDCの無線部の構成例を
図4及び図5に示す。図4はPHSであり、使用周波数
は1895〜1917MHZ であり、送信と受信は同一である(T
DD方式)。受信系では、アンテナANT1から入り、
所望帯域の信号を選択的に通過する帯域通過フィルタ
(以後、BPFと略称する。)BPF1aを通過した受
信信号は、アンテナスイッチSW1を介して、低雑音ア
ンプ(以後、LNAと略称する。)LNA1に入り、こ
のLNA1で増幅され、BPF1bを通った後、ミキサ
(以後、MIXと略称する。)MIX1にて局部発振器
(以後、LOと略称する。)LO1から出力され、バッ
ファアンプBA1を介した信号を用いて第1IF周波数
の信号に変換される。続いて、BPF2、IFアンプI
A1を通り、MIX2にてLO2から出力された信号と
混合することにより数MHz〜数十MHz帯の第2IF周波
数からなる信号に周波数変換された後、IFアンプIA
2を介してベースバンド部BB1に入り、ベースバンド
部BB1でデジタル信号が音声や画像データ等に変換さ
れる。
図4及び図5に示す。図4はPHSであり、使用周波数
は1895〜1917MHZ であり、送信と受信は同一である(T
DD方式)。受信系では、アンテナANT1から入り、
所望帯域の信号を選択的に通過する帯域通過フィルタ
(以後、BPFと略称する。)BPF1aを通過した受
信信号は、アンテナスイッチSW1を介して、低雑音ア
ンプ(以後、LNAと略称する。)LNA1に入り、こ
のLNA1で増幅され、BPF1bを通った後、ミキサ
(以後、MIXと略称する。)MIX1にて局部発振器
(以後、LOと略称する。)LO1から出力され、バッ
ファアンプBA1を介した信号を用いて第1IF周波数
の信号に変換される。続いて、BPF2、IFアンプI
A1を通り、MIX2にてLO2から出力された信号と
混合することにより数MHz〜数十MHz帯の第2IF周波
数からなる信号に周波数変換された後、IFアンプIA
2を介してベースバンド部BB1に入り、ベースバンド
部BB1でデジタル信号が音声や画像データ等に変換さ
れる。
【0004】また、送信系では、音声や画像等の送信デ
ータがベースバンド部BB1でデジタル化され、IQ
(同相成分及び直交成分から成る)信号に変換された
後、IF帯(90〜250MHZ )で直交変調器TH1で
変調される。そして、上記受信系と同じLO1からの信
号によりMIX3にて、1.9GHZ 帯にアップコンバー
トされ、帯域通過フィルタBPF1cを介してパワーア
ンプ(以後、PAと略称する。)PA1で増幅され、ア
ンテナANT1を通して出力パワー80mWで送信され
る。
ータがベースバンド部BB1でデジタル化され、IQ
(同相成分及び直交成分から成る)信号に変換された
後、IF帯(90〜250MHZ )で直交変調器TH1で
変調される。そして、上記受信系と同じLO1からの信
号によりMIX3にて、1.9GHZ 帯にアップコンバー
トされ、帯域通過フィルタBPF1cを介してパワーア
ンプ(以後、PAと略称する。)PA1で増幅され、ア
ンテナANT1を通して出力パワー80mWで送信され
る。
【0005】一方、図5はPDC方式であり、900MHZ帯
及び 1500MHZ帯共に、送信では940〜956MHZ及び1429〜1
453MHZ 、受信では810 〜826MHZ及び1477〜1501MHZ と
いうように、使用周波数が異なり(FDD方式)、更に
PHSより低い周波数を使用している。受信系では、ア
ンテナANT1から入り、帯域通過フィルタBPF3を
通過した受信信号は、アンテナスイッチSW2を介し
て、低雑音アンプLNA2に入り、このLNA2で増幅
され、BPF4を通った後、ミキサMIX4にて局部発
振器LO3から出力され、バッファアンプBA2から出
力された信号と混合し、第1IF周波数の信号に変換さ
れる。続いて、BPF6を通り、MIX5にて局部発振
器LO4から出力された信号と混合して数MHz〜数十M
Hz帯の第2IF周波数からなる信号に周波数変換された
後、IFアンプIA4を介してベースバンド部BB2に
入り、ベースバンド部BB2でデジタル信号が音声や画
像データ等に変換される。
及び 1500MHZ帯共に、送信では940〜956MHZ及び1429〜1
453MHZ 、受信では810 〜826MHZ及び1477〜1501MHZ と
いうように、使用周波数が異なり(FDD方式)、更に
PHSより低い周波数を使用している。受信系では、ア
ンテナANT1から入り、帯域通過フィルタBPF3を
通過した受信信号は、アンテナスイッチSW2を介し
て、低雑音アンプLNA2に入り、このLNA2で増幅
され、BPF4を通った後、ミキサMIX4にて局部発
振器LO3から出力され、バッファアンプBA2から出
力された信号と混合し、第1IF周波数の信号に変換さ
れる。続いて、BPF6を通り、MIX5にて局部発振
器LO4から出力された信号と混合して数MHz〜数十M
Hz帯の第2IF周波数からなる信号に周波数変換された
後、IFアンプIA4を介してベースバンド部BB2に
入り、ベースバンド部BB2でデジタル信号が音声や画
像データ等に変換される。
【0006】また、送信系では、音声や画像等の送信デ
ータがベースバンド部BB2でデジタル化され、IQ
(同相成分及び直交成分から成る)信号に変換された
後、IF帯(90〜250MHZ )で直交変調器TH2で
変調される。そして、MIX6にて局部発振器LO5か
ら出力され、バッファアンプBA3を介した信号を用い
て900 MHz又は1500MHz帯にアップコンバートされた
後、BPF5を介してPA2で最大パワー800mWまで
増幅され、アンテナANT2を通して送信される。
ータがベースバンド部BB2でデジタル化され、IQ
(同相成分及び直交成分から成る)信号に変換された
後、IF帯(90〜250MHZ )で直交変調器TH2で
変調される。そして、MIX6にて局部発振器LO5か
ら出力され、バッファアンプBA3を介した信号を用い
て900 MHz又は1500MHz帯にアップコンバートされた
後、BPF5を介してPA2で最大パワー800mWまで
増幅され、アンテナANT2を通して送信される。
【0007】以上述べた無線ブロック図の例では、アン
テナスイッチSWとLNAは分離されており、夫々のI
Cについて小型化が行なわれている。
テナスイッチSWとLNAは分離されており、夫々のI
Cについて小型化が行なわれている。
【0008】以下、アンテナスイッチSW及びLNAに
ついて詳細に述べる。図6はアンテナスイッチSWの基
本的な回路で、破線で囲んだ部分はICチップであり、
LW1〜LW3はパッケージや評価用のチップキャリア
等にマウントした時のボンディングワイヤのインダクタ
を表す。
ついて詳細に述べる。図6はアンテナスイッチSWの基
本的な回路で、破線で囲んだ部分はICチップであり、
LW1〜LW3はパッケージや評価用のチップキャリア
等にマウントした時のボンディングワイヤのインダクタ
を表す。
【0009】この回路は、例えば、電圧V1をHigh
(高),電圧V2をLow(低)にすると、FET(電
界効果型トランジスタ)2及びFET3がオン、FET
1及びFET4がオフとなり、ANTX−TX間が導通
し、ANTX−RX間が遮断される。また、逆にV1 を
Low,V2 をHighにすると、FET2及びFET
3がオフ、FET1及びFET4がオンとなり、ANT
X−TX間が遮断し、ANTX−RX間が導通し、スイ
ッチ動作が行なわれる。なお、FET1〜FET4とし
てマイクロ波等の高い周波数帯域に適しているMES
(Metal Semiconductor )FET等を用いることが望ま
しい。
(高),電圧V2をLow(低)にすると、FET(電
界効果型トランジスタ)2及びFET3がオン、FET
1及びFET4がオフとなり、ANTX−TX間が導通
し、ANTX−RX間が遮断される。また、逆にV1 を
Low,V2 をHighにすると、FET2及びFET
3がオフ、FET1及びFET4がオンとなり、ANT
X−TX間が遮断し、ANTX−RX間が導通し、スイ
ッチ動作が行なわれる。なお、FET1〜FET4とし
てマイクロ波等の高い周波数帯域に適しているMES
(Metal Semiconductor )FET等を用いることが望ま
しい。
【0010】しかし、このようなスイッチICでは導通
状態でも、FETの有するオン抵抗等の寄生成分により
損失が発生する。受信系ではこの損失がシステムの雑音
指数に直接影響を及ぼして、受信感度が悪くなるので、
この受信感度悪化防止のために、例えば、FET4のオ
ン抵抗を減らす努力が払われている。ところが、一般に
オン抵抗を減らすには、FETのゲート幅を大きくすれ
ば良いわけであるが、これはチップサイズの増大につな
がり、小型化と相反することとなる。従って、チップの
小型化にも自ずと限界があり、現在はこの挿入損失が1
900MHZ で0.6〜0.7dBのもので、チップサイズ
0.5mm×1.1mmのものが実用化されている。(例え
ば、1993年電子情報通信学会秋季大会論文集、P
2−416、「C−56 +3V/0V動作、高性能、
小型GaAs FET SPDTSwitch I
C」、宇田尚典、澤井徹郎外3名、IEEE JOR
NAL OF SOLID−STATE CIRCUI
T ,VOL.29,NO.10,OCTOBER 1
994,P1262〜1269,High−Perfo
rmance GaAs Switch IC's Fa
bricated Using FET's with
Two Kind of Pinch−offVolt
ages and a Symmetrical Pa
tternConfiguration,Hisano
ri Uda,Takashi Yamada,Tet
suro Sawai,Kaoru Nogawa,a
ndYasoo Harada 参照)
状態でも、FETの有するオン抵抗等の寄生成分により
損失が発生する。受信系ではこの損失がシステムの雑音
指数に直接影響を及ぼして、受信感度が悪くなるので、
この受信感度悪化防止のために、例えば、FET4のオ
ン抵抗を減らす努力が払われている。ところが、一般に
オン抵抗を減らすには、FETのゲート幅を大きくすれ
ば良いわけであるが、これはチップサイズの増大につな
がり、小型化と相反することとなる。従って、チップの
小型化にも自ずと限界があり、現在はこの挿入損失が1
900MHZ で0.6〜0.7dBのもので、チップサイズ
0.5mm×1.1mmのものが実用化されている。(例え
ば、1993年電子情報通信学会秋季大会論文集、P
2−416、「C−56 +3V/0V動作、高性能、
小型GaAs FET SPDTSwitch I
C」、宇田尚典、澤井徹郎外3名、IEEE JOR
NAL OF SOLID−STATE CIRCUI
T ,VOL.29,NO.10,OCTOBER 1
994,P1262〜1269,High−Perfo
rmance GaAs Switch IC's Fa
bricated Using FET's with
Two Kind of Pinch−offVolt
ages and a Symmetrical Pa
tternConfiguration,Hisano
ri Uda,Takashi Yamada,Tet
suro Sawai,Kaoru Nogawa,a
ndYasoo Harada 参照)
【0011】一方、LNAにおいても同様のことがいえ
る。図7はこのLNAの回路構成の一例を示す図であ
る。この図において破線で囲んだ部分はICチップであ
り、LW4〜LW8はパッケージや評価用のチップキャ
リア等にマウントした時のボンディングワイヤのインダ
クタを表す。また、Cc は外付けのチップコンデンサ
(通常1000pF)である。
る。図7はこのLNAの回路構成の一例を示す図であ
る。この図において破線で囲んだ部分はICチップであ
り、LW4〜LW8はパッケージや評価用のチップキャ
リア等にマウントした時のボンディングワイヤのインダ
クタを表す。また、Cc は外付けのチップコンデンサ
(通常1000pF)である。
【0012】この回路では、FETの前段にキャパシタ
C1、インダクタL1及び抵抗R3で構成された入力整
合回路及びバイアス回路と、インダクタL3、インダク
タL4及びキャパシタC2で構成された出力整合回路及
びバイアス回路で構成されている。ここでL4は負帰還
インダクタであり、一般的に所定値まではこの値が大き
い程LNAの利得は小さくなるが、安定性が良くなり、
入出力の整合が取り易くなる。また、LNAの場合スイ
ッチとは異なり、整合回路を小さくするにはFETのゲ
ート幅を大きくすればよく、設計時に整合回路とFET
のチップ面積を考慮して、ゲート幅を決定する。しか
し、ゲート幅が大きくなると同じ利得及び雑音指数等の
特性を得るためには消費電流が増加する。従って、これ
らの特性を満足したうえで、小型化を図るのにも自ずと
限界がある。(例えば、1995年電子情報通信学会エ
レクトロニクスソサイエティ大会論文集、P96、「C
−404 L帯小型・超低雑音MMIC増幅器」西田昌
生、平井利和、澤井徹郎 外3名、参照)
C1、インダクタL1及び抵抗R3で構成された入力整
合回路及びバイアス回路と、インダクタL3、インダク
タL4及びキャパシタC2で構成された出力整合回路及
びバイアス回路で構成されている。ここでL4は負帰還
インダクタであり、一般的に所定値まではこの値が大き
い程LNAの利得は小さくなるが、安定性が良くなり、
入出力の整合が取り易くなる。また、LNAの場合スイ
ッチとは異なり、整合回路を小さくするにはFETのゲ
ート幅を大きくすればよく、設計時に整合回路とFET
のチップ面積を考慮して、ゲート幅を決定する。しか
し、ゲート幅が大きくなると同じ利得及び雑音指数等の
特性を得るためには消費電流が増加する。従って、これ
らの特性を満足したうえで、小型化を図るのにも自ずと
限界がある。(例えば、1995年電子情報通信学会エ
レクトロニクスソサイエティ大会論文集、P96、「C
−404 L帯小型・超低雑音MMIC増幅器」西田昌
生、平井利和、澤井徹郎 外3名、参照)
【0013】以上のように、これらのIC部分を更に小
型化するには、図8に示すようにアンテナスイッチSW
と低雑音増幅器LANを、図9に示すようにこれらを一
体化したICにすることが考えられる。
型化するには、図8に示すようにアンテナスイッチSW
と低雑音増幅器LANを、図9に示すようにこれらを一
体化したICにすることが考えられる。
【0014】しかし、この図9に示した例では、単に、
アンテナスイッチSWとLNAを同一チップ上に作製し
ただけであり、集積化を行なうことによりシステムに用
いる部品点数は減少するが、肝心のICチップ自身のチ
ップサイズはほとんど変わらず、電源部分が共通化でき
る以外の利点はなく、チップの低コスト化にはならない
という問題がある。
アンテナスイッチSWとLNAを同一チップ上に作製し
ただけであり、集積化を行なうことによりシステムに用
いる部品点数は減少するが、肝心のICチップ自身のチ
ップサイズはほとんど変わらず、電源部分が共通化でき
る以外の利点はなく、チップの低コスト化にはならない
という問題がある。
【0015】
【発明が解決しようとする課題】本発明は前記のような
問題点を解消するためになされたもので、本発明の目的
は、LNAとアンテナスイッチSWを集積化することに
より、ICのチップサイズをより小型化し、高歩留り・
低コスト化することにより、延いては端末装置等の小型
化を実現することである。
問題点を解消するためになされたもので、本発明の目的
は、LNAとアンテナスイッチSWを集積化することに
より、ICのチップサイズをより小型化し、高歩留り・
低コスト化することにより、延いては端末装置等の小型
化を実現することである。
【0016】
【課題を解決するための手段】本発明のマイクロ波集積
回路は、少なくとも2つの伝送経路を切り換えるスイッ
チ回路を有するマイクロ波集積回路において、前記スイ
ッチ回路を構成する少なくとも1つの能動素子が増幅機
能を有するものである。
回路は、少なくとも2つの伝送経路を切り換えるスイッ
チ回路を有するマイクロ波集積回路において、前記スイ
ッチ回路を構成する少なくとも1つの能動素子が増幅機
能を有するものである。
【0017】本発明のマイクロ波集積回路は、第1の伝
送経路と第2の伝送経路との切り換え接続を行う切り換
え接続用スイッチ回路と前記第1の伝送経路用のアンプ
とを集積化したマイクロ波集積回路であって、前記スイ
ッチ回路のスイッチング素子と前記アンプの増幅用素子
を1つの能動素子で共用してなるものである。
送経路と第2の伝送経路との切り換え接続を行う切り換
え接続用スイッチ回路と前記第1の伝送経路用のアンプ
とを集積化したマイクロ波集積回路であって、前記スイ
ッチ回路のスイッチング素子と前記アンプの増幅用素子
を1つの能動素子で共用してなるものである。
【0018】本発明のマイクロ波集積回路は、受信用伝
送経路と送信用伝送経路との切り換え接続を行う切り換
え接続用スイッチ回路と前記受信用伝送経路用のアンプ
とを集積化した通信用のマイクロ波集積回路であって、
前記スイッチ回路の受信経路中に受信時に増幅機能を有
し、送信時に減衰機能を有する能動素子を有するもので
ある。
送経路と送信用伝送経路との切り換え接続を行う切り換
え接続用スイッチ回路と前記受信用伝送経路用のアンプ
とを集積化した通信用のマイクロ波集積回路であって、
前記スイッチ回路の受信経路中に受信時に増幅機能を有
し、送信時に減衰機能を有する能動素子を有するもので
ある。
【0019】本発明のマイクロ波集積回路は、前記能動
素子が、スイッチング素子である。
素子が、スイッチング素子である。
【0020】本発明のマイクロ波集積回路は、前記能動
素子が電界効果トランジスタからなるものである。
素子が電界効果トランジスタからなるものである。
【0021】本発明のマイクロ波集積回路は、前記能動
素子がデュアルゲートFETからなるものである。
素子がデュアルゲートFETからなるものである。
【0022】本発明のマイクロ波集積回路は、前記能動
素子がMESFETからなるものである。
素子がMESFETからなるものである。
【0023】本発明のマイクロ波集積回路は、受信用伝
送経路と送信用伝送経路を切り換えるFETからなるス
イッチ回路を有するマイクロ波集積回路であって、前記
スイッチ回路は、受信用伝送経路中に少なくとも直列に
接続されたソース接地の第1のFETを有するものであ
る。
送経路と送信用伝送経路を切り換えるFETからなるス
イッチ回路を有するマイクロ波集積回路であって、前記
スイッチ回路は、受信用伝送経路中に少なくとも直列に
接続されたソース接地の第1のFETを有するものであ
る。
【0024】本発明のマイクロ波集積回路は、前記スイ
ッチ回路は、送信用伝送経路中に少なくとも直列に接続
されるスイッチング素子としての第2のFETを有する
と共に、前記受信用伝送経路中の第1のFETのゲート
と前記送信用伝送経路間に直列に接続され且つソース接
地してなる第3のFETを有するものである。
ッチ回路は、送信用伝送経路中に少なくとも直列に接続
されるスイッチング素子としての第2のFETを有する
と共に、前記受信用伝送経路中の第1のFETのゲート
と前記送信用伝送経路間に直列に接続され且つソース接
地してなる第3のFETを有するものである。
【0025】本発明のマイクロ波集積回路は、前記第
1、第3のFETが共通ゲートバイアスにて制御される
ものである。
1、第3のFETが共通ゲートバイアスにて制御される
ものである。
【0026】本発明のマイクロ波集積回路は、受信用伝
送経路と送信用伝送経路を切り換えるFETからなるス
イッチ回路を有するマイクロ波集積回路であって、前記
スイッチ回路は、受信用伝送経路中に少なくとも直列に
接続されたソース接地の第1のFETとその前段にゲー
ト及びドレインを介して直列に接続される第4のFET
とを有するものである。
送経路と送信用伝送経路を切り換えるFETからなるス
イッチ回路を有するマイクロ波集積回路であって、前記
スイッチ回路は、受信用伝送経路中に少なくとも直列に
接続されたソース接地の第1のFETとその前段にゲー
ト及びドレインを介して直列に接続される第4のFET
とを有するものである。
【0027】本発明のマイクロ波集積回路は、送信状態
において、前記第4のFETをオフとすると共に、前記
第1のFETのドレインバイアスをオフとするものであ
る。
において、前記第4のFETをオフとすると共に、前記
第1のFETのドレインバイアスをオフとするものであ
る。
【0028】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【0029】図1は本発明の特徴を表す図で、PHSに
用いるスイッチSW及び低雑音アンプLNAからなるI
Cの回路構成であり、送信系は従来と同じ方式で構成
し、受信系はデュアルゲートFETを用いたアンプで構
成したものであり、送信系における送信端子TXとアン
テナ端子ANTXとの間には、FET1とFET2とが
設けられ、受信系におけるアンテナ端子ANTXと受信
端子RXとの間には、デュアルゲートFET6が設けら
れている。
用いるスイッチSW及び低雑音アンプLNAからなるI
Cの回路構成であり、送信系は従来と同じ方式で構成
し、受信系はデュアルゲートFETを用いたアンプで構
成したものであり、送信系における送信端子TXとアン
テナ端子ANTXとの間には、FET1とFET2とが
設けられ、受信系におけるアンテナ端子ANTXと受信
端子RXとの間には、デュアルゲートFET6が設けら
れている。
【0030】前記送信系に用いられるFET2は送信端
子TXとアンテナ端子ANTX間に存在しそのゲートは
抵抗R2を介して制御用電圧端子Vlに接続され、FE
T1は送信端子TXとグランド間に接続され、該FET
1のゲートは抵抗R1を介して制御用電圧端子V2に接
続されている。
子TXとアンテナ端子ANTX間に存在しそのゲートは
抵抗R2を介して制御用電圧端子Vlに接続され、FE
T1は送信端子TXとグランド間に接続され、該FET
1のゲートは抵抗R1を介して制御用電圧端子V2に接
続されている。
【0031】前記受信系に用いられるデュアルゲートF
ET6はアンテナ端子ANTXと受信端子RXとの間に
存在し、デュアルゲートFET6はスイッチング素子と
増幅器の2つの動作を行い、低雑音アンプLNAの構成
部品の一部であり、デュアルゲートFET6の一方のゲ
ート端子は低雑音アンプLNAの構成部品であるインダ
クタL1、抵抗R3及びインダクタL5を介して電圧端
子VG に接続され、他方のゲート端子は抵抗R4を介し
て制御用電圧端子V2に接続されている。
ET6はアンテナ端子ANTXと受信端子RXとの間に
存在し、デュアルゲートFET6はスイッチング素子と
増幅器の2つの動作を行い、低雑音アンプLNAの構成
部品の一部であり、デュアルゲートFET6の一方のゲ
ート端子は低雑音アンプLNAの構成部品であるインダ
クタL1、抵抗R3及びインダクタL5を介して電圧端
子VG に接続され、他方のゲート端子は抵抗R4を介し
て制御用電圧端子V2に接続されている。
【0032】デュアルゲートFET6を用いた低雑音ア
ンプLNAでは、第1ゲート電圧VG を一定(固定)に
し、第2ゲートバイアス電圧V2を可変にした状態で用
い、前記第2ゲートバイアス電圧V2を変化させること
により、利得を可変にすることができる。しかし、第2
ゲートバイアス電圧V2をデュアルゲートFET自身の
ピンチオフ電圧より深くすることにより、利得はゼロよ
り小さくなり、更に小さくすることにより減衰器として
働く。
ンプLNAでは、第1ゲート電圧VG を一定(固定)に
し、第2ゲートバイアス電圧V2を可変にした状態で用
い、前記第2ゲートバイアス電圧V2を変化させること
により、利得を可変にすることができる。しかし、第2
ゲートバイアス電圧V2をデュアルゲートFET自身の
ピンチオフ電圧より深くすることにより、利得はゼロよ
り小さくなり、更に小さくすることにより減衰器として
働く。
【0033】例えば、FET6のピンチオフが電圧が−
1V、第1ゲート電圧VG が−0.3Vの場合、FET
6の最大安定利得(MSG)は以下の表1のとおりであ
る。
1V、第1ゲート電圧VG が−0.3Vの場合、FET
6の最大安定利得(MSG)は以下の表1のとおりであ
る。
【0034】
【表1】
【0035】なお、図1で破線で囲んだ部分はICチッ
プを示しており、LW1〜LW5は、パッケージやチッ
プキャリアにマウントした時のボンディングワイヤのイ
ンダクタを表し、Cc は外付けのチップコンデンサ(通
常1000pF)である。また、FET1、FET2及び
FET6としてマイクロ波等の高い周波数帯域に適して
いるMES(Metal Semiconductor )FET等を用いる
ことが望ましい。
プを示しており、LW1〜LW5は、パッケージやチッ
プキャリアにマウントした時のボンディングワイヤのイ
ンダクタを表し、Cc は外付けのチップコンデンサ(通
常1000pF)である。また、FET1、FET2及び
FET6としてマイクロ波等の高い周波数帯域に適して
いるMES(Metal Semiconductor )FET等を用いる
ことが望ましい。
【0036】図1を用いて、送信時及び受信時の動作を
説明する。送信時は、V1をHigh、V2をLowに
する。その結果、FET2がオン、FET1がオフとな
り、送信側のANTX−TX間が導通する。この時受信
側は、V2とデュアルゲートFET6の第2ゲートが接
続されているため、デュアルゲートFET6にはピンチ
オフ電圧よりも深い電圧が印加され、オフ状態になる
(即ち、FET6は減衰器として動作する)。例えば、
FET6にゲート幅600μmのデュアルゲートFET
(ピンチオフ電圧:−1V)を用いた場合、V2に−3
Vが印加されるとANTX−RX間のアイソレーション
は15dBとなる。以上、通信時には、ドレインバイア
スVD をオフ(0V)として、FET6を減衰器として
動作でき、アイソレーションを高めることができる。
説明する。送信時は、V1をHigh、V2をLowに
する。その結果、FET2がオン、FET1がオフとな
り、送信側のANTX−TX間が導通する。この時受信
側は、V2とデュアルゲートFET6の第2ゲートが接
続されているため、デュアルゲートFET6にはピンチ
オフ電圧よりも深い電圧が印加され、オフ状態になる
(即ち、FET6は減衰器として動作する)。例えば、
FET6にゲート幅600μmのデュアルゲートFET
(ピンチオフ電圧:−1V)を用いた場合、V2に−3
Vが印加されるとANTX−RX間のアイソレーション
は15dBとなる。以上、通信時には、ドレインバイア
スVD をオフ(0V)として、FET6を減衰器として
動作でき、アイソレーションを高めることができる。
【0037】逆に、受信時は、V1をLow、V2をH
ighにする。その結果、FET2がオフ、FET6及
びFET1がオンになり、送信側のTX−ANT間は遮
断状態になる。一方、前記FET6のオンにより、受信
側のANTX−RX間は導通状態となり、FET6は増
幅器として動作すると共に、前記FET1のオンによ
り、送信側(ANTX−TX間)に漏れた信号はオン状
態のFET1を介して接地側に流れる。
ighにする。その結果、FET2がオフ、FET6及
びFET1がオンになり、送信側のTX−ANT間は遮
断状態になる。一方、前記FET6のオンにより、受信
側のANTX−RX間は導通状態となり、FET6は増
幅器として動作すると共に、前記FET1のオンによ
り、送信側(ANTX−TX間)に漏れた信号はオン状
態のFET1を介して接地側に流れる。
【0038】以上のような回路構成にすることにより、
アンテナスイッチSWと低雑音アンプLNAを別々に設
ける場合と比べて、アンテナスイッチSWの損失分がな
くなるため、システム全体の雑音指数が小さくなるとい
う効果を奏する。
アンテナスイッチSWと低雑音アンプLNAを別々に設
ける場合と比べて、アンテナスイッチSWの損失分がな
くなるため、システム全体の雑音指数が小さくなるとい
う効果を奏する。
【0039】また、図2は、デュアルゲートFET6の
代わりにシングルゲートFET5を用いた例である。こ
の場合、前記FET5のゲートはL1を介して電圧端子
V2に接続されている。
代わりにシングルゲートFET5を用いた例である。こ
の場合、前記FET5のゲートはL1を介して電圧端子
V2に接続されている。
【0040】先ず、送信時は、V1をHigh、V2を
Lowにする。その結果、FET2がオン、FET1が
オフとなり、送信側のANTX−TX間が導通する。こ
の時、受信側は、V2とFET5のゲートが抵抗R3を
介して接続されているため、FET5にはピンチオフ電
圧よりも深い電圧が印加され、オフ状態になる(即ち、
FET5は減衰器として動作する)。例えば、FET5
にゲート幅400μmのシングルゲートFET(ピンチ
オフ電圧:−1V)を用いた場合、V2が−3Vである
とANTX−RX間のアイソレーションは15dBとな
り、遮断状態になる。以上、送信時には、ドレインバイ
アスVD をオフ(0V)として、FET5を減衰器とし
て動作でき、アイソレーションを高めることができる。
Lowにする。その結果、FET2がオン、FET1が
オフとなり、送信側のANTX−TX間が導通する。こ
の時、受信側は、V2とFET5のゲートが抵抗R3を
介して接続されているため、FET5にはピンチオフ電
圧よりも深い電圧が印加され、オフ状態になる(即ち、
FET5は減衰器として動作する)。例えば、FET5
にゲート幅400μmのシングルゲートFET(ピンチ
オフ電圧:−1V)を用いた場合、V2が−3Vである
とANTX−RX間のアイソレーションは15dBとな
り、遮断状態になる。以上、送信時には、ドレインバイ
アスVD をオフ(0V)として、FET5を減衰器とし
て動作でき、アイソレーションを高めることができる。
【0041】逆に、受信時は、V1をLow、V2をH
ighにする。その結果、FET2がオフ、FET5及
びFET1がオンになり、送信側のTX−ANTX間は
遮断状態になる。一方、前記FET5のオンにより、受
信側のANTX−RX間は導通状態となり、FET5は
増幅器として動作すると共に、前記FET1のオンによ
り、送信側(ANTX−TX間)に漏れた信号はFET
1のソースを介して接地側に流れる。なお、図2で破線
で囲んだ部分はICチップを示しており、LW1〜LW
4は、パッケージやチップキャリアにマウントした時の
ボンディングワイヤのインダクタを表し、Cc は外付け
のチップコンデンサ(通常1000pF)である。また、
FET1、FET2及びFET5としてミリ波等の高い
周波数帯域に適しているMES(Metal Semiconductor
)FET等を用いることが望ましい。
ighにする。その結果、FET2がオフ、FET5及
びFET1がオンになり、送信側のTX−ANTX間は
遮断状態になる。一方、前記FET5のオンにより、受
信側のANTX−RX間は導通状態となり、FET5は
増幅器として動作すると共に、前記FET1のオンによ
り、送信側(ANTX−TX間)に漏れた信号はFET
1のソースを介して接地側に流れる。なお、図2で破線
で囲んだ部分はICチップを示しており、LW1〜LW
4は、パッケージやチップキャリアにマウントした時の
ボンディングワイヤのインダクタを表し、Cc は外付け
のチップコンデンサ(通常1000pF)である。また、
FET1、FET2及びFET5としてミリ波等の高い
周波数帯域に適しているMES(Metal Semiconductor
)FET等を用いることが望ましい。
【0042】以上ような回路構成にすることにより、ア
ンテナスイッチSWと低雑音アンプLNAを別々に設け
る場合と比べて、ANTX−アンテナスイッチSW間で
発生する挿入損失分がなくなるため、システム全体の雑
音指数が小さくなるという効果を奏する。
ンテナスイッチSWと低雑音アンプLNAを別々に設け
る場合と比べて、ANTX−アンテナスイッチSW間で
発生する挿入損失分がなくなるため、システム全体の雑
音指数が小さくなるという効果を奏する。
【0043】一般に移動体通信の場合、送信系に強度の
大きな信号(例えば、PHSの場合、100mW)が通
過するため、受信系に印加される信号強度が増幅器(図
2中のFET4)の耐圧よりも大きくなる恐れがあり好
ましくない。以下にこの問題を解決する実施形態を示
す。
大きな信号(例えば、PHSの場合、100mW)が通
過するため、受信系に印加される信号強度が増幅器(図
2中のFET4)の耐圧よりも大きくなる恐れがあり好
ましくない。以下にこの問題を解決する実施形態を示
す。
【0044】図3は、前記図2のFET5の入力側にゲ
ート接地のFET4を用いた例である。この場合、FE
T4のゲートは抵抗R6を介して電圧端子V2に接続さ
れている。先ず、送信時は、V1をHigh、V2をL
owにする。その結果、FET2がオン、FET1とF
ET4がオフとなり、送信側のANTX−TX間が導通
する。この時、受信側はFET4がオフ状態である。こ
の状態のみで通常は10dBのアイソレーションが得ら
れる。
ート接地のFET4を用いた例である。この場合、FE
T4のゲートは抵抗R6を介して電圧端子V2に接続さ
れている。先ず、送信時は、V1をHigh、V2をL
owにする。その結果、FET2がオン、FET1とF
ET4がオフとなり、送信側のANTX−TX間が導通
する。この時、受信側はFET4がオフ状態である。こ
の状態のみで通常は10dBのアイソレーションが得ら
れる。
【0045】そして、より高いアイソレーションが必要
な場合には、本実施形態では、FET5のドレインバイ
アスVD をオフ(0V)にし、FET5を減衰器として
動作することにより、アイソレーション5〜15dBを
得ることができる。従って、ANTX−RX間のアイソ
レーションは15〜25dBとなる。図1及び図2に示
したものよりも高アイソレーションとなる。
な場合には、本実施形態では、FET5のドレインバイ
アスVD をオフ(0V)にし、FET5を減衰器として
動作することにより、アイソレーション5〜15dBを
得ることができる。従って、ANTX−RX間のアイソ
レーションは15〜25dBとなる。図1及び図2に示
したものよりも高アイソレーションとなる。
【0046】逆に、受信時は、V1をLow、V2をH
ighにする。その結果、FET2がオフ、FET4及
びFET1がオンになり、送信側のTX−ANT間は遮
断状態になる。一方、前記FET4のオンにより、受信
側のANTX−RX間は導通状態となり、FET4は増
幅器として動作すると共に、前記FET1のオンによ
り、送信側(ANTX−TX間)に漏れた信号はFET
1のソースを介して接地側に流れる。なお、図3で破線
で囲んだ部分はICチップを示しており、LW1〜LW
4は、パッケージやチップキャリアにマウントした時の
ボンディングワイヤのインダクタを表し、Cc は外付け
のチップコンデンサ(通常1000pF)である。また、
FET1、FET2、FET4及びFET5としてマイ
クロ波等の高い周波数帯域に適しているMES(Metal
Semiconductor )FET等を用いることが望ましい。
ighにする。その結果、FET2がオフ、FET4及
びFET1がオンになり、送信側のTX−ANT間は遮
断状態になる。一方、前記FET4のオンにより、受信
側のANTX−RX間は導通状態となり、FET4は増
幅器として動作すると共に、前記FET1のオンによ
り、送信側(ANTX−TX間)に漏れた信号はFET
1のソースを介して接地側に流れる。なお、図3で破線
で囲んだ部分はICチップを示しており、LW1〜LW
4は、パッケージやチップキャリアにマウントした時の
ボンディングワイヤのインダクタを表し、Cc は外付け
のチップコンデンサ(通常1000pF)である。また、
FET1、FET2、FET4及びFET5としてマイ
クロ波等の高い周波数帯域に適しているMES(Metal
Semiconductor )FET等を用いることが望ましい。
【0047】以上のような回路構成にすることにより、
アンテナスイッチSWと低雑音アンプLNAを別々に設
ける場合と比べて、前記図1及び図2に示したもの程で
はないとしても入力側の挿入損失が小さくなるため、シ
ステム全体の雑音指数が小さくなるという効果を奏す
る。
アンテナスイッチSWと低雑音アンプLNAを別々に設
ける場合と比べて、前記図1及び図2に示したもの程で
はないとしても入力側の挿入損失が小さくなるため、シ
ステム全体の雑音指数が小さくなるという効果を奏す
る。
【0048】以上、PHS用ICを例にとり、本発明に
ついて説明したが、本発明は、このようなシステムだけ
でなく、PDC、ページャ又はアナログ携帯電話等のシ
ステムに対しても有効である。更に、本発明は、GSM
やDECT等の海外のアンテナスイッチを使用する携帯
電話システムにも有効であることは言うまでもない。
ついて説明したが、本発明は、このようなシステムだけ
でなく、PDC、ページャ又はアナログ携帯電話等のシ
ステムに対しても有効である。更に、本発明は、GSM
やDECT等の海外のアンテナスイッチを使用する携帯
電話システムにも有効であることは言うまでもない。
【0049】
【発明の効果】本発明により、少なくとも2つの伝送経
路の切り換え接続を行う切り換えスイッチ回路を構成す
る能動素子に増幅機能を有するものを用いることによ
り、前記スイッチ回路を構成する素子を削減することが
でき、その結果、チップサイズを小型化することができ
る。
路の切り換え接続を行う切り換えスイッチ回路を構成す
る能動素子に増幅機能を有するものを用いることによ
り、前記スイッチ回路を構成する素子を削減することが
でき、その結果、チップサイズを小型化することができ
る。
【0050】本発明により、第1の伝送経路と第2の伝
送経路との切り換え接続を行う切り換え接続用スイッチ
回路と第1の伝送経路用のアンプとを集積化する際に、
少なくとも1個のFETを省くことができるので、チッ
プサイズを小型化することができる。その結果、従来の
ものと比較して、小型、低コスト且つ高歩留りなICが
実現でき、端末装置の等の小型化に大きく寄与する。
送経路との切り換え接続を行う切り換え接続用スイッチ
回路と第1の伝送経路用のアンプとを集積化する際に、
少なくとも1個のFETを省くことができるので、チッ
プサイズを小型化することができる。その結果、従来の
ものと比較して、小型、低コスト且つ高歩留りなICが
実現でき、端末装置の等の小型化に大きく寄与する。
【0051】更に、前記のような回路構成を採用するこ
とにより、第1の伝送経路と第2の伝送経路との切り換
え接続を行う切り換え接続用スイッチ回路の挿入損失の
全部又は一部が除去されるため、システム全体の雑音指
数は小さくなり、受信感度も向上するという、特性上の
効果も有する。
とにより、第1の伝送経路と第2の伝送経路との切り換
え接続を行う切り換え接続用スイッチ回路の挿入損失の
全部又は一部が除去されるため、システム全体の雑音指
数は小さくなり、受信感度も向上するという、特性上の
効果も有する。
【図1】本発明のスイッチSW及び低雑音アンプLNA
からなるICの回路構成の一実施の形態を示す図であ
る。
からなるICの回路構成の一実施の形態を示す図であ
る。
【図2】本発明のスイッチSW及び低雑音アンプLNA
からなるICの回路構成の他の実施の形態を示す図であ
る。
からなるICの回路構成の他の実施の形態を示す図であ
る。
【図3】本発明のスイッチSW及び低雑音アンプLNA
からなるICの回路構成の更に他の実施の形態を示す図
である。
からなるICの回路構成の更に他の実施の形態を示す図
である。
【図4】従来の移動体通信システムにおけるPHSの無
線部の構成例を示す図である。
線部の構成例を示す図である。
【図5】従来の移動体通信システムにおけるPDCの無
線部の構成例を示す図である。
線部の構成例を示す図である。
【図6】従来の移動体通信システムにおけるアンテナス
イッチSWの回路構成の一例を示す図である。
イッチSWの回路構成の一例を示す図である。
【図7】従来の移動体通信システムにおける低雑音アン
プLNAの回路構成の一例を示す図である。
プLNAの回路構成の一例を示す図である。
【図8】従来の移動体通信システムにおける受信部のブ
ロック構成の一例を示す図である。
ロック構成の一例を示す図である。
【図9】従来の移動体通信システムにおける受信部のブ
ロック構成の他の一例を示す図である。
ロック構成の他の一例を示す図である。
ANTX アンテナ端子(又は入出力端子) RX 受信端子 TX 送信端子 Vl 制御用電圧端子 V2 制御用電圧端子 VG 第1ゲート電圧端子 VD ドレインバイアス電圧端子 FET6 デュアルゲートFET FET5 シングルゲートFET FET4 ゲート接地のFET LNA 低雑音アンプ L1〜L3 インダクタ LW1〜LW5 ボンディングワイヤのインダクタ C1、C2 容量 Cc 外付けのチップコンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田 尚典 大阪府守口市京阪本通2丁目5番5号 三 洋電機株 式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通2丁目5番5号 三 洋電機株 式会社内
Claims (12)
- 【請求項1】 少なくとも2つの伝送経路を切り換える
スイッチ回路を有するマイクロ波集積回路において、前
記スイッチ回路を構成する少なくとも1つの能動素子が
増幅機能を有することを特徴とするマイクロ波集積回
路。 - 【請求項2】 第1の伝送経路と第2の伝送経路との切
り換え接続を行う切り換え接続用スイッチ回路と前記第
1の伝送経路用のアンプとを集積化したマイクロ波集積
回路であって、前記スイッチ回路はスイッチング素子と
前記アンプの増幅用素子を1つの能動素子で共用してな
るマイクロ波集積回路。 - 【請求項3】 受信用伝送経路と送信用伝送経路との切
り換え接続を行う切り換え接続用スイッチ回路と前記受
信用伝送経路用のアンプとを集積化した通信用のマイク
ロ波集積回路であって、前記スイッチ回路の受信経路中
に受信時に増幅機能を有し、送信時に減衰機能を有する
能動素子を有することを特徴とするマイクロ波集積回
路。 - 【請求項4】 前記能動素子は、スイッチング素子であ
ることを特徴とする請求項1、2又は3記載のマイクロ
波集積回路。 - 【請求項5】 前記能動素子が電界効果トランジスタか
らなることを特徴とする請求項1、2又は3記載のマイ
クロ波集積回路。 - 【請求項6】 前記能動素子がデュアルゲートFETか
らなることを特徴とする請求項1、2、3、4又は5記
載のマイクロ波集積回路。 - 【請求項7】 前記能動素子がMESFETからなるこ
とを特徴とする請求項1、2、3、4、5又は6記載の
マイクロ波集積回路。 - 【請求項8】 受信用伝送経路と送信用伝送経路を切り
換えるFETからなるスイッチ回路を有するマイクロ波
集積回路であって、前記スイッチ回路は、受信用伝送経
路中に少なくとも直列に接続されたソース接地の第1の
FETを有することを特徴とするマイクロ波集積回路。 - 【請求項9】 前記スイッチ回路は、送信用伝送経路中
に少なくとも直列に接続されるスイッチング素子として
の第2のFETを有すると共に、前記受信用伝送経路中
の第1のFETのゲートと前記送信用伝送経路間に直列
に接続され且つソース接地してなる第3のFETを有す
ることを特徴とする請求項8記載のマイクロ波集積回
路。 - 【請求項10】 前記第1、第3のFETが共通ゲート
バイアスにて制御されることを特徴とする請求項9記載
のマイクロ波集積回路。 - 【請求項11】 受信用伝送経路と送信用伝送経路を切
り換えるFETからなるスイッチ回路を有するマイクロ
波集積回路であって、前記スイッチ回路は、受信用伝送
経路中に少なくとも直列に接続されたソース接地の第1
のFETとその前段に直列に接続される第4のFETと
を有することを特徴とするマイクロ波集積回路。 - 【請求項12】 送信状態において、前記第4のFET
をオフとすると共に、前記第1のFETのドレインバイ
アスをオフとすることを特徴とする請求項11記載のマ
イクロ波集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8130534A JPH09298483A (ja) | 1996-04-30 | 1996-04-30 | マイクロ波集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8130534A JPH09298483A (ja) | 1996-04-30 | 1996-04-30 | マイクロ波集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09298483A true JPH09298483A (ja) | 1997-11-18 |
Family
ID=15036600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8130534A Pending JPH09298483A (ja) | 1996-04-30 | 1996-04-30 | マイクロ波集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09298483A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290896A (ja) * | 2006-01-17 | 2009-12-10 | Hitachi Metals Ltd | 高周波回路部品及びこれを用いた通信装置 |
JP2013168906A (ja) * | 2012-02-17 | 2013-08-29 | Sony Corp | 集積回路および無線通信装置 |
-
1996
- 1996-04-30 JP JP8130534A patent/JPH09298483A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290896A (ja) * | 2006-01-17 | 2009-12-10 | Hitachi Metals Ltd | 高周波回路部品及びこれを用いた通信装置 |
JP5245413B2 (ja) * | 2006-01-17 | 2013-07-24 | 日立金属株式会社 | 高周波回路部品及びこれを用いた通信装置 |
JP2013168906A (ja) * | 2012-02-17 | 2013-08-29 | Sony Corp | 集積回路および無線通信装置 |
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