JPH09289316A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】電極配線を形成した場合の電界集中による耐圧
低下が少なく高耐圧化が可能な半導体装置を提供する。 【解決手段】半導体基板１上に絶縁層２を介して半導体
層３が形成され、半導体層３内に、ドレイン領域６とＰ
形のウェル領域５とが離間して形成され、ウェル領域５
内にソース領域４が形成されている。ウェル領域５上に
は絶縁ゲート７が絶縁膜８を介して形成され、ドレイン
領域６上にはドレイン電極６１が形成されている。ソー
ス領域４及びウェル領域５はドレイン領域６との距離が
略一定になるようにドレイン領域６の周囲に絶縁領域１
５を除いて形成されている。絶縁領域１５上にドレイン
電極配線６１ａが配設されている。絶縁領域１５は、ド
レイン電極配線６１ａ下方の絶縁膜８、ポリシリコン１
４、絶縁膜１３、絶縁層２によって構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に電力変換用集積回路に用いられるパワー半導体
装置に関するものである。

【０００２】

【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を利用した
パワー半導体装置が注目されている。従来、この種のパ
ワー半導体装置のひとつとして、図３０に示すような横
型２重拡散ＭＯＳ電界効果トランジスタ、所謂ＬＤＭＯ
ＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ ＭＯＳＦＥＴ）が知られている。ここで、図３
０（ａ）はＬＤＭＯＳＦＥＴの平面図を、図３０（ｂ）
は図３０（ａ）のＸ−Ｘ’断面図を、図３０（ｃ）は図
３０（ａ）のＹ−Ｙ’断面図を示す。

【０００３】このＬＤＭＯＳＦＥＴは、単結晶シリコン
からなる半導体基板１の一表面上に絶縁層（所謂埋め込
み酸化膜）２を介してＮ形の半導体層３が形成され、半
導体層３の主表面側で半導体層３内に、Ｎ形（Ｎ⁺ 形）
のドレイン領域６とＰ形のウェル領域５とが離間して形
成され、ウェル領域５内の主表面側にＮ形（Ｎ⁺ 形）の
ソース領域４が形成されている。ここで、ドレイン領域
６とウェル領域５とは所定の耐圧を保持できるような距
離だけ離間して形成されている。ウェル領域５上には、
ドレイン領域６とソース領域４との間で半導体層３内を
流れる主電流を制御する（ウェル領域５の主表面側に所
謂チャネルを形成するための）絶縁ゲート７が絶縁膜８
を介して形成され、ドレイン電極６上にはドレイン電極
６１が、ソース領域４上にはソース電極（図示せず）
が、絶縁ゲート７にはゲート電極（図示せず）が、それ
ぞれ形成されている。ここで、ドレイン領域６の平面形
状は外周が略平行な２つの直線部を有する長円状の形状
（図３０（ａ）に示すドレイン電極６１の平面形状と同
様の形状）に形成され、ソース領域４はドレイン領域６
との距離が略一定になるように、２つの直線部と直線部
同士を繋ぐ２つの円弧部とを有する形状に形成されてい
る（以下、このようなＬＤＭＯＳＦＥＴをｒａｃｅｔｒ
ａｃｋ形状のＬＤＭＯＳＦＥＴとも称す）。

【０００４】ところで、上記ｒａｃｅｔｒａｃｋ形状の
ＬＤＭＯＳＦＥＴでは、大電流を流すためには所謂ゲー
ト幅を大きくする必要があり、一般的には図３２に示す
ようにｒａｃｅｔｒａｃｋ形状のＬＤＭＯＳＦＥＴを複
数（ｎ）個隣接して配置して、各ＬＤＭＯＳＦＥＴのド
レイン電極６１₁ 〜６１_n 、ソース電極、ゲート電極同
士を全て半導体層３の主表面で接続し、同時に動作する
一群のＬＤＭＯＳＦＥＴを構成したり、図３３に示すよ
うに、平面形状が略櫛形のＬＤＭＯＳＦＥＴを構成した
りしている。

【０００５】ここで、図３３に示す構造では、ドレイ
ン、ソース、ゲートの各領域がそれぞれ連続して形成さ
れているので、配線に特別な配慮が不要であるという利
点を有するが、所定の耐圧（例えば、所謂ＲＥＳＵＲＦ
条件で決まる耐圧）を維持するためには各曲線部の曲率
を適正に設計する必要があり、このために（素子が形成
されない）不要な領域１１の面積が大きくなり、面積効
率が悪いという欠点がある。また、素子形成領域（所謂
分離島）が、ソース領域が内接する四角形状の形状に形
成されているから、不要な領域１１が存在することによ
って半導体層３からなる素子形成領域の面積が大きくな
り、絶縁層２を介して半導体層３と半導体基板１との間
に形成される寄生容量が大きくなって、その結果、ＬＤ
ＭＯＳＦＥＴのスイッチング時間が長くなってしまう。
これに対し、図３２に示す構造は、各ｒａｃｅｔｒａｃ
ｋ形状のＬＤＭＯＳＦＥＴ間では耐圧を維持するための
曲率を考慮する必要がなく、不要な領域が生じないの
で、面積効率が良く且つスイッチング時間が短いＬＤＭ
ＯＳＦＥＴを構成することができる。

【０００６】

【発明が解決しようとする課題】ところで、図３２に示
す構造では、各ＬＤＭＯＳＦＥＴの全ての電極を半導体
層３の主表面上で並列配線する必要があり、また、複数
のパワーＬＤＭＯＳＦＥＴを用いた回路ブロックを１チ
ップに集積する構造でも、各ＬＤＭＯＳＦＥＴの全ての
電極を半導体層３の主表面上で配線する必要がある。こ
のためｒａｃｅｔｒａｃｋ形状のＬＤＭＯＳＦＥＴの中
心電極（この場合はドレイン電極６１）に電気的に接続
されたドレイン電極配線６１ａが外部まで（つまり、ソ
ース領域４及びウェル領域５上を横切るように）延設さ
れる。ここで、ドレイン電極６１とドレイン電極配線６
１ａとは一体形成している。

【０００７】しかしながら、図３０に示すｒａｃｅｔｒ
ａｃｋ形状のＬＤＭＯＳＦＥＴは、所定の耐圧が得られ
るように、半導体層３の寸法や濃度が設計されている
（１つの設計基準として例えばＲＥＳＵＲＦ条件を満足
するように設計されている）にもかかわらず、半導体層
３の主表面上に絶縁膜８を介してドレイン電極配線６１
ａを形成すると、ドレイン電極配線６１ａ下方では半導
体層３内部のポテンシャルがドレイン電極配線６１ａの
ポテンシャルに引かれ、その結果、図３１に一点鎖線で
示すように半導体層３の主表面でのポテンシャルがソー
ス領域４側に密集するようになり、絶縁ゲート７下方の
ウェル領域５近傍で電界集中が発生して耐圧を低下させ
るという問題があった。

【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、電極配線を形成した場合の電界集中
による耐圧低下が少なく高耐圧化が可能な半導体装置を
提供することにある。

【０００９】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体層の主表面側で前記半導
体層内に離間して形成された第２導電形のウェル領域及
び第１導電形のドレイン領域と、前記ウェル領域内に形
成された第１導電形のソース領域と、前記ソース領域と
前記半導体層との間に介在する前記ウェル領域上にゲー
ト絶縁膜を介して形成された絶縁ゲートと、前記ドレイ
ン領域上に形成されたドレイン電極と、前記ソース領域
上に形成されたソース電極と、前記絶縁ゲートに接続さ
れたゲート電極とを備えた半導体装置であって、前記半
導体層の内部に前記半導体層と電気的に絶縁された絶縁
領域が前記ソース領域及び前記ウェル領域よりも離れた
部位から前記ドレイン領域端まで形成され、前記ソース
領域及び前記ウェル領域及び前記絶縁ゲートが絶縁領域
を除いて前記ドレイン領域の周囲を囲むように形成さ
れ、前記ドレイン電極に電気的に接続されたドレイン電
極配線が前記絶縁領域上又は前記絶縁領域内部に形成さ
れて成ることを特徴とするものであり、ドレイン電極配
線下の半導体層には絶縁領域が形成されているので、ド
レイン電極配線のポテンシャルが半導体層内のポテンシ
ャルの分布を乱すことがなく、ドレイン電極配線の影響
による耐圧の低下を抑制することができる。

【００１０】請求項２の発明は、請求項１の発明におい
て、前記半導体層が絶縁膜上に形成されていて、絶縁領
域が、素子分離のために形成される素子分離領域と同時
に形成され且つ前記絶縁膜に到達するように形成されて
いるので、低コストで且つドレイン電極配線の影響によ
る耐圧の低下が少ない半導体装置を提供することができ
る。

【００１１】請求項３の発明は、請求項１の発明におい
て、絶縁領域が、高抵抗領域と、前記高抵抗領域の周囲
を覆う絶縁層とで構成され、前記高抵抗領域がドレイン
領域に近接する部位でドレイン電極に接続され且つソー
ス領域に近接する部位でソース電極に接続されているの
で、前記絶縁領域内ではドレイン領域側からソース領域
側まで均一な電界が作られ、半導体層における前記絶縁
領域に接する部分のポテンシャル分布が略均一になり、
前記絶縁領域と前記半導体層との界面近傍での電界集中
による耐圧の低下を抑制することができる。

【００１２】請求項４の発明は、請求項１の発明におい
て、絶縁領域が、周囲周囲を絶縁膜で覆われた導電性領
域を少なくとも２つ有し、ドレイン領域からソース領域
の方向に絶縁膜と前記導電性領域とが交互に存在し、前
記ドレイン領域に近接する導電性領域がドレイン電極に
接続され、前記ソース領域に近接する導電性領域がソー
ス電極に接続されているので、前記絶縁領域ではドレイ
ン領域側からソース領域側まで導電性領域が容量結合さ
れ均一な電界が作られ、前記半導体層における前記絶縁
領域に接する部分の部分のポテンシャル分布が略均一に
なり、前記絶縁領域と前記半導体層との界面近傍での電
界集中による耐圧の低下をより一層抑制することができ
る。

【００１３】請求項５の発明は、請求項４の発明におい
て、絶縁領域が、導電性領域を横方向に絶縁分離する各
絶縁膜の上方に、前記絶縁膜に隣接する導電性領域の上
方までオーバーラップするポリシリコン領域が夫々形成
されているので、前記ポリシリコン領域を介して容量接
続され、各導電性領域間の結合容量が大きくなり、ポテ
ンシャル分布をより一層均一に分布し、前記絶縁領域と
前記半導体層との界面近傍での電界集中による耐圧の低
下を抑制することができる。

【００１４】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （実施形態１）図１に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図１（ｂ）に図１（ａ）のＸ−Ｘ’断面図
を、図１（ｃ）に図１（ａ）のＹ−Ｙ’断面図を示す。

【００１５】本実施形態のＬＤＭＯＳＦＥＴは、図３０
で説明した従来のＬＤＭＯＳＦＥＴと同様に、単結晶シ
リコンからなる半導体基板１の一表面上に絶縁層（所謂
埋め込み酸化膜）２を介してＮ形シリコンからなる半導
体層３が形成され、半導体層３の主表面側で半導体層３
内に、Ｎ形（Ｎ⁺ 形）のドレイン領域６とＰ形のウェル
領域５とが離間して形成され、ウェル領域５内の主表面
側にＮ形（Ｎ⁺ 形）のソース領域４が形成されている。
ここで、ドレイン領域６とウェル領域５とは所定の耐圧
を保持できるような距離だけ離間して形成されている。
ウェル領域５上にはドレイン領域６とソース領域４との
間で半導体層３内を流れる主電流を制御する（ウェル領
域５の主表面側に所謂チャネルを形成するための）絶縁
ゲート７が絶縁膜８を介して形成され、ドレイン領域６
上にはドレイン電極６１が、ソース領域６上にはソース
電極（図示せず）が、絶縁ゲート７上にはゲート電極
（図示せず）が、それぞれ形成されている。

【００１６】ここで、ドレイン領域６の平面形状は外周
が略平行な２つの直線部を有する長円状の形状に形成さ
れ、ソース領域４及びウェル領域５はドレイン領域６と
の距離が略一定になるようにドレイン領域６の周囲に一
部を除いて形成されている。すなわち、本ＬＤＭＯＳＦ
ＥＴでは、ｒａｃｅｔｒａｃｋ形状の一方の円弧部にお
いて半導体層３の主表面から絶縁層２に達するトレンチ
溝１２が形成され、絶縁膜１３を介して例えばポリリコ
ン１４が埋め込まれ、さらに表面に絶縁膜８が形成さ
れ、その上をドレイン電極配線６１ａが配設されてい
る。ここで、ドレイン電極配線６１ａ下方の絶縁膜８、
ポリシリコン１４、絶縁膜１３、絶縁層２によって絶縁
領域１５を構成し、トレンチ溝１２によってソース領域
４、ウェル領域５、絶縁ゲート７が切断されている。す
なわち、ドレイン電極配線６１ａは、絶縁領域１５上に
形成されている。また、トレンチ溝１２は所謂トレンチ
エッチングにより形成されていて、断面が略垂直の溝を
形成している。

【００１７】ところで、図３０で示した従来のＬＤＭＯ
ＳＦＥＴにおいては、ドレイン電極配線６１ａが絶縁層
８を介して半導体層３の上方に配設されているため、ド
レイン電極配線６１ａのポテンシャルが絶縁層８を介し
て半導体層３に影響を与え、その結果、ポテンシャル分
布が乱れ電界集中が生じて耐圧が低下する問題があっ
た。

【００１８】しかしながら、本ＬＤＭＯＳＦＥＴでは、
ドレイン電極配線６１ａの下部に絶縁領域１５を設けた
ので、ドレイン電極配線６１ａと半導体層３との間では
両者の中間に位置する厚い絶縁領域１５によってポテン
シャル分布が均一になり、半導体層３内部のポテンシャ
ルがドレイン電極配線６１ａのポテンシャルの影響を受
けにくくなる。而して、ＬＤＭＯＳＦＥＴの中心に形成
されたドレイン領域６上に形成されたドレイン電極６１
をドレイン電極配線６１ａによって、ドレイン領域６１
の周囲に形成されたソース領域４、ウェル領域５、絶縁
ゲート７よりも離れた外部に引き出す場合に、ドレイン
電極配線６１ａのポテンシャルによって半導体層３内部
に生じる電界集中を抑制することができ、電界集中によ
る耐圧低下を抑制することができるのである。

【００１９】（実施形態２）図２に本実施形態のＬＤＭ
ＯＳＦＥＴの平面図を、図２（ｂ）に図２（ａ）のＸ−
Ｘ’断面図を、図２（ｃ）に図２（ａ）のＹ−Ｙ’断面
図を示す。本実施形態のＬＤＭＯＳＦＥＴの基本構成は
実施形態１と略同じであり、その特徴とするところは、
ドレイン電極配線６１ａ及び絶縁領域１５がｒａｃｅｔ
ｒａｃｋ形状の直線部分と略垂直になるように形成され
ていることにある。なお、ソース領域４、ウェル領域
５、絶縁ゲート７は実施形態１と同様にトレンチ溝１２
によって切断されている。

【００２０】ところで、実施形態１のＬＤＭＯＳＦＥＴ
では、半導体層３の主表面においてソース領域４及びウ
ェル領域５と絶縁領域１５とのなす角度が鋭角になり、
ウェル領域５から伸びる空乏層（ポテンシャル分布）と
絶縁領域１５とのなす角度も鋭角となるために、絶縁領
域１５と半導体層３との界面の電界が半導体層３内より
も高くなり、この界面近傍で電界集中が生じ耐圧が若干
低下する。

【００２１】これに対し、本ＬＤＭＯＳＦＥＴでは、半
導体層３の主表面内においてソース領域４及びウェル領
域５と絶縁領域１３とがなす角度が略直角となり、この
部分での電界分布は半導体層３内の電界分布と略等しく
なる。その結果、絶縁領域１３とソース領域４及びウェ
ル領域５からなる半導体領域との界面での電界集中が緩
和されるので、ドレイン電極配線６１ａのポテンシャル
によって生じる半導体層３内部の電界集中に伴う耐圧低
下を防止するとともに、前記半導体領域と絶縁領域１５
との界面の電界集中により生じる耐圧低下を抑制するこ
とができるものである。

【００２２】（実施形態３）図３に本実施形態のＬＤＭ
ＯＳＦＥＴの平面図を、図３（ｂ）に図３（ａ）のＸ−
Ｘ’断面図を、図３（ｃ）に図３（ａ）のＹ−Ｙ’断面
図を示す。本実施形態のＬＤＭＯＳＦＥＴの基本構成は
実施形態１、２と略同じであり、その特徴とするところ
は、絶縁領域１５がｒａｃｅｔｒａｃｋ形状の一方の円
弧部をなくし直線状になるように形成され、その絶縁領
域１５上にドレイン電極配線６１ａが形成されているこ
とにある。すなわち、トレンチ溝１２がｒａｃｅｔｒａ
ｃｋ形状の直線の部分において、ソース領域４、ウェル
領域５、絶縁ゲート７を切断し、且つドレイン領域６の
一方の円弧部がなくなるように形成され、トレンチ溝１
２に絶縁膜１３を介してポリシリコン１４が形成されて
いる。なお、ドレイン電極６１ａは２つの円弧部をもっ
た形状に形成されている。

【００２３】本ＬＤＭＯＳＦＥＴでは、実施形態１と同
じ方向にドレイン電極配線６１ａを形成しているので
（つまり、ドレイン電極配線６１ａがＬＤＭＯＳＦＥＴ
の短辺方向に配線されているので）、図３７に示すよう
にＬＤＭＯＳＦＥＴを配置する際に、ドレイン電極配線
６１ａがソース電極同士の配線を中央で分断することが
なくなり、電極配線設計が容易になる。また、実施形態
２と同様に、ソース領域４及びウェル領域５と絶縁領域
１５とが半導体層３の主表面で交わる角度が略直角とな
り、その部分での電界集中が緩和されるので、ドレイン
電極配線６１ａのポテンシャルによって生じる半導体層
３内部の電界集中による耐圧低下を抑制することができ
るとともに、半導体領域（ソース領域４及びウェル領域
５）と絶縁領域１５との境界のなす角度が鋭角であるこ
とによって生じる耐圧低下も抑制することができるので
ある。

【００２４】（実施形態４）図４に本実施形態のＬＤＭ
ＯＳＦＥＴの平面図を、図４（ｂ）に図４（ａ）のＸ−
Ｘ’断面図を、図４（ｃ）に図４（ａ）のＹ−Ｙ’断面
図を示す。本実施形態のＬＤＭＯＳＦＥＴの基本構成は
実施形態１と略同じであり、その特徴とするところは、
ソース領域４、ウェル領域５、絶縁ゲート７を、シリコ
ンの異方性エッチングを利用して形成した（例えば、Ｋ
ＯＨを用いたエッチングによって形成した）断面が逆台
形状（所謂Ｖ溝に底ができた形状）の溝１２’により切
断したことにあり、実施形態１と同様の効果が得られ
る。

【００２５】なお、本ＬＤＭＯＳＦＥＴでは、実施形態
１のＬＤＭＯＳＦＥＴのトレンチ溝１２の替わりに、
（断面形状が）逆台形状の溝１２’が形成されているの
で、実施形態１よりもポリシリコン１４の埋め込み性が
良くなる。 （実施形態５）図５に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図５（ｂ）に図５（ａ）のＸ−Ｘ’断面図
を、図５（ｃ）に図５（ａ）のＹ−Ｙ’断面図を示す。

【００２６】本実施形態のＬＤＭＯＳＦＥＴの基本構成
は実施形態２と略同じであり、その特徴とするところ
は、ソース領域４、ウェル領域５、絶縁ゲート７を、シ
リコンの異方性エッチングを利用して形成した（例え
ば、ＫＯＨを用いたエッチングによって形成した）断面
が逆台形状（所謂Ｖ溝に底ができた形状）の溝１２’に
より切断したことにあり、実施形態２と同様の効果が得
られる。

【００２７】なお、本ＬＤＭＯＳＦＥＴでは、実施形態
２のＬＤＭＯＳＦＥＴのトレンチ溝１２の替わりに、
（断面形状が）逆台形状の溝１２’が形成されているの
で、実施形態２よりもポリシリコン１４の埋め込み性が
良くなる。 （実施形態６）図６に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図６（ｂ）に図６（ａ）のＸ−Ｘ’断面図
を、図６（ｃ）に図６（ａ）のＹ−Ｙ’断面図を示す。

【００２８】本実施形態のＬＤＭＯＳＦＥＴの基本構成
は実施形態３と略同じであり、その特徴とするところ
は、ソース領域４、ウェル領域５、絶縁ゲート７を、シ
リコンの異方性エッチングを利用して形成した（例え
ば、ＫＯＨを用いたエッチングによって形成した）断面
が逆台形状（所謂Ｖ溝に底ができた形状）の溝１２’に
より切断したことにあり、実施形態３と同様の効果が得
られる。

【００２９】なお、本ＬＤＭＯＳＦＥＴでは、実施形態
３のＬＤＭＯＳＦＥＴのトレンチ溝１２の替わりに（断
面形状が）逆台形状の溝１２’が形成されているので、
実施形態３よりもポリシリコン１４の埋め込み性が良く
なる。 （実施形態７）図７に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図７（ｂ）に図７（ａ）のＸ−Ｘ’断面図
を、図７（ｃ）に図７（ａ）のＹ−Ｙ’断面図を示す。

【００３０】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
１と略同じであり、その特徴とするところは、実施形態
１における半導体層３の厚さが薄く（所謂薄膜ＳＯ
Ｉ）、素子分離領域２１がＬＯＣＯＳ法により形成され
ており、素子分離領域２１と同時に形成された絶縁領域
２２によって絶縁領域１５を構成していることにあり、
実施形態１と同様の効果が得られる。

【００３１】本ＬＤＭＯＳＦＥＴでは、素子分離工程に
て素子分離領域２１を形成するのと同時に絶縁領域２２
を形成することができるので、溝を形成する工程や、溝
にポリシリコンを埋め込む工程等が不要になり、低コス
ト化されたＬＤＭＯＳＦＥＴを提供することができる。 （実施形態８）図８に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図８（ｂ）に図８（ａ）のＸ−Ｘ’断面図
を、図８（ｃ）に図８（ａ）のＹ−Ｙ’断面図を示す。

【００３２】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
２と略同じであり、その特徴とするところは、実施形態
２における半導体層３の厚さが薄く（所謂薄膜ＳＯ
Ｉ）、素子分離領域２１がＬＯＣＯＳ法により形成され
ており、素子分離領域２１と同時に形成された絶縁領域
２２によって絶縁領域１５を構成していることにあり、
実施形態２と同様の効果が得られる。

【００３３】本ＬＤＭＯＳＦＥＴでは、素子分離工程に
て素子分離領域２１を形成するのと同時に絶縁領域２２
を形成することができるので、溝を形成する工程や、溝
にポリシリコンを埋め込む工程等が不要になり、低コス
ト化されたＬＤＭＯＳＦＥＴを提供することができる。 （実施形態９）図９に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図９（ｂ）に図９（ａ）のＸ−Ｘ’断面図
を、図９（ｃ）に図９（ａ）のＹ−Ｙ’断面図を示す。

【００３４】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
２と略同じであり、その特徴とするところは、実施形態
３における半導体層３の厚さが薄く（所謂薄膜ＳＯ
Ｉ）、素子分離領域２１がＬＯＣＯＳ法により形成され
ており、素子分離領域２１と同時に形成された絶縁領域
２２によって絶縁領域１５を構成していることにあり、
実施形態３と同様の効果が得られる。

【００３５】本ＬＤＭＯＳＦＥＴでは、素子分離工程に
て素子分離領域２１を形成するのと同時に絶縁領域２２
を形成することができるので、溝を形成する工程や、溝
にポリシリコンを埋め込む工程等が不要になり、低コス
ト化されたＬＤＭＯＳＦＥＴを提供することができる。 （実施形態１０）図１０に本実施形態のＬＤＭＯＳＦＥ
Ｔの平面図を、図１０（ｂ）に図１０（ａ）のＸ−Ｘ’
断面図を、図１０（ｃ）に図１０（ａ）のＹ−Ｙ’断面
図を示す。

【００３６】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
１と略同じであり、その特徴とするところは、絶縁領域
１５が、トレンチ溝１２と、トレンチ溝１２に絶縁膜１
３を介して埋め込まれた高抵抗のポリシリコン２６とで
構成され、ポリシリコン２６が、ドレイン領域６に近接
する部位でドレイン電極６１とのコンタクト部（電極
部）２７を有し且つソース領域４に近接する部位でソー
ス電極４１とのコンタクト部（電極部）２８を有するこ
とにある。

【００３７】ところで、実施形態１のＬＤＭＯＳＦＥＴ
は（図１参照）、従来のＬＤＭＯＳＦＥＴ（図３５参
照）と比較すると、ドレイン電極配線６１ａがソース領
域４の方向に延在する部分において半導体層３との距離
が、絶縁領域１５が存在する分だけ長くなるので、ドレ
イン電極配線６１ａのポテンシャルが半導体層３に及ぼ
す影響が小さくなり、ポテンシャル分布の乱れが小さく
耐圧低下が抑制されている。しかしながら、実施形態１
のＬＤＭＯＳＦＥＴでも、ポテンシャル分布は図１２に
一点鎖線で示すようになり、若干ではあるが電界集中が
生じる。

【００３８】これに対し、本ＬＤＭＯＳＦＥＴでは、ポ
リシリコン２６が、図１１（ａ）に示すように、ドレイ
ン電位とソース電位とに接続された高抵抗Ｒとして働
き、ポリシリコン２６内においては、ドレイン領域６側
からソース領域４側まで実施形態１よりも均一なポテン
シャル分布が形成される。その結果、半導体層３内で絶
縁領域１５に接する部分のポテンシャルが図１１（ａ）
に一点鎖線で示すようになり実施形態１のＬＤＭＯＳＦ
ＥＴのポテンシャル分布よりも均一に分布するので、実
施形態１よりも耐圧の低下を抑制することができるので
ある。

【００３９】（実施形態１１）図１３に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図１３（ｂ）に図１３
（ａ）のＸ−Ｘ’断面図を、図１３（ｃ）に図１３
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態２と略同じであり、その特徴とする
ところは、絶縁領域１５が、トレンチ溝１２と、トレン
チ溝１２に絶縁膜１３を介して埋め込まれた高抵抗のポ
リシリコン２６とで構成され、ポリシリコン２６が、ド
レイン領域６に近接する部位でドレイン電極６１とのコ
ンタクト部（電極部）２７を有し且つソース領域４に近
接する部位でソース電極４１とのコンタクト部（電極
部）２８を有することにある。

【００４０】このため、本ＬＤＭＯＳＦＥＴでも、実施
形態１０と同様に、ポリシリコン２６が、ドレイン電位
とソース電位とに接続された高抵抗Ｒとして働き、ポリ
シリコン２６内においてはドレイン領域６側からソース
領域４側まで均一なポテンシャル分布が形成される。そ
の結果、半導体層３内で絶縁領域１５に接する部分のポ
テンシャル分布が、実施形態２のＬＤＭＯＳＦＥＴより
も均一になるので、実施形態２よりも耐圧の低下を抑制
することができる。

【００４１】（実施形態１２）図１４に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図１４（ｂ）に図１４
（ａ）のＸ−Ｘ’断面図を、図１４（ｃ）に図１４
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態３と略同じであり、その特徴とする
ところは、絶縁領域１５が、トレンチ溝１２と、トレン
チ溝１２に絶縁膜１３を介して埋め込まれた高抵抗のポ
リシリコン２６とで構成され、ポリシリコン２６が、ド
レイン領域６に近接する部位でドレイン電極６１とのコ
ンタクト部（電極部）２７を有し且つソース領域４に近
接する部位でソース電極４１とのコンタクト部（電極
部）２８を有することにある。

【００４２】このため、本ＬＤＭＯＳＦＥＴでも、実施
形態１０と同様に、ポリシリコン２６が、ドレイン電位
とソース電位とに接続された高抵抗Ｒとして働き、ポリ
シリコン２６内においてはドレイン領域６側からソース
領域４側まで均一なポテンシャル分布が形成される。そ
の結果、半導体層３内で絶縁領域１５に接する部分のポ
テンシャル分布が、実施形態３のＬＤＭＯＳＦＥＴより
も均一になるので、実施形態３よりも耐圧の低下を抑制
することができる。

【００４３】（実施形態１３）図１５に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図１５（ｂ）に図１５
（ａ）のＸ−Ｘ’断面図を、図１５（ｃ）に図１５
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態４と略同じであり、その特徴とする
ところは、絶縁領域１５が、断面が逆台形状の溝１２’
と、溝１２’に絶縁膜１３を介して埋め込まれた高抵抗
のポリシリコン２６とで構成され、ポリシリコン２６
が、ドレイン領域６に近接する部位でドレイン電極６１
とのコンタクト部（電極部）２７を有し且つソース領域
４に近接する部位でソース電極４１とのコンタクト部
（電極部）２８を有することにある。

【００４４】このため、本ＬＤＭＯＳＦＥＴでも、実施
形態１０と同様に、ポリシリコン２６が、ドレイン電位
とソース電位とに接続された高抵抗Ｒとして働き、ポリ
シリコン２６内においてはドレイン領域６側からソース
領域４側まで均一なポテンシャル分布が形成される。そ
の結果、半導体層３内で絶縁領域１５に接する部分のポ
テンシャル分布が、実施形態４のＬＤＭＯＳＦＥＴより
も均一になるので、実施形態４よりも耐圧の低下を抑制
することができる。

【００４５】（実施形態１４）図１６に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図１６（ｂ）に図１６
（ａ）のＸ−Ｘ’断面図を、図１６（ｃ）に図１６
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態５と略同じであり、その特徴とする
ところは、絶縁領域１５が、断面が逆台形状の溝１２’
と、溝１２’に絶縁膜１３を介して埋め込まれた高抵抗
のポリシリコン２６とで構成され、ポリシリコン２６
が、ドレイン領域６に近接する部位でドレイン電極６１
とのコンタクト部（電極部）２７を有し且つソース領域
４に近接する部位でソース電極４１とのコンタクト部
（電極部）２８を有することにある。

【００４６】このため、本ＬＤＭＯＳＦＥＴでも、実施
形態１０と同様に、ポリシリコン２６が、ドレイン電位
とソース電位とに接続された高抵抗Ｒとして働き、ポリ
シリコン２６内においてはドレイン領域６側からソース
領域４側まで均一なポテンシャル分布が形成される。そ
の結果、半導体層３内で絶縁領域１５に接する部分のポ
テンシャル分布が、実施形態５のＬＤＭＯＳＦＥＴより
も均一になるので、実施形態５よりも耐圧の低下を抑制
することができる。

【００４７】（実施形態１５）図１７に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図１７（ｂ）に図１７
（ａ）のＸ−Ｘ’断面図を、図１７（ｃ）に図１７
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態６と略同じであり、その特徴とする
ところは、絶縁領域１５が、断面が逆台形状の溝１２’
と、溝１２’に絶縁膜１３を介して埋め込まれた高抵抗
のポリシリコン２６とで構成され、ポリシリコン２６
が、ドレイン領域６に近接する部位でドレイン電極６１
とのコンタクト部（電極部）２７を有し且つソース領域
４に近接する部位でソース電極４１とのコンタクト部
（電極部）２８を有することにある。

【００４８】このため、本ＬＤＭＯＳＦＥＴでも、実施
形態１０と同様に、ポリシリコン２６が、ドレイン電位
とソース電位とに接続された高抵抗Ｒとして働き、ポリ
シリコン２６内においてはドレイン領域６側からソース
領域４側まで均一なポテンシャル分布が形成される。そ
の結果、半導体層３内で絶縁領域１５に接する部分のポ
テンシャル分布が、実施形態６のＬＤＭＯＳＦＥＴより
も均一になるので、実施形態６よりも耐圧の低下を抑制
することができる。

【００４９】（実施形態１６）図１８に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図１８（ｂ）に図１８
（ａ）のＸ−Ｘ’断面図を、図１８（ｃ）に図１８
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１０と略同じであり、その特徴とす
るところは、絶縁領域１５が、周囲を絶縁膜３６で覆わ
れた小領域のポリシリコンからなるセル領域３５によっ
て形成され、そのセル３５がドレイン領域６からソース
領域４の方向に隣接して配置され、図１９に示すよう
に、各々のセル３５が絶縁膜３６を介して容量接続され
る構造になっており、ドレイン領域６に近接するセル３
５でドレイン電極６１とのコンタクト部２７が形成さ
れ、ソース領域４に近接するセル３５でソース電極４１
とのコンタクト部２８が形成されている点にある。

【００５０】ところで、実施形態１０のＬＤＭＯＳＦＥ
Ｔでは、絶縁領域１５を構成するポリシリコン２６のド
レイン領域６端とソース領域４端とにおいて各々ドレイ
ン電極６１及びソース電極４１とコンタクトをとって
（電気的接続をもたせ）、ポリシリコン２６に均一なポ
テンシャル分布をもたせ、絶縁膜１３を介して半導体層
３内部のポテンシャル分布を均一にしようとするもので
ある。しかしながら、実施形態１０のＬＤＭＯＳＦＥＴ
では、ドレインからソースに向かってポリシリコン２６
の中を（寄生抵抗Ｒを介して）わずかではあるが電流が
流れ、この電流はＬＤＭＯＳＦＥＴがオフしているとき
に最も大きな漏れ電流と電力損失をもたらす。

【００５１】これに対し、本ＬＤＭＯＳＦＥＴにおける
絶縁領域１５は、図１９に示すように寄生容量Ｃが直列
に結合された構成となっているので、直列に接続された
セル３５内部ではポテンシャル分布は略均一になる。ま
た、ドレイン電極６１に接続されたセル３５とソース電
極４１に接続されたセル３５とは電気的に絶縁されてい
るので不要な漏れ電流が流れることはなく、この部分で
の不要な電力損失もない。而して、絶縁領域１５に不要
な電力損失をまねく漏れ電流が流れることなく、絶縁領
域１５のポテンシャル分布が略均一になるから、半導体
層３内で絶縁領域１５に接する部分のポテンシャル分布
が図１９（ａ）に一点鎖線で示すように略均一になり、
実施形態１０のＬＤＭＯＳＦＥＴよりも耐圧の低下を抑
制することができるのである。

【００５２】（実施形態１７）図２０に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図２０（ｂ）に図２０
（ａ）のＸ−Ｘ’断面図を、図２０（ｃ）に図２０
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１１と略同じであり、その特徴とす
るところは、絶縁領域１５が、周囲を絶縁膜３６で覆わ
れた小領域のポリシリコンからなるセル領域３５によっ
て形成され、そのセル３５がドレイン領域６からソース
領域４の方向に隣接して配置され各々のセル３５が絶縁
膜３６を介して容量接続される構造になっており、ドレ
イン領域６に近接するセル３５でドレイン電極６１との
コンタクト部２７が形成され、ソース領域４に近接する
セル３５でソース電極４１とのコンタクト部２８が形成
されている点にある。

【００５３】このため、本ＬＤＭＯＳＦＤＥＴにおいて
も、実施形態１６と同様に、絶縁領域１５に不要な電力
損失をまねく漏れ電流が流れることなく、絶縁領域１５
のポテンシャル分布が略均一になるから、半導体層３内
で絶縁領域１５に接する部分のポテンシャル分布が略均
一になり、実施形態１１のＬＤＭＯＳＦＥＴよりも耐圧
の低下を抑制することができるのである。

【００５４】（実施形態１８）図２１に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図２１（ｂ）に図２１
（ａ）のＸ−Ｘ’断面図を、図２１（ｃ）に図２１
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１２と略同じであり、その特徴とす
るところは、絶縁領域１５が、周囲を絶縁膜３６で覆わ
れた小領域のポリシリコンからなるセル領域３５によっ
て形成され、そのセル３５がドレイン領域６からソース
領域４の方向に隣接して配置され各々のセル３５が絶縁
膜３６を介して容量接続される構造になっており、ドレ
イン領域６に近接するセル３５でドレイン電極６１との
コンタクト部２７が形成され、ソース領域４に近接する
セル３５でソース電極４１とのコンタクト部２８が形成
されている点にある。

【００５５】このため、本ＬＤＭＯＳＦＤＥＴにおいて
も、実施形態１６と同様に、絶縁領域１５に不要な電力
損失をまねく漏れ電流が流れることなく、絶縁領域１５
のポテンシャル分布が略均一になるから、半導体層３内
で絶縁領域１５に接する部分のポテンシャル分布が略均
一になり、実施形態１２のＬＤＭＯＳＦＥＴよりも耐圧
の低下を抑制することができるのである。

【００５６】（実施形態１９）図２２に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図２２（ｂ）に図２２
（ａ）のＸ−Ｘ’断面図を、図２２（ｃ）に図２２
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１６と略同じであり、その特徴とす
るところは、絶縁領域１５において、絶縁膜３６の上方
に絶縁膜８を介してポリシリコン膜４０が形成されてい
ることにある。ここで、各ポリシリコン膜４０の幅は各
絶縁膜３６の幅よりも大きく、ポリシリコン膜４０はセ
ル領域３５の上方までオーバーラップしている。このた
め、本ＬＤＭＯＳＦＥＴは、ポリシリコン膜４０が存在
することによって、図２３（ｂ）に示すように、セル領
域３５とポリシリコン膜４０との間も絶縁膜８を介して
容量結合されるから、各セル３５間の容量が実施形態１
６よりも大きくなる。したがって、絶縁領域１５に不要
な電力損失をまねく漏れ電流が実施形態１６よりも小さ
くなるので、絶縁領域１５に実施形態１６よりも均一な
ポテンシャル分布を形成でき、半導体層３内の絶縁領域
１５に接する部分のポテンシャルが図２３に一点鎖線で
示すようにより均一に分布する。その結果、より確実に
耐圧の低下を抑制することができるのである。

【００５７】（実施形態２０）図２４に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図２４（ｂ）に図２４
（ａ）のＸ−Ｘ’断面図を、図２４（ｃ）に図２４
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１７と略同じであり、その特徴とす
るところは、絶縁領域１５において、絶縁膜３６の上方
に絶縁膜８を介してポリシリコン膜４０が形成されてい
ることにある。ここで、各ポリシリコン膜４０の幅は各
絶縁膜３６の幅よりも大きく、ポリシリコン膜４０はセ
ル領域３５の上方までオーバーラップしている。このた
め、本ＬＤＭＯＳＦＥＴは、ポリシリコン膜４０が存在
することによって実施形態１９と同様にセル領域３５と
ポリシリコン膜４０との間も絶縁膜８を介して容量結合
されるから、各セル領域３５間の容量が実施形態１７よ
りも大きくなる。したがって、絶縁領域１５に不要な電
力損失をまねく漏れ電流が実施形態１７よりも小さくな
るので、絶縁領域１５に実施形態１７よりも均一なポテ
ンシャル分布を形成でき、半導体層３内の絶縁領域１５
に接する部分のポテンシャルがより均一に分布する。そ
の結果、より確実に耐圧の低下を抑制することができる
のである。

【００５８】（実施形態２１）図２５に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図２５（ｂ）に図２５
（ａ）のＸ−Ｘ’断面図を、図２５（ｃ）に図２５
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１８と略同じであり、その特徴とす
るところは、絶縁領域１５において、絶縁膜３６の上方
に絶縁膜８を介してポリシリコン膜４０が形成されてい
ることにある。ここで、各ポリシリコン膜４０の幅は各
絶縁膜３６の幅よりも大きく、ポリシリコン膜４０はセ
ル領域３５の上方までオーバーラップしている。このた
め、本ＬＤＭＯＳＦＥＴは、ポリシリコン膜４０が存在
することによって実施形態１９と同様にセル領域３５と
ポリシリコン膜４０との間も絶縁膜８を介して容量結合
されるから、各セル領域３５間の容量が実施形態１８よ
りも大きくなる。したがって、絶縁領域１５に不要な電
力損失をまねく漏れ電流が実施形態１８よりも小さくな
るので、絶縁領域１５に実施形態１７よりも均一なポテ
ンシャル分布を形成でき、半導体層３内の絶縁領域１５
に接する部分のポテンシャルがより均一に分布する。そ
の結果、より確実に耐圧の低下を抑制することができる
のである。

【００５９】（実施形態２２）図２６に本実施形態のＬ
ＤＭＯＳＦＥＴの平面図を、図２６（ｂ）に図２６
（ａ）のＸ−Ｘ’断面図を、図２６（ｃ）に図２６
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態１９と略同じであり、その特徴とす
るところは、セル領域４５（実施形態１９のセル領域３
５に相当する）が、断面形状がＶ字状の溝に絶縁膜４６
を介して埋め込まれたポリシリコンで構成されているこ
とにある。このため、本ＬＤＭＯＳＦＥＴにおいても、
各セル領域４５間が絶縁膜４６を介して容量結合される
とともに、図２７（ｂ）に示すようにポリシリコン膜４
０によっても各セル領域４５間が容量結合されるので、
絶縁領域１５に均一なポテンシャル分布を形成でき、半
導体層３内の絶縁領域１５に接する部分のポテンシャル
が図２７（ａ）に一点鎖線で示すように均一に分布す
る。その結果、耐圧の低下を抑制することができるので
ある。

【００６０】なお、本ＬＤＭＯＳＦＥＴでは溝がＶ字状
に形成されているので、溝の形成工程及びセル領域４５
たるポリシリコンの埋め込みが実施形態１９のＬＤＭＯ
ＳＦＥＴよりも容易であり、耐圧低下が少なく且つ低コ
ストのＬＤＭＯＳＦＥＴを提供することができる。 （実施形態２３）図２８に本実施形態のＬＤＭＯＳＦＥ
Ｔの平面図を、図２８（ｂ）に図２８（ａ）のＸ−Ｘ’
断面図を、図２８（ｃ）に図２８（ａ）のＹ−Ｙ’断面
図を示す。

【００６１】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
２０と略同じであり、その特徴とするところは、セル領
域４５（実施形態２０のセル領域３５に相当する）が、
断面形状がＶ字状の溝に絶縁膜４６を介して埋め込まれ
たポリシリコンで構成されていることにある。このた
め、本ＬＤＭＯＳＦＥＴにおいても、各セル領域４５間
が絶縁膜４６を介して容量結合されるとともに、ポリシ
リコン膜４０によっても各セル領域４５間が容量結合さ
れるので、絶縁領域１５に均一なポテンシャル分布を形
成でき、半導体層３内の絶縁領域１５に接する部分のポ
テンシャルが略均一に分布する。その結果、耐圧の低下
を抑制することができるのである。

【００６２】なお、本ＬＤＭＯＳＦＥＴでは溝がＶ字状
に形成されているので、溝の形成工程及びセル領域４５
たるポリシリコンの埋め込みが実施形態２０のＬＤＭＯ
ＳＦＥＴよりも容易であり、耐圧低下が少なく且つ低コ
ストのＬＤＭＯＳＦＥＴを提供することができる。（実
施形態２４）図２９に本実施形態のＬＤＭＯＳＦＥＴの
平面図を、図２９（ｂ）に図２９（ａ）のＸ−Ｘ’断面
図を、図２９（ｃ）に図２９（ａ）のＹ−Ｙ’断面図を
示す。

【００６３】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
２１と略同じであり、その特徴とするところは、セル領
域４５（実施形態２１のセル領域３５に相当する）が、
断面形状がＶ字状の溝に絶縁膜４６を介して埋め込まれ
たポリシリコンで構成されていることにある。このた
め、本ＬＤＭＯＳＦＥＴにおいても、各セル領域４５間
が絶縁膜４６を介して容量結合されるとともに、ポリシ
リコン膜４０によっても各セル領域４５間が容量結合さ
れるので、絶縁領域１５に均一なポテンシャル分布を形
成でき、半導体層３内の絶縁領域１５に接する部分のポ
テンシャルが略均一に分布する。その結果、耐圧の低下
を抑制することができるのである。

【００６４】なお、本ＬＤＭＯＳＦＥＴでは溝がＶ字状
に形成されているので、溝の形成工程及びセル領域４５
たるポリシリコンの埋め込みが実施形態２１のＬＤＭＯ
ＳＦＥＴよりも容易であり、耐圧低下が少なく且つ低コ
ストのＬＤＭＯＳＦＥＴを提供することができる。

【００６５】

【発明の効果】請求項１の発明は、半導体層の内部に前
記半導体層と電気的に絶縁された絶縁領域がソース領域
及びウェル領域よりも離れた部位からドレイン領域端ま
で形成され、前記ソース領域及び前記ウェル領域及び絶
縁ゲートが絶縁領域を除いて前記ドレイン領域の周囲を
囲むように形成され、前記ドレイン電極に電気的に接続
されたドレイン電極配線が前記絶縁領域上又は前記絶縁
領域内部に形成されているので、ドレイン電極配線下の
半導体層には絶縁領域が形成されていることによってド
レイン電極配線のポテンシャルが半導体層内のポテンシ
ャルの分布が乱れることがなく、ドレイン電極配線の影
響による耐圧の低下を抑制することができるという効果
がある。

【００６６】請求項２の発明は、請求項１の発明におい
て、前記半導体層が絶縁膜上に形成されていて、絶縁領
域が、素子分離のために形成される素子分離領域と同時
に形成され且つ前記絶縁膜に到達するように形成されて
いるので、低コストで且つドレイン電極配線の影響によ
る耐圧の低下が少ない半導体装置を提供することができ
るという効果がある。

【００６７】請求項３の発明は、請求項１の発明におい
て、絶縁領域が、高抵抗領域と、前記高抵抗領域の周囲
を覆う絶縁層とで構成され、前記高抵抗領域がドレイン
領域に近接する部位でドレイン電極に接続され且つソー
ス領域に近接する部位でソース電極に接続されているの
で、前記絶縁領域内ではドレイン領域側からソース領域
側まで均一な電界が作られ、半導体層における前記絶縁
領域に接する部分のポテンシャル分布が略均一になり、
前記絶縁領域と前記半導体層との界面近傍での電界集中
による耐圧の低下を抑制することができるという効果が
ある。

【００６８】請求項４の発明は、請求項１の発明におい
て、絶縁領域が、周囲周囲を絶縁膜で覆われた導電性領
域を少なくとも２つ有し、ドレイン領域からソース領域
の方向に絶縁膜と前記導電性領域とが交互に存在し、前
記ドレイン領域に近接する導電性領域がドレイン電極に
接続され、前記ソース領域に近接する導電性領域がソー
ス電極に接続されているので、前記絶縁領域ではドレイ
ン領域側からソース領域側まで導電性領域が容量結合さ
れ均一な電界が作られ、前記半導体層における前記絶縁
領域に接する部分の部分のポテンシャル分布が略均一に
なり、前記絶縁領域と前記半導体層との界面近傍での電
界集中による耐圧の低下をより一層抑制することができ
るという効果がある。

【００６９】請求項５の発明は、請求項４の発明におい
て、絶縁領域が、導電性領域を横方向に絶縁分離する各
絶縁膜の上方に、前記絶縁膜に隣接する導電性領域の上
方までオーバーラップするポリシリコン領域が夫々形成
されているので、前記ポリシリコン領域を介して容量接
続され、各導電性領域間の結合容量が大きくなり、ポテ
ンシャル分布をより一層均一に分布し、前記絶縁領域と
前記半導体層との界面近傍での電界集中による耐圧の低
下を抑制することができるという効果がある。

【図面の簡単な説明】

【図１】（ａ）は実施形態１を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２】（ａ）は実施形態２を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図３】（ａ）は実施形態３を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図４】（ａ）は実施形態４を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図５】（ａ）は実施形態５を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図６】（ａ）は実施形態６を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図７】（ａ）は実施形態７を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図８】（ａ）は実施形態８を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図９】（ａ）は実施形態９を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１０】（ａ）は実施形態１０を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１１】（ａ）同上の要部Ａのポテンシャル分布の説
明図であり、（ｂ）は同上の要部Ｂの拡大図である。

【図１２】図１の要部Ａのポテンシャル分布の説明図で
ある。

【図１３】（ａ）は実施形態１１を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１４】（ａ）は実施形態１２を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１５】（ａ）は実施形態１３を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１６】（ａ）は実施形態１４を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１７】（ａ）は実施形態１５を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１８】（ａ）は実施形態１６を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１９】（ａ）は同上の要部Ａのポテンシャルの説明
図であり、（ｂ）は同上の要部Ｂの説明図である。

【図２０】（ａ）は実施形態１７を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２１】（ａ）は実施形態１８を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２２】（ａ）は実施形態１９を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２３】（ａ）は同上の要部Ａのポテンシャルの説明
図であり、（ｂ）は同上の要部Ｂの説明図である。

【図２４】（ａ）は実施形態２０を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２５】（ａ）は実施形態２１を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２６】（ａ）は実施形態２２を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２７】（ａ）は同上の要部Ａのポテンシャルの説明
図であり、（ｂ）は同上の要部Ｂの説明図である。

【図２８】（ａ）は実施形態２３を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２９】（ａ）は実施形態２４を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図３０】（ａ）は従来例を示す平面図であり、（ｂ）
は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’
断面図である。

【図３１】同上の要部Ａのポテンシャル分布の説明図で
ある。

【図３２】他の従来例を示す概略平面図である。

【図３３】別の従来例を示す概略平面図である。

【符号の説明】

１ 半導体基板 ２ 絶縁層 ３ 半導体層 ４ ソース領域 ５ ウェル領域 ６ ドレイン領域 ７ 絶縁ゲート ８ 絶縁膜 １２ トレンチ溝 １３ 絶縁膜 １４ ポリシリコン １５ 絶縁領域 ６１ ドレイン電極 ６１ａ ドレイン電極配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体層の主表面側で前記半導体層内に
   離間して形成された第２導電形のウェル領域及び第１導
   電形のドレイン領域と、前記ウェル領域内に形成された
   第１導電形のソース領域と、前記ソース領域と前記半導
   体層との間に介在する前記ウェル領域上にゲート絶縁膜
   を介して形成された絶縁ゲートと、前記ドレイン領域上
   に形成されたドレイン電極と、前記ソース領域上に形成
   されたソース電極と、前記絶縁ゲートに接続されたゲー
   ト電極とを備えた半導体装置であって、前記半導体層の
   内部に前記半導体層と電気的に絶縁された絶縁領域が前
   記ソース領域及び前記ウェル領域よりも離れた部位から
   前記ドレイン領域端まで形成され、前記ソース領域及び
   前記ウェル領域及び前記絶縁ゲートが絶縁領域を除いて
   前記ドレイン領域の周囲を囲むように形成され、前記ド
   レイン電極に電気的に接続されたドレイン電極配線が前
   記絶縁領域上又は前記絶縁領域内部に形成されて成るこ
   とを特徴とする半導体装置。
2. 【請求項２】 前記半導体層が絶縁膜上に形成されてい
   て、絶縁領域は、素子分離のために形成される素子分離
   領域と同時に形成され且つ前記絶縁膜に到達するように
   形成されて成ることを特徴とする請求項１記載の半導体
   装置。
3. 【請求項３】 絶縁領域は、高抵抗領域と、前記高抵抗
   領域の周囲を覆う絶縁層とで構成され、前記高抵抗領域
   がドレイン領域に近接する部位でドレイン電極に接続さ
   れ且つソース領域に近接する部位でソース電極に接続さ
   れて成ることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 絶縁領域は、周囲周囲を絶縁膜で覆われ
   た導電性領域を少なくとも２つ有し、ドレイン領域から
   ソース領域の方向に絶縁膜と前記導電性領域とが交互に
   存在し、前記ドレイン領域に近接する導電性領域がドレ
   イン電極に接続され、前記ソース領域に近接する導電性
   領域がソース電極に接続されて成ることを特徴とする請
   求項１記載の半導体装置。
5. 【請求項５】 絶縁領域は、導電性領域を横方向に絶縁
   分離する各絶縁膜の上方に、前記絶縁膜に隣接する導電
   性領域の上方までオーバーラップするポリシリコン領域
   が夫々形成されて成ることを特徴とする請求項４記載の
   半導体装置。