JPH09288469A

JPH09288469A - 液晶表示装置

Info

Publication number: JPH09288469A
Application number: JP10031196A
Authority: JP
Inventors: Tsutomu Jitsuhara; 勉實原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-04-22
Filing date: 1996-04-22
Publication date: 1997-11-04

Abstract

(57)【要約】【課題】複数の分周クロックを用いることなく、フレ
ームバッファ１３への映像データのアクセス速度を低速
化し、これにより、回路構成が簡単で、しかも不要輻射
の面からも有利な液晶表示装置を得る。【解決手段】液晶表示装置１００において、フレーム
バッファ１３を映像データを複数ビット同時にパラレル
にアクセス可能な構成とし、該フレームバッファ１３の
前段に、Ａ／Ｄ変換されたシリアルなデジタル映像デー
タを、複数ビットのパラレルデータに変換する変換部１
１を設けるとともに、該フレームバッファ１３の後段
に、複数ビットのパラレルなデジタル映像データをシリ
アルデータに変換する変換部１２を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置に関
し、特に、アナログ映像信号からデジタル映像データを
作成し、該デジタル映像データに基づいて画像表示を行
う液晶表示装置における表示データの処理回路に関す
る。

【０００２】

【従来の技術】図２は、従来の液晶表示装置を説明する
ためのブロック図であり、該液晶表示装置における表示
データの処理回路の構成を示している。図において、２
００は、本装置外部から供給されたアナログ映像信号を
信号処理するデータ処理回路２００ａと、該データ処理
回路から出力されるデジタル映像データに基づいて画像
表示を行うＬＣＤ１０とを有する液晶表示装置である。
該ＬＣＤ１０は、所定サイズの表示画面を有し、該表示
画面には複数の画素がマトリクス状に配列されている。

【０００３】上記データ処理回路２００ａは、上記アナ
ログ映像信号を受け、これを増幅する入力信号部２と、
該映像信号の同期信号に基づいて、所定周期のドットク
ロックを発生するドットクロック発生部６と、前記入力
信号部で増幅されたアナログ映像信号に含まれる映像デ
ータを上記ドットクロックに基づいてサンプリングして
デジタルデータに変換するＡ／Ｄ変換部３とを有してい
る。

【０００４】また、上記データ処理回路２００ａは、上
記ドットクロックに基づいて、これを４分周した位相の
異なる複数の分周クロックを作成する分周コントロール
部８と、該分周クロックにより、上記Ａ／Ｄ変換部２か
らのデジタル映像データをラッチするデータラッチ部４
と、該データラッチ部４によりラッチされたデジタル映
像データが書き込まれるフレームバッファ群５とを有し
ている。ここでフレームバッファ群５は、分周クロック
の数に相当する個数のフレームバッファからなる。

【０００５】さらに、上記データ処理回路２００ａは、
該フレームバッファ群５に書き込まれたデータを、ＬＣ
Ｄ１０の動作タイミングに同期したタイミングで読み出
してＬＣＤ１０へ供給するデータコントロール部９と、
上記ドットクロックを受け、Ａ／Ｄ変換部３，分周コン
トロール回路８及びデータコントロール部９を制御する
制御部７を有している。

【０００６】次に動作について説明する。アナログ映像
信号Ｖａが上記データ処理回路２００ａに入力される
と、まず、該アナログ映像信号Ｖａは上記信号入力部２
にて増幅され、さらにＡ／Ｄ変換部３にて、アナログ映
像信号Ｖａに含まれる映像データが上記ドットクロック
に同期してサンプリングされてデジタルデータに変換さ
れる。

【０００７】このとき、上記分周コントロール部８で
は、上記ドットクロックから位相の異なる複数の分周ク
ロックが作成されており、データラッチ部４では、これ
らの分周クロックを用いて、デジタル信号に変換された
映像データがラッチされ、このデータラッチ部４にて低
速化された映像データがフレームバッファ群５に書き込
まれる。

【０００８】そして、上記フレームバッファ群５に書き
込まれたデジタル映像データは、ＬＣＤ１０の動作タイ
ミングに同期したタイミングで読み出され、この読みだ
された映像データは、上記データコントロール部９を介
してＬＣＤ１０へ供給される。

【０００９】

【発明が解決しようとする課題】ところで、マルチメデ
ィアの発展に伴い、液晶表示装置では、高解像度（解像
度８００×６００以上）が要求されており、また、ちら
つきの少ない高品位の映像を実現させるためにリフレッ
シュレートが上昇傾向（リフレッシュレート＝６０Ｈｚ
以上）にあり、このため、映像データの信号処理の高速
化が進んでいる。

【００１０】従って、従来の液晶表示装置では、解像度
８００×６００の映像を表示させるためには、１つの表
示画面に対して４８０ｋ画素分（４８万個）のデータを
取り込む必要があり、また、映像データのドットクロッ
ク周波数が、５０ＭＨｚ相当に達する。この結果、上記
フレームバッファとしては大容量でかつ高速アクセスが
可能なものが必要になる。

【００１１】このようなことから、図２に示す従来の構
成では、高解像度の液晶表示装置を実現するために、位
相の異なった複数の分周クロック、つまり映像データの
ドットクロック周波数の１／２^N倍の周波数を持つクロ
ック（Ｎ＝１，２，…）を発生し、映像データを複数の
フレームバッファに分けて取り込むといった回路方式を
採用し、これによってフレームバッファのデータアクセ
スの低速化、及びその低容量化を図っている。

【００１２】ところが、従来の構成では、上記のような
データアクセスの低速化、及びその低容量化と引き替え
に、液晶表示装置の構成が複雑なものとなるという問題
があった。

【００１３】例えば、図２に示す従来の液晶表示装置に
て、４つの４分周クロックと４つのフレームバッファを
用いて、フレームバッファでのデータアクセスの低速化
を実現する場合の信号処理について説明する。

【００１４】図３はこの信号処理におけるデータラッチ
部４での動作タイミングを示している。図３に示すよう
に、データラッチ部４には、位相が９０°づつずれた４
種の４分周クロックＤＣＬＫ１，ＤＣＬＫ２，ＤＣＬＫ
３，ＤＣＬＫ４を入力し、それぞれの分周クロックの立
ち上がりタイミングにて、Ａ／Ｄ変換部３からのデジタ
ル映像データをラッチする。

【００１５】つまり、第１の４分周クロックＤＣＬＫ１
の立ち上がりタイミングにより、Ａ／Ｄ変換部３からド
ットクロックに同期してシリアルに出力されるデジタル
映像データ（データ１，データ２，・・・）のうちの、
データ１，データ５などのデータ（４ｋ＋１）（ｋ＝
０，１，２，・・・）をラッチし、これを第１のフレー
ムバッファに書き込む。また、第２の４分周クロックＤ
ＣＬＫ２によっては、データ２，データ６等のデータ
（４ｋ＋２）（ｋ＝０，１，２，・・・）をラッチし第
２のフレームバッファに書き込む。第３の４分周クロッ
クＤＣＬＫ３によっては、データ３，データ７等のデー
タ（４ｋ＋３）（ｋ＝０，１，２，・・・）をラッチし
第３のフレームバッファに書き込む。さらに、第４の４
分周クロックＤＣＬＫ４によっては、データ４，データ
８等のデータ（４ｋ＋４）（ｋ＝０，１，２，・・・）
をラッチし第４のフレームバッファに書き込む。

【００１６】これにより、各フレームバッファには低速
で映像データを書き込むことが可能になる。

【００１７】ところが、図２に示す従来の液晶表示装置
において、フレームバッファでのアクセスの低速化を図
るには、分周比に対応した数のフレームバッファが必要
となり、また分周比に対応した数の分周クロックを発生
させる必要がある。このため、分周比を大きくすればす
るほど、フレームバッファの個数や分周クロック数が増
加することとなる。

【００１８】従って、従来の液晶表示装置の構成では、
フレームバッファでのアクセスの低速化を図ろうとする
と、回路構成が複雑化かつ大型化し、また不要輻射の面
からも不利なものになるという問題があった。

【００１９】本発明は上記のような問題点を解決するた
めになされたもので、複数の分周クロックを使用するこ
となく、フレームバッファでのデータアクセスの低速化
を図り、しかもフレームバッファの使用効率の向上によ
りその低容量化を実現することができ、これにより、回
路構成が簡単で、しかも不要輻射の面からも有利な液晶
表示装置を得ることを目的とする。

【００２０】

【課題を解決するための手段】この発明（請求項１）に
係る液晶表示装置は、複数の画素をマトリクス状に配列
してなる液晶表示パネルを有し、映像信号に基づいて該
液晶表示パネル上にて画像表示を行う液晶表示装置であ
る。

【００２１】この液晶表示装置は、外部から供給された
アナログ映像信号に含まれる映像データを、所定の周期
でサンプリングしてシリアルなデジタル映像データに変
換するＡ／Ｄ変換部と、該シリアルなデジタル映像デー
タを、該サンプリング周期を分周した周期を有する第１
のコントロール信号により所定個数づつまとめて、複数
ビットのパラレルなデジタル映像データに変換するシリ
アル−パラレル変換部と、該複数ビットのパラレルなデ
ジタル映像データをパラレルにアクセス可能なメモリ装
置と、該メモリ装置から所定ビットのパラレルなデジタ
ル映像データを、該サンプリング周期を分周した周期を
有する第２のコントロール信号により読み出して、シリ
アルなデジタル映像データに変換するパラレル−シリア
ル変換部とを備えている。そのことにより上記目的が達
成される。

【００２２】この発明（請求項２）は、請求項１記載の
液晶表示装置において、前記第１及び第２のコントロー
ル信号の周期の、前記サンプリング周期に対する分周比
を設定する分周比設定手段を備え、該両コントロール信
号に対する分周比を調整可能な構成としたものである。

【００２３】この発明（請求項３）は、請求項１または
２記載の液晶表示装置において、前記メモリ装置を、複
数ビットのパラレルなデジタル映像データをパラレルに
アクセス可能な１つのフレームバッファから構成したも
のである。

【００２４】この発明（請求項４）は、請求項１または
２記載の液晶表示装置において、前記メモリ装置を、前
記パラレルなデジタル映像データの各ビットに対応した
複数のフレームバッファから構成したものである。

【００２５】以下、本発明の作用について説明する。

【００２６】本発明（請求項１）においては、画像デー
タのメモリ装置を、複数ビットのパラレルなデジタル映
像データをパラレルにアクセス可能な構成とし、Ａ／Ｄ
変換されたシリアルなデジタル映像データをパラレルデ
ータに変換するシリアル−パラレル変換部と、該メモリ
装置から読み出されたパラレルなデジタル映像データを
シリアルデータに変換するパラレル−シリアル変換部と
を備えたから、複数の分周クロックを用いることなく、
該メモリ装置へのデジタル映像データのアクセス速度を
低速化することができる。

【００２７】この発明（請求項２）においては、前記第
１及び第２のコントロール信号の周期の、前記サンプリ
ング周期に対する分周比を設定する分周比設定手段を備
え、該両コントロール信号の分周比を調整可能に構成し
たので、メモリ装置へのデジタル映像信号の書き込み速
度を、上記サンプリング周期に対して任意の分周速度
（周期）に分周することが可能となる。この結果、フレ
ームバッファ等のメモリ装置を、任意のアクセス速度で
使用でき、しかも、使用するメモリ領域の容量を任意に
設定できる。

【００２８】つまり、デジタル映像データの周期を、そ
のサンプリング周期に対する任意の倍数（映像データの
ドットクロック周波数の１／Ｎ倍の周波数：Ｎ＝１，
２，…）に分周できるため、フレームバッファへのデー
タのアクセス速度、及び使用するメモリ領域を任意に設
定できる。これにより、フレームバッファの使用効率を
向上できるばかりでなく、汎用デバイス（汎用タイプの
フレームバッファ）の使用が可能となり、デバイスの選
定範囲の拡大により、液晶表示装置のコストを低く抑え
ることも可能となる。

【００２９】さらに、第１のコントロール信号の分周比
と第２のコントロール信号の分周比を異ならせることに
より、前記液晶表示パネル上での表示画像を、その表示
画面の横方向に拡大したり、縮小したりすることができ
る。

【００３０】この発明（請求項３）においては、前記メ
モリ装置を、複数ビットのパラレルなデジタル映像デー
タをパラレルにアクセス可能な１つのフレームバッファ
から構成したので、フレームバッファの個数増大による
装置の大型化を回避することができる。

【００３１】この発明（請求項４）においては、前記メ
モリ装置を、前記パラレルなデジタル映像データの各ビ
ットに対応した複数のフレームバッファから構成したの
で、フレームバッファとして汎用タイプのものを用いる
ことができ、装置のコスト低減に有利となる。

【００３２】

【発明の実施の形態】以下、本発明の実施形態について
説明する。（実施形態１）図１は、本発明の実施形態１による液晶
表示装置の説明するためのブロック図であり、該液晶表
示装置における表示データ処理回路の構成を示してい
る。図において、１００は本実施形態１の液晶表示装置
で、図２と同一符号は従来の液晶表示装置２００と同一
のものを示している。

【００３３】この液晶表示装置１００の表示データ処理
回路１００ａでは、上記従来の液晶表示装置２００の表
示データ処理回路２００ａにおけるデータラッチ部４に
代えて、Ａ／Ｄ変換部３からのデジタル映像データをシ
リアル−パラレル変換する変換部１１が設けられてお
り、フレームバッファ１３としては、パラレルデータに
変換されたデジタル映像データのビット数に対応した、
複数ビットの映像データを同時に書き込み可能なものが
用いられている。

【００３４】また、該フレームバッファ１３とデータコ
ントロール部９との間には、フレームバッファ１３から
所定のビット分まとめて同時に読み出されたパラレルデ
ータを、シリアルデータに変換するパラレル−シリアル
変換部１２が設けられている。

【００３５】そして、上記液晶表示装置１００では、分
周コントロール部１４は、ドットクロックに基づいてク
ロックＤＣＬＫ，イネーブル信号ＤＥＮＢＬＥ，シフト
クロック，ＬＯＡＤ信号，ＳＨＩＦＴ信号を発生し、上
記シリアル−パラレル変換部１１にクロックＤＣＬＫ，
イネーブル信号ＤＥＮＢＬＥを供給するとともに、上記
パラレル−シリアル変換部１２には、シフトクロック，
ＬＯＡＤ信号，ＳＨＩＦＴ信号を供給するようになって
いる。

【００３６】また、この液晶表示装置１００は、従来の
ＬＣＤ表示回路２００と同様、ドットクロックを受け、
Ａ／Ｄ変換部３，分周コントロール部１４，及びデータ
コントロール部９の動作を制御する制御部１５を有して
おり、この制御部１５は、上記分周コントロール部１４
を、該コントロール部から出力される、イネーブル信号
ＤＥＮＢＬＥ，ＬＯＡＤ信号，及びＳＨＩＦＴ信号の周
期が、上記ドットクロックを４分周したものとなるよう
制御する構成となっている。

【００３７】次に作用効果について説明する。本液晶表
示装置１００に入力されたアナログ映像信号は、入力信
号部２にて増幅されて、Ａ／Ｄ変換器３に出力される。
このときドットクロック発生部６では、入力信号部２か
らの映像信号の同期信号に基づいて所定周期のドットク
ロックを発生しており、上記Ａ／Ｄ変換部３では、この
ドットクロックに基づいてアナログ映像信号に含まれる
映像データがデジタル信号に変換される。

【００３８】また、このとき分周コントロール部１４で
は、制御部１５の制御に基づいて、シリアル−パラレル
変換部１１をコントロールする信号として、データをシ
フトさせるためのクロックＤＣＬＫと、データを確定す
るためのイネーブル信号ＤＥＮＢＬＥを作成している。
これらのクロックＤＣＬＫとイネーブル信号ＤＥＮＢＬ
Ｅとにより、制御部１５で設定されている映像データの
分周比が実現される。

【００３９】そして、上記シリアル−パラレル変換部１
１では、上記クロックＤＣＬＫとイネーブル信号ＤＥＮ
ＢＬＥとにより、Ａ／Ｄ変換部３でデジタル信号に変換
された映像データがパラレルデータに変換され、これに
よりフレームバッファでのデータアクセスの低速化が図
られる。

【００４０】ここで、４分周クロックにより上記データ
アクセスの低速化を実現する場合について簡単に説明す
る。

【００４１】図４は、ドットクロックを４分周した４分
周クロックによりシリアル−パラレル変換を行う場合の
シリアル−パラレル変換部の動作タイミングを示してい
る。図４に示すように、シリアル−パラレル変換部１１
には、コントロール信号として、ドットクロックと同周
期のクロック（ＤＣＬＫ）、及び該ドットクロックを４
分周した、データを確定するためのイネーブル信号（Ｄ
ＥＮＢＬＥ）が入力される。この状態で、Ａ／Ｄ変換部
３でデジタル信号に変換された映像データが、上記シリ
アル−パラレル変換部１１へ出力されると、該映像デー
タは、クロック（ＤＣＬＫ）の立ち上がりタイミングで
順次シリアル−パラレル変換部１１に取り込まれ、イネ
ーブル信号ＤＥＮＢＬＥの立ち上がりタイミングで、連
続する４つのデータが確定されて、これらが同時にフレ
ームバッファ１３に出力される。

【００４２】つまり、上記イネーブル信号ＤＥＮＢＬＥ
は、上記ドットクロックを４分周したものであるため、
クロックＤＣＬＫにより４つのデータが変換部１１に取
り込まれる度に、該取り込まれた４つのデータがフレー
ムバッファ１３に出力される。また、このフレームバッ
ファ１３は、４ビットのパラレルデータを同時に入力可
能な構成となっており、このため、フレームバッファ１
３への映像データの書込みは、ドットクロックの４倍の
周期で、つまり低速で行われることとなる。

【００４３】なお、上記分周比については、シリアル−
パラレル変換処理におけるパラレルデータのビット数、
及び前記イネーブル信号（ＤＥＮＢＬＥ）の間隔（周
期）によって変更可能であり、このため、映像データの
分周比についての設定値を制御部１５でコントロールす
ることにより、所要の分周比に対応した周期でもって、
フレームバッファ１３に映像データを書き込ませること
が可能である。

【００４４】このようにして上記フレームバッファ１３
に書き込まれたデジタル映像データは、該フレームバッ
ファ１３からＬＣＤ１０の動作タイミングに同期したタ
イミングで読み出され、この読み出されたパラレルデー
タは、パラレル−シリアル変換部１２にて、シリアル−
パラレル変換部１１におけるコントロール信号と同じ分
周比のコントロール信号を用いて、シリアルデータに変
換される。

【００４５】以下、４分周クロックを用いたパラレル−
シリアル変換処理について簡単に説明する。

【００４６】図５は、ドットクロックを４分周した４分
周クロックによりパラレル−シリアル変換を行う場合の
パラレル−シリアル変換部の動作タイミングを示してい
る。

【００４７】図５に示すように、パラレル−シリアル変
換部１２には、ＬＣＤ１０における表示用基本クロック
（以下、ＬＣＤクロックともいう。）と同一周期のシフ
トクロック、フレームバッファ１３からの映像データの
取り込みをコントロールするＬＯＡＤ信号、シリアルデ
ータのシフトをコントロールするＳＨＩＦＴ信号が入力
されている。

【００４８】この状態で、フレームバッファ１３からパ
ラレル映像データが読み出されると、該パラレル−シリ
アル変換部１２では、シフトクロックの４クロック周期
でもって、ＬＯＡＤ信号がＬＯＷレベルである期間に４
つの映像データ，例えばデータ’１〜データ’４をまと
めて取り込み、ＳＨＩＦＴ信号がＨＩＧＨレベルである
期間（シフトクロックの３クロック分に相当する期間）
に、データを、シフトクロックの立ち上がりタイミング
で１つづつシフトすることにより、ＬＣＤクロックに同
期したシリアル映像データを作成する。

【００４９】このように本実施形態１では、フレームバ
ッファ１３を映像データを複数ビット同時にパラレルに
アクセス可能な構成とし、該フレームバッファ１３の前
段に、アナログ映像信号がＡ／Ｄ変換されたシリアルデ
ータを、複数ビットのパラレルデータに変換する変換部
１１を設けるとともに、該フレームバッファ１３の後段
に、複数ビットのパラレルデータをシリアルデータに変
換する変換部１２を設けたので、複数の分周クロックを
用いることなく、フレームバッファ１３への映像データ
のアクセス速度を低速化することができる。これによ
り、回路構成が簡単で、しかも不要輻射の面からも有利
な液晶表示装置を得ることができる。

【００５０】なお、上記実施形態１では、上記パラレル
−シリアル変換部１２では、ＬＯＡＤ信号の分周比を、
シリアル−パラレル変換部１１におけるデータ取込みの
ためのＤＥＮＢＬＥ信号の分周比と同じ分周比に設定し
た場合を示したが、ＬＯＡＤ信号の分周比は、ＤＥＮＢ
ＬＥ信号の分周比より、大きい分周比あるいは小さい分
周比に設定してもよい。

【００５１】（実施形態２）以下、本発明の実施形態２
による液晶表示装置について説明する。本実施形態２の
液晶表示装置は、上記実施形態１の液晶表示装置におけ
る制御部１５を、ユーザの操作によりＬＯＡＤ信号の分
周比とＤＥＮＢＬＥ信号の分周比とを独立して変更可能
な構成としたものであり、その他の構成は、図１に示す
実施形態１の液晶表示装置１００と同一である。

【００５２】次に動作について説明する。まず、シリア
ル−パラレル変換部へ供給するＤＥＮＢＬＥ信号の周期
が、ドットクロックを４分周したものとなり、パラレル
−シリアル変換部へ供給するＬＯＡＤ信号の周期が、ド
ットクロックを５分周したものとなるよう、上記制御部
１５を設定した場合の動作について説明する。

【００５３】この場合、フレームバッファへの映像デー
タの書き込みは上記実施形態１と同様に行われるので、
フレームバッファからのパラレル映像データの読み出し
についてのみ説明する。

【００５４】図６は、ドットクロックを５分周した５分
周クロックにより、パラレル−シリアル変換を行う場合
のパラレル−シリアル変換部の動作タイミングを示して
いる。

【００５５】図６に示すように、パラレル−シリアル変
換部１２には、ＬＣＤ１０における表示用基本クロック
（以下、ＬＣＤクロックともいう。）と同一周期のシフ
トクロック、フレームバッファ１３からの映像データの
取り込みをコントロールするＬＯＡＤ信号、シリアルデ
ータのシフトをコントロールするＳＨＩＦＴ信号が入力
されている。

【００５６】この状態で、フレームバッファ１３からパ
ラレル映像データが読み出されると、該パラレル−シリ
アル変換部１２では、シフトクロックの５クロック周期
でもって、ＬＯＡＤ信号がＬＯＷレベルである期間に４
つの映像データが取り込まれ、ＳＨＩＦＴ信号がＨＩＧ
Ｈレベルである期間（シフトクロックの３クロック期
間）に、映像データが、シフトクロックの立ち上がりタ
イミングで１つづつシフトされることとなる。これによ
り、ＬＣＤ１０へ供給される映像データは、データ‘４
Ｍ（Ｍ＝１，２，３…）が２クロック分発生することと
なる。

【００５７】そして、パラレル−シリアル変換部１２で
シリアルデータに変換された映像データは、データコン
トロール部９を介してＬＣＤ１０に供給され、ＬＣＤ１
０ではこの映像データに基づいて画像表示が行われる。

【００５８】これにより、ＬＣＤ１０には、入力された
アナログ映像信号における映像データの５／４倍の映像
データが供給されることとなり、表示画面上での表示画
像は、実施形態１のものに比べて、横方向に５／４倍に
拡大されることとなる。

【００５９】次に、シリアル−パラレル変換部へ供給す
るＤＥＮＢＬＥ信号の周期が、ドットクロックを４分周
したものとなり、パラレル−シリアル変換部へ供給する
ＬＯＡＤ信号の周期が、ドットクロックを３分周したも
のとなるよう、上記制御部１５を設定した場合の動作に
ついて説明する。

【００６０】この場合も、フレームバッファへの映像デ
ータの書き込みは上記実施形態１と同様に行われるの
で、フレームバッファからのパラレル映像データの読み
出しについてのみ説明する。

【００６１】図７は、ドットクロックを３分周した３分
周クロックにより、パラレル−シリアル変換を行う場合
のパラレル−シリアル変換部の動作タイミングを示して
いる。

【００６２】図７に示すように、パラレル−シリアル変
換部１２には、ＬＣＤ１０における表示用基本クロック
（以下、ＬＣＤクロックともいう。）と同一周期のシフ
トクロック、フレームバッファ１３からの映像データの
取り込みをコントロールするＬＯＡＤ信号、シリアルデ
ータのシフトをコントロールするＳＨＩＦＴ信号が入力
されている。

【００６３】この状態で、フレームバッファ１３からパ
ラレル映像データが読み出されると、該パラレル−シリ
アル変換部１２では、シフトクロックの３クロック周期
で、ＬＯＡＤ信号がＬＯＷレベルである期間に４つの映
像データが取り込まれ、ＳＨＩＦＴ信号がＨＩＧＨであ
る期間（シフトクロックの２クロック期間）に、データ
が、シフトクロックの立ち上がりタイミングで１つづつ
シフトされることとなる。これにより、ＬＣＤ１０へ供
給される映像データは、データ‘４Ｍ（Ｍ＝１，２，
３，…）が間引かれることとなる。

【００６４】そして、パラレル−シリアル変換部１２で
シリアルデータに変換された映像データは、データコン
トロール部９を介して、ＬＣＤ１０に供給され、ＬＣＤ
１０ではこの映像データに基づいて画像表示が行われ
る。

【００６５】これにより、ＬＣＤ１０には、入力された
アナログ映像信号における映像データの３／４倍の映像
データが供給されることとなり、表示画面上での表示画
像は、実施形態１のものに比べて、横方向に３／４倍に
縮小されることとなる。

【００６６】なお、上記各実施形態では、パラレルデー
タに変換されたデジタル映像データを格納するメモリ装
置として、複数ビットのパラレルデータを同時にアクセ
ス可能なフレームバッファを用いたが、該メモリ装置と
しては、デジタル映像データを１つづつシリアルにアク
セスする汎用のフレームバッファを、パラレルデータに
変換されたデジタル映像データのビット数に相当する個
数設けてもよい。

【００６７】

【発明の効果】以上のように本発明によれば、映像デー
タのサンプリング周波数が高い場合でも、フレームバッ
ファでのデータアクセス速度を複数のクロックを用いる
ことなく低速化することができる。

【００６８】また、シリアル−パラレル変換部での映像
データの分周比と、パラレル−シリアル変換部での映像
データの分周比とを任意の分周比に設定できるため、フ
レームバッフアを任意のアクセス速度でもって使用で
き、しかもこの際、使用するメモリ容量を任意の容量に
設定できる。このため、フレームバッファとして汎用デ
バイスを採用することが可能となり、コストの面からも
優位性のある液晶表示装置を実現できる。

【００６９】また、シリアル−パラレル変換部での映像
データの分周比と、パラレル−シリアル変換部での映像
データの分周比とを異ならせることにより、表示映像の
横方向の拡大，縮小を任意の比率で行うこともできる。

【図面の簡単な説明】

【図１】本発明の実施形態１による液晶表示装置の構成
を示すブロック図である。

【図２】従来の液晶表示装置の構成を示すブロック図で
ある。

【図３】従来の液晶表示装置におけるデータラッチ部の
動作タイミングを説明するための図である。

【図４】上記実施形態１の液晶表示装置におけるシリア
ル−パラレル変換部の動作タイミングを説明するための
図である。

【図５】上記実施形態１におけるパラレル−シリアル変
換部の動作タイミングを説明するための図である。

【図６】本発明の実施形態２による液晶表示装置を説明
するための図であり、表示画面上での表示画像を横方向
に拡大する場合のパラレル−シリアル変換部の動作タイ
ミングを示している。

【図７】本発明の実施形態２による液晶表示装置を説明
するための図であり、表示画面上での表示画像を横方向
に縮小する場合のパラレル−シリアル変換部の動作タイ
ミングを示している。

【符号の説明】

２入力信号部３Ａ／Ｄ変換部６ドットクロック発生部９データコントロール部１０ＬＣＤ（液晶表示パネル置）１１シリアル−パラレル変換部１２パラレル−シリアル変換部１３フレームバッファ部１４分周コントロール部１５制御部１００液晶表示装置１００ａ表示データ処理回路

Claims

【特許請求の範囲】

【請求項１】複数の画素をマトリクス状に配列してな
る液晶表示パネルを有し、映像信号に基づいて該液晶表
示パネル上にて画像表示を行う液晶表示装置であって、外部から供給されたアナログ映像信号に含まれる映像デ
ータを、所定の周期でサンプリングしてシリアルなデジ
タル映像データに変換するＡ／Ｄ変換部と、該シリアルなデジタル映像データを、該サンプリング周
期を分周した周期を有する第１のコントロール信号によ
り所定個数づつまとめて、複数ビットのパラレルなデジ
タル映像データに変換するシリアル−パラレル変換部
と、該複数ビットのパラレルなデジタル映像データをパラレ
ルにアクセス可能なメモリ装置と、該メモリ装置から所定ビットのパラレルなデジタル映像
データを、該サンプリング周期を分周した周期を有する
第２のコントロール信号により読み出して、シリアルな
デジタル映像データに変換するパラレル−シリアル変換
部とを備えた液晶表示装置。
【請求項２】請求項１記載の液晶表示装置において、前記第１及び第２のコントロール信号の周期の、前記サ
ンプリング周期に対する分周比を設定する分周比設定手
段を備え、該両コントロール信号に対する分周比を調整可能な構成
とした液晶表示装置。
【請求項３】請求項１または２記載の液晶表示装置に
おいて、前記メモリ装置は、複数ビットのパラレルなデジタル映
像データをパラレルにアクセス可能な１つのフレームバ
ッファから構成されている液晶表示装置。
【請求項４】請求項１または２記載の液晶表示装置に
おいて、前記メモリ装置は、前記パラレルなデジタル映像データ
の各ビットに対応した複数のフレームバッファから構成
されている液晶表示装置。