JPH09283753A - 半導体装置及びその診断方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極のドライエッチング工程におい
て、トランジスタの特性ばらつきを低減するための半導
体装置の構造を提供する。 【解決手段】 半導体基板１００上に形成されたＭＯＳ
型トランジスタのゲート電極１０４のみに接続された金
属配線の内、半導体基板１００と電気的に接続されてい
ない金属配線１１２が存在率４０％以上で密集した領域
内の金属配線上の任意の点において、５０μｍ以内の距
離の領域に隣接した領域に、半導体基板１００と電気的
に導通した金属配線１１０を配置することにより、トラ
ンジスタ特性変動を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳ型半導体装置
の構造に関するものであり、特にドライエッチングの際
に生じる電荷の注入に基づく劣化を防止することのでき
るＭＯＳ型半導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化が大き
く進展してきており、ＭＯＳ型半導体装置においても、
トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄
膜化がはかられてきている。その結果、具体的には０．
２５μｍルールでは６〜８ｎｍの薄いゲート絶縁膜が使
用されることになりつつある。

【０００３】上記のような薄いゲート絶縁膜を有する半
導体装置を製造する際には、製造工程中に発生するゲー
ト絶縁膜へのダメージが問題となり、特に、ドライエッ
チング工程において、配線パターンに注入された電荷
が、ゲート絶縁膜中を流れることによって生じる、ゲー
ト絶縁膜の破壊、劣化、およびトランジスタ特性の劣化
（しきい値電圧変動、飽和電流値減少）は、微細化にと
もなって大きな問題となってくる。一方で、素子の微細
化に伴う配線パターンの高密度化に伴い、ドライエッチ
ング工程においてゲート絶縁膜へ流れる電流は増大す
る。

【０００４】上記のような課題を解決するための従来の
技術としては、ドライエッチング工程のプロセス条件を
最適化し、配線パターンに注入される電荷量を最小化さ
せるということが挙げられる。

【０００５】

【発明が解決しようとする課題】しかしながら、ドライ
エッチングプロセス条件の最適化を行い、ウェハー全体
に入射される総電荷量の制御、最適化を行った場合にお
いても、実際の集積回路を構成するトランジスタ間では
特性がばらついてしまうという問題がある。

【０００６】ドライエッチングプロセスにおいて、配線
パターンを介してゲート絶縁膜に注入される電荷量は、
配線のパターン、さらには配線に隣接して（１μｍ以下
の距離）存在する配線パターンにも依存するわけである
が、上記の問題点は、配線とは接続されていない別の配
線パターンのレイアウトに非常に大きく依存する。一
方、実際の集積回路においては、トランジスタのゲート
電極に接続される配線パターンや、それに隣接して存在
する配線パターンのレイアウトは、個々のトランジスタ
によって全く異なっている。従って、集積回路中の各ト
ランジスタにおいて、ドライエッチング工程でのダメー
ジによって、しきい値電圧や飽和電流値等の特性がばら
つくことになり、回路動作の不良が発生する。

【０００７】このような、隣接した配線パターンのレイ
アウトに依存した、ドライエッチング中でダメージが加
わることによるトランジスタ劣化特性の一例を図７に示
す。

【０００８】図７は、ＭＯＳ型トランジスタのゲート電
極に接続した配線パターンに隣接して、前記配線パター
ンとも半導体基板とも接続されていない浮遊配線パター
ン（存在率５０％）が隣接して存在した場合の、ドライ
エッチング工程を経ることによるＭＯＳ型トランジスタ
特性劣化の様子を示したものである。具体的には、その
レイアウトを図７（ａ）に示し、図７（ｂ）に浮遊配線
領域の幅を変化させた場合のＭＯＳ型トランジスタの劣
化の様子を示す。図７から明らかなように、隣接する浮
遊配線領域幅の増大に伴い、しきい値電圧と飽和電流値
等のトランジスタ特性が劣化する。なお、上記の存在率
とは、浮遊配線パターンの存在する領域の面積に対する
浮遊配線パターンの面積の割合のことであり、また、上
記の図７に示した例では浮遊配線パターンの存在率が５
０％の場合のものを取り上げたが、存在率が４０％以上
であれば、上記したような問題点が生じる。

【０００９】以上のように、本発明が課題としている問
題点について説明を行なったが、現時点では、しきい値
シフトはドライエッチングの後に行なわれる熱処理工程
によってある程度は抑制されている。しかしながら、上
記したように、今後の浮遊配線領域幅の増大に伴ってド
ライエッチング後の熱処理では十分にその特性を回復で
きなくなる可能性が高い。

【００１０】次に以下では、上記のようにＭＯＳ型トラ
ンジスタがドライエッチング工程において劣化するメカ
ニズムについて図８を参照しながら説明する。

【００１１】図８は、ＭＯＳ型トランジスタのゲート電
極と接続された配線をドライエッチングにより形成する
際の模式図を示したものであり、図８（ａ）はゲート電
極と接続された配線に隣接した浮遊配線が存在しない場
合を、一方図８（ｂ）はゲート電極と接続された配線に
隣接した浮遊配線が存在する場合を示したものである。

【００１２】通常のドライエッチングプロセスにおいて
は、プラズマイオン源から供給される電子によって、レ
ジストマスクが負に帯電することが知られており、この
ため、密な配線領域ではプラズマイオン源からの配線パ
ターンへの電子の供給が妨げられ、配線パターンでの正
電荷と負電荷のバランスが崩れてしまう（具体的には正
電荷が過剰に供給されている）。従って、結果として、
配線パターンへの実効的な注入電荷量が増大する。特に
浮遊配線をパターニングするためのレジストマスクにお
いては、レジストマスク中に帯電した電子が流れる経路
が半導体装置内に存在しないため、その帯電量は経路が
存在する場合に比べて大きくなる。よって、浮遊配線の
存在による電荷バランスの乱れは大きく、その影響は隣
接する配線にまで及ぶ。このような浮遊配線パターンが
密集して存在した場合には、隣接配線パターンへの影響
は非常に大きくなる。

【００１３】実際に、このように浮遊配線パターンが密
集するようなレイアウトは集積回路においてしばしば存
在するものであり、これに隣接したゲート電極に接続さ
れる配線パターンへの影響は、特性ばらつきを考慮した
プロセス、デバイス設計を行う上で非常に重要となる。
例えば、図７に示した例においては、ドライエッチング
工程でのダメージによるトランジスタのしきい値電圧変
動を２０ｍＶ程度以下に抑えるためには、前記トランジ
スタのゲート電極に接続された配線パターンに隣接し
て、長さ１００μｍ、幅５μｍより大きな浮遊配線のみ
で構成される密度５０％の配線領域は設置しないよう
に、レイアウト設計することが必要となる。

【００１４】従って、本発明は上記問題点に鑑み、密集
した複数の浮遊配線パターンが存在した場合に、この浮
遊配線パターンに隣接してトランジスタのゲート電極に
接続された配線を設置した場合においても、トランジス
タの劣化による特性ばらつきの増大を防ぐことの可能な
半導体装置の構造とその配線レイアウトの診断方法を提
供することを目的とするものである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、密集した複数の浮遊配線パターンに隣接
して、半導体基板と電気的に接続された配線パターンを
設置し、浮遊配線パターンと、それに隣接して存在する
ゲート電極に接続された配線パターンのレジストマスク
への電荷のチャージアップ量を減少させることを特徴と
するものであり、具体的には、浮遊配線パターンの一部
をダイオードに接続する等の半導体基板に電気的に接続
された構成となっている。

【００１６】また、ゲート電極配線周辺の浮遊配線の疎
密に関わらず、トランジスタ特性ばらつきを低減するた
めの配線パターンのレイアウト方法として、半導体集積
回路の各配線層の配線レイアウトを、浮遊配線の密度に
よるトランジスタ特性変動、特性ばらつきの観点から診
断する構成となっている。

【００１７】

【発明の実施の形態】

（実施の形態１）以下、本発明を実施の形態により詳細
に説明するわけであるが、まず本発明実施の形態１にお
ける半導体装置について図面を参照しながら説明する。

【００１８】図１は本発明実施の形態１における半導体
装置の構造図を示したものであり、図１（ａ）は本実施
の形態における半導体装置の平面図、図１（ｂ）は図１
（ａ）中Ａ−Ａ’に対応するＭＯＳ型トランジスタおよ
びダイオードの断面図を示したものである。

【００１９】図１において、１０１はＰ型半導体基板１
００上に形成された素子分離領域、１０２はＮ型ＭＯＳ
トランジスタ１０３を構成するゲート酸化膜、１０４は
ゲート電極、１０５は半導体素子上に形成された層間絶
縁膜、金属配線１０６はコンタクトプラグ１０７を介し
て、前記Ｎ型ＭＯＳトランジスタのゲート電極１０４に
接続されている。また、１０８はＰ型半導体基板１００
中に形成されたＮ型半導体領域であり、ダイオード１０
９を形成している。金属配線１１０はコンタクトプラグ
１１１を介して、前記ダイオード１０９に接続されてい
る。また、１１２は密に配置された金属配線パターンで
あり、図１に示す工程以下の配線層においてはいずれの
半導体装置や、半導体基板とも電気的に絶縁されてい
る。本実施の形態においては、密に配置された金属配線
パターンの一例として、平行にレイアウトされた複数本
（図１では２本）の金属配線パターンを示している。前
記ゲート電極に接続された金属配線１０６、および前記
ダイオードに接続された金属配線１１０は、前記密集し
た金属配線領域と隣接しており、互いに前記密集した金
属配線領域を挟んだ位置に存在する。

【００２０】次に図１に示した本実施の形態における半
導体装置の製造方法について図２に示す工程断面図を参
照しながら説明する。

【００２１】まず図２（ａ）に示すように、周知の方法
でＭＯＳ型トランジスタ１０３、ダイオード１０９、層
間絶縁膜１０５、コンタクトプラグ１０７、１１１を形
成した後、全面に金属膜１１３を堆積し、フォトレジス
ト１１４でパターニングを行う。次に、図２（ｂ）に示
すように、ドライエッチング工程によってフォトレジス
ト１１４をマスクとして、金属膜１１３のエッチングを
行う。そして、ドライエッチング終了後、フォトレジス
ト１１４を除去することによって、金属配線のパターニ
ング工程を終了する（図２（ｃ））。

【００２２】本実施の形態によれば、ゲート電極に接続
された金属配線に隣接して、密集した浮遊金属配線が存
在することによるトランジスタ特性劣化は、ダイオード
に接続された金属配線の存在によって、大きく減少させ
ることができる。

【００２３】図３に、ゲート電極に接続された金属配線
の１００μｍの範囲にわたって、ライン／スペース＝
０．６μｍ／０．６μｍで密にレイアウトされた浮遊金
属配線（存在率＝５０％）が隣接して存在する場合の、
浮遊配線本数に対するトランジスタ劣化特性を示す。ダ
イオードに接続された金属配線を設置しない場合には、
４本の浮遊配線が隣接する（存在率５０％の浮遊配線が
距離６μｍの範囲にわたって存在する）ことによってト
ランジスタのしきい値電圧は２０ｍＶ以上変動してい
る。一方、ダイオードに接続された金属配線を前記浮遊
金属配線に隣接して設置した場合には、５０本程度の浮
遊配線が隣接する（存在率５０％の浮遊配線が距離６０
μｍの範囲にわたって存在する）までしきい値電圧の変
動は２０ｍＶ以下に抑制されており、浮遊金属配線の密
集に対する耐性は、１０倍に向上している。

【００２４】上記の図３に示したように、ＭＯＳ型トラ
ンジスタのしきい値シフト量を低減することのできるメ
カニズムについて、図４を参照しながら説明する。

【００２５】図４（ｂ）は従来のように、ゲート電極に
接続された配線パターンに隣接した浮遊配線パターンが
存在した状態のものであり、図４（ａ）は図４（ｂ）に
示す配線パターンに対して、浮遊配線パターンに隣接し
てダイオードに接続された浮遊配線をさらに設けたもの
を示している。図４（ａ）に示すように、ダイオードに
接続された金属配線を設置することによって、浮遊配
線、およびゲート電極に接続された金属配線上のレジス
トマスクへの電荷のチャージアップが大きく抑制される
ためと考えられる。具体的にそのメカニズムについて述
べると、ダイオードに接続された浮遊配線パターン上に
形成されたレジストがチャージアップされてもその電荷
はダイオードを通じて基板へ流れるため、このレジスト
はいつまでたってもチャージアップが生じない。従っ
て、ドライエッチングの際に生じる電荷はダイオードに
接続された配線パターン上のレジストに優先的に供給さ
れることになり、本来の浮遊配線パターン上のレジスト
には供給されず、実効的な電流の増加を根本的に防止す
ることができる。

【００２６】なお、本実施の形態においては、浮遊配線
のパターンについては平行にレイアウトされたものを示
しているが、同じ存在率を有する任意のレイアウトの浮
遊配線パターンについて、同等の効果を得ることができ
る。

【００２７】また、レジストへのチャージアップ電荷低
減のための配線として、ダイオードに接続された金属配
線を用いているが、半導体基板と抵抗性接触している金
属配線を用いた場合についても同等の効果が得られる。

【００２８】さらに、本実施の形態においては、半導体
基板との電気的導通を形成するために、集積回路動作に
必要で無いダミーの配線パターンを設置しているが、集
積回路動作に有用な例えばトランジスタのソース、ドレ
イン、基板端子等に接続された金属配線パターンを有効
に配置することによっても同等の効果が得られる。

【００２９】（実施の形態２）図５は本発明実施の形態
２における半導体装置の構造図を示したものであるが、
この実施の形態における半導体装置の利点を説明するた
め、図９に示す従来の半導体装置の構造図と比較を行い
ながら説明する。

【００３０】まず従来の配線レイアウトを示す図９
（ａ）及び（ｂ）においては、トランジスタ１０３のゲ
ート電極に接続された金属配線１０６は、浮遊配線が密
にレイアウトされた領域１１２に近接し存在している。
また、図９（ｃ）及び（ｄ）中のＭＯＳ型トランジスタ
１０３のゲート電極に接続された金属配線１０６は、他
の配線パターンがレイアウトされていない疎な領域に存
在している。図９（ａ）及び（ｂ）のような配線レイア
ウトのドライエッチング工程においては、ゲート電極に
接続された金属配線周囲の浮遊配線上のマスクレジスト
おいて、電荷のチャージアップが発生し、その結果トラ
ンジスタの劣化は大きい。一方、図９（ｃ）及び（ｄ）
のような配線レイアウトにおいては、ゲート電極に接続
された金属配線周囲に他の配線がレイアウトされていな
いため、ドライエッチング工程におけるトランジスタの
特性劣化は小さい。従って、ドライエッチング工程にお
いて、集積回路内のトランジスタ特性ばらつきが増大し
てしまう。

【００３１】一方、本発明の半導体装置を示す図５
（ａ）及び（ｂ）中のＭＯＳ型トランジスタ１０３のゲ
ート電極に接続された金属配線１０６は、浮遊配線が密
にレイアウトされた領域１１２に近接し存在しており、
さらに浮遊配線が密にレイアウトされた領域に隣接して
ダイオード１０９に接続された金属配線１１０が設置さ
れている。また、図５（ｃ）及び（ｄ）中のＭＯＳ型ト
ランジスタ１０３のゲート電極に接続された配線１０７
に隣接して、浮遊配線１１２（上記の図５（ａ）及び
（ｂ）よりは浮遊配線が疎に存在する領域）および、ダ
イオードに接続された金属配線１１０が設置されてい
る。これら浮遊配線１１２および配線１１０は集積回路
動作に必要でない、ダミー配線パターンである。

【００３２】図５に示すような構成を採用することによ
り、浮遊配線が密にレイアウトされた領域ではそのしき
い値シフトを例えば１０ｍＶ程度に抑制することがで
き、一方浮遊配線が疎に存在する領域においてもしきい
値シフトを例えば１０ｍｖ程度に設定することができ、
しきい値はシフトするものの、そのシフト量をほぼ一定
に保つことが可能となるため、結果として信頼性の高い
ＭＯＳ型トランジスタを形成することができる。

【００３３】つまり、密集した浮遊配線パターンが広範
囲に存在する場合には、適当な間隔で半導体基板に接続
された配線パターンを、周辺に配線パターンが存在しな
い疎な配線パターンが存在する場合には、その周囲にダ
ミーの浮遊配線、および半導体基板に接続された配線パ
ターンを順次配置することにより、ドライエッチング工
程における配線レイアウトに依存したトランジスタ特性
ばらつきの発生を抑制することができる。

【００３４】（実施例３）図６は本発明第３の実施の形
態における、配線レイアウトの診断方法を示すフローチ
ャートであり、以下ではこのフローチャートに沿って本
実施の形態を説明する。

【００３５】図中ステップ２００において、第Ｎ−１層
と第Ｎ層とを接続させるコンタクトを第Ｎ層以下の配線
層における半導体基板との接続形態によって、（１）ゲ
ート電極にのみ接続したコンタクト、（２）半導体基板
と抵抗性、あるいは整流性接続を有するコンタクト、
（３）いずれとも接続されていないコンタクト、の３種
に分類する。ステップ２０１においては、第Ｎ層配線レ
イヤーにおける配線レイアウトデータから、独立した配
線パターンを抽出し、互いに独立したＫ本の配線パター
ンを得る。ステップ２０２においては、前記ステップ２
００、２０１の結果から、すべての第Ｎ層配線パターン
を第Ｎ層以下の配線層における半導体基板との接続形態
によって、（１）ゲート電極にのみ接続した配線パター
ンＡ１、Ａ２…、Ａｋ（各配線についてそれぞれに接続
されたトランジスタの総ゲート絶縁膜面積情報Ｓ１、Ｓ
２…、Ｓｋを与える）、（２）半導体基板と抵抗性、あ
るいは整流性接続を有する配線パターンＢ、（３）いず
れとも接続されていない配線パターンＣ、の３種に分類
する。続いて、ステップ２０３においては、前記配線パ
ターン領域Ｂを計算機上で例えば５０μｍだけ拡張、反
転処理し、領域Ｂを得る。ステップ２０４においては、
前記配線パターン領域のその密度が４０％以上の領域を
抽出し、領域Ｃを得る。次に、ステップ２０５において
は、前記領域Ｂと領域Ｃとの論理積をとり、領域Ｄを得
る。ステップ２０６においては、前記ステップ２０２に
おいて得られた、ｋ本の独立したゲート電極のみに接続
された配線パターンＡ１、Ａ２…、Ａｋについて、それ
ぞれ領域Ｄとの論理積をとり、領域Ｅ１、Ｅ２…、Ｅｋ
を得る。最後に、ステップ２０７においては、領域Ｅ
１、Ｅ２…、Ｅｋの長さを計算し、ｋ本の配線のいずれ
かにおいて、例えばＳｎ（ｎ＝１〜ｋ）×１５／Ｈμｍ
以上のものがある場合には「ＮＧ」を出力し、ない場合
には「ＯＫ」を出力する（ここで、前記第Ｎ層金属配線
の高さをＨ［μｍ］とする）。

【００３６】本実施の形態においては、ステップ２０３
において、半導体基板と電気的に接続された配線パター
ンの存在によって、ドライエッチング工程のおけるレジ
ストマスクへのチャージアップが低減される領域Ｂを、
ステップ２０４においては、浮遊配線が密集した領域Ｃ
を得る。従って、ステップ２０５においてこれらの論理
積をとることにより、レジストマスクへのチャージアッ
プが著しい領域Ｄを得ることができる。トランジスタの
ゲート電極にのみ接続された配線パターンにおいて、前
記領域Ｄに含まれる領域の長さが例えばＳｎ（ｎ＝１〜
ｋ）×５０／Ｈμｍを超える場合には、ドライエッチン
グ工程における前記トランジスタの特性劣化が規定値を
オーバーすることから、前記ステップ２０６によって、
その存在を知ることができる。従って、本実施の形態に
より、ドライエッチング工程でのトランジスタ特性劣化
の増大が、規定値を上回るか否かについて、配線レイア
ウトを計算機処理することで、診断することができる。

【００３７】

【発明の効果】以上のように本発明は、密集した複数の
浮遊配線パターンに隣接して、半導体基板と電気的に接
続された配線パターンを設置し、前記浮遊配線パターン
と、それに隣接して存在するゲート電極に接続された配
線パターンのレジストマスクへの電荷のチャージアップ
量を減少させることにより、ドライエッチング工程にお
いて前記トランジスタのゲート絶縁膜中へ注入される実
効電荷量を減少させるための半導体装置の構造と、ゲー
ト電極配線周辺の浮遊配線の疎密に関わらず、トランジ
スタ特性ばらつきを低減するための配線パターンのレイ
アウト方法と、半導体集積回路の各配線層の配線レイア
ウトを浮遊配線の密度によるトランジスタ特性変動、特
性ばらつきの観点からのレイアウト診断を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態における半導体装置の構造
図

【図２】本発明の実施の形態における半導体装置の金属
配線形成工程断面図

【図３】本発明の実施の形態におけるトランジスタの特
性を示す図

【図４】オーバーエッチング工程でのレジストへのチャ
ージアップ量を示す模式図

【図５】本発明の実施の形態における半導体装置の構造
図

【図６】本発明の実施の形態における配線構造診断の工
程図

【図７】ゲート電極周辺に存在する浮遊配線に誘起され
たトランジスタ特性劣化を示す図

【図８】隣接した浮遊配線によるレジストのチャージア
ップ増大を示す模式図

【図９】従来の半導体装置の構造図

【符号の説明】

１００ Ｐ型半導体基板 １０１ 素子分離領域 １０２ ゲート酸化膜 １０３ Ｎ型ＭＯＳトランジスタ １０４ ゲート電極 １０５ 層間絶縁膜 １０６ ゲート電極に接続された金属配線 １０７ コンタクトプラグ １０８ Ｎ型半導体領域 １０９ ダイオード １１０ ダイオードに接続された金属配線 １１１ コンタクトプラグ １１２ 金属配線 １１３ 金属薄膜 １１４ フォトレジスト

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成されたＭＯＳ型トラン
   ジスタのゲート電極に接続された第１の金属配線と、前
   記第１の金属配線に隣接して形成され、前記半導体基板
   と電気的に接続されていない複数個の第２の金属配線を
   含有する浮遊金属配線領域と、前記浮遊金属配線領域に
   隣接して形成され、前記半導体基板と電気的に接続され
   た第３の金属配線とを有する半導体装置。
2. 【請求項２】第２の金属配線をエッチングにより形成す
   る際に、前記第２の金属配線が半導体基板上に形成され
   た素子とは接続されていないことを特徴とする請求項１
   に記載の半導体装置。
3. 【請求項３】第１の金属配線と浮遊金属配線領域との距
   離が１μｍ以下であることを特徴とする請求項１に記載
   の半導体装置。
4. 【請求項４】第１の金属配線に接続されたＭＯＳ型トラ
   ンジスタのゲート絶縁膜の総面積をＳμｍ²とし、前記
   第１の金属配線の高さをＨμｍとした時に、前記第２の
   金属配線の長さが、１５×Ｓ／Ｈμｍ以上であることを
   特徴とする請求項１に記載の半導体装置。
5. 【請求項５】第２の金属配線の面積が浮遊金属配線領域
   の面積の４０％以上であることを特徴とする請求項１に
   記載の半導体装置。
6. 【請求項６】配線レイアウトデータから互いに独立した
   配線パターンを抽出し、前記独立した配線パターンを半
   導体基板との接続形態によって、ＭＯＳ型トランジスタ
   のゲート電極に接続された第１の配線パターン、前記半
   導体基板との抵抗性または整流性接続を有する第２の配
   線パターン、または前記第１の配線パターン及び第２の
   配線パターンのいずれにもあてはまらない第３の配線パ
   ターンに分類する工程と、前記第２の配線パターンの領
   域を特定の距離だけ拡張、反転処理し第１の領域を求め
   る工程と、前記第３の配線パターンの領域の中で、その
   面積密度が４０％以上の領域を抽出し、第２の領域を求
   める工程と、前記第１の領域と第２の領域との論理積を
   とり、第３の領域を求める工程と、前記第１の配線パタ
   ーンと前記第３の領域との論理積を求め、その値を予め
   設定された基準値と比較する工程とを有する半導体装置
   の診断方法。