JP2009206396A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】ＧａＮ系あるいはＧａＡｓ系ＦＥＴ用エピでは、バッファ層耐圧を向上させるために最近ではバッファ層に高抵抗のエピを用いる傾向にある。しかし、微細ゲートのパターニングのための電子ビーム露光によるリソグラフィーの際、チャージアップ現象が生じるという問題がある。
【解決手段】金属配線によって電子が放電する経路を形成する。すなわち、ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらにチップ内においてＦＥＴのソース電極がチップ周辺の金属配線と金属で接続されるようにした。
【選択図】 図９

Description

本発明は、電子線による露光あるいは観察に供せられる高抵抗バッファ電界効果トランジスタの集積回路およびその製造プロセスに関する。

ＧａＮ系あるいはＧａＡｓ系ＦＥＴ用エピでは、バッファ層耐圧を向上させるために、最近ではバッファ層（あるいは基板）が高抵抗のエピを用いる傾向にある。

しかし、その結果、微細ゲートのパターニングのための電子ビーム（ＥＢ）露光によるリソグラフィーの際、あるいは電子顕微鏡観察の際、電子が放電する経路が絶たれ、チャージアップ現象が生じ、リソグラフィーでは露光パターンが乱れる（電子顕鏡観察では観察像が乱れる）問題が生じる。

この問題を緩和する方法の１つは、ＥＢレジストの表面に、帯電防止剤を塗布することである。帯電防止剤を塗布することによって、電子線はＥＢレジストの表面を伝わって放電し、電子のチャージアップを防ぐことができる。しかし、電子はレジストの表面を伝わって放電してゆくので、ＥＢレジストの底面が開口しにくいという問題が残る。

従来から対策としてとられている方法として、半導体ウエハの活性層パターン（絶縁イオン注入を行わず、チャネル層を残したパターン）を用いて電子の放電経路を形成する方法がある。図１のような等価回路を有するＦＥＴのＥＢ露光をする際、図２に示したように、半導体ウエハのチャネル層を通して電子をＥＢ露光時の陽極電極に放電させる。その出来上がり構造の断面を図３に、ウエハ・レイアウトを図４、そしてチップ・レイアウトを図５に示した。

これらの構造を作製するための製造プロセスの例を説明する。まず、エピタキシャル成長した半導体多層膜上に、オーミック電極を形成する。それをマークとして、絶縁イオン注入を行う。絶縁イオン注入をしなかった残りパターンが、半導体活性層となる。図４はそのウエハ上でのパターンを示したもので、チップ周辺のスクライブラインやエッチカットラインに合わせて活性層パターンを形成し、ＥＢの陽極にできるだけ近接できるようにして電子の放電経路を確保する。チップにおけるＦＥＴパターンまでは、図５に示したようにチップ周辺活性層パターンからＦＥＴのソース電極まで活性層パターンで接続し、ここでも電子の放電経路を確保する。ＥＢ露光を用いてゲート電極を形成したあとのＦＥＴの出来上がり構造の断面図を図３に示した。

上記の方法を用いることによって、今までは、ＧａＡｓ系およびＧａＮ系ＦＥＴにおけるＥＢ露光時のチャージアップを防ぐことが出来ていた。しかし、半導体チャネル層の導電性には限界があるため、バッファ層（あるいは基板）が高抵抗になるに従い、ＥＢ露光でバッファ層にまで注入された電子は有効に放電されず、ＥＢ露光時のチャージアップの問題が頻繁化してきた。

ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカ
ットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極を、チップ周辺の金属配線と金属で接続する。

あるいは、ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極に隣接する電極を、チップ周辺の金属配線と金属で接続する。

上記のようなレイアウト構造とすることによって、ＥＢ露光あるいは電子顕微鏡観察の際に電子が放電する電気経路は、主として抵抗値の低い金属配線で達成されることになり、チャージアップ現象を抑制することができる。

（実施の形態１）
ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極が、チップ周辺の金属配線と金属で接続されることを特徴とする集積回路レイアウト構造を形成する。上記のようなレイアウト構造とすることによって、ＥＢ露光あるいは電子顕微鏡観察の際に電子が放電する電気経路は、主として抵抗値の低い金属配線で達成されることになり、チャージアップ現象を抑制することができる。
（実施の形態２）
ＦＥＴ集積回路製造プロセスにおいて、ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配する工程を有し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線を金属で接続し、さらに、チップ内においてＦＥＴのソース電極を、チップ周辺の金属配線と金属で接続する工程を特徴とする工程を採用する。上記のような集積回路製造プロセスを採用することによって、ＥＢ露光あるいは電子顕微鏡観察の際に電子が放電する電気経路は、主として抵抗値の低い金属配線で達成されることになり、チャージアップ現象を抑制することができる。
（実施の形態３）
ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極に隣接する電極が、チップ周辺の金属配線と金属で接続されることを特徴とする集積回路レイアウト構造を形成する。

本形態３は、ＦＥＴのソース電極が直接には接地されない形態（ＦＥＴの最終形態ではソース電極は直接接地されて用いることができない）の回路構成で用いられる場合に関するものである。このような場合においても、上記のようなレイアウト構造とすることによって、ＥＢ露光あるいは電子顕微鏡観察の際に電子が放電する電気経路は、主として抵抗値の低い金属配線で達成されることになり、チャージアップ現象を抑制することができる。
（実施の形態４）
ＦＥＴ集積回路製造プロセスにおいて、ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配する工程を有し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線を金属で接続し、さらに、チップ内においてＦＥＴのソース電極に隣接する電極を、チップ周辺の金属配線と金属で接続する工程を特徴とする工程を採用する。

本形態４は、ＦＥＴのソース電極が直接には接地されない形態（ＦＥＴの最終形態ではソース電極は直接接地されて用いることができない）の回路構成で用いられる場合に関するものである。このような場合においても、上記のような集積回路製造プロセスを採用することによって、ＥＢ露光あるいは電子顕微鏡観察の際に電子が放電する電気経路は、主として抵抗値の低い金属配線で達成されることになり、チャージアップ現象を抑制することができる。

（実施例１）
実施の形態１および２に対応するもので、図１のような等価回路を有するＦＥＴのＥＢ露光をする際、図６に示したように、ＥＢ露光時に注入された電子を半導体ウエハのチャネル層と金属配線を通してＥＢ露光用陽極電極に放電させようとする方法である。その出来上がり構造の断面を図７に、ウエハ・レイアウトを図８、そしてチップ・レイアウトを図９に示した。

ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極が、チップ周辺の金属配線と金属で接続されることを特徴とする集積回路レイアウト構造を作製する。

これらの構造を作製するための製造プロセスの例を説明する。まず、エピタキシャル成長したＧａＡｓ半導体多層膜上に、２５０ｎｍ厚のオーミック電極（ＡｕＧｅＮｉＡｕ）をリフトオフで形成する。それをマークとして、１４Ｎ絶縁イオン注入（注入加速エネルギー：１００ｋｅＶ、ドーズ量：１Ｘ１０^−４ｃｍ^−２）を行う。絶縁イオン注入をしなかった残りパターンが、半導体活性層となる。図８はそのウエハ上でのパターンを示したもので、チップ周辺のスクライブラインやエッチカットラインに合わせて活性層パターンとオーミック電極による金属配線を形成し、ＥＢの陽極にできるだけ近接できるようにして電子にとって低抵抗な放電経路を確保する。チップにおけるＦＥＴパターンまでは、図９に示したようにオーミック電極によるチップ周辺金属配線（および活性層パターン）からＦＥＴのオーミック電極で形成されたソース電極まで金属配線（活性層パターン）で接続し、ここでも電子の低抵抗な放電経路を確保する。ＰＭＭＡをＥＢレジストとし、ＥＢ露光（加速エネルギー：５０ｋｅＶ、ドーズ量：３．０ｎＣ／ｃｍ・本）を用いて３００ｎｍ厚のゲート電極（ＭｏＴｉＡｕ）をリフトオフで形成したあとのＦＥＴの出来上がり構造の断面図を図９に示した。ＦＥＴの製造工程において、このようなレイアウト構造あるいはそれを実現する製造プロセスを採用することによって、ゲートのＥＢ露光の際、従来では問題となっていたチャージアップ現象を大幅に抑制することができた。
（実施例２）
実施の形態３および４に対応するもので、ＦＥＴを作製するウエハ上の各チップの周辺部の、スクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極に隣接する電極が、チップ周辺の金属配線と金属で接続されることを特徴とする集積回路レイアウト構造を作製する。

この実施例２は、ＦＥＴのソース電極が直接には接地されない形態の回路構成で用いられる場合に関するものである。例えば、図１０のような等価回路を有するＦＥＴの場合には、ＦＥＴの最終形態ではソース電極は直接接地されて用いることができないので、その作製構造あるいは作製プロセスに工夫が必要である。

この場合、ＥＢ露光をする際、図１１に示したように、ＥＢ露光時に注入された電子を、半導体ウエハのチャネル層とソース電極に隣接する接地用の電極と金属配線を通してＥＢ露光用陽極電極に放電させる。さらに出来上がり構造では、ソース電極は接地されていてはいけないので、ソース電極と、それに隣接する接地用電極との間の半導体活性層をイオン注入（あるいはメサ形成）などの方法で絶縁化する。その出来上がり構造の断面を図１２に、ウエハ・レイアウトを図８、そしてチップ・レイアウトを図１３に示した。

これらの構造を作製するための製造プロセスの例（図１０の等価回路に相当するＦＥＴの場合）を説明する。まず、エピタキシャル成長したＧａＡｓ半導体多層膜上に、２５０ｎｍ厚のオーミック電極（ＡｕＧｅＮｉＡｕ）を形成する。それをマークとして、第１の１４Ｎ絶縁イオン注入（注入加速エネルギー：１００ｋｅＶ、ドーズ量：１Ｘ１０^−４ｃｍ^−２）を行う。絶縁イオン注入をしなかった残りパターンが、半導体活性層となる。図８はそのウエハ上でのパターンを示したもので、チップ周辺のスクライブラインやエッチカットラインに合わせて活性層パターンとオーミック電極による金属配線を形成し、ＥＢの陽極にできるだけ近接できるようにして形成した、電子にとって低抵抗な放電経路を確保する。チップにおけるＦＥＴパターンまでは、図１３に示したようにオーミック電極によるチップ周辺金属配線（および活性層パターン）からＦＥＴの（オーミック電極からなる）ソース電極に隣接する（オーミック電極からなる）接地電極まで金属配線（活性層パターン）で接続し、ここでも電子の低抵抗な放電経路を確保する。

かくして、ＥＢ露光をする際、図１１に示したように、ＥＢ露光時（加速エネルギー：５０ｋｅＶ、ドーズ量：３．０ｎＣ／ｃｍ・本）に注入された電子を、半導体ウエハのチャネル層とソース電極に隣接する接地用の電極と金属配線を通してＥＢ露光用陽極電極に放電させる。ＥＢ露光を用いて３００ｎｍ厚のゲート電極（ＭｏＴｉＡｕ）を形成したあと、接地電極とソース電極の間の活性層パターンを第２の１４Ｎ絶縁イオン注入（注入加速エネルギー：１００ｋｅＶ、ドーズ量：１Ｘ１０^−４ｃｍ^−２）にて絶縁化する。そのあと、たとえば図１０のようにキャパシタを形成する場合には、１５０ｎｍ厚のシリコン酸化膜（ＳｉＯ_２）による誘電体層を形成してさらに３５０ｎｍ厚の上部金属配線（ＴｉＰｔＡｕ）を形成する。こうして作製したＦＥＴの出来上がり構造の断面図を図１１に示した。ＦＥＴの製造工程において、このようなレイアウト構造あるいはそれを実現する製造プロセスを採用することによって、ゲートのＥＢ露光の際、従来では問題となっていたチャージアップ現象を大幅に抑制することができた。

本発明は、電子線による露光あるいは観察に供せられる電界効果トランジスタの集積回路において、電子のチャージアップを防ぐ技術に関するものであり、電子デバイスの発展に寄与すること大である。

ＦＥＴの基本等価回路図である。 従来構造ＦＥＴのＥＢ露光時の構造である。 従来構造ＦＥＴの出来上がり断面構造である。 従来構造ＦＥＴのウエハ・レイアウトである。 従来構造ＦＥＴのチップ・レイアウトである。 本発明ＦＥＴのＥＢ露光時の構造である。 本発明ＦＥＴの出来上がり断面構造である。 本発明ＦＥＴのウエハ・レイアウトである。 本発明ＦＥＴのチップ・レイアウトである。 本発明ＦＥＴの等価回路図（ソース電極が直接接地されない場合の例）であ る。 図１０における等価回路のＥＢ露光時の断面構造である。 図１０における等価回路のＦＥＴの出来上がり断面構造である。 図１０における等価回路のＦＥＴのチップ・レイアウトである。

符号の説明

１ ゲート電極
２ ドレイン電極
３ ソース電極
４ ＧＮＤ
５ 電子ビーム
６ チャネル層
７ バッファ層
８ 基板
９ ＥＢレジスト
１０ 半導体多層膜
１１ ゲート形成部
１２ 電子線の放電経路
１３ ＥＢの陽極
１４ 半導体活性層
１５ チップ周辺活性層パターン
１６ 活性層残しパターン
１７ ゲート形成部
１８ 金属配線
１９ ＥＢの陽極に対向する電極パッド
２０ オーミック電極配線
２１ チップ周辺金属配線
２２ キャパシタ部
２３ 接地用電極
２４ 上部金属配線
２５ 誘電体
２６ 第２のアイソレーション部
２７ 第１のアイソレーション部
２８ 金属配線
２９ 裏面接地バイアホール

Claims (4)

1. ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極が、チップ周辺の金属配線と金属で接続されるレイアウト構造を有することを特徴とする電界効果トランジスタ。
2. ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配する工程を有し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線を金属で接続し、さらに、チップ内においてＦＥＴのソース電極を、チップ周辺の金属配線と金属で接続する工程を有することを特徴とする電界効果トランジスタの製造方法。
3. ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカットする部分に相当する部分に金属配線を配し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線が金属で接続されており、さらに、チップ内においてＦＥＴのソース電極に隣接する電極が、チップ周辺の金属配線と金属で接続されるレイアウト構造を有することを特徴とする電界効果トランジスタ。
4. ＦＥＴを作製するウエハ上の各チップの周辺部のスクライブラインあるいはエッチカ
   ットする部分に相当する部分に金属配線を配する工程を有し、電子線にとってウエハ上で陽極あるいは接地導体となる部分とその金属配線を金属で接続し、さらに、チップ内においてＦＥＴのソース電極に隣接する電極を、チップ周辺の金属配線と金属で接続する工程を有することを特徴とする電界効果トランジスタの製造方法。

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