JPH09281465A - アクティブマトリクス回路 - Google Patents
アクティブマトリクス回路Info
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- JPH09281465A JPH09281465A JP11828896A JP11828896A JPH09281465A JP H09281465 A JPH09281465 A JP H09281465A JP 11828896 A JP11828896 A JP 11828896A JP 11828896 A JP11828896 A JP 11828896A JP H09281465 A JPH09281465 A JP H09281465A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
Abstract
(57)【要約】
【目的】 ＯＦＦ電流の少ないアクティブマトリクス回
路を提供する。 【構成】 アクティブマトリクス回路において、１個の
画素電極に対して複数のトランジスタを直列に接続して
設け、前記直列接続したトランジスタを異なるゲート信
号線によって制御する。
路を提供する。 【構成】 アクティブマトリクス回路において、１個の
画素電極に対して複数のトランジスタを直列に接続して
設け、前記直列接続したトランジスタを異なるゲート信
号線によって制御する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
回路に関する。本発明のアクティブマトリクス回路は、
液晶表示等に使用される。
回路に関する。本発明のアクティブマトリクス回路は、
液晶表示等に使用される。
【０００２】
【従来の技術】図６（Ａ）にアクティブマトリクス表示
装置の従来例の概略図を示す。図中の破線で囲まれた領
域が表示領域であり、その中にスイッチング素子として
単一のトランジスタ（Ｔｒ）がマトリクス状に配置され
ている。このマトリクス中の第ｎ行第ｍ列に注目する
と、前記トランジスタのソースに接続している配線が画
像（データ）信号線（Ｙm ）であり、前記トランジスタ
のゲート電極に接続している配線がゲート（選択）信号
線（Ｘn ）である。
装置の従来例の概略図を示す。図中の破線で囲まれた領
域が表示領域であり、その中にスイッチング素子として
単一のトランジスタ（Ｔｒ）がマトリクス状に配置され
ている。このマトリクス中の第ｎ行第ｍ列に注目する
と、前記トランジスタのソースに接続している配線が画
像（データ）信号線（Ｙm ）であり、前記トランジスタ
のゲート電極に接続している配線がゲート（選択）信号
線（Ｘn ）である。
【０００３】ここで、スイッチング素子について着目す
ると、前記トランジスタはデータのスイッチングを行
い、液晶セル（ＬＣ）を駆動する。補助容量（Ｃ）は、
液晶セルの容量を補強するためのコンデンサで画像デー
タの保持用として用いられる。前記トランジスタは液晶
に印加する電圧の画像データをスイッチングするのに用
いられる。トランジスタをスイッチング素子として用い
る際の最大の問題点は、ゲートに選択パルスを印加して
いない状態（非選択状態）における漏れ電流（リーク電
流、もしくは、ＯＦＦ電流）であった。漏れ電流は大き
ければ、画素電極や補助容量に蓄積された電荷が容易に
減少し、表示特性が悪化した。
ると、前記トランジスタはデータのスイッチングを行
い、液晶セル（ＬＣ）を駆動する。補助容量（Ｃ）は、
液晶セルの容量を補強するためのコンデンサで画像デー
タの保持用として用いられる。前記トランジスタは液晶
に印加する電圧の画像データをスイッチングするのに用
いられる。トランジスタをスイッチング素子として用い
る際の最大の問題点は、ゲートに選択パルスを印加して
いない状態（非選択状態）における漏れ電流（リーク電
流、もしくは、ＯＦＦ電流）であった。漏れ電流は大き
ければ、画素電極や補助容量に蓄積された電荷が容易に
減少し、表示特性が悪化した。
【０００４】
【発明が解決しようとする課題】本発明は、上記の問題
を鑑みてなされたものであり、複数のトランジスタを直
列に接続したスイッチング素子において、その一端をデ
ータ信号線に、他端を画素電極に接続し、かつ、各トラ
ンジスタの制御を互いに独立したゲート信号線によって
おこなう。トランジスタを直列に接続することにより、
漏れ電流が減少する。
を鑑みてなされたものであり、複数のトランジスタを直
列に接続したスイッチング素子において、その一端をデ
ータ信号線に、他端を画素電極に接続し、かつ、各トラ
ンジスタの制御を互いに独立したゲート信号線によって
おこなう。トランジスタを直列に接続することにより、
漏れ電流が減少する。
【０００５】
【課題を解決するための手段】本発明の第１は、互いに
隣接し、かつ、同じデータ信号線に接続された第１およ
び第２のスイッチング素子があり、かつ、第１乃至第３
の３つの連続したゲート信号線がある場合において、第
１のスイッチング素子は、第１および第２の選択信号線
によって制御され、かつ、第２のスイッチング素子は、
第２および第３の選択信号線によって制御されることを
特徴とする。
隣接し、かつ、同じデータ信号線に接続された第１およ
び第２のスイッチング素子があり、かつ、第１乃至第３
の３つの連続したゲート信号線がある場合において、第
１のスイッチング素子は、第１および第２の選択信号線
によって制御され、かつ、第２のスイッチング素子は、
第２および第３の選択信号線によって制御されることを
特徴とする。
【０００６】本発明の第２は、互いに隣接し、かつ、同
じデータ信号線に接続された第１および第２のスイッチ
ング素子があり、かつ、第１乃至第４の４つの連続した
ゲート信号線がある場合において、第１のスイッチング
素子は、第１および第２の選択信号線によって制御さ
れ、第２のスイッチング素子は、第３および第４の選択
信号線によって制御され、前記第２の選択信号線と第３
の選択信号線には、同じ信号が印加されることを特徴と
する。
じデータ信号線に接続された第１および第２のスイッチ
ング素子があり、かつ、第１乃至第４の４つの連続した
ゲート信号線がある場合において、第１のスイッチング
素子は、第１および第２の選択信号線によって制御さ
れ、第２のスイッチング素子は、第３および第４の選択
信号線によって制御され、前記第２の選択信号線と第３
の選択信号線には、同じ信号が印加されることを特徴と
する。
【０００７】図１（Ａ）には本発明の第１の概念を示す
回路図を、また、図１（Ｂ）には本発明の第２の概念を
示す回路図を、それぞれ示す。図において点線で囲まれ
た領域は単位画素を示す。すなわち、図１（Ａ）、
（Ｂ）のいずれにおいても、スイッチング素子は２つの
トランジスタ（Ｔｒ１とＴｒ２）によって構成される。
そして、Ｔｒ１とＴｒ２は、それぞれ異なるゲート信号
線によって制御される。図１（Ｂ）においては、各行あ
たり２本のゲート信号線（Ｘn とＺn ）が設けられる。
しかしながら、図に示されるように、Ｚn と１行下のゲ
ート信号線Ｘn+1 はマトリクスの外側で接続されてお
り、すなわち、同じ信号が印加される。
回路図を、また、図１（Ｂ）には本発明の第２の概念を
示す回路図を、それぞれ示す。図において点線で囲まれ
た領域は単位画素を示す。すなわち、図１（Ａ）、
（Ｂ）のいずれにおいても、スイッチング素子は２つの
トランジスタ（Ｔｒ１とＴｒ２）によって構成される。
そして、Ｔｒ１とＴｒ２は、それぞれ異なるゲート信号
線によって制御される。図１（Ｂ）においては、各行あ
たり２本のゲート信号線（Ｘn とＺn ）が設けられる。
しかしながら、図に示されるように、Ｚn と１行下のゲ
ート信号線Ｘn+1 はマトリクスの外側で接続されてお
り、すなわち、同じ信号が印加される。
【０００８】本発明の第１および第２において、図６に
示すような補助容量（Ｃ）を設けることも可能である。
しかしながら、従来の場合には、図７に示すように、隣
接するゲート信号線（Ｘn+1 ）との間に容量を形成する
ことも可能であったが、本発明においては好ましくな
い。なぜならば、本発明において画素電極に隣接するゲ
ート信号線は、当該画素を駆動するゲート信号線である
ので、選択パルスのＯＮ／ＯＦＦに応じて、画素電極の
電位の変動（スルー電圧降下という）があるからであ
る。
示すような補助容量（Ｃ）を設けることも可能である。
しかしながら、従来の場合には、図７に示すように、隣
接するゲート信号線（Ｘn+1 ）との間に容量を形成する
ことも可能であったが、本発明においては好ましくな
い。なぜならば、本発明において画素電極に隣接するゲ
ート信号線は、当該画素を駆動するゲート信号線である
ので、選択パルスのＯＮ／ＯＦＦに応じて、画素電極の
電位の変動（スルー電圧降下という）があるからであ
る。
【０００９】このため、本発明では、補助容量は他の配
線との間で形成することが好ましい。例えば、導電性材
料で遮光層を形成し、これを一定の電位に保持し、これ
と画素電極の重なりを設けて容量とするとよい。また、
図１（Ｃ）に示すように、Ｔｒ１とＴｒ２の間の部分
（中間の部分）と、Ｔｒ２を制御するゲート信号線との
間で重なりを設け、容量としてもよい。ただし、Ｔｒ１
を制御するゲート信号線との間で容量を設けることは好
ましくない。その理由は後述する。図１（Ｃ）は図１
（Ａ）の回路に適用した場合であるが、図１（Ｂ）の回
路にも同様に適用できる。
線との間で形成することが好ましい。例えば、導電性材
料で遮光層を形成し、これを一定の電位に保持し、これ
と画素電極の重なりを設けて容量とするとよい。また、
図１（Ｃ）に示すように、Ｔｒ１とＴｒ２の間の部分
（中間の部分）と、Ｔｒ２を制御するゲート信号線との
間で重なりを設け、容量としてもよい。ただし、Ｔｒ１
を制御するゲート信号線との間で容量を設けることは好
ましくない。その理由は後述する。図１（Ｃ）は図１
（Ａ）の回路に適用した場合であるが、図１（Ｂ）の回
路にも同様に適用できる。
【００１０】以上の議論から誘導されるが、本発明の第
１においては、第１の信号線に印加されるパルスは第２
の信号線に印加されるパルスと時間的な重なりを有し、
同様に第２の信号線に印加されるパルスは第３の信号線
に印加されるパルスと時間的な重なりを有する。第１の
信号線に印加されるパルスは第２の信号線に印加される
パルスと時間的な重なりがなければ、Ｔｒ１とＴｒ２を
同時にＯＮとすることができず、したがって、画素電極
に充電することができない。
１においては、第１の信号線に印加されるパルスは第２
の信号線に印加されるパルスと時間的な重なりを有し、
同様に第２の信号線に印加されるパルスは第３の信号線
に印加されるパルスと時間的な重なりを有する。第１の
信号線に印加されるパルスは第２の信号線に印加される
パルスと時間的な重なりがなければ、Ｔｒ１とＴｒ２を
同時にＯＮとすることができず、したがって、画素電極
に充電することができない。
【００１１】同様に本発明の第２においても、第１の信
号線に印加されるパルスは第２の信号線に印加されるパ
ルスと時間的な重なりを有し、第３の信号線に印加され
るパルス（第２の信号線に印加されるものと同じであ
る）は第４の信号線に印加されるパルスと時間的な重な
りを有する。
号線に印加されるパルスは第２の信号線に印加されるパ
ルスと時間的な重なりを有し、第３の信号線に印加され
るパルス（第２の信号線に印加されるものと同じであ
る）は第４の信号線に印加されるパルスと時間的な重な
りを有する。
【００１２】この様子を図２に示す。図 2において、Ｖ
n は図１（Ａ）のゲート信号線Ｘnの電圧状態を示し、
Ｄm がデータ信号線Ｙm の電圧状態を示す。図からわか
るように、Ｖn とＶn+1 、Ｖn+1 とＶn+2 のパルスは互
いに重なる。そして、重なったときのＤm （例えば、画
素Ｚn,m にはＤ（Ｚn,m ）が、画素Ｚn+1,m にはＤ（Ｚ
n+1,m ）が該当する画素電極に書き込まれる。Ｖn+2 と
Ｄm には、比較のため、Ｖn を点線で併記した。
n は図１（Ａ）のゲート信号線Ｘnの電圧状態を示し、
Ｄm がデータ信号線Ｙm の電圧状態を示す。図からわか
るように、Ｖn とＶn+1 、Ｖn+1 とＶn+2 のパルスは互
いに重なる。そして、重なったときのＤm （例えば、画
素Ｚn,m にはＤ（Ｚn,m ）が、画素Ｚn+1,m にはＤ（Ｚ
n+1,m ）が該当する画素電極に書き込まれる。Ｖn+2 と
Ｄm には、比較のため、Ｖn を点線で併記した。
【００１３】図２（Ａ）は選択パルスが上から順々に印
加される場合を、また、図２（Ｂ）は選択パルスが下か
ら順々に印加される場合を、それぞれ示す。図２（Ｂ）
の場合には、データ信号Ｄm は、図２（Ｃ）のようにし
てもよい。以上の記述で、上から順に、とか、下から順
に、というような表現をしたが、これをより一般的に表
現すると、前者は、「データ信号線に接続するトランジ
スタ（Ｔｒ１）に先に選択パルスを印加する（すなわ
ち、Ｔｒ１が先にＯＮとなり、ＯＦＦとなる）」方式で
あり、後者は、「画素電極に接続するトランジスタ（Ｔ
Ｒ２）に先に選択パルスを印加する（すなわち、Ｔｒ２
が先にＯＮとなり、ＯＦＦとなる）」方式となる。
加される場合を、また、図２（Ｂ）は選択パルスが下か
ら順々に印加される場合を、それぞれ示す。図２（Ｂ）
の場合には、データ信号Ｄm は、図２（Ｃ）のようにし
てもよい。以上の記述で、上から順に、とか、下から順
に、というような表現をしたが、これをより一般的に表
現すると、前者は、「データ信号線に接続するトランジ
スタ（Ｔｒ１）に先に選択パルスを印加する（すなわ
ち、Ｔｒ１が先にＯＮとなり、ＯＦＦとなる）」方式で
あり、後者は、「画素電極に接続するトランジスタ（Ｔ
Ｒ２）に先に選択パルスを印加する（すなわち、Ｔｒ２
が先にＯＮとなり、ＯＦＦとなる）」方式となる。
【００１４】図１（Ｃ）に示すように、特定のゲート信
号線との間に容量を形成する場合においては、下から順
に選択パルスを印加する場合（より一般的な表現は上記
を参照のこと）は容量が補助容量として機能しないので
注意が必要である。
号線との間に容量を形成する場合においては、下から順
に選択パルスを印加する場合（より一般的な表現は上記
を参照のこと）は容量が補助容量として機能しないので
注意が必要である。
【００１５】例えば、図２（Ｂ）の場合を考察する。画
素Ｚn,m に着目すると、Ｔｒ１とＴｒ２が同時にＯＮと
なっている状態においては、もちろん、当該画素に書き
込まれるべきデータＤ（Ｚn,m ）である。その後、Ｔｒ
２はＯＦＦとなり、Ｔｒ１のみがＯＮ状態を保つが、そ
の際には、データは次のものに変わる。もちろん、Ｔｒ
２はＯＦＦであるので、画素容量ＬＣの電位は変動しな
い。しかしながら、補助容量Ｃには、次のデータが書き
込まれることとなる。したがって、容量Ｃは、画素容量
ＬＣの補助容量とはならない。図２（Ｃ）の場合も同様
である。
素Ｚn,m に着目すると、Ｔｒ１とＴｒ２が同時にＯＮと
なっている状態においては、もちろん、当該画素に書き
込まれるべきデータＤ（Ｚn,m ）である。その後、Ｔｒ
２はＯＦＦとなり、Ｔｒ１のみがＯＮ状態を保つが、そ
の際には、データは次のものに変わる。もちろん、Ｔｒ
２はＯＦＦであるので、画素容量ＬＣの電位は変動しな
い。しかしながら、補助容量Ｃには、次のデータが書き
込まれることとなる。したがって、容量Ｃは、画素容量
ＬＣの補助容量とはならない。図２（Ｃ）の場合も同様
である。
【００１６】本発明において、Ｔｒ１がＯＮ状態である
期間の全てにわたって、当該画素のデータを送りつづけ
ることは不可能である。なぜならば、Ｔｒ１は、その上
の画素の信号の制御にも関わっているからである。
期間の全てにわたって、当該画素のデータを送りつづけ
ることは不可能である。なぜならば、Ｔｒ１は、その上
の画素の信号の制御にも関わっているからである。
【００１７】以上の議論から、先にＴｒ１を制御するゲ
ート信号線（Ｘn ）との間に容量を形成することが好ま
しくない理由が説明できる。このような回路配置におい
ては、容量Ｃとゲート信号線の結合による画素電極の電
位の変動を避けるために、先にＴｒ２をＯＦＦとするこ
と（すなわち、下から順に選択パルスを印加する方式）
が必要である。しかし、その場合、Ｔｒ２がＯＦＦとな
った後もＴｒ１はＯＮであり、容量Ｃには当該画素のも
のではない信号が書き込まれている。したがって、容量
Ｃは補助容量として不適当である。また、Ｔｒ１がＯＦ
Ｆとなるとき、容量Ｃの電位はゲート信号線の電位と同
じだけ大きく降下し、この意味でもこのような容量は好
ましくない。
ート信号線（Ｘn ）との間に容量を形成することが好ま
しくない理由が説明できる。このような回路配置におい
ては、容量Ｃとゲート信号線の結合による画素電極の電
位の変動を避けるために、先にＴｒ２をＯＦＦとするこ
と（すなわち、下から順に選択パルスを印加する方式）
が必要である。しかし、その場合、Ｔｒ２がＯＦＦとな
った後もＴｒ１はＯＮであり、容量Ｃには当該画素のも
のではない信号が書き込まれている。したがって、容量
Ｃは補助容量として不適当である。また、Ｔｒ１がＯＦ
Ｆとなるとき、容量Ｃの電位はゲート信号線の電位と同
じだけ大きく降下し、この意味でもこのような容量は好
ましくない。
【００１８】上から順に選択パルスを印加する場合にお
いては、先にＴｒ１がＯＦＦとなり、その際の容量Ｃの
電位は画素容量ＬＣの電位と同じであり、その後、Ｔｒ
２がＯＦＦとなっても、既にデータ信号線との電流のや
りとりはないので、何ら問題は生じない。
いては、先にＴｒ１がＯＦＦとなり、その際の容量Ｃの
電位は画素容量ＬＣの電位と同じであり、その後、Ｔｒ
２がＯＦＦとなっても、既にデータ信号線との電流のや
りとりはないので、何ら問題は生じない。
【００１９】
〔実施例１〕 図３乃至図５を用いて本実施例を説明す
る。図３には、本実施例のアクティブマトリクス回路を
作製工程順に上面から見た様子を示す。図４は本実施例
の回路を構成する素子・配線等の作製工程の断面を概念
的に示す。図５は本実施例のアクティブマトリクス回路
の回路図を示す。図４の断面図は、図３の特定の箇所の
断面と対応することはなく、あくまでも本実施例で用い
られる素子・配線の作製工程を示すだけの概念的な図面
である。
る。図３には、本実施例のアクティブマトリクス回路を
作製工程順に上面から見た様子を示す。図４は本実施例
の回路を構成する素子・配線等の作製工程の断面を概念
的に示す。図５は本実施例のアクティブマトリクス回路
の回路図を示す。図４の断面図は、図３の特定の箇所の
断面と対応することはなく、あくまでも本実施例で用い
られる素子・配線の作製工程を示すだけの概念的な図面
である。
【００２０】絶縁表面を有する基板１０上に島状の結晶
性半導体被膜１１を公知の方法によって形成する。さら
に、それを覆って、ゲート絶縁膜１２を形成する。そし
て、ゲート信号線１３を形成する。（図３（Ａ）および
図４（Ａ）） そして、ゲート信号線１３をマスクとして、自己整合的
に半導体被膜１１にＮ型もしくはＰ型の不純物を導入
し、ソース１４、ドレイン１５を形成する。さらに、ゲ
ート信号線１３を覆って、第１の層間絶縁物１６を堆積
する。（図４（Ｂ））
性半導体被膜１１を公知の方法によって形成する。さら
に、それを覆って、ゲート絶縁膜１２を形成する。そし
て、ゲート信号線１３を形成する。（図３（Ａ）および
図４（Ａ）） そして、ゲート信号線１３をマスクとして、自己整合的
に半導体被膜１１にＮ型もしくはＰ型の不純物を導入
し、ソース１４、ドレイン１５を形成する。さらに、ゲ
ート信号線１３を覆って、第１の層間絶縁物１６を堆積
する。（図４（Ｂ））
【００２１】次に、ソース１４に通じるコンタクトホー
ルを形成し、データ信号線１７を形成する。さらに、デ
ータ信号線を覆って第２の層間絶縁物１８を堆積する。
（図３（Ｂ）および図４（Ｃ）） 次に、遮光すべき領域に金属性の遮光層１９を形成す
る。（図３（Ｄ）） さらに、遮光層１９を覆って、第３の層間絶縁物２０を
堆積する。そして、第１乃至第３の層間絶縁物１６、１
８、２０をエッチングして、ドレイン１５に達するコン
タクトホールを形成する。
ルを形成し、データ信号線１７を形成する。さらに、デ
ータ信号線を覆って第２の層間絶縁物１８を堆積する。
（図３（Ｂ）および図４（Ｃ）） 次に、遮光すべき領域に金属性の遮光層１９を形成す
る。（図３（Ｄ）） さらに、遮光層１９を覆って、第３の層間絶縁物２０を
堆積する。そして、第１乃至第３の層間絶縁物１６、１
８、２０をエッチングして、ドレイン１５に達するコン
タクトホールを形成する。
【００２２】さらに、透明導電性被膜により、画素電極
２１を形成する。この際、画素電極２１は遮光層１９と
重なるように形成し、遮光層１９と画素電極２１によっ
て容量２２が形成されるようにする。（図４（Ｄ）） かくして、図５に示すような回路を得ることができる。
本実施例では、画素容量の補助容量として、遮光層１９
（使用時においては一定の電位に保たれる）と画素電極
２１によって得られる容量２２を用いる。（図５）
２１を形成する。この際、画素電極２１は遮光層１９と
重なるように形成し、遮光層１９と画素電極２１によっ
て容量２２が形成されるようにする。（図４（Ｄ）） かくして、図５に示すような回路を得ることができる。
本実施例では、画素容量の補助容量として、遮光層１９
（使用時においては一定の電位に保たれる）と画素電極
２１によって得られる容量２２を用いる。（図５）
【００２３】本実施例では、図３からもわかるように、
半導体被膜１１の長さはゲート信号線の間隔によってほ
ぼ決定される。ゲート信号線の間隔が大きいと、半導体
被膜１１が必然的に長くなり、回路の抵抗が増大する。
したがって、ゲート信号線の間隔の狭い回路、すなわ
ち、画素の形状がゲート信号線に沿った方向に長いもの
に適する。逆に、画素の形状がデータ信号線に沿った方
向に長いものでは、ゲート信号線の間隔が大きいので、
本実施例は適切でない。
半導体被膜１１の長さはゲート信号線の間隔によってほ
ぼ決定される。ゲート信号線の間隔が大きいと、半導体
被膜１１が必然的に長くなり、回路の抵抗が増大する。
したがって、ゲート信号線の間隔の狭い回路、すなわ
ち、画素の形状がゲート信号線に沿った方向に長いもの
に適する。逆に、画素の形状がデータ信号線に沿った方
向に長いものでは、ゲート信号線の間隔が大きいので、
本実施例は適切でない。
【００２４】一般に画素の形状は画面全体の形状によっ
て決定される。本実施例において効果を有するものは、
ＥＤＴＶ、ＨＤＴＶ等の画面のアスペクト比（横と縦の
比、すなわち、ゲート信号線の方向の辺の長さ：データ
信号線の方向の辺の長さ）をａ：ｂとしたときに、ａ＞
ｂとなるものである。具体的には、アスペクト比が３：
２以上、例えば１６：９のもので、単色のもの（例え
ば、投影（プロジェクション）型の表示装置に用いられ
るパネル）に適している。
て決定される。本実施例において効果を有するものは、
ＥＤＴＶ、ＨＤＴＶ等の画面のアスペクト比（横と縦の
比、すなわち、ゲート信号線の方向の辺の長さ：データ
信号線の方向の辺の長さ）をａ：ｂとしたときに、ａ＞
ｂとなるものである。具体的には、アスペクト比が３：
２以上、例えば１６：９のもので、単色のもの（例え
ば、投影（プロジェクション）型の表示装置に用いられ
るパネル）に適している。
【００２５】〔実施例２〕 図８（Ａ）に示す回路図を
用いて本実施例を説明する。本実施例は製造工程は実施
例１に示されたものと実質的に同じであり、符号も同じ
である。しかしながら、回路配置において、図８（Ａ）
に示すように、第１のトランジスタと第２のトランジス
タの間に容量２２を形成したことを特徴とする。しか
も、図１（Ｃ）に示されるようなゲート信号線との間に
容量を形成するのではなく、実施例１と同様にブラック
マトリクス用の導電性被膜１９との間に容量を形成す
る。このように設けた容量においても図１（Ｃ）の補助
容量Ｃと同様に使用できる。（図８（Ａ））
用いて本実施例を説明する。本実施例は製造工程は実施
例１に示されたものと実質的に同じであり、符号も同じ
である。しかしながら、回路配置において、図８（Ａ）
に示すように、第１のトランジスタと第２のトランジス
タの間に容量２２を形成したことを特徴とする。しか
も、図１（Ｃ）に示されるようなゲート信号線との間に
容量を形成するのではなく、実施例１と同様にブラック
マトリクス用の導電性被膜１９との間に容量を形成す
る。このように設けた容量においても図１（Ｃ）の補助
容量Ｃと同様に使用できる。（図８（Ａ））
【００２６】上記のような回路の実際の配線等の配置例
を図１４に示す。図１４における符号も実施例１のもの
と同じである。図に示すように，半導体被膜１１を幅広
く形成し、これと、その上に形成される導電性被膜（図
示せず）との間に、層間絶縁物を誘電体とした容量が形
成される。（図１４）
を図１４に示す。図１４における符号も実施例１のもの
と同じである。図に示すように，半導体被膜１１を幅広
く形成し、これと、その上に形成される導電性被膜（図
示せず）との間に、層間絶縁物を誘電体とした容量が形
成される。（図１４）
【００２７】〔実施例３〕 図９に示す回路図を用いて
本実施例を説明する。本実施例では、第１のトランジス
タ（データ信号線に接続するトランジスタ）を制御する
ゲート信号線と第２のトランジスタ（画素電極に接続す
るトランジスタ）を制御するゲート信号線を分離したも
のであり、すなわち、図９（Ａ）においては、Ｘ2n、Ｘ
2n+2、Ｘ2n+4、....が前者であり、Ｘ2n+1、Ｘ2n+3、
....が後者である。同様に、図９（Ｂ）においては、Ｘ
2n+1、Ｘ2n+3、....が前者であり、Ｘ2n、Ｘ2n+2、Ｘ
2n+4、....が後者である。例えば、図１に示される回路
においては、全てのゲート信号線が第１のトランジスタ
も第２のトランジスタも制御する。
本実施例を説明する。本実施例では、第１のトランジス
タ（データ信号線に接続するトランジスタ）を制御する
ゲート信号線と第２のトランジスタ（画素電極に接続す
るトランジスタ）を制御するゲート信号線を分離したも
のであり、すなわち、図９（Ａ）においては、Ｘ2n、Ｘ
2n+2、Ｘ2n+4、....が前者であり、Ｘ2n+1、Ｘ2n+3、
....が後者である。同様に、図９（Ｂ）においては、Ｘ
2n+1、Ｘ2n+3、....が前者であり、Ｘ2n、Ｘ2n+2、Ｘ
2n+4、....が後者である。例えば、図１に示される回路
においては、全てのゲート信号線が第１のトランジスタ
も第２のトランジスタも制御する。
【００２８】このような回路においては、ゲート信号線
に印加される信号も図２に示されるものとは異なり、図
９（Ｂ）の回路図の右に示すように、第１のトランジス
タを制御するゲート信号線に印加されるパルス波形は第
２のトランジスタを制御するゲート信号線に印加される
ものと異なる。図９（Ｂ）に示される駆動信号を用いる
と、各画素において、先に第２のトランジスタをＯＦＦ
とした後に、第１のトランジスタをＯＦＦとできる。こ
の逆の動作（第１のトランジスタをＯＦＦとした後に、
第２のトランジスタをＯＦＦとする）では、ＯＮ状態の
第２のトランジスタに蓄積されていた電荷の一部が画素
電極に移動し、画素電極の電位変動の原因となる。
に印加される信号も図２に示されるものとは異なり、図
９（Ｂ）の回路図の右に示すように、第１のトランジス
タを制御するゲート信号線に印加されるパルス波形は第
２のトランジスタを制御するゲート信号線に印加される
ものと異なる。図９（Ｂ）に示される駆動信号を用いる
と、各画素において、先に第２のトランジスタをＯＦＦ
とした後に、第１のトランジスタをＯＦＦとできる。こ
の逆の動作（第１のトランジスタをＯＦＦとした後に、
第２のトランジスタをＯＦＦとする）では、ＯＮ状態の
第２のトランジスタに蓄積されていた電荷の一部が画素
電極に移動し、画素電極の電位変動の原因となる。
【００２９】〔実施例４〕 図１０（Ａ）を用いて本実
施例を説明する。本実施例は、図１（Ｂ）の回路図を有
するアクティブマトリクス回路の実際の配置を示したも
のである。本実施例の回路の製造方法は実施例１と同様
であり、図１０（Ａ）の符号も実施例１のものと同じで
ある。図１０（Ａ）は単位画素の配線の配置を示し、図
３（Ｂ）に相当する工程での様子を示す。本実施例で
は、実施例１とは異なり、ゲート信号線は１行あたり２
本必要であり、開口率が低下する。。しかしながら、ゲ
ート信号線の間隔によって半導体被膜１１の長さが制限
されることはないので、実施例１では不適切とされたア
スペクト比をａ：ｂとしたときに、ａ＜ｂとなるもので
あっても何ら問題はない。
施例を説明する。本実施例は、図１（Ｂ）の回路図を有
するアクティブマトリクス回路の実際の配置を示したも
のである。本実施例の回路の製造方法は実施例１と同様
であり、図１０（Ａ）の符号も実施例１のものと同じで
ある。図１０（Ａ）は単位画素の配線の配置を示し、図
３（Ｂ）に相当する工程での様子を示す。本実施例で
は、実施例１とは異なり、ゲート信号線は１行あたり２
本必要であり、開口率が低下する。。しかしながら、ゲ
ート信号線の間隔によって半導体被膜１１の長さが制限
されることはないので、実施例１では不適切とされたア
スペクト比をａ：ｂとしたときに、ａ＜ｂとなるもので
あっても何ら問題はない。
【００３０】本実施例の回路（すなわち、図１（Ｂ）で
示される回路）と実施例１の回路（すなわち、図１
（Ａ）で示される回路）との相違点を図１５を用いて説
明する。図１５には、簡単にするためゲート信号線とデ
ータ信号線のみを示し、半導体被膜等は示さない。
示される回路）と実施例１の回路（すなわち、図１
（Ａ）で示される回路）との相違点を図１５を用いて説
明する。図１５には、簡単にするためゲート信号線とデ
ータ信号線のみを示し、半導体被膜等は示さない。
【００３１】まず、図１５（Ａ）、（Ｂ）のように、画
素が横長（アスペクト比３：１）ものについて考察す
る。本実施例を採用した場合（図１５（Ａ））は単位画
素（図中に点線の四角で表示）に占める配線（ゲート信
号線とデータ信号線）の割合が、実施例１の場合（図１
５（Ｂ））に比較して大きくなる。このため、横長の画
素に本実施例を適用することは好ましくない。（図１５
（Ａ）、同図（Ｂ））
素が横長（アスペクト比３：１）ものについて考察す
る。本実施例を採用した場合（図１５（Ａ））は単位画
素（図中に点線の四角で表示）に占める配線（ゲート信
号線とデータ信号線）の割合が、実施例１の場合（図１
５（Ｂ））に比較して大きくなる。このため、横長の画
素に本実施例を適用することは好ましくない。（図１５
（Ａ）、同図（Ｂ））
【００３２】次に、画素が縦長（アスペクト比１：３）
ものについて考察する。本実施例を採用した場合（図１
５（Ｃ））でも単位画素（図中に点線の四角で表示）に
占める配線（ゲート信号線とデータ信号線）の割合は、
実施例１の場合（図１５（Ｄ））と大きくは変わらな
い。逆に、実施例１のものでは、図には示されていない
が、半導体被膜が長くなるため、その抵抗が問題とな
る。加えて、半導体被膜の単位画素に占める割合も大き
い。このため、横長の画素に本実施例を適用することは
好ましくない。（図１５（Ｃ）、同図（Ｄ））
ものについて考察する。本実施例を採用した場合（図１
５（Ｃ））でも単位画素（図中に点線の四角で表示）に
占める配線（ゲート信号線とデータ信号線）の割合は、
実施例１の場合（図１５（Ｄ））と大きくは変わらな
い。逆に、実施例１のものでは、図には示されていない
が、半導体被膜が長くなるため、その抵抗が問題とな
る。加えて、半導体被膜の単位画素に占める割合も大き
い。このため、横長の画素に本実施例を適用することは
好ましくない。（図１５（Ｃ）、同図（Ｄ））
【００３３】上記のような縦長の画素は通常のアスペク
ト比４：３の表示パネルにおいても単位絵素あたりに３
原色に対応する３つの画素を有するカラーパネルにおい
て用いられる。すなわち、このようなパネルにおいて
は、単位絵素はほぼ正方形であるが、単位絵素は、行方
向に３分割されるので、単位画素はアスペクト比１：３
の縦長のものとなる。
ト比４：３の表示パネルにおいても単位絵素あたりに３
原色に対応する３つの画素を有するカラーパネルにおい
て用いられる。すなわち、このようなパネルにおいて
は、単位絵素はほぼ正方形であるが、単位絵素は、行方
向に３分割されるので、単位画素はアスペクト比１：３
の縦長のものとなる。
【００３４】〔実施例５〕 図１０（Ｂ）および同図
（Ｃ）を用いて本実施例を説明する。本実施例は、図１
（Ａ）の回路図を有するアクティブマトリクス回路をさ
らに発展させたものである。本実施例の回路の製造方法
は実施例１と同様であり、図１０（Ｂ）の符号も実施例
１のものと同じである。図１０（Ｂ）は単位画素の配線
の配置を示し、図３（Ｂ）に相当する工程での様子を示
す。また、図１０（Ｃ）には、単位画素の回路図を示
す。なお、補助容量は、実施例１と同様に導電性ブラッ
クマトリクス被膜と画素電極の一部を用いて構成する。
（Ｃ）を用いて本実施例を説明する。本実施例は、図１
（Ａ）の回路図を有するアクティブマトリクス回路をさ
らに発展させたものである。本実施例の回路の製造方法
は実施例１と同様であり、図１０（Ｂ）の符号も実施例
１のものと同じである。図１０（Ｂ）は単位画素の配線
の配置を示し、図３（Ｂ）に相当する工程での様子を示
す。また、図１０（Ｃ）には、単位画素の回路図を示
す。なお、補助容量は、実施例１と同様に導電性ブラッ
クマトリクス被膜と画素電極の一部を用いて構成する。
【００３５】本実施例では、第２のスイッチング素子に
関して、ゲート信号線Ｘn+1 が半導体被膜を少なくとも
２回以上横断するように形成した、いわゆるマルチゲー
ト型のトランジスタとすることにより、より一層のリー
ク電流低減を図ることができる。図１０（Ｂ）は図１
（Ａ）に示される回路においてマルチゲート型トランジ
スタを適用したものであるが、図１（Ｂ）（もしくは図
１０（Ａ））に示される回路（回路配置）においても同
様に適用できることは明らかである。
関して、ゲート信号線Ｘn+1 が半導体被膜を少なくとも
２回以上横断するように形成した、いわゆるマルチゲー
ト型のトランジスタとすることにより、より一層のリー
ク電流低減を図ることができる。図１０（Ｂ）は図１
（Ａ）に示される回路においてマルチゲート型トランジ
スタを適用したものであるが、図１（Ｂ）（もしくは図
１０（Ａ））に示される回路（回路配置）においても同
様に適用できることは明らかである。
【００３６】〔実施例６〕 図１１、図１２に本実施例
を示す。本実施例のアクティブマトリクス回路は、図１
（Ｃ）に示される回路図の実際の配置を示したものであ
る。図１１には、本実施例のアクティブマトリクス回路
を作製工程順に上面から見た様子を示す。図１２は本実
施例の回路を構成する素子・配線等の作製工程の断面を
概念的に示す。図１２の断面図は、図１１の特定の箇所
の断面と対応することはなく、あくまでも本実施例で用
いられる素子・配線の作製工程を示すだけの概念的な図
面である。
を示す。本実施例のアクティブマトリクス回路は、図１
（Ｃ）に示される回路図の実際の配置を示したものであ
る。図１１には、本実施例のアクティブマトリクス回路
を作製工程順に上面から見た様子を示す。図１２は本実
施例の回路を構成する素子・配線等の作製工程の断面を
概念的に示す。図１２の断面図は、図１１の特定の箇所
の断面と対応することはなく、あくまでも本実施例で用
いられる素子・配線の作製工程を示すだけの概念的な図
面である。
【００３７】絶縁表面を有する基板１０上にゲート信号
線１３とそれを覆ってゲート絶縁膜１２を形成する。さ
らに、島状の非晶質半導体被膜１１を公知の方法によっ
て形成する。（図１１（Ａ）および図１２（Ａ）） そして、公知の半導体被膜形成方法によりＮ型もしくは
Ｐ型の半導体被膜１４（ソース）と１５（ドレイン）を
形成する。ここで、スイッチング素子を形成する部分
（図１２の左側）においては、半導体被膜１４、１５は
ゲート信号線によって分断されるように形成する。逆に
補助容量２２を形成する部分（図１２の右側）において
は、ゲート信号線を横切るように形成する。（図１１
（Ｂ）および図１２（Ｂ））
線１３とそれを覆ってゲート絶縁膜１２を形成する。さ
らに、島状の非晶質半導体被膜１１を公知の方法によっ
て形成する。（図１１（Ａ）および図１２（Ａ）） そして、公知の半導体被膜形成方法によりＮ型もしくは
Ｐ型の半導体被膜１４（ソース）と１５（ドレイン）を
形成する。ここで、スイッチング素子を形成する部分
（図１２の左側）においては、半導体被膜１４、１５は
ゲート信号線によって分断されるように形成する。逆に
補助容量２２を形成する部分（図１２の右側）において
は、ゲート信号線を横切るように形成する。（図１１
（Ｂ）および図１２（Ｂ））
【００３８】次に、公知の金属配線形成技術によって、
データ信号線１７を形成する。かくして、回路の主要部
は形成される。その後、画素電極や保護膜を形成して完
成する。（図１１（Ｃ）および図１２（Ｃ）） 本実施例では、補助容量２２がゲート信号線１３と半導
体被膜１５によって構成されるので、実施例１のような
複数の層間絶縁物を形成する必要がないという特徴を有
する。
データ信号線１７を形成する。かくして、回路の主要部
は形成される。その後、画素電極や保護膜を形成して完
成する。（図１１（Ｃ）および図１２（Ｃ）） 本実施例では、補助容量２２がゲート信号線１３と半導
体被膜１５によって構成されるので、実施例１のような
複数の層間絶縁物を形成する必要がないという特徴を有
する。
【００３９】〔実施例７〕 図８（Ｂ）、図１３に本実
施例を示す。本実施例のアクティブマトリクス回路の製
造工程は実施例６と実質的に同じであり、符号も同じで
ある。本実施例は、その回路図を図８（Ｂ）に示すよう
に、図１（Ｂ）の回路において、図１（Ｃ）に示された
ゲート信号線との間の補助容量を設ける例に関するもの
である。実際の配置は図１３に示される。すなわち、半
導体被膜１１の一部がゲート信号線１３（Ｚn ）と重な
ることにより、補助容量２２となる。
施例を示す。本実施例のアクティブマトリクス回路の製
造工程は実施例６と実質的に同じであり、符号も同じで
ある。本実施例は、その回路図を図８（Ｂ）に示すよう
に、図１（Ｂ）の回路において、図１（Ｃ）に示された
ゲート信号線との間の補助容量を設ける例に関するもの
である。実際の配置は図１３に示される。すなわち、半
導体被膜１１の一部がゲート信号線１３（Ｚn ）と重な
ることにより、補助容量２２となる。
【００４０】
【発明の効果】以上に示したように、複数の薄膜トラン
ジスタおよび適当な容量を接続することにより、液晶セ
ルの電圧降下を抑制することができる。本発明は、より
高度な画像表示が要求される用途において効果的であ
る。すなわち、２５６階調以上の極めて微妙な濃淡を表
現する場合には液晶セルの放電は１フレームの間に１％
以下に抑えられることが必要である。従来の方式（図
６）はこの目的には適したものではなかった。
ジスタおよび適当な容量を接続することにより、液晶セ
ルの電圧降下を抑制することができる。本発明は、より
高度な画像表示が要求される用途において効果的であ
る。すなわち、２５６階調以上の極めて微妙な濃淡を表
現する場合には液晶セルの放電は１フレームの間に１％
以下に抑えられることが必要である。従来の方式（図
６）はこの目的には適したものではなかった。
【００４１】また、本発明は特に行数の多いマトリクス
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、１行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはＯＦＦ電流が多いことが問題となっている。このた
め、ＯＦＦ電流を低減できる本発明はこの分野でも大き
な貢献が可能である。
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、１行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはＯＦＦ電流が多いことが問題となっている。このた
め、ＯＦＦ電流を低減できる本発明はこの分野でも大き
な貢献が可能である。
【００４２】実施例においては、作製工程の詳細につい
ては述べなかったが、本発明は回路の配置、設計に関す
るものであるので、公知の様々な素子・配線形成方法を
本発明に適用するに際しては、何ら矛盾することがない
ことは明らかである。例えば、いわゆる低濃度ドレイン
（ＬＤＤ）を有するトランジスタ素子でも、オフセット
ゲート構造を有するトランジスタ（例えば、特開平５−
１１４７２４、同５−２６７６６７）でも、本発明を実
施するに際しては何ら支障はない。
ては述べなかったが、本発明は回路の配置、設計に関す
るものであるので、公知の様々な素子・配線形成方法を
本発明に適用するに際しては、何ら矛盾することがない
ことは明らかである。例えば、いわゆる低濃度ドレイン
（ＬＤＤ）を有するトランジスタ素子でも、オフセット
ゲート構造を有するトランジスタ（例えば、特開平５−
１１４７２４、同５−２６７６６７）でも、本発明を実
施するに際しては何ら支障はない。
【図１】 本発明によるアクティブマトリクス回路図を
示す。
示す。
【図２】 本発明によるアクティブマトリクス回路の駆
動例を示す。
動例を示す。
【図３】 実施例のアクティブマトリクス回路素子の製
造工程を示す。
造工程を示す。
【図４】 実施例の回路素子の製造工程の概念を示す。
（断面図）
（断面図）
【図５】 実施例のアクティブマトリクス回路の回路図
を示す。
を示す。
【図６】 従来のアクティブマトリクス回路の回路図を
示す。
示す。
【図７】 従来のアクティブマトリクス回路の回路図を
示す。
示す。
【図８】 実施例のアクティブマトリクス回路の回路図
を示す。
を示す。
【図９】 実施例のアクティブマトリクス回路の回路図
を示す。
を示す。
【図１０】実施例のアクティブマトリクス回路の配置お
よび回路図を示す。
よび回路図を示す。
【図１１】実施例のアクティブマトリクス回路素子の製
造工程を示す。
造工程を示す。
【図１２】実施例の回路素子の製造工程の概念を示す。
（断面図）
（断面図）
【図１３】実施例のアクティブマトリクス回路の配置を
示す。
示す。
【図１４】実施例のアクティブマトリクス回路の配置を
示す。
示す。
【図１５】実施例のアクティブマトリクス回路の配置を
示す。
示す。
１０・・・・基板 １１・・・・半導体被膜 １２・・・・ゲート絶縁膜 １３・・・・ゲート信号線 １４・・・・ソース １５・・・・ドレイン １６・・・・第１層間絶縁物 １７・・・・データ信号線 １８・・・・第２層間絶縁物 １９・・・・遮光層 ２０・・・・第３層間絶縁物 ２１・・・・画素電極 ２２・・・・補助容量
Claims (9)
- 【請求項１】 基板上にマトリクス状に配置された画素
電極と、選択信号線と、前記選択信号線に交差するよう
に配置されたデータ信号線と、前記画素電極のそれぞれ
に接続し、かつ、データ信号線に接続するスイッチング
素子とを有するアクティブマトリクス回路において、 第１のスイッチング素子は、第１の選択信号線と、前記
第１の選択信号線に隣接する第２の選択信号線によって
制御され、 第１のスイッチング素子に隣接し、かつ、第１のスイッ
チング素子の接続するものと同じデータ信号線に接続す
る第２のスイッチング素子は、前記第２の選択信号線
と、前記第２の選択信号線に隣接する第３の選択信号線
によって制御されることを特徴とするアクティブマトリ
クス回路。 - 【請求項２】 基板上にマトリクス状に配置された画素
電極と、選択信号線と、前記選択信号線に交差するよう
に配置されたデータ信号線と、前記画素電極のそれぞれ
に接続し、かつ、データ信号線に接続するスイッチング
素子とを有するアクティブマトリクス回路において、 第１のスイッチング素子は、第１の選択信号線と、前記
第１の選択信号線に隣接する第２の選択信号線によって
制御され、 第１のスイッチング素子に隣接し、かつ、第１のスイッ
チング素子の接続するものと同じデータ信号線に接続す
る第２のスイッチング素子は、前記第３の選択信号線
と、前記第３の選択信号線に隣接する第４の選択信号線
によって制御され、 前記第２の選択信号線と第３の選択信号線には、同じ信
号が印加されることを特徴とするアクティブマトリクス
回路。 - 【請求項３】 請求項１もしくは請求項２において、前
記データ信号線および選択信号線を覆って一定の電位に
保持された導電性の遮光層が設けられ、該遮光層と画素
電極とによって容量が形成されることを特徴とするアク
ティブマトリクス回路。 - 【請求項４】 請求項１もしくは請求項２において、ス
イッチング素子のそれぞれは複数のトランジスタを直列
に接続して形成され、 前記第１のスイッチング素子を構成するトランジスタの
中間の部分と、前記第２の信号線との間で容量を形成す
ることを特徴とするアクティブマトリクス回路。 - 【請求項５】 請求項１において、第１の信号線に印加
されるパルスは第２の信号線に印加されるパルスと時間
的に重なりを有し、 第２の信号線に印加されるパルスは第３の信号線に印加
されるパルスと時間的に重なりを有することを特徴とす
るアクティブマトリクス回路。 - 【請求項６】 請求項２において、第１の信号線に印加
されるパルスは第２の信号線に印加されるパルスと時間
的に重なりを有し、 第３の信号線に印加されるパルスは第４の信号線に印加
されるパルスと時間的に重なりを有することを特徴とす
るアクティブマトリクス回路。 - 【請求項７】 請求項１もしくは請求項２において、前
記第１のスイッチング素子は前記第１の選択信号線が、
半導体被膜を横断し、前記第２のスイッチング素子は前
記第２の選択信号線が、前記半導体被膜を少なくとも２
回横断する構成を有することを特徴とするアクティブマ
トリクス回路。 - 【請求項８】 請求項１において、単位画素は、そのア
スペクト比をａ：ｂとするとき、ａ＞ｂであることを特
徴とするアクティブマトリクス回路。 - 【請求項９】 請求項２において、単位画素は、そのア
スペクト比をａ：ｂとするとき、ａ＜ｂであることを特
徴とするアクティブマトリクス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11828896A JP3468986B2 (ja) | 1996-04-16 | 1996-04-16 | アクティブマトリクス回路および表示装置 |
| US08/834,331 US5952989A (en) | 1996-04-16 | 1997-04-14 | Active matrix circuit |
| US09/375,616 US6552758B1 (en) | 1996-04-16 | 1999-08-17 | Active matrix circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11828896A JP3468986B2 (ja) | 1996-04-16 | 1996-04-16 | アクティブマトリクス回路および表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27674399A Division JP2000151375A (ja) | 1999-01-01 | 1999-09-29 | アクティブマトリクス回路および表示装置 |
| JP2000034121A Division JP3926960B2 (ja) | 2000-02-10 | 2000-02-10 | アクティブマトリクス回路および表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09281465A true JPH09281465A (ja) | 1997-10-31 |
| JP3468986B2 JP3468986B2 (ja) | 2003-11-25 |
Family
ID=14732968
Family Applications (1)
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