JPH09275274A

JPH09275274A - 多層集合基板

Info

Publication number: JPH09275274A
Application number: JP8080166A
Authority: JP
Inventors: Norio Sakai; 範夫酒井; Kenji Kubota; 憲二窪田; Kazuhiro Isenobou; 和弘伊勢坊
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1996-04-02
Filing date: 1996-04-02
Publication date: 1997-10-21

Abstract

(57)【要約】【課題】不良の早期発見による低コスト化、検査時間
の短時間化、検査用治具の単一化を実現できる多層集合
基板を提供する【解決手段】１０は、多層集合基板であり、チタン酸
バリウム等を含有する誘電体セラミックで構成される、
複数枚のセラミックシート（図示せず）を積層焼結する
ことにより形成される。この際、多層集合基板１０は製
品部１１と製品部１１の周辺に形成される耳部１２で構
成されており、製品部１１には回路素子（図示せず）が
内蔵され、多層集合基板１０の中央部近傍及び耳部１２
にはチェック手段（図示せず）が内蔵されている。すな
わち、回路素子が形成されていない箇所にチェック手段
が形成されている。そして、多層集合基板１０の製品部
１１から切り出されたものが多層回路基板１３となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路素子を内蔵し
た多層集合基板に関し、特に、焼成ムラ等をチェックす
るためのチェック手段を内蔵した多層集合基板に関す
る。

【０００２】

【従来の技術】例えば、コンデンサ、インダクタンス等
の回路素子を内蔵した多層回路基板は、電極及び回路パ
ターンを印刷した複数の絶縁性シートを積層焼成してな
る多層集合基板から機械的に切り出すことにより得られ
る。この際、絶縁性シートとしては、代表的なものとし
て、セラミックシートが用いられる。

【０００３】従来の多層集合基板の構成を、図８を用い
て説明する。図８において、１は多層集合基板１であ
り、例えば、チタン酸バリウム等を含有する誘電体セラ
ミックで構成される、複数枚のセラミックシート（図示
せず）を積層焼結することにより形成される。この際、
多層集合基板１は製品部２と製品部２の外周に形成され
た耳部３で構成されており、製品部２には電極及び回路
パターン等で形成される回路素子（図示せず）が内蔵さ
れている。また、多層集合基板１の製品部２から切り出
されたものが多層回路基板４となる。

【０００４】そして、多層集合基板１の比誘電率（ε
ｒ）、誘電損（Ｑ）、絶縁抵抗（ＩＲ）等の検査、すな
わち中間検査の方法としては、多層集合基板１の製品部２から切り出された多層回路
基板４の上にＩＣ、抵抗等の部品を実装して多層電子部
品を構成した後、その多層電子部品の特性を検査する、多層集合基板１の製品部２から多層回路基板４を切り
出した後、その多層回路基板４に内蔵された回路素子、
例えばコンデンサの特性を検査する、等があげられる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た多層集合基板においては、上述のの中間検査の方法
の場合には、不良の多層回路基板の上にもＩＣ、抵抗等
の部品を実装するため、それらＩＣ、抵抗等の実装部品
が無駄になり、その結果、多層電子部品の製造コストが
増加するという問題点がある。

【０００６】この点を解決するためには、中間検査を、
ＩＣ、抵抗等の部品を実装する前に行えばよいが、上述
のの中間検査の方法の場合には、多層集合基板の製品
部から切り出された多層回路基板に内蔵された回路素子
の特性を全数検査するため、検査に時間がかかる、異な
る多層回路基板毎に検査用治具が必要となる、抵抗ある
いはインダクタンスが並列に接続されているコンデンサ
は測定できない、等の問題点がある。

【０００７】本発明は、不良の早期発見による低コスト
化、検査時間の短時間化、検査用治具の単一化を実現で
きる多層集合基板を提供することを目的とする。

【０００８】

【課題を解決するための手段】上述の問題点を解決する
ため、本発明は、少なくとも電極及び回路パターンとを
印刷した複数枚の絶縁体シートを積層焼成し、前記電極
及び前記回路パターンの少なくとも一方で構成される回
路素子及びチェック手段を内蔵したことを特徴とする。

【０００９】また、前記チェック手段を、前記回路素子
が形成されていない箇所に設けることを特徴とする。

【００１０】また、前記チェック手段を、中央部近傍あ
るいは端部近傍に設けることを特徴とする。

【００１１】また、前記チェック手段を、内部電極から
なるコンデンサ、並びに伝送線路及びビアホールの少な
くとも１つからなるインダクタンスの少なくとも一方で
構成することを特徴とする。

【００１２】また、前記コンデンサ及びインダクタンス
の少なくとも一方を構成する内部電極、伝送線路及びビ
アホールの少なくとも一方を、前記回路素子を構成する
電極あるいは回路パターンと同時に形成することを特徴
とする。

【００１３】本発明の多層集合基板によれば、少なくと
も１つのチェック手段を内蔵しているため、チェック手
段の特性を多層集合基板の状態で検査することにより、
中間検査を実施することができる。従って、各多層回路
基板に内蔵された回路素子の特性を全数検査する必要が
ない。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図１に、本発明の第１の実施例に係る
多層集合基板の上面図を示す。１０は、多層集合基板で
あり、例えば、チタン酸バリウム等を含有する誘電体セ
ラミックで構成される、複数枚の絶縁性シート、例えば
セラミックシート（図示せず）を積層焼結することによ
り形成される。

【００１５】この際、多層集合基板１０は製品部１１と
製品部１１の外周に形成された耳部１２で構成されてお
り、製品部１１には回路素子（図示せず）が内蔵される
多層回路基板１３が形成され、多層集合基板１０の中央
部近傍及び端部、すなわち耳部１２にはチェック手段
（図示せず）が内蔵されるチェック手段領域１４が形成
されている。すなわち、回路素子が形成されていない箇
所に、チェック手段が形成されていることになる。

【００１６】次いで、多層集合基板１０を構成する多層
回路基板１３とチェック手段について説明する。

【００１７】図２に、多層集合基板１０を構成する多層
回路基板１３の断面図を示す。多層回路基板１３は、セ
ラミックシート１５上に、銀、銀−パラジウム、銅等の
導電材料からなる複数の電極１６、複数の回路パターン
１７、表面電極１８及び裏面電極１９が形成され、それ
ぞれがビアホール２０で接続されている。この際、電極
１６に挟まれた部分に回路素子であるコンデンサ２１が
形成される。

【００１８】図３（ａ）及び図３（ｂ）に、多層集合基
板１０を構成するチェック手段領域１４の断面図及び上
面透視図を示す。チェック手段領域１４は、図３（ａ）
に示すように、セラミックシート１５上に形成された
銀、銀−パラジウム、銅等の導電材料からなる複数の内
部電極２２に挟まれた部分にチェック手段となるコンデ
ンサ２３が形成される。この際、コンデンサ２３は、多
層集合基板１０上に設けられた電極ランド２４にビアホ
ール２０で接続されている。また、チェック手段となる
コンデンサ２３を構成する対向する内部電極２２の寸法
は、図３（ｂ）に示すように、内部電極２２の一方の幅
を２ａだけ小さくしている。

【００１９】上述したように、第１の実施例によれば、
多層回路基板の中央部近傍及び耳部のチェック手段領域
にチェック手段となるコンデンサを内蔵しているため、
コンデンサの容量（Ｃ）、誘電損（Ｑ）、絶縁抵抗（Ｉ
Ｒ）を多層集合基板の状態で検査することにより、多層
集合基板の比誘電率（εｒ）、誘電損（Ｑ）、絶縁抵抗
（ＩＲ）等の検査、すなわち中間検査を実施することが
できる。従って、多層集合基板の不良、例えば焼成ム
ラ、積み重ね間違い、積み重ねヌケ等を早期発見でき、
製造コストの低減が可能となる。

【００２０】また、多層集合基板の中央部近傍及び耳部
に内蔵しているチェック手段となるコンデンサの特性の
みを測定するため、各多層回路基板に内蔵された回路素
子の特性を全数検査する必要がなく、検査時間の短縮が
可能となる。

【００２１】さらに、チェック手段を多層集合基板の中
央部近傍及び耳部に設けているため、多層集合基板の構
成が単一化され、検査用治具の単一化が可能となる。

【００２２】また、チェック手段となるコンデンサを構
成する内部電極の対向する一方の寸法を、若干小さくし
ているため、同一の場合と比較して、積み重ねズレが生
じてもコンデンサの容量がバラつかず、焼成ムラ等の不
良を正確に判断できる。

【００２３】図４乃至図６に、上記実施例である多層集
合基板１０のチェック手段領域１４の第１乃至第３の変
形例の断面図を示す。

【００２４】第１の変形例のチェック手段領域２５は、
図４に示すように、チェック手段となるコンデンサ２３
の電極ランド２４が、多層集合基板１０の表面及び裏面
に設けられている。

【００２５】この場合には、多層集合基板１０の表面あ
るいは裏面において、電極ランド２４の占める割合が小
さくなるため、スペースを有効利用することができる。
例えば、製品部１１の割合を大きくし、１枚の多層集合
基板１０から取れる多層回路基板１３の数を増やすこと
ができ、歩留まりを向上させることができる。

【００２６】次いで、第２の変形例のチェック手段領域
２６は、図５に示すように、全てのセラミックシート１
５上に、チェック手段となるコンデンサ２３を構成する
内部電極２２が形成されている。

【００２７】この場合には、全てのセラミックシート１
５について、焼成ムラ等の不良を確認することができ
る。すなわち、内部電極２２を形成するセラミックシー
ト１５を増やせば増やすほど、不良に対する正確さが増
す。

【００２８】次いで、第３の変形例のチェック手段領域
２７は、図６に示すように、多層回路基板１３に内蔵さ
れる回路素子であるコンデンサ２１ａ、２１ｂを構成す
る電極１６が形成されている同一のセラミックシート１
５上に、チェック手段となるコンデンサ２３ａ、２３ｂ
を構成する内部電極２２が形成されている。すなわち、
チェック手段領域２７に、多層回路基板１３のコンデン
サ２１ａ、２１ｂと同一の構造を有するコンデンサ２３
ａ、２３ｂをチェック手段として設けている。

【００２９】この場合には、多層回路基板１３に内蔵さ
れるコンデンサ２１ａ、２１ｂの不良を直接判断するこ
とができる。また、多層回路基板１３に内蔵されるコン
デンサ２１ａ、２１ｂと、チェック手段領域２７のコン
デンサ２３ａ、２３ｂ（チェック手段）を同時に形成す
れば、製造工程が簡略化する。

【００３０】図７（ａ）及び図７（ｂ）に、本発明の第
２の実施例に係る多層集合基板を構成するチェック手段
領域の断面図を示す。なお、本実施例は、第１の実施例
と基本的には同じであるため、同一もしくは同等の部分
には同一番号を付し、第１の実施例と相違する部分につ
いてのみ説明する。

【００３１】チェック手段領域２８は、第１の実施例で
あるチェック手段領域１４と比較してチェック手段とし
てインダクタンスを用いる点で異なる。インダクタンス
には、例えば、図７（ａ）に示すように、多層集合基板
１０上の入力電極２９及び出力電極３０にビアホール２
０で接続される伝送線路３１を、セラミックシート１５
を介して、多層集合基板１０上のグランド電極３２にビ
アホール２０で接続される内部電極３３で挟むことによ
り構成されるマイクロストリップライン３４がある。

【００３２】また、図７（ｂ）に示すように、多層集合
基板１０上の入力電極２９にビアホール２０で接続され
る伝送線路３１を、多層集合基板１０上のグランド電極
３２にビアホール２０で接続される内部電極３３に、ビ
アホール２０で接続することにより構成される共振器３
５がある。

【００３３】上述したように、第２の実施例によれば、
第１の実施例の効果に加え、マイクロストリップライン
の場合には、その伝送損失を、共振器の場合には、その
共振点を測定すれば、多層集合基板の中間検査を実施す
ることができる。

【００３４】なお、上記の第１及び第２の実施例におい
ては、チェック手段が多層集合基板の耳部の４か所、中
央部近傍の１か所の計５か所に設けられている場合につ
いて説明したが、チェック手段は少なくとも１か所に設
けられていればよく、数を減らせばより簡略化した検査
が、数を増やせばより正確な検査が可能となる。

【００３５】また、チェック手段を構成する内部電極の
形状は、本発明の実施にあたって必須の条件となるもの
ではないが、特に、正多角形状あるいは円形状にするこ
とにより、内部電極の占める割合が小さくなるため、ス
ペースを有効利用することができる。

【００３６】さらに、上記の第１の実施例においては、
チェック手段となるコンデンサを構成する内部電極の対
向する一方の寸法を、若干小さくした場合について説明
したが、同一の寸法に形成してもよい。

【００３７】また、上記の第２の実施例においては、チ
ェック手段を構成する伝送線路の形状は、本発明の実施
にあたって必須の条件となるものではなく、例えば、ミ
アンダ形状、スパイラル形状等がある。

【００３８】

【発明の効果】請求項１の多層集合基板によれば、チェ
ック手段を内蔵しているため、チェック手段の特性を多
層集合基板の状態で検査することにより、中間検査を実
施することができる。従って、多層集合基板の不良を早
期発見でき、製造コストの低減が可能となる。

【００３９】また、多層集合基板に内蔵しているチェッ
ク手段の特性のみを測定するため、各多層回路基板に内
蔵された回路素子の特性を全数検査する必要がなく、検
査時間の短縮が可能となる。

【００４０】請求項２の多層集合基板によれば、チェッ
ク手段を、回路素子が形成されていない箇所に設けてい
るため、多層回路基板として切り出す必要がない。従っ
て、工程の初期の段階で不良を発見できるため、製造コ
ストが低減できる。

【００４１】請求項３の多層集合基板によれば、多層集
合基板の中央部近傍及び端部にチェック手段を設けてい
るため、多層集合基板の構成が単一化されることで、検
査用治具の単一化が可能となる。

【００４２】請求項４の多層集合基板によれば、チェッ
ク手段を、内部電極、伝送線路及びビアホールの少なく
とも１つからなるコンデンサ及びインダクタンスの少な
くとも一方で構成しているため、簡単に多層集合基板に
内蔵することができる。

【００４３】請求項５の多層集合基板によれば、コンデ
ンサ及びインダクタンスの少なくとも一方を構成する内
部電極及びビアホールの少なくとも一方を、前記回路素
子を構成する電極あるいは回路パターンと同時に形成し
ているため、製造工程が簡略化する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る多層集合基板の上
面図である。

【図２】図１の多層集合基板を構成する多層回路基板の
断面図である。

【図３】図１の多層集合基板を構成するチェック手段領
域の（ａ）断面図及び（ｂ）上面透視図である。

【図４】図３のチェック手段領域の第１の変形例の断面
図である。

【図５】図３のチェック手段領域の第２の変形例の断面
図である。

【図６】図３のチェック手段領域の第３の変形例の断面
図である。

【図７】本発明の第２の実施例に係る多層集合基板を構
成するチェック手段領域の（ａ）第１の例及び（ｂ）第
２の例の断面図である。

【図８】従来の多層集合基板の上面図である。

【符号の説明】

１０多層集合基板１５絶縁体シート１６電極１７回路パターン２０ビアホール２１回路素子（コンデンサ）２２内部電極２３、チェック手段（コンデンサ）３４、３５チェック手段（インダクタンス）

Claims

【特許請求の範囲】

【請求項１】少なくとも電極及び回路パターンとを印
刷した複数枚の絶縁体シートを積層焼成し、前記電極及
び前記回路パターンの少なくとも一方で構成される回路
素子及びチェック手段を内蔵したことを特徴とする多層
集合基板。
【請求項２】前記チェック手段を、前記回路素子が形
成されていない箇所に設けることを特徴とする請求項１
に記載の多層集合基板。
【請求項３】前記チェック手段を、中央部近傍あるい
は端部近傍に設けることを特徴とする請求項２に記載の
多層集合基板。
【請求項４】前記チェック手段を、内部電極からなる
コンデンサ、並びに伝送線路及びビアホールの少なくと
も１つからなるインダクタンスの少なくとも一方で構成
することを特徴とする請求項１乃至請求項３に記載の多
層集合基板。
【請求項５】前記コンデンサ及びインダクタンスの少
なくとも一方を構成する内部電極、伝送線路及びビアホ
ールの少なくとも一方を、前記回路素子を構成する電極
あるいは回路パターンと同時に形成することを特徴とす
る請求項４に記載の多層集合基板。