JPH09274465A - Ａｃ型ｐｄｐの駆動方法及び表示装置 - Google Patents

Ａｃ型ｐｄｐの駆動方法及び表示装置

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JPH09274465A
JPH09274465A JP8081422A JP8142296A JPH09274465A JP H09274465 A JPH09274465 A JP H09274465A JP 8081422 A JP8081422 A JP 8081422A JP 8142296 A JP8142296 A JP 8142296A JP H09274465 A JPH09274465 A JP H09274465A
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sustain electrode
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Abstract

(57)【要約】 【課題】書込み電圧の低減を図り、駆動電圧マージンを
拡大することを目的としする。 【解決手段】第１の基板１１上に行方向に延びる第１及
び第２のサステイン電極Ｘ，Ｙとこれら電極を被覆する
誘電体層１７とが設けられ、放電空間３０を介して基板
１１と対向する第２の基板２１上に列方向に延びるアド
レス電極Ａが設けられたＡＣ型ＰＤＰによるマトリクス
表示に際して、第１のサステイン電極Ｘと第２のサステ
イン電極Ｙとの間で書込み放電ＥＤＭを生じさせる場合
に、第１のサステイン電極Ｘを正極性の電位にバイアス
するとともに、アドレス電極Ａと第２のサステイン電極
Ｙとの間でアドレス電極Ａを陽極とする放電ＥＤＴが生
じるように、アドレス電極Ａ及び第２のサステイン電極
Ｙをバイアスする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、面放電セルを画定
する電極対を有したマトリクス表示形式のＡＣ型のＰＤ
Ｐ（プラズマディスプレイパネル）の駆動方法に関す
る。
【０００２】選択発光に壁電荷を利用するＡＣ駆動形式
のＰＤＰの内、特に面放電型ＰＤＰは蛍光体によるカラ
ー表示に適しており、ハイビジョン用の大画面表示デバ
イスとして注目されている。
【０００３】
【従来の技術】図４は面放電型ＰＤＰ１０の電極構成を
示す平面図、図５は面放電型ＰＤＰ１０の内部構造を示
す分解斜視図である。
【０００４】例示のＰＤＰ８０は、互いに平行に延びる
直線状のサステイン電極（主電極）Ｘ，Ｙからなる複数
の電極対１２と、サステイン電極Ｘ，Ｙと直交する複数
の直線状のアドレス電極Ａとを有する。各電極対１２は
マトリクス表示の１行（ラインＬ）に対応し、各アドレ
ス電極Ａは１列に対応する。つまり、ＰＤＰ１０のセル
（表示素子）Ｃの電極構造は、電極対１２とアドレス電
極Ａとが交差する３電極構造である。通常、サステイン
電極Ｘは、駆動回路の簡単化のために、複数のラインＬ
間で共通化される。これに対して、サステイン電極Ｙ
は、ライン順次の画面走査を可能とするために、ライン
Ｌ毎に独立した個別電極とされる。
【０００５】図５のように、ＰＤＰ１０は、前面側のガ
ラス基板１１、サステイン電極Ｘ，Ｙ、ＡＣ駆動のため
の誘電体層１７、ＭｇＯからなる保護膜１８、背面側の
ガラス基板２１、アドレス電極Ａ、平面視直線状の隔壁
２９、及びフルカラー表示のための蛍光体層２８などか
ら構成されている。内部の放電空間３０は、隔壁２９に
よってライン方向（サステイン電極Ｘ，Ｙの延長方向）
にサブピクセルＥＵ毎に区画され、且つその間隙寸法が
規定されている。
【０００６】サステイン電極Ｘ、Ｙは、ガラス基板１１
の内面に配列されており、それぞれが幅の広い透明導電
膜４１と導電性を確保するための金属膜４２とから構成
されている。透明導電膜４１は、面放電が拡がるように
金属膜４２より幅の広い帯状にパターニングされてい
る。蛍光体層２８は、サステイン電極Ｘ，Ｙから遠ざけ
て面放電によるイオン衝撃を軽減するために背面側のガ
ラス基板２１上の各隔壁２９の間に設けられており、面
放電で生じた紫外線によって局部的に励起されて発光す
る。蛍光体層２８の表層面（放電空間と接する面）で発
光した可視光の内、ガラス基板１１を透過する光が表示
光となる。
【０００７】マトリクス画面のピクセル（画素）ＥＧ
は、ライン方向に並ぶ３つのサブピクセルＥＵからな
る。これら発光色（Ｒ，Ｇ，Ｂ）は互いに異なり、Ｒ，
Ｇ，Ｂの組み合わせによってカラー表示が行われる。隔
壁２９の配置パターンはいわゆるストライプパターンで
あり、放電空間３０の内の各列に対応した部分は、全て
のラインに跨がって列方向に連続している。各列内のサ
ブピクセルＥＵの発光色は同一である。
【０００８】ＰＤＰ８０による表示に際しては、各サブ
ピクセルＥＵの点灯（発光）／非点灯の選択（アドレッ
シング）に、アドレス電極Ａと電極対１２の一方のサス
テイン電極Ｙとが用いられる。すなわち、ｎ本（ｎはラ
イン数）のサステイン電極Ｙに対して１本ずつ順にスキ
ャンパルスを印加することによって画面走査が行われ、
サステイン電極Ｙと表示内容に応じて選択されたアドレ
ス電極Ａとの間での対向放電（アドレス放電）によっ
て、ラインＬ毎に所定の帯電状態が形成される。アドレ
ッシングの後、サステイン電極Ｘとサステイン電極Ｙと
に交互に所定波高値のサステインパルスを印加すると、
アドレッシングの終了時点で所定量の壁電荷が存在した
セルＣで面放電（サステイン放電）が生じる。
【０００９】図６は従来の駆動方法を示す図である。図
６（Ａ）は各電極の印加電圧の波形図であり、図６
（Ｂ）はセルの電極構造の模式図である。壁電荷を利用
するＡＣ駆動では、アドレッシング（画面の書換え）に
先立って、前画面の影響を防ぐために誘電体層１７の帯
電状態を初期化する必要がある。このため、アドレス期
間の前にリセット期間が設けられる。
【００１０】従来では、図６（Ａ）のようにリセット期
間ＴＲにおいて、サステイン電極Ｘに面放電開始電圧Ｖ
ｆXY（例えば２５０〜２６０Ｖ）を越える波高値（例え
ば３４０Ｖ）の書込みパルスＰｗを印加することによっ
て、サステイン電極Ｘ，Ｙ間で図６（Ｂ）に実線矢印で
示す面放電（書込み放電）を生じさせていた。また、サ
ステイン電極Ｘとアドレス電極Ａとの間での放電を防止
するため、書込みパルスＰｗの印加と同時にアドレス電
極Ａに対して書込みパルスＰｗと同極性のパルス（波高
値は例えば１１０Ｖ）Ｐａｗを印加していた。サステイ
ン電極Ｘとアドレス電極Ａとの間でアドレス電極Ａを陰
極とする放電（図６（Ｂ）に破線矢印で示す）が生じる
と、その放電により発生したイオンが蛍光体層２８（図
５参照）に衝突し、蛍光体がそのイオン衝撃で劣化して
しまうからである。本明細書において、「書込み放電」
とは、放電開始電圧を越える駆動電圧を印加して強制的
に生じさせる放電を意味する。
【００１１】書込み放電によって誘電体層１７に一旦、
壁電荷が蓄積する。しかし、書込みパルスＰｗの立下が
りに呼応して、壁電荷によるいわゆる自己放電が生じ、
誘電体層１７の壁電荷が消失する。つまり、無帯電状態
が形成される。
【００１２】なお、サステイン電極Ｘとサステイン電極
Ｙとに互いに逆極性の電圧を印加し、サステイン電極
Ｘ，Ｙ間の相対電圧が面放電開始電圧ＶｆXYを越えるよ
うにする駆動方法も知られている。この方法によれば、
駆動回路の耐電圧の制約が緩和される。ただし、個別電
極であるサステイン電極Ｙの駆動回路が複雑になる。
【００１３】
【発明が解決しようとする課題】従来では、壁電荷の残
存の有無に係わらず確実に書込み放電を生じさせるため
に、サステイン電極Ｘ，Ｙ間の電位差が十分に大きくな
るように書込みパルスＰｗの波高値（書込み電圧）を設
定していたので、書込み放電で壁電荷が過剰に帯電し、
その後に自己放電が生じても一部の壁電荷が残存してし
まうという問題があった。書込み電圧はできるだけ低い
のが望ましい。
【００１４】本発明は、書込み電圧の低減を図り、リセ
ット動作の駆動電圧マージンを拡大することを目的とし
ている。また、他の目的は、リセット動作、アドレッシ
ング動作、及びサステイン動作を担う駆動回路を簡単化
することにある。
【００１５】
【課題を解決するための手段】基板面に沿った面放電よ
りも、基板間の対向放電は生じ易い。すなわち面放電開
始電圧ＶｆXYよりも、アドレス電極Ａと第２のサステイ
ン電極Ｙとの間の放電開始電圧ＶｆAYは低い。したがっ
て、積極的に対向放電を生じさせることによって、書込
み電圧の低減が可能である。対向放電で放電空間３０が
活性化され、面放電開始電圧ＶｆXYが低下する。
【００１６】アドレス電極Ａを陽極とする対向放電で
は、アドレス電極Ａの側に蛍光体を設けてもイオン衝撃
による劣化を避けることができる。また、通常、サステ
イン電極Ｘ，Ｙの側には誘電体層を保護するＭｇＯ（２
次電子放出係数の大きい高γ物質）があるので、アドレ
ス電極Ａを陽極とする対向放電は、アドレス電極Ａを陰
極とする対向放電よりも生じ易い。
【００１７】対向放電を生じさせるために、サステイン
電極Ｙを一時的に負電位にバイアスし（つまり負極性の
パルスを印加する）、同時にアドレス電極Ａを正電位に
バイアスすれば、サステイン電極Ｙを接地電位に保つ場
合に比べて、面放電を生じさせるためにサステイン電極
Ｘに印加するパルスの波高値を低くすることができる。
ただし、サステイン電極Ｙを接地電位とし且つアドレス
電極Ａを正電位とする場合も、アドレス電極Ａが陽極に
なる。
【００１８】リセット動作、アドレッシング動作、及び
サステイン動作の間で、各電極のバイアス電位（印加パ
ルスの波高値）を共通化すれば、駆動に必要な電圧源の
個数が減り、その分だけ駆動回路を簡単化することがで
きる。
【００１９】請求項１の発明の駆動方法は、第１の基板
上に行方向に延び且つ隣接して対をなす平行な第１及び
第２のサステイン電極とこれら電極を被覆する誘電体層
とが設けられ、放電空間を介して前記第１の基板と対向
する第２の基板上に列方向に延びるアドレス電極が設け
られたＡＣ型ＰＤＰによるマトリクス表示に際して、前
記第１のサステイン電極と前記第２のサステイン電極と
の間で書込み放電を生じさせる場合に、前記第１のサス
テイン電極を正極性の電位にバイアスするとともに、前
記アドレス電極と前記第２のサステイン電極との間で当
該アドレス電極を陽極とする放電が生じるように、当該
アドレス電極及び第２のサステイン電極をバイアスする
ものである。
【００２０】請求項２の発明の駆動方法は、前記書込み
放電を生じさせて表示画面の帯電状態を初期化した後、
前記アドレス電極及び前記第２のサステイン電極を、前
記書込み放電を生じさせるときのそれぞれの電位と同じ
電位にバイアスして、当該アドレス電極と当該第２のサ
ステイン電極との間でアドレッシングのための放電を生
じさせるものである。
【００２１】請求項３の発明の駆動方法は、前記書込み
放電を生じさせて表示画面の帯電状態を初期化し、アド
レッシングを行った後、前記第１のサステイン電極を前
記書込み放電を生じさせるときと同じ電位にバイアスし
て、当該第１のサステイン電極と前記第２のサステイン
電極との間でサステイン放電を生じさせるものである。
【００２２】請求項４の発明の表示装置は、第１の基板
上に行方向に延び且つ隣接して対をなす平行な第１及び
第２のサステイン電極とこれら電極を被覆する誘電体層
とが設けられ、放電空間を介して前記第１の基板と対向
する第２の基板上に列方向に延びるアドレス電極が設け
られたマトリクス表示形式のＡＣ型ＰＤＰと、前記第１
のサステイン電極と前記第２のサステイン電極との間で
書込み放電を生じさせるときに、前記第１のサステイン
電極を正極性の電位にバイアスするとともに、前記アド
レス電極と前記第２のサステイン電極との間で当該アド
レス電極を陽極とする放電が生じるように、当該アドレ
ス電極及び第２のサステイン電極をバイアスする駆動装
置と、を備えている。
【００２３】
【発明の実施の形態】図１は本発明に係るプラズマ表示
装置１のブロック図である。プラズマ表示装置１は、フ
ルカラー表示デバイスであるＡＣ型のＰＤＰ１０と、表
示画面を構成する多数のセルＣを選択的に点灯させるた
めの駆動ユニット１００とからなり、コンピュータシス
テムのモニター、壁掛け式テレビジョン受像機などとし
て利用される。プラズマ表示装置１の組み立てに際し
て、駆動ユニット１００はＰＤＰ１０の背面側に配置さ
れ、図示しないプリント配線板を介してＰＤＰ１０と電
気的に接続される。
【００２４】ＰＤＰ１０は、放電形式による分類では、
主放電を生じさせるための一対のサステイン電極Ｘ，Ｙ
が平行配置された面放電型である。セルＣは、サステイ
ン電極Ｘ，Ｙとアドレス電極Ａとからなる電極マトリク
スの交点に形成されている。従来の技術の欄においてＰ
ＤＰ１０の内部構造（図５参照）を詳述したので、ここ
では内部構造の説明を省略する。
【００２５】駆動ユニット１００は、外部から入力され
た映像データＤＦを一時的に記憶するフレームメモリ１
０１、駆動制御を担うコントローラ１０５、サステイン
電極Ｘに駆動電圧を印加するＸドライバ１１０、サステ
イン電極Ｙに駆動電圧を印加するＹドライバ１２０、ア
ドレス電極Ａに駆動電圧を印加するアドレスドライバ１
３０を有している。映像データＤＦは、画面の各ピクセ
ルの３色（Ｒ，Ｇ，Ｂ）の輝度を示す多値データの集合
である。コントローラ１０５からアドレスドライバ１３
０へ転送されるサブフィールドデータＤｓｆは、１フレ
ームを分割した各サブフィールドにおけるセルＣの発光
の要否を示す２値データの集合である。
【００２６】以下、ＰＤＰ１０の駆動方法を説明する。
図２は印加電圧の波形図である。ＰＤＰ１による表示に
際しては、１フレーム（１画面）に例えば１つのフィー
ルドを対応づける。ただし、テレビジョンのようにイン
タレース形式で走査された画面を再生する場合には、１
画面の表示に２つのフィールドを用いる。
【００２７】階調表示を行うためにフィールドを例えば
６〜８個程度のサブフィールドｓｆに分割する。各サブ
フィールドｓｆは、リセット期間ＴＲ、アドレス期間Ｔ
Ａ、及びサステイン期間ＴＳからなる。各サブフィール
ドｓｆの輝度に適切な重み付けをして、各サブフィール
ドｓｆのサステイン期間ＴＳにおける発光回数を設定す
る。各サブフィールドｓｆは、１つの階調レベルの画面
表示期間である。
【００２８】リセット期間ＴＲは、それ以前の点灯状態
の影響を防ぐため、表示画面の壁電荷の消去（全面消
去）を行う期間である。このリセット期間ＴＲにおい
て、本発明に固有の駆動制御が行われる。その詳細は後
述する。
【００２９】アドレス期間ＴＡは、ライン順次のアドレ
ッシングを行う期間である。サステイン電極Ｘを接地電
位に対して正電位Ｖａｘ（例えば５５Ｖ）にバイアス
し、全てのサステイン電極Ｙを負電位Ｖｓｃ（例えば−
７０Ｖ）にバイアスする。この状態で、先頭のラインか
ら１ラインずつ順に各ラインを選択し、サステイン電極
Ｙに負極性のスキャンパルスＰｙを印加する。選択され
たラインのサステイン電極Ｙの電位は、一時的に負電位
Ｖｙ（例えば−１７０Ｖ）にバイアスされる。ラインの
選択と同時に、点灯（発光）すべきセルに対応したアド
レス電極Ａに対して、波高値Ｖａ（例えば６０Ｖ）の正
極性のアドレスパルスＰａを印加する。選択されたライ
ンにおいて、アドレスパルスＰａの印加されたセルで
は、サステイン電極Ｙとアドレス電極Ａとの間でアドレ
ス放電が起こる。サステイン電極ＸがアドレスパルスＰ
ａと同極性の電位にバイアスされているので、そのバイ
アスでアドレスパルスＰａが打ち消され、サステイン電
極Ｘとアドレス電極Ａ１との間では放電は起きない。ま
た、サステイン電極Ｘのバイアス電位Ｖａｘは、ライン
内の非選択のセルの帯電を防止するため、サステイン電
極Ｘとサステイン電極Ｙとの相対電圧が面放電開始電圧
ＶｆXYより低くなるように設定されている。面放電開始
電圧ＶｆXYは、サステイン電極Ｙとアドレス電極Ａとの
間の放電開始電圧ＶｆAYより高い。電位Ｖａｘ，Ｖｙ，
Ｖａは次の関係を満たす。
【００３０】（Ｖａｘ＋Ｖｙ）＜ＶｆXY （Ｖａ ＋Ｖｙ）≧ＶｆAY サステイン期間ＴＳは、階調レベルに応じた輝度を確保
するために、アドレッシングによって設定された点灯状
態を維持する期間である。対向放電を防止するため、全
てのアドレス電極Ａを正極性の電位（例えばＶｓ／２）
にバイアスし、最初に全てのサステイン電極Ｙに波高値
Ｖｓの正極性のサステインパルスＰｓを印加する。その
後、サステイン電極Ｘとサステイン電極Ｙとに対して、
交互にサステインパルスＰｓを印加する。サステインパ
ルスＰｓの印加毎に、アドレス期間ＴＡに壁電荷の蓄積
したセルで面放電が生じる。
【００３１】図３は本発明の駆動方法を適用したリセッ
ト動作を示す図である。図３（Ａ）は各電極の印加電圧
の波形図であり、図３（Ｂ）はセルの電極構造の模式図
である。
【００３２】図３（Ａ）のようにリセット期間ＴＲにお
いて、サステイン電極Ｘに面放電開始電圧ＶｆXYよりも
波高値が低い（例えば６０〜１７０Ｖ）の正極性の書込
みパルスＰｗｘを印加し、同時にサステイン電極Ｙに負
極性の書込みパルスＰｗｙ（波高値は例えば−１７０
Ｖ）を印加する。加えて、アドレス電極Ａに正極性の書
込みパルスＰｗａ（波高値は例えば６０Ｖ）を印加す
る。これにより、まず、アドレス電極Ａとサステイン電
極Ｙとの間で、アドレス電極Ａを陽極とする放電（この
対向放電を「トリガー放電」と呼称する）ＥＤＴが生じ
る。このとき、アドレス電極Ａが陽極であるので、誘電
体層１７の表面のＭｇＯ膜１８による２次電子放出が有
効に作用する。トリガー放電ＥＤＴによって放電空間３
０が活性化され、プライミング効果によって面放電開始
電圧ＶｆXYが低下し、サステイン電極Ｘ，Ｙ間で主放電
である面放電ＥＤＭが生じる。トリガー放電ＥＤＴと面
放電ＥＤＭとを合わせた一連の放電が書込み放電であ
る。この書込み放電によって誘電体層１７に適量の壁電
荷が帯電し、書込みパルスＰｗｘ，Ｐｗｙの立下がりで
自己放電が生じて壁電荷が消失する。トリガー放電ＥＤ
Ｔによる面放電開始電圧ＶｆXYの低下分だけ従来と比べ
て書込み電圧の設定に余裕が生じる。
【００３３】書込みパルスＰｗｙの波高値をアドレス期
間ＴＡにおけるバイアス電位Ｖｙと一致させることによ
り、Ｙドライバ１２０の回路構成を簡単化することがで
きる。書込みパルスＰｗａの波高値をアドレスパルスＰ
ａと一致させることにより、Ａドライバ１３０の回路構
成を簡単化することができる。また、書込みパルスＰｗ
ｘの波高値をサステインパルスＰｓと一致させることに
より、Ｘドライバ１１０の回路構成を簡単化することが
できる。
【００３４】
【発明の効果】請求項１乃至請求項３の発明によれば、
書込み電圧を低減することができ、駆動電圧マージンを
拡大することができる。
【００３５】請求項２又は請求項３の発明によれば、駆
動回路を簡単化することができる。請求項４の発明によ
れば、書込み放電の過不足に起因した乱れのない表示を
実現することができる。
【図面の簡単な説明】
【図１】本発明に係るプラズマ表示装置のブロック図で
ある。
【図２】印加電圧の波形図である。
【図３】本発明の駆動方法を適用したリセット動作を示
す図である。
【図４】面放電型ＰＤＰの電極構成を示す平面図であ
る。
【図５】面放電型ＰＤＰの内部構造を示す分解斜視図で
ある。
【図６】従来の駆動方法を示す図である。
【符号の説明】
１ プラズマ表示装置 １０ ＰＤＰ（ＡＣ型ＰＤＰ） １１ ガラス基板（第１の基板） ２１ ガラス基板（第２の基板） ３０ 放電空間 １００ 駆動ユニット（駆動装置） Ａ アドレス電極 ＥＤＭ 面放電（書込み放電） ＥＤＴ トリガー放電（アドレス電極を陽極とする放
電） Ｘ サステイン電極（第１のサステイン電極） Ｙ サステイン電極（第２のサステイン電極）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１の基板上に行方向に延び且つ隣接して
    対をなす平行な第１及び第２のサステイン電極とこれら
    電極を被覆する誘電体層とが設けられ、放電空間を介し
    て前記第１の基板と対向する第２の基板上に列方向に延
    びるアドレス電極が設けられたマトリクス表示形式のＡ
    Ｃ型ＰＤＰの駆動方法であって、 前記第１のサステイン電極と前記第２のサステイン電極
    との間で書込み放電を生じさせるときに、前記第１のサ
    ステイン電極を正極性の電位にバイアスするとともに、
    前記アドレス電極と前記第２のサステイン電極との間で
    当該アドレス電極を陽極とする放電が生じるように、当
    該アドレス電極及び第２のサステイン電極をバイアスす
    ることを特徴とするＡＣ型ＰＤＰの駆動方法。
  2. 【請求項２】前記書込み放電を生じさせて表示画面の帯
    電状態を初期化した後、前記アドレス電極及び前記第２
    のサステイン電極を、前記書込み放電を生じさせるとき
    のそれぞれの電位と同じ電位にバイアスして、当該アド
    レス電極と当該第２のサステイン電極との間でアドレッ
    シングのための放電を生じさせる請求項１記載のＡＣ型
    ＰＤＰの駆動方法。
  3. 【請求項３】前記書込み放電を生じさせて表示画面の帯
    電状態を初期化し、アドレッシングを行った後、前記第
    １のサステイン電極を前記書込み放電を生じさせるとき
    と同じ電位にバイアスして、当該第１のサステイン電極
    と前記第２のサステイン電極との間でサステイン放電を
    生じさせる請求項２記載のＡＣ型ＰＤＰの駆動方法。
  4. 【請求項４】第１の基板上に行方向に延び且つ隣接して
    対をなす平行な第１及び第２のサステイン電極とこれら
    電極を被覆する誘電体層とが設けられ、放電空間を介し
    て前記第１の基板と対向する第２の基板上に列方向に延
    びるアドレス電極が設けられたマトリクス表示形式のＡ
    Ｃ型ＰＤＰと、 前記第１のサステイン電極と前記第２のサステイン電極
    との間で書込み放電を生じさせるときに、前記第１のサ
    ステイン電極を正極性の電位にバイアスするとともに、
    前記アドレス電極と前記第２のサステイン電極との間で
    当該アドレス電極を陽極とする放電が生じるように、当
    該アドレス電極及び第２のサステイン電極をバイアスす
    る駆動装置と、を備えてなることを特徴とするプラズマ
    表示装置。
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