KR100766562B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 대향방전 전압이 낮은 구조에서 안정적인 서스테인 마진을 확보하여 구동효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 다수의 스캔전극, 서스테인전극 및 어드레스전극을 초기화기간, 어드레스기간 및 서스테인기간으로 시분할 구동하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인기간 동안 상기 어드레스전극에 정극성의 직류전압을 인가하는 단계와; 상기 서스테인기간 동안 상기 스캔전극 및 서스테인전극에 정극성의 제 1 및 제 2 서스테인펄스를 교번적으로 인가하는 단계를 포함하고, 상기 직류전압은 상기 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기인 것을 특징으로 한다.
이러한 방법에 의해, 어드레스방전 이후 육각형 형태의 전압곡선 외부에 위치한 방전셀들의 벽전압을 전압곡선 내부로 이동시킴으로써 자기소거 방전을 방지할 수 있게 되므로 안정적인 서스테인 마진을 확보할 수 있다. 이에 따라, 어드레스 시간을 저감시킬 수 있을 뿐만 아니라 플라즈마 디스플레이 패널의 구동효율을 증가시킬 수 있다.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD OF DRIVING FOR PLASMA DISPLAY PANEL}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 한 프레임에 포함된 서브필드의 휘도가중치의 일례를 나타내는 도면.
도 3은 종래의 플라즈마 디스플레이 패널의 구동파형을 나타내는 도면이다.
도 4는 도 3에 도시된 구동파형에서 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 타이밍을 나타내는 도면이다.
도 5는 어드레스방전이 발생된 방전셀들의 벽전압의 위치를 나타내는 도면이다.
도 6은 도 4에 도시된 펄스들의 타이밍에 따른 방전셀들의 벽전압의 움직임을 나타내는 도면이다.
도 7 및 도 8은 도 5에 도시된 방전셀들에 서스테인펄스가 공급되었을 때 서스테인방전이 발생되는 과정을 나타내는 도면이다.
도 9는 대향방전 전압이 낮은 구조를 갖는 플라즈마 디스플레이 패널에서 방전셀들의 벽전압의 움직임을 나타내는 도면이다.
도 10은 본 발명의 제 1 실시 예에 따른 플라즈마 디스플레이 패널의 구동파형을 나타내는 도면이다.
도 11은 도 10에 도시된 구동파형에서 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 타이밍을 나타내는 도면이다.
도 12는 도 11에 도시된 펄스들의 타이밍에 따른 방전셀들의 벽전압의 움직임을 나타내는 도면이다.
도 13은 서스테인기간 동안 어드레스전극에 공급되는 전압에 따른 방전셀들의 벽전압의 움직임을 나타내는 도면이다.
도 14는 본 발명의 제 2 실시 예에 따른 플라즈마 디스플레이 패널의 구동파형을 나타내는 도면이다.
도 15는 도 14에 도시된 구동파형에서 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 타이밍을 나타내는 도면이다.
도 16a 및 도 16b는 도 15에 도시된 펄스들의 타이밍에 따른 방전셀들의 벽전압의 움직임을 나타내는 도면이다.
도 17은 14에 도시된 구동파형에서 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 다른 타이밍을 나타내는 도면이다.
도 18은 본 발명의 제 3 실시 예에 따른 플라즈마 디스플레이 패널의 구동파형을 나타내는 도면이다.
도 19는 도 18에 도시된 구동파형에서 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 타이밍을 나타내는 도면.
도 20은 도 19에 도시된 펄스들의 타이밍에 따른 방전셀들의 변전압의 움직임을 나타내는 도면.
도 21은 도 10, 도 14 및 도 18에 도시된 플라즈마 디스플레이 패널의 구동파형을 생성하기 위한 구동장치를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
40 : 타이밍 콘트롤러 42 : 데이터 구동부
44 : 서스테인 구동부 46 : 구동전압 발생부
48 : 스캔 구동부
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 특히 대향방전 전압이 낮은 구조에서 안정적인 서스테인 마진을 확보하여 구동효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭 보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나누어진다.
여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나누어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/40 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성(+) 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성(-) 스캔펄스(Vscan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성(+)의 데이터펄스(Vd)가 인가된다. 이 스캔펄스(Vscan)와 데이터펄스(Vd)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(Vd)가 인가되는 셀 내에는 어드레스방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성(+) 직류전압이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 정극성(+)의 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 간에 면방전 형태로 서스테인방전이 일어나게 된다.
이러한, 서스테인펄스는 도 4에 도시된 바와 같이 서스테인펄스가 상승하는 상승기간(t11과 t2 사이 및 t41과 t5 사이), 서스테인펄스가 유지되는 유지기간(t2와 t31 사이 및 t5와 t61 사이) 및 서스테인펄스가 하강하는 하강기간(t31과 t4 사이 및 t61과 t7 사이)을 포함한다.
이때, 도 4에 도시된 서스테인펄스의 구간에 따라 스캔전극 및 서스테인전극에서 발생되는 서스테인방전의 발생원리를 도 5와 같은 육각형 형태의 전압곡선(Vt closed curve)을 이용하여 상세히 설명하기로 한다. 여기서, 전압곡선(Vt closed curve)은 PDP의 방전발생원리 및 전압마진을 측정하기 위한 방법으로 이용되고 있다.
도 5에서 전압곡선 내부의 육각형 영역은 방전셀 내부의 셀전압이 이동되는 지역으로 셀 전압이 육각형 내부 영역에 위치될 때 방전이 발생되지 않는다.(즉, 셀전압이 육각형 외부영역에 위치될 때 방전이 발생된다) 다시 말해, 전압곡선 내부는 방전셀 내부에 방전이 발생되지 않은 비방전영역이고, 전압곡선 외부는 방전셀 내부에 방전이 발생되는 방전영역이다. 여기서, Y(-)는 스캔전극(Y)에 부극성(-)의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 스캔전극(Y), 어드레스전극(X) 및 서스테인전극(Z)에 부극성(-) 또는 정극성(+)의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.
또한, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레스전극(X)에 전압이 인가되는 경우 어드레스전극(X)과 스캔전극(Y)간에 방전이 개시되는 전압을 나타낸다. 따라서, 전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 스캔전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 서스테인전극(Z)에 전압이 인가되는 경우 서스테인전극(Z)과 스캔전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다. 한편, Vtxy, Vtzy, Vtxz, Vtzx, Vtyz 및 Vtyx 등의 전압들은 패널마다 약간씩 달라지게 되고,(셀크기 및 공정편차 등에 의하여) 이에 따라 전압곡선의 형태도 약간씩 달라지게 된다.
서스테인기간의 동작과정을 설명하면, 어드레스방전이 발생된 방전셀 즉, 온셀들(On Cell)의 벽전압은 도 6에 도시된 바와 같이 -X축인 A 지점에 위치하게 된다. 다시 말해, 도 4에 도시된 서스테인펄스의 t1 시점에서 온셀들의 벽전압은 A 지점에 위치하게 된다. 이후, 스캔전극(Y)에 정극성(+)의 서스테인펄스가 인가되되는 t11 시점에서 온셀들의 벽전압은 A 지점에 위치한 온셀들의 벽전압과 정극성(+)의 서스테인펄스의 전압값이 합쳐져 도 7에 도시된 바와 같이 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t2 시점에서 정극성(+)으로 상승하는 서스테인펄스와 A 지점에 위치한 온셀들의 벽전압에 의해 B 지점으로 이동하게 되며, 방전셀들에서는 스캔전극(Y)과 서스테인전극(Z) 간에 서스테인방전이 발생하게 된다. 서스테인펄스가 유지되는 t3 시점에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발생되므로 온셀들의 벽전압은 B 지점에서 C 지점으로 이동하게 된다. 이후, 스캔전극(Y)에 공급되는 서스테인펄스가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 서스테인펄스의 전압값에 의해 C 지점에서 D 지점으로 이동하게 된다.
서스테인전극(Z)에 서스테인펄스가 공급되는 t41 시점에서 온셀들의 벽전압은 D 지점에 위치한 온셀들의 벽전압과 정극성(+)의 서스테인펄스의 전압값이 합쳐져 도 8에 도시된 바와 같이 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동하게 된다. 이에 따라, 온셀들의 벽전압은 t5 시점에서 정극성(+)으로 상승하는 서스테인펄스의 전압값과 D 지점에 위치한 온셀들의 벽전압에 의해 E 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y)간에 서스테인방전이 발생된다. 서스테인펄스가 유지되는 t6 시점에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 E 지점에 위치한 온셀들의 벽전압은 C 지점으로 이동하게 된다. 이후, 서스테인전극(Z)에 공급되는 서스테인펄스가 사라지는 t7 시점에서 온셀들의 벽전압은 사라지는 서스테인펄스의 전압값에 의해 C 지점에서 A 지점으로 이동하게 된다.
실제로, 서스테인기간에는 도 7 및 도 8과 같은 과정을 소정횟수 반복하면서 서스테인방전을 일으킨다. 이에 따라, 방전이 발생된 셀들은 도 6에 도시된 과정을 반복하게 된다.
그러나, 이와 같은 PDP의 구동파형은 대향방전 전압이 낮은 구조를 갖는 즉, 고속 어드레싱을 위해 낮은 격벽구조를 채용한 PDP에서는 서스테인 마진이 안정적으로 확보되지 않기 때문에 구동효율이 저감되게 된다. 다시 말해, 도 1에 도시된 PDP의 방전셀 구조에서 격벽(24)의 크기가 작아지게 되면 도 9에 도시된 바와 같이 어드레스전극(X)과 스캔전극(Y), 어드레스전극(X)과 서스테인전극(Z) 사이의 대향방전 전압이 감소하게 되므로 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 서스테인펄스에 의한 대향방전 마진이 감소하게 된다. 또한, 대향방전 전압의 감소로 인해 어드레스방전이 발생된 방전셀들의 벽전압은 전압곡선 내부의 육각형 영역을 이탈하게 되므로 방전셀들에서는 자기소거(Self-erasing) 방전이 발생하게 된다. 이로 인해, 서스테인 마진이 저감되어 구동효율이 감소하게 된다.
따라서, 본 발명의 목적은 대향방전 전압이 낮은 구조에서 안정적인 서스테인 마진을 확보하여 구동효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 다수의 스캔전극, 서스테인전극 및 어드레스전극을 초기화기간, 어드레스기간 및 서스테인기간으로 시분할 구동하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인기간 동안 상기 어드레스전극에 정극성의 직류전압을 인가하는 단계와; 상기 서스테인기간 동안 상기 스캔전극 및 서스테인전극에 정극성의 제 1 및 제 2 서스테인펄스를 교번적으로 인가하는 단계를 포함한다.
상기 제 1 서스테인펄스는 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 제 2 서스테인펄스는 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 직류전압은 상기 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기인 것을 특징으로 한다.
상기 직류전압은 상기 제 1 및 제 2 서스테인펄스 각각이 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 및 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 범위 내에서 가변 가능한 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 다수의 스캔전극, 서스테인전극 및 어드레스전극을 초기화기간, 어드레스기간 및 서스테인기간으로 시분할 구동하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인기간 동안 상기 스캔전극 및 서스테인전극에 정극성의 제 1 및 제 2 서스테인펄스를 교번적으로 인가하는 단계와; 상기 서스테인기간 동안 어드레스전극에 상기 제 1 및 제 2 서스테인펄스와 동기되는 정극성의 보조펄스를 인가하는 단계를 포함한다.
상기 제 1 서스테인펄스는 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 제 2 서스테인펄스는 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 보조펄스는 상기 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기인 것을 특징으로 한다.
상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스 각각이 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 및 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 범위 내에서 가변 가능한 것을 특징으로 한다.
상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스폭 기간 내에서 상기 어드레스전극에 공급되는 것을 특징으로 한다.
상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 일정하게 유지되는 제 1 유지기간 동안 상승하고, 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 일정하게 유지되는 제 2 유지기간과 상기 제 1 및 제 2 서스테인펄스가 하강하는 제 1 하강기간 동안 일정하게 유지되며, 상기 제 1 및 제 2 서스테인펄스가 하강하는 제 2 하강기간 동안 하강하는 것을 특징으로 한다.
상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압 으로 일정하게 유지되는 제 1 유지기간 동안 상승하고, 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 유지되는 제 2 유지기간과 상기 제 1 및 제 2 서스테인펄스가 하강하는 하강기간 동안 일정하게 유지되며, 상기 제 1 및 제 2 서스테인펄스가 기저전압으로 유지되는 제 2 유지기간 중 일부기간 동안 하강하는 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 다수의 스캔전극, 다수의 서스테인전극 및 다수의 어드레스전극을 초기화기간, 어드레스기간 및 서스테인기간으로 시분할 구동하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인기간 동안 상기 서스테인전극 및 스캔전극에 부극성의 제 1 및 제 2 서스테인펄스를 교번적으로 공급하는 단계를 포함한다.
상기 제 1 서스테인펄스는 상기 어드레스전극과 상기 서스테인전극 간의 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 제 2 서스테인펄스는 상기 어드레스전극과 상기 스캔전극 간의 방전개시 전압 보다 큰 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서스테인전극에 인가되는 전압을 나타내는 Z축, 상기 Z축과 직교하고 어드레스전극에 인가되는 전압을 나타내는 X축 및 상기 Z축과 X축이 교차하는 원점을 지나며 상기 Z축과 X축이 이루는 직교좌표의 1사분면과 3사분면에서 존재하는 Y축과, 상기 어드레스전극과 스캔전극간에 방전이 개시되는 전압, 상기 어드레스전극과 서스테인전극간에 방전이 개시되는 전압 및 상기 스캔전극과 서스테인전극간에 방전이 개시되는 전압만큼 의 길이로 상기 X, Y 및 Z 좌표 상에 폐영역으로 정해지는 비방전영역 및 상기 비방전영역 외부의 개구영역으로 정해지는 방전영역을 포함한 전압커브를 이용하여 상기 어드레스전극, 상기 스캔전극 및 상기 서스테인전극을 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 서스테인기간 동안 상기 어드레스전극에 제 1 전압을 인가하여 상기 직교좌표의 2사분면과 3사분면 사이의 상기 Z축 상의 방전영역에 존재하는 온셀의 벽전압을 상기 3사분면의 비방전영역에 포함된 제 1 비방전위치로 이동시키는 단계와; 상기 스캔전극에 제 2 전압을 인가하여 상기 제 1 비방전 위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 1 방전위치로 이동시키는 단계와; 상기 스캔전극의 전압을 상기 제 2 전압으로 유지시켜 상기 서스테인전극 상에 벽전하가 쌓이게 하여 상기 제 1 방전위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면과 상기 직교좌표의 4사분면 사이의 상기 X축 상에 존재하는 제 2 비방전위치로 이동시키는 단계와; 상기 제 2 전압을 낮추어 상기 제 2 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 3 비방전위치로 이동시키는 단계와; 상기 서스테인전극에 제 3 전압을 인가하여 상기 제 3 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 2 방전위치로 이동시키는 단계와; 상기 서스테인전극의 전압을 상기 제 3 전압으로 유지시켜 상기 스캔전극 상에 벽전하가 쌓이게 하여 상기 제 2 방전위치에 존재하는 상기 온셀의 벽전압을 상기 제 2 비방전위치로 귀환시키는 단계와; 상기 3 전압을 낮추어 상기 제 2 비방전위치로 귀환된 상기 온셀의 벽전압을 상기 제 1 비방전위치로 귀환시키는 단계를 포함한다.
상기 제 1 전압은 정극성의 직류전압인 것을 특징으로 한다.
상기 제 2 전압은 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 전압인 것을 특징으로 한다.
상기 제 3 전압은 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 전압인 것을 특징으로 한다.
상기 제 1 전압은 상기 제 2 및 제 3 전압 각각이 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 및 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 범위 내에서 가변 가능한 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서스테인전극에 인가되는 전압을 나타내는 Z축, 상기 Z축과 직교하고 어드레스전극에 인가되는 전압을 나타내는 X축 및 상기 Z축과 X축이 교차하는 원점을 지나며 상기 Z축과 X축이 이루는 직교좌표의 1사분면과 3사분면에서 존재하는 Y축과, 상기 어드레스전극과 스캔전극간에 방전이 개시되는 전압, 상기 어드레스전극과 서스테인전극간에 방전이 개시되는 전압 및 상기 스캔전극과 서스테인전극간에 방전이 개시되는 전압만큼의 길이로 상기 X, Y 및 Z 좌표 상에 폐영역으로 정해지는 비방전영역 및 상기 비방전영역 외부의 개구영역으로 정해지는 방전영역을 포함한 전압커브를 이용하여 상기 어드레스전극, 상기 스캔전극 및 상기 서스테인전극을 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 서스테인기간 중 제 1 서스테인기간 동안 상기 스캔전극에 제 1 전압을 인가하여 상기 2사분면과 3사분면 사이에 있는 상기 Z축의 상기 방전영역의 제 1 방전위치에 존재하는 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 2 방전위치로 이동시키는 단계와; 상기 스캔전극의 전압이 제 1 전압으로 유지되는 동안 상기 어드레스전극에 제 2 전압을 인가하여 상기 제 2 방전위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 3 방전위치로 이동시키는 단계와; 상기 스캔전극 및 어드레스전극의 전압을 유지시켜 상기 서스테인전극에 벽전하가 쌓이게 하여 상기 제 3 방전위치에 존재하는 상기 온셀의 벽전압을 상기 Z축과 X축이 교차하는 원점의 비방전영역에 포함된 제 1 비방전위치로 이동시키는 단계와; 상기 어드레스전극의 전압이 유지되는 동안 상기 스캔전극의 전압을 낮추어 상기 제 1 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 4 방전위치로 이동시키는 단계와; 상기 스캔전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 4 방전위치에 존재하는 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 2 비방전위치로 이동시키는 단계와; 상기 서스테인전극에 제 3 전압을 인가하여 상기 제 2 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 5 방전위치로 이동시키는 단계와; 상기 서스테인전극의 전압이 제 3 전압으로 유지되는 동안 상기 어드레스전극에 상기 제 2 전압을 인가하여 상기 제 5 방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 6 방전위치로 이동시키는 단계와; 상기 서스테인전극 및 어드레스전극의 전압을 유지시켜 상기 제 6 방전위치에 존재하는 상기 온셀의 벽전압을 상기 Z축과 X축이 교차하는 원점의 비방전영역에 포함된 상기 제 1 비방전위치로 귀환시키는 단계와; 상기 어드레스전극의 전압이 유지되는 동안 상기 서스테인전극의 전압을 낮추어 상 기 제 1 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 2사분면과 3사분면 사이에 있는 상기 Z축의 방전영역에 포함된 제 1 방전위치로 귀환시키는 단계와; 상기 서스테인전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 1 방전위치에 존재하는 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 3 비방전위치로 이동시키는 단계와; 상기 서스테인기간 중 제 2 서스테인기간 동안 상기 스캔전극에 제 1 전압을 인가하여 제 2 비방전위치에 존재하는 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 7 방전위치로 이동시키는 단계와; 상기 스캔전극의 전압이 제 1 전압으로 유지되는 동안 상기 어드레스전극에 제 2 전압을 인가하여 상기 제 7 방전위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 8 방전위치로 이동시키는 단계와; 상기 스캔전극 및 어드레스전극의 전압을 유지시켜 상기 서스테인전극에 벽전하가 쌓이게 하여 상기 제 8 방전위치에 존재하는 상기 온셀의 벽전압을 상기 Z축과 X축이 교차하는 원점의 비방전영역에 포함된 제 1 비방전위치로 귀환시키는 단계와; 상기 어드레스전극의 전압이 유지되는 동안 상기 스캔전극의 전압을 낮추어 상기 제 1 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 4 방전위치로 이동시키는 단계와; 상기 스캔전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 4 방전위치에 존재하는 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 2 비방전위치로 이동시키는 단계와; 상기 서스테인전극에 제 3 전압을 인가하여 상기 제 2 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 5 방전위치로 이동시키는 단계와; 상기 서스테인전극의 전압이 제 3 전압으로 유지되는 동안 상기 어드레스전극에 상기 제 2 전압을 인가하여 상기 제 5 방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 6 방전위치로 이동시키는 단계와; 상기 서스테인전극 및 어드레스전극의 전압을 유지시켜 상기 제 6 방전위치에 존재하는 상기 온셀의 벽전압을 상기 X축과 Z축이 교차하는 원점의 상기 제 1 비방전위치로 귀환시키는 단계와; 상기 어드레스전극의 전압이 유지되는 동안 상기 서스테인전극의 전압을 낮추어 상기 제 1 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 2사분면과 3사분면 사이에 있는 상기 Z축의 제 1 방전위치로 이동시키는 단계와; 상기 서스테인전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 1 방전위치에 귀환된 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 3 비방전위치로 이동시키는 단계를 포함한다.
상기 제 1 서스테인기간에 서스테인방전이 발생된 온셀들은 상기 서스테인기간 중 제 1 서스테인기간을 제외한 나머지 서스테인기간 동안 상기 제 2 서스테인기간의 과정을 반복하는 것을 특징으로 한다.
상기 제 1 전압은 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 제 2 전압은 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기인 것을 특징으로 한다.
상기 제 2 전압은 상기 제 1 및 제 3 전압이 일정하게 유지되는 제 1 유지기간 동안 상승하고, 상기 제 1 및 제 3 전압이 일정하게 유지되는 제 2 유지기간과 상기 제 1 및 제 3 전압이 하강하는 제 1 하강기간 동안 일정하게 유지되며, 상기 제 1 및 제 3 전압이 하강하는 제 2 하강기간 동안 하강하는 것을 특징으로 한다.
상기 제 3 전압은 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 제 2 전압은 상기 제 1 및 제 3 전압 각각이 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 및 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 범위 내에서 가변 가능한 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서스테인전극에 인가되는 전압을 나타내는 Z축, 상기 Z축과 직교하고 어드레스전극에 인가되는 전압을 나타내는 X축 및 상기 Z축과 X축이 교차하는 원점을 지나며 상기 Z축과 X축이 이루는 직교좌표의 1사분면과 3사분면에서 존재하는 Y축과, 상기 어드레스전극과 스캔전극간에 방전이 개시되는 전압, 상기 어드레스전극과 서스테인전극간에 방전이 개시되는 전압 및 상기 스캔전극과 서스테인전극간에 방전이 개시되는 전압만큼의 길이로 상기 X, Y 및 Z 좌표 상에 폐영역으로 정해지는 비방전영역 및 상기 비방전영역 외부의 개구영역으로 정해지는 방전영역을 포함한 전압커브를 이용하여 상기 어드레스전극, 상기 스캔전극 및 상기 서스테인전극을 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 서스테인기간 동안 상기 서스테인전극에 부극성의 제 1 전압을 인가하여 상기 3사분면의 비방전영역에 존재하는 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 1 방전위치로 이동시키는 단계와; 상기 서스테인전극의 전압을 유지시켜 상기 스캔전극 상에 벽전하가 쌓이게 하여 상기 제 1 방전위치에 존재하는 상기 온셀의 벽전압을 상기 X축과 Z축이 교차하는 원점의 비방전영역에 포함된 제 1 비방전위치로 이동시키는 단계와; 상기 서스테인전극의 전압을 낮추어 상기 제 1 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면과 4사분면 사이의 상기 Z축 상의 비방전영역에 포함된 제 2 비방전위치로 이동시키는 단계와; 상기 스캔전극에 부극성의 제 2 전압을 인가하여 상기 1사분면의 비방전영역에 존재하는 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 2 방전위치로 이동시키는 단계와; 상기 스캔전극의 전압을 유지시켜 상기 서스테인전극 상에 벽전하가 쌓이게 하여 상기 제 2 방전위치에 존재하는 상기 온셀의 벽전압을 상기 X축과 Z축이 교차하는 원점의 비방전영역에 포함된 제 2 비방전위치로 귀환시키는 단계와; 상기 스캔전극의 전압을 낮추어 상기 제 2 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 3사분면의 비방전영역에 포함된 제 3 비방전위치로 귀환시키는 단계를 포함한다.
상기 제 1 전압은 상기 어드레스전극과 상기 서스테인전극 간의 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 제 2 전압은 상기 어드레스전극과 상기 스캔전극 간의 방전개시 전압 보다 큰 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 10 내지 도 22를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 10은 본 발명의 제 1 실시 예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 10을 참조하면, 본 발명의 제 1 실시 예에 따른 PDP의 구동방법은 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성(+) 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성(-) 스캔펄스(Vscan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성(+)의 데이터펄스(Vd)가 인가된다. 이 스캔펄스(Vscan)와 데이터펄스(Vd)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(Vd)가 인가되는 셀 내에는 어드레스방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전 압레벨(Vs)의 정극성(+) 직류전압이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 교번적으로 인가된다. 이때, 스캔전극들(Y)과 서스테인전극들(Z)에 인가되는 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각은 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전 전압(Vtxz) 보다 각각 큰 전압이 인가되게 된다. 다시 말해, 제 1 서스테인펄스(Vys)는 어드레스전극(X)과 스캔전극(Y) 사이에 대향방전을 발생시키기 위해 제 1 대향방전 전압(Vtxy) 보다 커야 된다. 또한, 제 2 서스테인펄스(Vzs)는 어드레스전극(X)과 서스테인전극(Z) 사이에 대향방전을 발생시키기 위해 제 2 대향방전 전압(Vtxz) 보다 커야 된다. 이때, 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 동일한 크기로 형성된다.
이러한, 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 도 11에 도시된 바와 같이 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 상승하는 상승기간(t11과 t2 사이 및 t41과 t5 사이), 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 유지되는 유지기간(t2와 t31 사이 및 t5와 t61 사이) 및 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 하강하는 하강기간(t31과 t4 사이 및 t61과 t7 사이)을 포함한다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 더해지면서 매 서스테인펄스(Vys,Vzs)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 간에 면방전 형태로 서스테인방전이 일어나게 된다. 또한, 서스테인기간에는 어드레스전극들(X)에 정극성(+)의 직류전압(Vxbias)이 인가된다.
이러한, 정극성(+)의 직류전압(Vxbias)은 도 12에 도시된 육각형 형태의 전압곡선(Vt closed curve) 외부에 위치한 온셀들의 벽전압을 전압곡선 내부로 이동시키게 된다. 이로 인해, 서스테인기간 동안 전압곡선 외부에 위치한 방전셀들에서 발생되는 자기소거 방전을 방지할 수 있게 되므로 안정적인 서스테인 마진을 확보할 수 있게 된다. 여기서, 어드레스전극들(X)에 인가되는 정극성(+)의 직류전압(Vxbias)은 가변 될 수 있다. 이에 따라, 본 발명의 제 1 실시 예에 따른 PDP의 구동방법에서는 어드레스기간 동안 어드레스전극(X)에 인가되는 데이터펄스(Vd)와 동일한 크기를 갖는 정극성(+)의 직류전압(Vxbias)을 어드레스전극(X)에 인가하였다.
이때, 도 11에 도시된 서스테인펄스의 구간에 따라 스캔전극 및 서스테인전극에서 발생되는 서스테인방전의 발생원리를 도 12와 같은 육각형 형태의 전압곡선을 이용하여 상세히 설명하기로 한다.
도 12 전압곡선 내부의 육각형 영역은 방전셀 내부의 셀전압이 이동되는 지역으로 셀 전압이 육각형 내부 영역에 위치될 때 방전이 발생되지 않는다.(즉, 셀전압이 육각형 외부영역에 위치될 때 방전이 발생된다) 다시 말해, 전압곡선 내부는 방전셀 내부에 방전이 발생되지 않은 비방전영역이고, 전압곡선 외부는 방전셀 내부에 방전이 발생되는 방전영역이다. 여기서, Y(-)는 스캔전극(Y)에 부극성(-)의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 스캔전극(Y), 어드레스전극(X) 및 서스테인전극(Z)에 부극성(-) 또는 정극성(+)의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.
또한, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레스전극(X)에 전압이 인가되는 경우 어드레스전극(X)과 스캔전극(Y)간에 방전이 개시되는 전압을 나타낸다. 따라서, 전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 스캔전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 서스테인전극(Z)에 전압이 인가되는 경우 서스테인전극(Z)과 스캔전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다. 한편, Vtxy, Vtzy, Vtxz, Vtzx, Vtyz 및 Vtyx 등의 전압들은 패널마다 약간씩 달라지게 되고,(셀크기 및 공정편차 등에 의하여) 이에 따라 전압곡선의 형태도 약간씩 달라지게 된다.
일반적으로 고속 어드레싱 구동 시 어드레스방전이 발생된 방전셀들(온셀)의 벽전압은 도 12에 도시된 바와 같이 -X축인 A 지점에 위치하게 된다. 이때, 어드레스전극(X)에 정극성(+)의 직류전압(Vxbias)이 인가되는 t1 시점에서 온셀들의 벽전압은 어드레스전극(X)에 인가된 정극성(+)의 직류전압(Vxbias)에 의해 A 지점에서 A1 지점으로 이동하게 된다.
이후, 스캔전극(Y)에 정극성(+)의 제 1 서스테인펄스(Vys)가 인가되는 t11 시점에서 온셀들의 벽전압은 A1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 1 서스테인펄스(Vys)가 합쳐져 도 7에 도시된 바와 같이 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t2 시점에서 정극성(+)의 제 1 서스테인펄스(Vys)와 A1 지점에 위치한 온셀들의 벽전압에 의해 A1 지점에서 B1 지점으로 이동하게 되며, 방전셀들에서는 스캔전극(Y)과 서스테인전극(Z) 간에 서스테인방전이 발생하게 된다. 제 1 서스테인펄스(Vys)가 유지되는 t2 시점과 t31 시점 사이에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발생되므로 온셀들의 벽전압은 B1 지점에서 C1 지점으로 이동하게 된다. 이후, 스캔전극(Y)에 인가된 제 1 서스테인펄스(Vys)가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 제 1 서스테인펄스(Vys)와 어드레스전극(X)에 인가된 직류전압(Vxbias)에 의해 C1 지점에서 D1 지점으로 이동하게 된다.
서스테인전극(Z)에 제 2 서스테인펄스(Vzs)가 인가되는 t41 시점에서 온셀들의 벽전압은 D1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 2 서스테인펄스(Vzs)가 합쳐져 도 8에 도시된 바와 같이 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동하게 된다. 이때, t5 시점에서 온셀들의 벽전압은 정극성(+)의 제 2 서스테인펄스(Vzs)와 D1 지점에 위치한 온셀들의 벽전압에 의해 D1 지점에서 E1 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y)간에 서스테인방전이 발생된다. 제 2 서스테인펄스(Vzs)가 유지되는 t5 시점과 t61 시점 사이에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 온셀들의 벽전압은 E1 지점에서 C1 지점으로 이동하게 된다. 이후, 서스테인전극(Z)에 인가된 제 2 서스테인펄스(Vzs)가 사라지는 t7 시점에서 온셀들의 벽전압은 사라지는 제 2 서스테인펄스(Vzs)의 전압값 에 의해 C1 지점에서 A1 지점으로 이동하게 된다.
실제로, 서스테인기간에는 도 7 및 도 8과 같은 과정을 소정횟수 반복하면서 서스테인방전을 일으킨다. 이에 따라, 방전이 발생된 셀들은 도 12에 도시된 과정을 반복하게 된다.
이와 같이 본 발명의 제 1 실시 예에 따른 PDP의 구동방법은 서스테인기간 동안 어드레스전극(X)에 정극성(+)의 직류전압(Vxbias)을 인가함으로써 인가된 정극성(+)의 직류전압(Vxbias)에 의해 온셀들의 벽전압을 육각형 형태의 전압곡선 내부에 위치시키게 된다. 이로 인해, 고속 어드레싱 구동 시 방전셀들에서 발생되었던 자기소거 방전을 방지하게 되므로 안정적인 서스테인 마진을 확보할 수 있다. 이에 따라, 어드레스 시간을 저감시킬 수 있을 뿐만 아니라 PDP의 구동효율을 증가시킬 수 있다.
도 13은 서스테인기간 동안 어드레스전극에 공급되는 직류전압 값에 따른 온셀들의 벽전압의 움직임을 나타내는 도면이다.
도 13을 참조하면, 온셀들의 벽전압은 어드레스전극(X)에 인가되는 정극성(+)의 직류전압(Vxbias) 값이 커질수록 육각형 형태의 전압곡선 내부에서 아래로 이동하게 된다. 즉, 어드레스전극(X)에 인가되는 정극성(+)의 직류전압(Vxbias) 값이 커지게 되면 온셀들의 벽전압이 전압곡선 내부의 중심으로 이동하기 때문에 전압곡선 외부에 위치한 방전셀들에서 발생되었던 자기소거 방전을 방지할 수 있기 때문에 보다 안정적인 서스테인 마진을 확보할 수 있게 된다.
이에 반해, 어드레스전극(X)에 너무 높은 정극성(+)의 직류전압(Vxbias)을 인가하게 되면 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각은 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전개시 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전개시 전압(Vtxz) 보다 작아지게 된다. 따라서, 서스테인기간 동안 어드레스전극(X)에 공급되는 정극성(+)의 직류전압(Vxbias)은 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각이 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전개시 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전개시 전압(Vtxz) 보다 큰 범위에서 결정되어야 된다.
도 14는 본 발명의 제 2 실시 예에 따른 PDP의 구동방법을 나타내는 파형도이고, 도 15는 도 14에 도시된 PDP의 구동파형 중 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 타이밍도이다.
여기서, 초기화기간 및 어드레스기간은 본 발명의 제 1 실시 예에 따른 PDP의 구동방법과 동일하므로 자세한 설명은 생략하기로 한다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 교번적으로 인가된다. 이때, 스캔전극들(Y)과 서스테인전극들(Z)에 인가되는 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각은 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전개시 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전개시 전압(Vtxz) 보다 큰 전압이 인가되게 된다. 이러한, 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 도 15에 도시된 바와 같이 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 상승하는 상승기 간(t1과 t11 사이 및 t41과 t5 사이), 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 유지되는 유지기간(t11과 t31 사이 및 t5와 t71 사이) 및 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 하강하는 하강기간(t31과 t4 사이 및 t71과 t8 사이)을 포함한다.
어드레스방전에 의해 선택된 온셀들은 셀 내의 벽전압과 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 더해지면서 매 서스테인펄스(Vys,Vzs)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 간에 면방전 형태로 서스테인방전이 일어나게 된다. 또한, 서스테인기간 동안에는 스캔전극들(Y) 및 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 인가될 때 어드레스전극들(X)에는 어드레스기간 동안 어드레스전극(X)에 공급되는 데이터펄스(Vd)의 전압값과 동일한 크기의 전압값을 갖는 정극성(+)의 보조펄스(Vxbias)가 각각 인가된다. 이때, 정극성(+)의 보조펄스(Vxbias)는 서스테인기간 동안 스캔전극(Y) 및 서스테인전극(Z)에 인가되는 서스테인펄스폭 기간 내에서 인가되게 된다. 다시 말해, 정극성(+)의 보조펄스(Vxbias)는 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 일정하게 유지되는 제 1 유지기간(t11과 t2 사이 및 t5와 t6 사이) 동안 상승하게 되고, 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 일정하게 유지되는 제 2 유지기간(t2와 t31 사이 및 t6과 t71 사이)과 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 하강하는 제 1 하강기간(t31과 t32 사이 및 t71과 t72 사이) 동안 일정한 전압값을 유지하게 된다. 또한, 정극성(+)의 보조펄스(Vxbias)는 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 하강하는 제 2 하강기간(t32와 t4 사이 및 t72와 t8 사이) 동안 하강하게 된다. 이러한, 정극성(+)의 보조펄스(Vxbias)는 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각이 어드레스전극(X) 과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전개시 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전개시 전압(Vtxz) 보다 큰 전압값을 갖는 범위 내에서 가변 될 수 있다.
이때, 도 15에 도시된 서스테인펄스의 구간에 따라 스캔전극 및 서스테인전극에서 발생되는 서스테인방전의 발생원리를 도 16a 및 도 16b와 같은 육각형 형태의 전압곡선을 이용하여 상세히 설명하면 다음과 같다.
어드레스방전이 발생된 온셀들의 벽전압은 도 16a에 도시된 바와 같이 -X축인 A 지점에 위치하게 된다. 이후, 서스테인기간 중 제 1 서스테인기간(1S) 동안 스캔전극(Y)에 정극성(+)의 제 1 서스테인펄스(Vys)가 인가되는 t1 시점에서 온셀들의 벽전압은 A 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 1 서스테인펄스(Vys)가 합쳐져 도 7에 도시된 바와 같이 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t11 시점에서 정극성(+)의 제 1 서스테인펄스(Vys)와 A 지점에 위치한 온셀들의 벽전압에 의해 A 지점에서 B 지점으로 이동하게 된다. 이 기간 동안에는, 온셀들의 벽전압이 전압곡선 외부에 위치하기 때문에 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 항상 서스테인방전이 발생하게 된다.
이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t2 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 B 지점에서 B1 지점으로 이동하게 된다. 또한, 제 1 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t2 시점과 t31 시점 사 이에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발생되므로 온셀들의 벽전압은 B1 지점에서 C 지점으로 이동하게 된다. 이후, 스캔전극(Y)에 인가된 제 1 서스테인펄스(Vys)가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 제 1 서스테인펄스(Vys)에 의해 C 지점에서 D 지점으로 이동하게 된다. 또한, t4 시점에서는 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지게 되므로 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 D 지점에서 D1 지점으로 이동하게 된다.
서스테인기간 중 제 1 서스테인기간(1S) 동안 서스테인전극(Z)에 정극성(+)의 제 2 서스테인펄스(Vzs)가 인가되는 t41 시점에서 온셀들의 벽전압은 D1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 2 서스테인펄스(Vzs)가 합쳐져 도 8에 도시된 바와 같이 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동하게 된다. 이에 따라, 온셀들의 벽전압은 t5 시점에서 정극성(+)으로 상승하는 제 2 서스테인펄스(Vzs)와 D1 지점에 위치한 온셀들의 벽전압에 의해 D1 지점에서 E 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 서스테인방전이 발생된다. 이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t6 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 E 지점에서 E1 지점으로 이동하게 된다. 또한, 제 2 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t6 시점과 t71 시점 사이에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 온셀들의 벽전압은 E1 지점에서 C 지점 으로 이동하게 된다. 이후, 서스테인전극(Z)에 인가된 제 2 서스테인펄스(Vzs)가 사라지는 t8 시점에서 온셀들의 벽전압은 사라지는 제 2 서스테인펄스(Vzs)에 의해 C 지점에서 A 지점으로 이동하게 된다. 또한, t8 시점에서 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지게 되므로 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 A 지점에서 A1 지점으로 이동하게 된다.
이와 같이, 서스테인기간 중 제 1 서스테인기간(1S) 동안 스캔전극(Y) 및 서스테인전극(Z)에 인가되는 제 1 및 제 2 서스테인펄스(Vys,Vzs)에 의해 서스테인방전이 발생된 온셀들의 벽전압은 도 16b에 도시된 바와 같이 전압곡선 내부의 3사분면인 A1 지점에 위치하게 된다. 이후, 서스테인기간 중 제 2 서스테인기간(2S) 동안 스캔전극(Y)에 정극성(+)의 제 1 서스테인펄스(Vys)가 인가되는 t1시점에서 온셀들의 벽전압은 A1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 1 서스테인펄스(Vys)가 합쳐져 도 7에 도시된 바와 같이 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t11 시점에서 정극성(+)의 제 1 서스테인펄스(Vys)와 A1 지점에 위치한 온셀들의 벽전압에 의해 A1 지점에서 B2 지점으로 이동하게 되며, 방전셀들에서는 스캔전극(Y)과 서스테인전극(Z) 간에 서스테인방전이 발생하게 된다.
이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t2 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 B2 지점에서 B3 지점으로 이동하게 된다. 또한, 제 1 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t2 시점과 t31 시점 사 이에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발생되므로 온셀들의 벽전압은 B3 지점에서 C 지점으로 이동하게 된다. 이후, 스캔전극(Y)에 인가된 제 1 서스테인펄스(Vys)가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 제 1 서스테인펄스(Vys)에 의해 C 지점에서 D 지점으로 이동하게 된다. 또한, t4 시점에서 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지게 되므로 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 D 지점에서 D1 지점으로 이동하게 된다.
서스테인기간 중 제 2 서스테인기간(1S) 동안 서스테인전극(Z)에 정극성(+)의 제 2 서스테인펄스(Vzs)가 인가되는 t41 시점에서 온셀들의 벽전압은 D1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 2 서스테인펄스(Vzs)가 합쳐져 도 8에 도시된 바와 같이 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t5 시점에서 정극성(+)의 제 2 서스테인펄스(Vzs)와 D1 지점에 위치한 온셀들의 벽전압에 의해 D1 지점에서 E 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 서스테인방전이 발생된다. 이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t6 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 E 지점에서 E1 지점으로 이동하게 된다. 또한, 제 2 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t6 시점과 t71 시점 사이에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 온셀들의 벽전압은 E1 지점에서 C 지점으로 이동하게 된다. 이후, 서스테인전극(Z)에 인가된 제 2 서스테인펄스(Vzs)가 사라지는 t8 시점에서 온셀들의 벽전압은 사라지는 제 2 서스테인펄스(Vzs)에 의해 C 지점에서 A 지점으로 이동하게 된다. 또한, t8 시점에서 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지게 되므로 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 A 지점에서 A1 지점으로 이동하게 된다.
도 17은 도 14에 도시된 PDP의 구동파형 중 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 다른 타이밍도이다.
여기서, 초기화기간 및 어드레스기간은 본 발명의 제 1 실시 예에 따른 PDP의 구동방법과 동일하므로 자세한 설명은 생략하기로 한다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 교번적으로 인가된다. 이때, 스캔전극들(Y)과 서스테인전극들(Z)에 인가되는 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각은 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전개시 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전개시 전압(Vtxz) 보다 큰 전압이 인가되게 된다. 이러한, 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 도 17에 도시된 바와 같이 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 상승하는 상승기간(t1과 t11 사이 및 t5와 t51 사이), 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 정극성(+)의 서스테인전압으로 유지되는 유지기간(t11과 t3 사이 및 t5와 t7 사이), 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 하강하는 하강기간(t3과 t4 사이 및 t7과 t8 사이) 및 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 0V 또는 기저전압으로 유지되는 제 2 유지기간(t4와 t5 사이 및 t8과 t1 사이)을 포함한다.
어드레스방전에 의해 선택된 온셀들은 셀 내의 벽전압과 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 더해지면서 매 서스테인펄스(Vys,Vzs)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 간에 면방전 형태로 서스테인방전이 일어나게 된다. 또한, 서스테인기간 동안에는 스캔전극들(Y) 및 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 인가될 때 어드레스전극들(X)에는 어드레스기간 동안 어드레스전극(X)에 공급되는 데이터펄스(Vd)의 전압값과 동일한 크기의 전압값을 갖는 정극성(+)의 보조펄스(Vxbias)가 각각 인가된다. 이때, 정극성(+)의 보조펄스(Vxbias)는 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 일정하게 유지되는 제 1 유지기간(t11과 t2 사이 및 t51과 t6 사이) 동안 상승하게 되고, 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 일정하게 유지되는 제 2 유지기간(t2와 t3 사이 및 t6과 t7 사이)과 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 하강하는 하강기간(t3과 t4 사이 및 t7과 t8 사이) 동안 일정한 전압값을 유지하게 된다. 또한, 정극성(+)의 보조펄스(Vxbias)는 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 0V 또는 기저전압으로 유지되는 제 2 유지기간(t4와 t5 사이 및 t8과 t1 사이) 중 일부 기간(t4와 t41 사이 및 t8과 t81 사이) 동안 하강하게 된다. 이때, 보조펄스(Vxbias)의 상승시간 및 하강시간은 동일하거나 다를 수 있다. 이러한, 정극성(+)의 보조펄스(Vxbias)는 제 1 및 제 2 서스테인펄스(Vys,Vzs) 각각이 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 1 대향방전개시 전압(Vtxy)과 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 2 대향방전개시 전압(Vtxz) 보다 큰 전압값을 갖는 범위 내에서 가변 될 수 있다.
이때, 도 17에 도시된 서스테인펄스의 구간에 따라 스캔전극 및 서스테인전극에서 발생되는 서스테인방전의 발생원리를 도 16a 및 도 16b와 같은 육각형 형태의 전압곡선을 이용하여 상세히 설명하면 다음과 같다.
어드레스방전이 발생된 온셀들의 벽전압은 도 16a에 도시된 바와 같이 -X축인 A 지점에 위치하게 된다. 이후, 서스테인기간 중 제 1 서스테인기간(1S) 동안 스캔전극(Y)에 정극성(+)의 제 1 서스테인펄스(Vys)가 인가되는 t1 시점에서 온셀들의 벽전압은 A 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 1 서스테인펄스(Vys)가 합쳐져 도 7에 도시된 바와 같이 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t11 시점에서 정극성(+)의 제 1 서스테인펄스(Vys)와 A 지점에 위치한 온셀들의 벽전압에 의해 A 지점에서 B 지점으로 이동하게 된다. 이 기간 동안에는, 온셀들의 벽전압이 전압곡선 외부에 위치하기 때문에 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 항상 서스테인방전이 발생하게 된다.
이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t2 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 B 지점에서 B1 지점으로 이동하게 된다. 또한, 제 1 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t2 시점과 t3 시점 사이에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발생되므로 온셀들의 벽전압은 B1 지점에서 C 지점으로 이동하게 된다. 이후, 스캔 전극(Y)에 인가된 제 1 서스테인펄스(Vys)가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 제 1 서스테인펄스(Vys)에 의해 C 지점에서 D 지점으로 이동하게 된다. 또한, 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지는 t41 시점에서 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 D 지점에서 D1 지점으로 이동하게 된다.
서스테인기간 중 제 1 서스테인기간(1S) 동안 서스테인전극(Z)에 정극성(+)의 제 2 서스테인펄스(Vzs)가 인가되는 t5 시점에서 온셀들의 벽전압은 D1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 2 서스테인펄스(Vzs)가 합쳐져 도 8에 도시된 바와 같이 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동하게 된다. 이에 따라, 온셀들의 벽전압은 t51 시점에서 정극성(+)의 제 2 서스테인펄스(Vzs)와 D1 지점에 위치한 온셀들의 벽전압에 의해 D1 지점에서 E 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 서스테인방전이 발생된다. 이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t6 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 E 지점에서 E1 지점으로 이동하게 된다. 또한, 제 2 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t6 시점과 t7 시점 사이에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 온셀들의 벽전압은 E1 지점에서 C 지점으로 이동하게 된다. 이후, 서스테인전극(Z)에 인가된 제 2 서스테인펄스(Vzs)가 사라지는 t8 시점에서 온셀들의 벽전압은 사라지는 제 2 서스테인펄스(Vzs)에 의해 C 지점에 서 A 지점으로 이동하게 된다. 또한, 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지는 t81 시점에서 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 A 지점에서 A1 지점으로 이동하게 된다.
*이와 같이, 서스테인기간 중 제 1 서스테인기간(1S) 동안 스캔전극(Y) 및 서스테인전극(Z)에 인가되는 제 1 및 제 2 서스테인펄스(Vys,Vzs)에 의해 서스테인방전이 발생된 온셀들의 벽전압은 도 16b에 도시된 바와 같이 전압곡선 내부의 3사분면인 A1 지점에 위치하게 된다. 이후, 서스테인기간 중 제 2 서스테인기간(2S) 동안 스캔전극(Y)에 정극성(+)의 제 1 서스테인펄스(Vys)가 인가되는 t1시점에서 온셀들의 벽전압은 A1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 1 서스테인펄스(Vys)가 합쳐져 도 7에 도시된 바와 같이 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t11 시점에서 정극성(+)의 제 1 서스테인펄스(Vys)와 A1 지점에 위치한 온셀들의 벽전압에 의해 A1 지점에서 B2 지점으로 이동하게 되며, 방전셀들에서는 스캔전극(Y)과 서스테인전극(Z) 간에 서스테인방전이 발생하게 된다.
이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t2 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 B2 지점에서 B3 지점으로 이동하게 된다. 또한, 제 1 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t2 시점과 t3 시점 사이에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발 생되므로 온셀들의 벽전압은 B3 지점에서 C 지점으로 이동하게 된다. 이후, 스캔전극(Y)에 인가된 제 1 서스테인펄스(Vys)가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 제 1 서스테인펄스(Vys)에 의해 C 지점에서 D 지점으로 이동하게 된다. 또한, 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지는 t41 시점에서 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 D 지점에서 D1 지점으로 이동하게 된다.
서스테인기간 중 제 2 서스테인기간(1S) 동안 서스테인전극(Z)에 정극성(+)의 제 2 서스테인펄스(Vzs)가 인가되는 t5 시점에서 온셀들의 벽전압은 D1 지점에 위치한 온셀들의 벽전압과 정극성(+)의 제 2 서스테인펄스(Vzs)가 합쳐져 도 8에 도시된 바와 같이 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t51 시점에서 정극성(+)의 제 2 서스테인펄스(Vzs)와 D1 지점에 위치한 온셀들의 벽전압에 의해 D1 지점에서 E 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 서스테인방전이 발생된다. 이후, 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하게 되면 보조펄스(Vxbias)가 인가된 t6 시점에서 온셀들의 벽전압은 정극성(+)의 보조펄스(Vxbias)에 의해 E 지점에서 E1 지점으로 이동하게 된다. 또한, 제 2 서스테인펄스(Vys)와 보조펄스(Vxbias)가 일정한 전압으로 유지되는 t6 시점과 t7 시점 사이에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 온셀들의 벽전압은 E1 지점에서 C 지점으로 이동하게 된다. 이후, 서스테인전극(Z)에 인가된 제 2 서스테인펄스(Vzs)가 사라지는 t8 시점에서 온셀들의 벽전압은 사라지는 제 2 서스테인펄스(Vzs)에 의해 C 지점에서 A 지점으로 이동하게 된다. 또한, 어드레스전극(X)에 인가된 보조펄스(Vxbias)가 사라지는 t81 시점에서 온셀들의 벽전압은 사라지는 보조펄스(Vxbias)에 의해 A 지점에서 A1 지점으로 이동하게 된다.
이와 같이 본 발명의 제 2 실시 예에 따른 PDP의 구동방법은 스캔전극들(Y) 및 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 인가될 때 어드레스전극(X)에 정극성(+)의 보조펄스(Vxbias)를 인가하여 서스테인전극(Z)에 제 2 서스테인펄스(Vzs)가 인가될 때 전압곡선 외부에 위치한 방전셀들(온셀)의 벽전압을 전압곡선 내부로 이동시키게 된다. 또한, 본 발명의 제 2 실시 예에 따른 PDP의 구동방법은 서스테인기간 중 제 1 서스테인기간(1S) 동안에 스캔전극들(Y) 및 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)를 각각 인가하여 도 16a에 도시된 바와 같이 전압곡선 외부에 존재하는 방전셀들(온셀)의 벽전압을 전압곡선 내부로 이동시키게 된다. 이로 인해, 제 1 서스테인기간(1S) 동안 서스테인방전이 발생된 방전셀들(온셀)이 전압곡선 내부에 위치하기 때문에 제 2 서스테인기간(2S) 동안 스캔전극들(Y) 및 서스테인전극들(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)를 각각 인가하더라도 도 16b에 도시된 바와 같이 방전셀들(온셀)에서는 자기소거 방전이 발생하지 않게 되므로 안정적인 서스테인 마진을 확보할 수 있게 된다. 즉, 본 발명의 제 2 실시 예에 따른 PDP의 구동방법은 서스테인기간 중 제 1 서스테인기간(1S) 동안에 도 16a에 도시된 과정을 거친 후 제 2 내지 제 n 서스테인기간(2S 내지 nS) 동안에는 도 16b에 도시된 과정을 반복하게 된다. 이에 따라, 본 발명의 제 2 실시 예에 따른 PDP의 구동방법에서는 어드레스 시간을 저감시킬 수 있을 뿐만 아니라 PDP의 구동효율을 증가시킬 수 있게 된다.
도 18은 본 발명의 제 3 실시 예에 따른 PDP의 구동방법을 나타내는 파형도이고, 도 19는 도 18에 도시된 PDP의 구동파형 중 서스테인기간에 스캔전극, 서스테인전극 및 어드레스전극에 인가되는 펄스들의 타이밍도이다.
여기서, 초기화기간 및 어드레스기간은 본 발명의 제 1 실시 예에 따른 PDP의 구동방법과 동일하므로 자세한 설명은 생략하기로 한다.
서스테인기간에는 서스테인전극들(Z)과 스캔전극들(Y)에 교번적으로 부극성(-)의 제 1 및 제 2 서스테인펄스(Vzs,Vys)가 인가된다. 이때, 서스테인전극들(Z)과 스캔전극들(Y)에 인가되는 제 1 및 제 2 서스테인펄스(Vzs,Vys) 각각은 어드레스전극(X)과 서스테인전극(Z) 간에 방전이 개시되는 제 1 대향방전개시 전압(Vtxz)과 어드레스전극(X)과 스캔전극(Y) 사이에 방전이 개시되는 제 2 대향방전개시 전압(Vtxy) 보다 큰 전압이 인가되게 된다. 이러한, 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 부극성(-)으로 하강하는 하강기간(t11과 t2 사이 및 t41과 t5 사이), 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 유지되는 유지기간(t2와 t31 사이 및 t5와 t61 사이) 및 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 기저전압으로 상승하는 상승기간(t31과 t4 사이 및 t61과 t7 사이)을 포함한다. 서스테인전극들(Z)과 스캔전극들(Y) 각각에 부극성(-)의 제 1 및 제 2 서스테인펄스(Vzs,Vys)가 인가되면, 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 제 1 및 제 2 서스테인펄스(Vzs,Vys)가 더해지면서 매 서스테인펄 스(Vzs,Vys)가 인가될 때 마다 서스테인전극(Z)과 스캔전극(Y) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 이러한, 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 동일한 크기로 형성된다.
이때, 도 19에 도시된 서스테인펄스의 구간에 따라 스캔전극 및 서스테인전극에서 발생되는 서스테인방전의 발생원리를 도 20과 같은 육각형 형태의 전압곡선을 이용하여 상세히 설명하면 다음과 같다.
어드레스방전이 발생된 방전셀들(온셀)의 벽전압은 t1 시점에서 도 20에 도시된 바와 같이 그래프의 3사분면이 E1 지점에 위치하게 된다. 이후, 서스테인전극(Z)에 부극성(-)의 제 1 서스테인펄스(Vzs)가 인가되는 t11 시점에서 온셀들의 벽전압은 E1 지점에 위치한 온셀들의 벽전압과 부극성(-)의 제 1 서스테인펄스(Vzs)가 합쳐져 그래프의 3사분면에 위치한 면방전영역을 경유(즉, Z(-)측으로 이동)하여 이동하게 된다. 이때, 온셀들의 벽전압은 t2 시점에서 부극성(-)의 제 1 서스테인펄스(Vzs)와 E1 지점에 위치한 온셀들의 벽전압에 의해 E1 지점에서 A1 지점으로 이동하게 되며, 방전셀들에서는 서스테인전극(Z)과 스캔전극(Y) 간에 서스테인방전이 발생하게 된다. 제 1 서스테인펄스(Vzs)가 일정한 전압을 유지하는 t2 시점과 t31 시점 사이에서는 스캔전극(Y)에 벽전하들이 쌓이게 되어 서스테인전극(Z)에 방전소멸이 발생되므로 온셀들의 벽전압은 A1 지점에서 B1 지점으로 이동하게 된다. 이후, 서스테인전극(Z)에 인가된 제 1 서스테인펄스(Vzs)가 사라지는 t4 시점에서 온셀들의 벽전압은 사라지는 제 1 서스테인펄스(Vzs)에 의해 B1 지점에서 C1 지점으로 이동하게 된다.
스캔전극(Y)에 제 2 서스테인펄스(Vys)가 인가되는 t41 시점에서 온셀들의 벽전압은 C1 지점에 위치한 온셀들의 벽전압과 부극성(-)의 제 2 서스테인펄스(Vys)가 합쳐져 그래프의 1사분면에 위치한 면방전영역을 경유(즉, Y(-)측으로 이동)하여 이동하게 된다. 이에 따라, 온셀들의 벽전압은 t5 시점에서 부극성(-)의 제 2 서스테인펄스(Vys)와 C1 지점에 위치한 온셀들의 벽전압에 의해 C1 지점에서 D1 지점으로 이동하게 되며, 방전셀들에서는 스캔전극(Y)과 서스테인전극(Z) 간에 서스테인방전이 발생하게 된다. 제 2 서스테인펄스(Vys)가 일정한 전압을 유지하는 t5 시점과 t61 시점 사이에서는 서스테인전극(Z)에 벽전하들이 쌓이게 되어 스캔전극(Y)에 방전소멸이 발생되므로 온셀들의 벽전압은 D1 지점에서 B1 지점으로 이동하게 된다. 이후, 스캔전극(Y)에 인가된 제 2 서스테인펄스(Vys)가 사라지는 t7 시점에서 온셀들의 벽전압은 사라지는 제 2 서스테인펄스(Vys)에 의해 B1 지점에서 E1 지점으로 이동하게 된다.
실제로, 서스테인기간에는 위와 같은 과정을 소정횟수 반복하면서 서스테인방전을 일으키게 되므로 방전이 발생된 방전셀들은 도 20에 도시된 과정을 반복하게 된다.
이와 같이 본 발명의 제 3 실시 예에 따른 PDP의 구동방법은 서스테인기간 동안 스캔전극(Y) 및 서스테인전극(Z)에 부극성(-)의 서스테인펄스(Vys,Vzs)를 인가하여 벽전하들을 육각형 형태의 전압곡선 내부에 위치시키게 되므로 안정적인 서스테인 마진을 확보할 수 있다. 이에 따라, 어드레스 시간을 저감시킬 수 있을 뿐만 아니라 PDP의 구동효율을 증가시킬 수 있다.
도 21은 도 10, 도 14 및 도 18에 도시된 PDP의 구동파형을 생성하기 위한 PDP의 구동장치를 나타내는 도면이다.
도 21을 참조하면, PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 접속된 데이터 구동부(42)와, PDP의 스캔전극들(Y1 내지 Yn)에 접속된 스캔 구동부(48)와, PDP의 서스테인전극들(Z)에 접속된 서스테인 구동부(44)와, 각 구동부(42,48,48)에 필용한 구동전압을 공급하기 위한 구동전압 발생부(46)와, 각 구동부(42,44,48)를 제어하기 위한 타이밍 콘트롤러(40)를 구비한다.
데이터 구동부(42)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이 데이터 구동부(42)는 타이밍 콘트롤러(40)로부터 공급되는 타이밍제어신호(CTRX)에 응답하여 데이터를 샘플링한 다음, 그 데이터를 1 수평기간마다 1 수평 라인분씩 어드레스전극들(X1 내지 Xm)에 공급하게 된다. 여기서, 데이터 구동부(42)에 공급되는 타이밍제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭과 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 데이터 구동부(42)로부터 어드레스전극들(X1 내지 Xm)에 공급되는 데이터전압은 비선택의 오프셀(off-cell)을 선택한다.
스캔 구동부(48)는 타이밍 콘트롤러(40)의 제어 하에 리셋기간 동안 하강 램프파형을 스캔전극들(Y1 내지 Yn)에 공급한 후에 상승 램프파형을 스캔전극들(Y1 내지 Yn)에 공급하여 모든 방전셀들을 초기화시킨다. 또한, 스캔 구동부(48)는 타이밍 콘트롤러(40)의 제어 하에 어드레스기간 동안 스캔전극들(Y1 내지 Yn)에 정극 성(+)의 스캔펄스를 스캔전극들(Y1 내지 Ym)에 순차적으로 공급하며, 어드레스방전에 의해 선택된 셀에 대하여 서스테인방전을 일으키기 위한 서스테인펄스를 스캔전극들(Y1 내지 Ym)에 동시에 공급하게 된다. 스캔 구동부(48)에 인가되는 타이밍제어신호(CTRY)에는 스캔 구동부(48) 내의 스위치소자의 온/오프 타임을 제어하기 위한 스위치 제어신호가 포함된다.
서스테인 구동부(44)는 타이밍 콘트롤러(40)의 제어 하에 리셋기간 동안 스캔 구동부(48)로부터 발생되는 초기화파형과 동일한 형태의 초기화파형 즉, 하강 램프파형과 상승 램프파형이 연속으로 이어지는 파형을 서스테인전극들(Z)에 공급한다. 그리고 서스테인 구동부(44)는 서스테인기간 동안 스캔 구동부(48)와 교대로 동작하여 서스테인펄스를 서스테인전극들(Z)에 공급하게 된다. 서스테인 구동부(44)에 인가되는 타이밍제어신호(CTRZ)에는 서스테인 구동부(44) 내의 스위치소자의 온/오프 타임을 제어하기 위한 스위치 제어신호가 포함된다.
구동전압 발생부(46)는 도시하지 않은 메인 보드로부터의 시스템 전원을 펄스폭 변조 방식 등으로 출력전압의 전압레벨을 변환하는 직류-직류 변환기(DC-DC Converter)로 구현된다. 이 구동전압 발생부(46)로부터 출력되는 구동전압은 상승 램프파형(Ramp-up)의 상한전압에 해당하는 정극성(+)의 셋업전압(Vsetup), 정극성(+)의 스캔전압(Vscan), 정극성(+)의 직류전압(Vxbias), 제 1 내지 제 3 서스테인전압(Vs,Vys,Vzs) 및 정극성(+)의 데이터전압(Vd)이다.
타이밍 콘트롤러(40)는 수직/수평 동기신호와 메인 클럭신호를 입력받고, 그 동기신호와 메인클럭을 이용하여 각 구동부(42,44,48)에 필요한 타이밍 제어신 호(CTRX,CTRY,CTRZ)를 발생한다.
이와 같은 PDP의 구동장치는 구동전압 발생부(46)로부터 정극성(+)의 직류전압(Vxbias)이 데이터 구동부(42)에 공급될 때 데이터 구동부(42)가 공급된 정극성(+)의 직류전압(Vxbias)을 어드레스기간 동안 어드레스전극(X)에 공급하게 된다. 이때, 구동전압 발생부(46)에서 발생된 제 1 및 제 2 서스테인펄스(Vys,Vzs)는 기저전압을 유지하게 된다. 이로 인해, 도 10에 도시된 본 발명의 제 1 실시 예에 따른 PDP의 구동파형이 생성되게 된다.
또한, PDP의 구동장치는 구동전압 발생부(46)로부터 정극성(+)의 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 각각 스캔 구동부(48) 및 서스테인 구동부(44)에 공급될 때 서스테인기간 동안 스캔전극(Y) 및 서스테인전극(Z)에 제 1 및 제 2 서스테인펄스(Vys,Vzs)를 교번적으로 공급하게 된다. 이와 동시에, 데이터 구동부(42)는 구동전압 발생부(46)로부터 발생된 정극성(+)의 보조펄스(Vxbias)를 서스테인기간 동안 어드레스전극(X)에 인가하게 된다. 이때, 보조펄스(Vxbias)는 스캔전극(Y) 및 서스테인전극(Z) 각각에 제 1 및 제 2 서스테인펄스(Vys,Vzs)가 인가될 때 어드레스전극(X)에 인가되게 된다. 이로 인해, 도 14에 도시된 본 발명의 제 2 실시 예에 따른 PDP의 구동파형이 생성되게 된다.
마지막으로, PDP의 구동장치는 구동전압 발생부(46)로부터 발생된 부극성(-)의 제 1 및 제 2 서스테인펄스(Vzs,Vys)를 서스테인 구동부(44) 및 스캔 구동부(48)에 공급하게 된다. 이때, 서스테인 구동부(44)와 스캔 구동부(48)는 서스테인기간 동안 서스테인전극(Z) 및 스캔전극(Y)에 제 1 및 제 2 서스테인펄 스(Vzs,Vys)를 교번적으로 인가하게 된다. 이로 인해, 도 18에 도시된 본 발명의 제 3 실시 예에 따른 PDP의 구동파형이 생성되게 된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서스테인기간 동안 어드레스전극에 전압을 인가하여 어드레스방전 이후 육각형 형태의 전압곡선 외부에 위치한 방전셀들의 벽전압을 전압곡선 내부로 이동시킴으로써 자기소거 방전을 방지할 수 있게 되므로 안정적인 서스테인 마진을 확보할 수 있다. 이에 따라, 어드레스 시간을 저감시킬 수 있을 뿐만 아니라 플라즈마 디스플레이 패널의 구동효율을 증가시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (23)

  1. 다수의 스캔전극, 서스테인전극 및 어드레스전극을 초기화기간, 어드레스기간 및 서스테인기간으로 시분할 구동하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 초기화기간 동안 상기 스캔전극에 램프파형의 전압을 인가하는 단계;
    상기 서스테인기간 동안 상기 어드레스전극에 정극성의 직류전압을 인가하는 단계와;
    상기 서스테인기간 동안 상기 스캔전극 및 서스테인전극에 정극성의 제 1 및 제 2 서스테인펄스를 교번적으로 인가하는 단계를 포함하고,
    상기 직류전압은 상기 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기이며,
    상기 제 1 서스테인펄스는 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 서스테인펄스는 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1항에 있어서,
    상기 직류전압은 가변 가능한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 다수의 스캔전극, 서스테인전극 및 어드레스전극을 초기화기간, 어드레스기간 및 서스테인기간으로 시분할 구동하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 서스테인기간 동안 상기 스캔전극 및 서스테인전극에 정극성의 제 1 및 제 2 서스테인펄스를 교번적으로 인가하는 단계와;
    상기 서스테인기간 동안 상기 어드레스전극에 상기 제 1 및 제 2 서스테인펄스와 각각 동기되는 정극성의 보조펄스를 인가하는 단계를 포함하고,
    상기 제 1 서스테인펄스는 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 2 서스테인펄스는 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 5 항에 있어서,
    상기 보조펄스는 상기 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 삭제
  10. 제 5 항에 있어서,
    상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스폭 기간 내에서 상기 어드레스전극에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 10 항에 있어서,
    상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 일정하게 유지되는 제 1 유지기간 동안 상승하고, 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 일정하게 유지되는 제 2 유지기간과 상기 제 1 및 제 2 서스테인펄스가 하강하는 제 1 하강기간 동안 일정하게 유지되며, 상기 제 1 및 제 2 서스테인펄스가 하강하는 제 2 하강기간 동안 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 9 항에 있어서,
    상기 보조펄스는 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 일정하게 유지되는 제 1 유지기간 동안 상승하고, 상기 제 1 및 제 2 서스테인펄스가 정극성의 서스테인전압으로 유지되는 제 2 유지기간과 상기 제 1 및 제 2 서스테인펄스가 하강하는 하강기간 동안 일정하게 유지되며, 상기 제 1 및 제 2 서스테인펄스가 기저전압으로 유지되는 제 2 유지기간 중 일부기간 동안 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 서스테인전극에 인가되는 전압을 나타내는 Z축, 상기 Z축과 직교하고 어드레스전극에 인가되는 전압을 나타내는 X축 및 상기 Z축과 X축이 교차하는 원점을 지나며 상기 Z축과 X축이 이루는 직교좌표의 1사분면과 3사분면에서 존재하는 Y축과, 상기 어드레스전극과 스캔전극간에 방전이 개시되는 전압, 상기 어드레스전극과 서스테인전극간에 방전이 개시되는 전압 및 상기 스캔전극과 서스테인전극간에 방전이 개시되는 전압만큼의 길이로 상기 X, Y 및 Z 좌표 상에 폐영역으로 정해지는 비방전영역 및 상기 비방전영역 외부의 개구영역으로 정해지는 방전영역을 포함한 전압커브를 이용하여 상기 어드레스전극, 상기 스캔전극 및 상기 서스테인전극을 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    서스테인기간 동안 상기 어드레스전극에 제 1 전압을 인가하여 상기 직교좌표의 2사분면과 3사분면 사이의 상기 Z축 상의 방전영역에 존재하는 온셀의 벽전압을 상기 3사분면의 비방전영역에 포함된 제 1 비방전위치로 이동시키는 단계와;
    상기 스캔전극에 제 2 전압을 인가하여 상기 제 1 비방전 위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 1 방전위치로 이동시키는 단계와;
    상기 스캔전극의 전압을 상기 제 2 전압으로 유지시켜 상기 서스테인전극 상에 벽전하가 쌓이게 하여 상기 제 1 방전위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면과 상기 직교좌표의 4사분면 사이의 상기 X축 상에 존재하는 제 2 비방전위치로 이동시키는 단계와;
    상기 제 2 전압을 낮추어 상기 제 2 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 3 비방전위치로 이동시키는 단계와;
    상기 서스테인전극에 제 3 전압을 인가하여 상기 제 3 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 2 방전위치로 이동시키는 단계와;
    상기 서스테인전극의 전압을 상기 제 3 전압으로 유지시켜 상기 스캔전극 상에 벽전하가 쌓이게 하여 상기 제 2 방전위치에 존재하는 상기 온셀의 벽전압을 상기 제 2 비방전위치로 귀환시키는 단계와;
    상기 3 전압을 낮추어 상기 제 2 비방전위치로 귀환된 상기 온셀의 벽전압을 상기 제 1 비방전위치로 귀환시키는 단계를 포함하고,
    상기 제1 전압은, 셀을 선택하기 위한 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기를 갖는 정극성의 직류전압이며,
    상기 제 2 전압은 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제 3 전압은 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  16. 제 13 항에 있어서,
    상기 제 1 전압은 가변 가능한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  17. 서스테인전극에 인가되는 전압을 나타내는 Z축, 상기 Z축과 직교하고 어드레스전극에 인가되는 전압을 나타내는 X축 및 상기 Z축과 X축이 교차하는 원점을 지나며 상기 Z축과 X축이 이루는 직교좌표의 1사분면과 3사분면에서 존재하는 Y축과, 상기 어드레스전극과 스캔전극간에 방전이 개시되는 전압, 상기 어드레스전극과 서스테인전극간에 방전이 개시되는 전압 및 상기 스캔전극과 서스테인전극간에 방전이 개시되는 전압만큼의 길이로 상기 X, Y 및 Z 좌표 상에 폐영역으로 정해지는 비방전영역 및 상기 비방전영역 외부의 개구영역으로 정해지는 방전영역을 포함한 전압커브를 이용하여 상기 어드레스전극, 상기 스캔전극 및 상기 서스테인전극을 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    서스테인기간 중 제 1 서스테인기간 동안 상기 스캔전극에 제 1 전압을 인가하여 상기 2사분면과 3사분면 사이에 있는 상기 Z축의 상기 방전영역의 제 1 방전위치에 존재하는 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 2 방전위치로 이동시키는 단계와;
    상기 스캔전극의 전압이 제 1 전압으로 유지되는 동안 상기 어드레스전극에 제 2 전압을 인가하여 상기 제 2 방전위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 3 방전위치로 이동시키는 단계와;
    상기 스캔전극 및 어드레스전극의 전압을 유지시켜 상기 서스테인전극에 벽전하가 쌓이게 하여 상기 제 3 방전위치에 존재하는 상기 온셀의 벽전압을 상기 Z축과 X축이 교차하는 원점의 비방전영역에 포함된 제 1 비방전위치로 이동시키는 단계와;
    상기 어드레스전극의 전압이 유지되는 동안 상기 스캔전극의 전압을 낮추어 상기 제 1 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 4 방전위치로 이동시키는 단계와;
    상기 스캔전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 4 방전위치에 존재하는 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 2 비방전위치로 이동시키는 단계와;
    상기 서스테인전극에 제 3 전압을 인가하여 상기 제 2 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 5 방전위치로 이동시키는 단계와;
    상기 서스테인전극의 전압이 제 3 전압으로 유지되는 동안 상기 어드레스전극에 상기 제 2 전압을 인가하여 상기 제 5 방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 6 방전위치로 이동시키는 단계와;
    상기 서스테인전극 및 어드레스전극의 전압을 유지시켜 상기 제 6 방전위치에 존재하는 상기 온셀의 벽전압을 상기 Z축과 X축이 교차하는 원점의 비방전영역에 포함된 상기 제 1 비방전위치로 귀환시키는 단계와;
    상기 어드레스전극의 전압이 유지되는 동안 상기 서스테인전극의 전압을 낮추어 상기 제 1 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 2사분면과 3사분면 사이에 있는 상기 Z축의 방전영역에 포함된 제 1 방전위치로 귀환시키는 단계와;
    상기 서스테인전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 1 방전위치에 존재하는 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 3 비방전위치로 이동시키는 단계와;
    상기 서스테인기간 중 제 2 서스테인기간 동안 상기 스캔전극에 제 1 전압을 인가하여 제 2 비방전위치에 존재하는 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 7 방전위치로 이동시키는 단계와;
    상기 스캔전극의 전압이 제 1 전압으로 유지되는 동안 상기 어드레스전극에 제 2 전압을 인가하여 상기 제 7 방전위치에 존재하는 상기 온셀의 벽전압을 상기 3사분면의 방전영역에 포함된 제 8 방전위치로 이동시키는 단계와;
    상기 스캔전극 및 어드레스전극의 전압을 유지시켜 상기 서스테인전극에 벽전하가 쌓이게 하여 상기 제 8 방전위치에 존재하는 상기 온셀의 벽전압을 상기 Z축과 X축이 교차하는 원점의 비방전영역에 포함된 제 1 비방전위치로 귀환시키는 단계와;
    상기 어드레스전극의 전압이 유지되는 동안 상기 스캔전극의 전압을 낮추어 상기 제 1 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 4 방전위치로 이동시키는 단계와;
    상기 스캔전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 4 방전위치에 존재하는 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 2 비방전위치로 이동시키는 단계와;
    상기 서스테인전극에 제 3 전압을 인가하여 상기 제 2 비방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 5 방전위치로 이동시키는 단계와;
    상기 서스테인전극의 전압이 제 3 전압으로 유지되는 동안 상기 어드레스전극에 상기 제 2 전압을 인가하여 상기 제 5 방전위치에 존재하는 상기 온셀의 벽전압을 상기 1사분면의 방전영역에 포함된 제 6 방전위치로 이동시키는 단계와;
    상기 서스테인전극 및 어드레스전극의 전압을 유지시켜 상기 제 6 방전위치에 존재하는 상기 온셀의 벽전압을 상기 X축과 Z축이 교차하는 원점의 상기 제 1 비방전위치로 귀환시키는 단계와;
    상기 어드레스전극의 전압이 유지되는 동안 상기 서스테인전극의 전압을 낮추어 상기 제 1 비방전위치에 귀환된 상기 온셀의 벽전압을 상기 2사분면과 3사분면 사이에 있는 상기 Z축의 제 1 방전위치로 이동시키는 단계와;
    상기 서스테인전극의 전압이 낮추어지는 동안 상기 어드레스전극의 전압을 낮추어 상기 제 1 방전위치에 귀환된 상기 온셀들의 벽전압을 상기 1사분면의 비방전영역에 포함된 제 3 비방전위치로 이동시키는 단계를 포함하고,
    상기 제 1 전압은 상기 어드레스전극과 상기 스캔전극 간의 제 1 방전개시 전압 보다 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  18. 제 17 항에 있어서,
    상기 제 1 서스테인기간에 서스테인방전이 발생된 온셀들은 상기 서스테인기간 중 제 1 서스테인기간을 제외한 나머지 서스테인기간 동안 상기 제 2 서스테인기간의 과정을 반복하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  19. 삭제
  20. 제 17 항에 있어서,
    상기 제 2 전압은 어드레스기간 동안 상기 어드레스전극에 공급되는 데이터펄스와 동일한 크기인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  21. 제 20 항에 있어서,
    상기 제 2 전압은 상기 제 1 및 제 3 전압이 일정하게 유지되는 제 1 유지기간 동안 상승하고, 상기 제 1 및 제 3 전압이 일정하게 유지되는 제 2 유지기간과 상기 제 1 및 제 3 전압이 하강하는 제 1 하강기간 동안 일정하게 유지되며, 상기 제 1 및 제 3 전압이 하강하는 제 2 하강기간 동안 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  22. 제 17 항에 있어서,
    상기 제 3 전압은 상기 어드레스전극과 상기 서스테인전극 간의 제 2 방전개시 전압 보다 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  23. 제 17 항에 있어서,
    상기 제 2 전압은 가변 가능한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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