KR100645791B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 제조비용을 줄이면서 명암비를 개선할 수 있는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서브필드 중 첫 번째 이외의 서브필드는 이전 서브필드에서 서스테인전극쌍 중 마지막으로 서스테인펄스가 인가되지 않은 제 1 전극에 정극성의 선택적 리셋파형을 인가하는 단계와, 상기 제 1 전극에 선택적 리셋파형이 인가되기 시작한 소정의 시간을 두고 상기 제 2 전극에 선택적 리셋파형을 인가하는 단계와, 상기 제 1 전극에 하강램프파형을 인가하는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면이다.
도 3은 서브필드 기간동안 전극들에 공급되는 구동파형을 나타내는 도면이다.
도 4는 종래의 선택적 리셋을 하기 위한 구동파형을 나타내는 도면이다.
도 5는 본 발명의 제 1 실시 예에 따른 구동파형을 나타내는 도면이다.
도 6은 본 발명의 구동파형에 의한 제 1 서브필드기간의 상승램프파형에 의한 셀전압 및 벽전압의 전압이동을 나타내는 도면이다.
도 7은 본 발명의 구동파형에 의한 제 1 서브필드기간의 하강램프파형에 의한 셀전압 및 벽전압의 전압이동을 나타내는 도면이다.
도 8은 본 발명의 구동파형에 의한 어드레스 기간의 셀전압 및 벽전압의 전압이동을 나타내는 도면이다.
도 9는 스캔전극에 서스테인펄스가 인가된 경우 셀전압 및 벽전압의 전압이 동을 나타내는 도면이다.
도 10은 서스테인전극에 서스테인펄스가 인가된 경우 셀전압 및 벽전압의 전압이동을 나타내는 도면이다.
도 11은 선택적 리셋파형이 인가된 경우 셀전압 및 벽전압의 전압이동을 나타내는 도면이다.
도 12는 본 발명의 제 2 실시 예에 의한 구동파형을 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 리셋 기간동안 발생하는 광량을 줄여서 명암비를 개선할 수 있는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽 (24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
여기서, 리셋기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
리셋기간에 있어서, 셋업기간에는 모든 스캔전극들(Y)에 상승램프파형(Ramp-up)이 동시에 인가된다. 이 상승램프파형(Ramp-up)에 의해 전화면의셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승램프파형(Ramp-up)이 공급된 후, 상승램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는부극성스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전 압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
이러한 PDP의 구동파형은 모든 서브필드에 리셋기간을 포함하게 된다. 리셋기간에 인가하는 상승램프파형(ramp-up)과 하강램프파형(Ramp-down)에 의해 발생하는 방전에 의한 광량은 계조표현에 사용되는 것이 아니어서, 이 기간에 발생하는 광은 명암비를 나쁘게 하여 콘트라스트를 저해하는 결과를 가져온다.
도 4는 종래의 다른 PDP의 구동파형을 나타내는 도면으로서 리셋기간에 발생하는 광을 줄이기 위해 선택적 리셋을 하는 것을 특징으로 한다.
도 4를 참조하면, 선택적 리셋은 서스테인전압보다 낮은 전압을 인가하여 방전을 일으킴으로써 리셋기간에 발생하는 광량을 줄일 수 있다.
이러한 선택적 리셋을 하기 위해서는 서스테인전압보다 작은 전압값의 전압을 사용함으로 부가적인 전압원이 필요하게 된다. 이에 따라, 구동회로가 복잡하게 되고 제조비용이 상승하게 된다.
따라서, 본 발명의 목적은 부가적인 전압원을 사용하지 않고 서스테인파형만으로벽전하 생성을 제어하고 광량을 줄여서 콘트라스트를 향상시킬 수 있도록 한 PDP의 구동방법을 제공하는 데에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 PDP의 구동방법은 서브필드 중 첫 번째 이외의 서브필드는 이전 서브필드에서 서스테인전극쌍 중 마지막으로 서스테인펄스가 인가되지 않은 제 1 전극에 정극성의 선택적 리셋파형을 인가하는 단계와, 상기 제 1 전극에 선택적 리셋파형이 인가되기 시작한 소정의 시간을 두고 상기 제 2 전극에 선택적 리셋파형을 인가하는 단계와, 상기 제 1 전극에 하강램프파형을 인가하는 단계를 포함한다.
상기 선택적 리셋파형은 서스테인전압값이다.
상기 소정의 시간은 0.1~2㎲이다.
상기 제 2 전극에 인가되는 선택적 리셋파형은 상기 제 1 전극에 선택적 리셋파형이 인가된 후 상기 소정의 시간 이후에 중첩되어서 상기 제 1 전극에 인가된 선택적 리셋파형에 의한 방전을 억제하는 것을 특징으로 한다.
상기 제 1 전극에 인가되는 선택적 리셋파형은 이전 서브필드에서 서스테인방전이 발생한 셀에 한해서 방전을 일으킨다.
상기 제 1 전극에 인가되는 하강램프파형은 기저전압에서 부극성의 전위까지 하강한다.
본 발명의 다른 실시 예에 의한 PDP의 구동방법은 상기 서브필드 중 첫 번째 이외의 서브필드는 이전 서브필드에서 상기 서스테인전극쌍 중 마지막으로 서스테인펄스가 인가되지 않은 제 1 전극에 정극성의 세폭의 선택적 리셋파형을 인가하는 단계와, 제 2 전극에 세폭의 선택적 리셋파형을 인가하는 단계와, 제 1 전극에 하강램프파형을 인가하는 단계를 포함한다.
상기 세폭의 선택적 리셋파형은 서스테인전압값이다.
상기 세폭의 리셋파형은 이전 서브필드에서 서스테인방전이 발생한 셀에 한해서 방전을 일으키는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 12를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 5는 본 발명의 제 1실시 예에 의한 PDP의 구동방법을 나타내는 구동파형이다.
도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 PDP의 구동방법은 한 프레임을 다수의 서브필드로 시분할 구동하고, 서브필드 중 첫 번째 이외의 서브필드는 이전 서브필드에서 서스테인전극쌍 중 마지막으로 서스테인펄스가 인가되지 않은 스캔전극에 서스테인전압값의 선택적 리셋파형을 인가하는 단계와, 스캔전극에 선택적 리셋파형이 인가되기 시작한 소정의 시간을 두고 상기 서스테인전극에 세폭의 선택적 리셋파형을 인가하는 단계와, 스캔전극에 하강램프파형을 인가하는 단계를 포함한다.
자세히 살펴보면, 한 프레임에서 첫 번째 서브필드의 리셋기간 중 셋업기간 동안에는 모든 스캔전극들(Y)에 셋업전압(Vsetup)까지 상승되는 상승 램프파형 (Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전(셋업방전)이 일어나게 되어 셀들 내에 벽전하가 생성된다. 상승 램프파형(Ramp-up)이 인가된 후 상승 램프파형(Ramp-up)의 피크전압보다 낮은 서스테인전압(Vs)으로부터 떨어지는 하강 램프파형(Ramp-down)이 리셋기간 중 셋다운기간 동안 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는부극성(-) 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성(+)의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 소정의 벽전하가 생성된다.
한편, 스캔전극들(Y)에 하강 램프파형(Ramp-down)이 인가되는 시점부터 어드레스기간이 끝나는 시점까지 서스테인전극들(Z)에는 정극성(+)의 서스테인전압(Vs)이 인가된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면, 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된 다. 여기서, 서스테인기간 동안 인가되는 서스테인펄스(sus)의 수는 각 프레임의 휘도 가중치에 대응하여 설정된다. 도 5에 의한 PDP의 구동파형은 서스테인전극(Z)들에 마지막으로 서스테인펄스(SUS)가 인가된 것을 나타내었다.
서스테인방전이 완료된 후에는 이전 서브필드에서 마지막으로 서스테인펄스가 인가되지 않은 전극, 즉 스캔전극(Y)에 서스테인전압값의 세폭의 선택적 리셋파형이(TSr) 인가된다.
스캔전극(Y)에 선택적 리셋파형(Sr)이 인가된 후 서스테인전극(Z)에 세폭의 선택적 리셋파형(TSr)이 인가된다.
스캔전극(Y)과 서스테인전극(Z)에 인가되는 세폭의 선택적 리셋파형(TSr)은 0.1~2㎲ 동안 인가된다.
스캔전극(Y)에 인가되는 세폭 선택적 리셋파형(TSr)에 의해 스캔전극(Y)과 서스테인전극(Z)간에는 방전이 발생한다. 이 때 발생하는 방전에 의한 벽전하는 선택적 리셋파형이 인가되는 타이밍을 짧게 한 세폭의 펄스형태이므로 벽전하의 생성을 제어한다.
본 발명의 제 1 실시 예에 의한 PDP의 구동파형에 의한 방전원리를 도 6 내지 도 11과 같은 육각형 형태의 전압곡선(Vt close curve)를 이용하여 상세히 설명하기로 한다. 전압곡선은 PDP의 방전발생원리 및 전압마진을 측정하기 위한 방법으로 이용되고 있다. 전압곡선의 수평축 및 수직축은 각각 스캔전극과 서스테인전극의 전압차 및 스캔전극과 어드레스전극과의 전압차를 나타낸다. 수직축에 평행한 직선은 스캔전극과 서스테인전극간의 방전개시전압을 나타내고, 수평축에 평행 한 직선은 스캔전극과 어드레스전극간의 방전개시전압을 나타낸다. 또한, 제2사분면 및 제4사분면에서 기울기가 1인 직선은 서스테인전극과 어드레스전극간의 방전개시전압을 나타낸다.
따라서, 전압곡선 내부의 육각형 영역은 방전개시전압 미만의 전압조건이 형성된 영역으로 셀 전압이 육각형 내부 영역에 위치될 때에는 방전이 발생되지 않는다.(즉, 셀전압이 육각형 외부영역에 위치될 때 방전이 발생된다) 다시 말해, 전압곡선 내부는 방전셀 내부에 방전이 발생되지 않은 비방전영역이고, 전압곡선 외부는 방전셀 내부에 방전이 발생되는 방전영역이다. 여기서, Y(-)는 스캔전극(Y)에 부극성(-)의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 스캔전극(Y), 어드레스전극(X) 및 서스테인전극(Z)에 부극성(-) 또는 정극성(+)의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.
따라서, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레스전극(X)에 전압이 인가되는 경우 어드레스전극(X)과스캔전극(Y)간에 방전이 개시되는 전압을 나타내고, 전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 스캔전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 서스테인전극(Z)에 전압이 인가되는 경우 서스테인전극(Z)과스캔전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다. 한편, Vtxy, Vtzy, Vtxz, Vtzx, Vtyz 및 Vtyx 등의 전 압들은 패널마다 약간씩 달라지게 되고,(셀 크기 및 공정편차 등에 의하여) 이에 따라 전압곡선의 형태도 약간씩 달라지게 된다.
도 6을 참조하면, 한 프레임의 첫 번째 서브필드에서는 모든 방전셀들의 벽전하 조건은 균일하지 않게 된다. 이처럼, 셀마다 불균일한 벽전하 조건을 균일하게 하기 위해 리셋 기간의 초기인 셋업기간에는 스캔전극(Y)에는 정극성의 전압에서 방전개시전압이상까지 점진적으로 전압값이 상승하는 상승램프파형(ramp-up)을 인가한다. 따라서, 스캔전극(Y)에 인가되는 상승램프파형(ramp-up)에 의해 셀마다 다른 조건의 벽전압상태에서도 도 6 에서와 같이, 방전곡선의 3 사분면의 스캔전극(Y)과 서스테인전극(Z)간의 방전경계영역에 도달하게 되어 방전이 발생한다. 이 때, 스캔전극(Y)과 서스테인전극(Z)상에 형성되는 벽전하에 의해서 벽전압은 1/2의 기울기로 A0에서 W1의 지점으로 이동한다.(즉, 초기의 벽전압 상태를 A0로 가정하였다.) 방전이 일어나기 시작한 이후에도 상승램프파형(ramp-up)에 의해 외부인가전압은 계속해서 증가하지만 램프파형에 의한 방전은 벽전하를 형성시키고, 이 때 형성되는 벽전하는 외부인가전압에 반대극성의 전위차를 발생시키기 때문에 셀전압은 방전개시전압이상으로 증가하지 않는다. 한편, 외부인가전압은 계속해서 증가하기 때문에 스캔전극(Y)과 서스테인전극(Z)간의 방전개시전압인 C2지점에서는 대향방전도 발생한다. 이 시점 이후로는 면방전과 대향방전이 동시에 발생하고, 대향방전 역시 벽전하의 형성으로 인하여 셀전압은 변화하지 않고, 결국, 상승램프파형이 인가되는 동안에 셀전압은 C2지점에서 머무르게 된다. 또한, 셀전압이 C2시점에 도달하는 순간부터는 대향방전도 동시에 발생하기 때문에 스캔전극(Y)과 어드 레스전극(X)간에도 벽전하가 생성되고, 따라서 스캔전극(Y)과 서스테인전극(Z)간의 전위차의 변화와 스캔전극(Y)과 어드레스전극(X)간의 전위차의 변화는 같게 되어, 벽전압은 W1에서 기울기 1의 크기로 W2지점으로 변화한다.
상승램프파형(ramp-up)에 이어서 하강램프파형(ramp-down)이 인가되는 순간에 외부 인가전압은 상승램프파형(ramp-up)의 최고치에서 기저전압으로 낮아진다. 즉, 외부 인가전압은 스캔전극(Y)에 부극성의 전압을 인가한 방향인 Y(-)방향으로 변화하기 때문에 셀전압은 도 7에서와 같이 Y(-)방향으로 변화하여 하강램프파형이 인가되기 직전에는 C2'지점으로 변화한다. 셋다운 기간에는 스캔전극(Y)에 점진적으로 전압값이 하강하는 하강램프파형(ramp-down)을 인가하고 서스테인전극(Z)에는 정극성의 전압을 인가한다. 서스테인전극(Z)에 인가되는 정극성의 전압에 의해서 셀전압은 C2'에서 Z(+)방향으로 변화하고, 스캔전극(Y)에 인가되는 부극성의 하강램프파형(ramp-down)에 의해서는 Y(-)방향으로 변화한다. 이와 같은 방향으로 셀전압이 변화하는 시점에서 스캔전극(Y)과 서스테인전극(Z)간에 방전개시전압에 도달하는 C3시점에서 면방전이 발생한다. 면방전이 발생하는 시점부터 벽전하가 형성되므로 벽전압은 변화하고, 스캔전극(Y)과 서스테인전극(Z)간에만 벽전하가 형성되기 때문에 스캔전극(Y)과 서스테인전극(Z)간의 전위차는 스캔전극(Y)과 어드레스전극(X)간의 전위차의 두 배가 되어 벽전압은 W2에서 기울기 1/2의 크기로 W3 지점으로 변화한다. 또한, 하강램프파형(ramp-down)에 의해 방전이 발생할 경우에도 외부인가전압이 계속해서 내려가지만 스캔전극(Y)과 서스테인전극(Z)간의 전위차는 방전개시전압 이상으로 차이가 나지 않게 된다. 계속해서 하강하는 램프파형에 의 해서 스캔전극(Y)과 어드레스전극(X)간의 방전개시전압에 도달하게 되면 대향방전이 발생한다. 이 때에도 셀전압은 방전개시전압곡선의 외부를 벗어나지 않게 된다. 그리고, 계속적으로 하강하는 램프파형에 의해 스캔전극(Y)과 어드레스전극(X)간의 전위차가 방전개시전압에 도달하게 되면 대향방전이 발생한다. 대향방전에 의해 어드레스전극(X)상에도 벽전하가 생성되므로 벽전하에 의한 스캔전극(Y)과 서스테인전극(Z)간의 전위차와 스캔전극(Y)과 서스테인전극(Z)간의 전위차는 같은 크기로 변화하여 벽전압은 1의 기울기로 W3에서 A0지점으로 변화한다. 즉, 리셋기간에 인가되는 상승램프파형(ramp-up)과 하강램프파형(Ramp-down)에 의해 벽전압은 A0주위의 상태로 초기화된다.
하강램프파형(ramp-down)에 이어서 어드레스 기간의 초기에는 스캔전극(Y)에 기저전압을 인가한다. 스캔전극(Y)에 부극성의 램프파형에 이어서 기저전압이 인가되는 것에 따라 셀전압은 도 8에서와 같이 Y(+)방향인 C5지점으로 변화한다. 이어서, 스캔전극(Y)에 스캔펄스(scan)가 인가됨가 동시에 어드레스전극(X)에 데이타펄스(data)가 인가된다. 스캔펄스(scan)에 의해 셀전압은 다시 C4지점으로 변화하고, 데이터펄스(data)가 인가되는 셀에 한해서 셀전압은 Vtxy 인 방전개시전압을 초과하여 대향방전이 발생한다. 대향방전이 발생하면서 스캔전극(Y)과 어드레스전극(X)에는 벽전하가 형성된다. 이에 따라, 스캔전극(Y)과 어드레스전극(X)간의 전위차는 스캔전극(Y)과 서스테인전극(Z)간의 전위차에 두 배만큼씩 변화하기 때문에 기울기 2의 크기로 A0지점에서 W4지점으로 변화한다.
어드레스 기간에 이어서 서스테인 기간에는 스캔전극(Y)과 서스테인전극(Z) 에 교번적으로 서스테인펄스가 인가된다. 먼저 스캔전극(Y)에 인가되는 서스테인펄스에 의해서 W4지점의 전압상태에서 9에서와 같이 Y(+) 방향으로 변화하고, 구형파인 서스테인펄스에 의해서 벽전압과 외부인가전압의 합은 방전개시전압을 초과하여 면방전으로서 강방전을 발생하게 된다. 서스테인펄스에 의한 방전은 강방전으로서 방전에 의해 스캔전극(Y)과 서스테인전극(Z)에 형성된 벽전하는 극성이 역전되어 벽전압 상태는 도 10의 W5 지점으로 변화한다.
벽전압이 W5지점에 위치한 상태에서 서스테인전극(Z)에 서스테인펄스(SUS)가 인가되면 도 10에서와 같이 셀전압은 Z(+)방향으로 이동하여 면방전개시전압 이상이 되어 방전이 발생되고, 다시 벽전하의 극성은 역전된다.
이러한 과정을 반복하다가 서스테인기간의 만료후 벽전압은 W4 지점에 위치하게 된다.(즉 서스테인전극에 마지막 서스테인펄스가 인가되었다.)
제 2 서브필드의 초기에는 스캔전극(Y)에 서스테인전압값의 세폭의 선택적 리셋파형(TSr)을 인가한다. 세폭 선택적 리셋파형(TSr)을 인가시 벽전하에 의한 전위차와 서스테인전압값의 합이 방전개시전압을 초과하면서 면방전이 발생한다. 이 때, 세폭 선택적 리셋파형(TSr)은 전압의 인가시간이 짧기 때문에 벽전하를 적게 생성하여 스캔전극(Y)에 인가되는 세폭 선택적 리셋파형(TSr)에 의해 벽전압 상태는 도 11에 도시된 W6 처럼 빗금친 초기화 영역의 내부에 위치하게 된다. 하지만, 경우에 따라서 벽전하가 좀 더 많이 형성되어 W6'와 같이 초기화 영역의 외부에 위치 할 수 있다. 이러한 방전셀에서는 스캔전극(Y)에 인가되는 세폭 선택적 리셋파형(TSr)에 이어서 서스테인전극(Z)에 인가되는 세폭 선택적 리셋파형(TSr)에 의해 방전이 발생한다. W6'와 같은 벽전압 상태의 셀은 서스테인전극(Z)에 세폭 선택적 리셋파형(TSr)이 인가될 경우 방전이 발생한다. 두 번째 세폭 선택적 리셋파형에 의한 방전 역시 약방전으로 벽전하의 양이 소거되어 완전히 초기화 영역에 위치하지 못한 벽전압 상태를 초기화 영역의 내부에 위치한다. 즉, 스캔전극(Y) 및 서스테인전극(Z)에 인가되는 세폭 선택적 리셋파형(TSr)에 의해 벽전압의 상태를 이상적인 초기화 영역의 가깝게 위치시킬 수 있고, 또한 세폭 선택적 리셋파형(TSr)을 인가할 때 이전 서스테인기간에 서스테인 방전이 발생한 셀들에 한해서 방전이 발생함으로 제 2 서브필드 이후에서 초기화 기간에 방전에 의해 발생하는 불필요한 광량을 줄여서 고명암비를 실현할 수 있다. 특히, 세폭 선택적 리셋파형(TSr)은 서스테인전압값과 같은 크기의 전압값을 가지게 되므로 부가적인 전압원이 필요하지 않아서 소요되는 제조 비용을 줄일 수 있다.
세폭 선택적 리셋파형(TSr)에 이어서 스캔전극(Y)에는 하강램프파형(ramp-down)이 인가된다. 하강램프파형(ramp-down) 및 이후 서스테인기간에서의 방전원리 및 전압조건은 제 1 서브필드에서와 실질적으로 동일하므로 상세한 설명을 생략하기로 한다.
한편, 본 발명의 제 1 실시 예에서는 서스테인 기간에 서스테인전극(Z)에 마지막 서스테인펄스가 인가된 것을 나타내었지만, 마지막 서스테인펄스를 스캔전극(Y)에 인가할 수도 있다. 마지막 서스테인펄스가 스캔전극(Y)에 인가될 경우, 세폭 선택적 리셋파형(TSr)은 서스테인전극(Z)에 먼저 인가된다. 이후 소정 시간간격을 두고 스캔전극(Y)에 세폭 선택적 리셋파형이 인가된다.
도 12은 본 발명의 제 2 실시 예에 의한 PDP의 구동파형을 나타내는 도면이다.
도 12을 참조하면, 본 발명의 제 2 실시 예에 따른 PDP의 구동방법은 한 프레임을 다수의 서브필드로 시분할 구동하고, 서브필드 중 첫 번째 이외의 서브필드는 이전 서브필드에서 서스테인전극쌍 중 마지막으로 서스테인펄스가 인가되지 않은 스캔전극에 서스테인전압값의 선택적 리셋파형을 인가하는 단계와, 스캔전극에 서스테인전압이 인가되기 시작한 소정의 시간을 두고 상기 서스테인전극에 선택적 리셋파형을 인가하는 단계와, 스캔전극에 하강램프파형을 인가하는 단계를 포함한다.
본 발명의 제 2 실시 예에 의한 구동파형에서 첫 번째 서브필드동안의 리셋 기간, 어드레스 기간 및 서스테인 기간에 있어서의 동작 설명은 전술한 제 1 실시 예에 있어서와 실질적으로 동일함으로 상세한 설명을 생략하기로 한다.
즉, 첫 번째 서브필드에서 서스테인방전을 일으킨 방전셀들의 벽전압은 W4인 지점에 위치한다.(서스테인 기간에 서스테인전극에 마지막 서스테인펄스가 인가되었다.)
제 2 서브필드의 초기에는 스캔전극(Y)에 서스테인전압값의 선택적 리셋파형(Sr)을 인가한다.
이 후, 소정 간격을 두고 서스테인전극(Z)에 선택적 리셋파형(Sr)을 인가한다.
스캔전극(Y)과서스테인전극(Z)에 인가되는 선택적 리셋파형(Sr)은 소정 간 격 이후에 중첩된다. 즉, 스캔전극(Y)에 인가되는 선택적 리셋파형(Sr)을 인가한 후 서스테인전극(Z)에 선택적 리셋파형(Sr)을 인가하기 까지의 소정 시간만큼 선택적 리셋파형(Sr)이 인가된 결과와 같아서, 결국 제 1 실시 예에서의 세폭 선택적 리셋파형(TSr)을 인가한 것과 동작원리가 같다.
하지만, 이처럼 선택적 리셋파형(Sr)을 중첩하여 인가하며 회로의 안정성을 가져올 수 있다. 세폭의 펄스를 인가하기 위해서는 그 만큼 스위칭 동작이 정밀해야 하고 스위칭 동작의 오류가 발생할 가능성이 크기 때문에, 동작의 신뢰성이 떨어질 경우가 있다. 반면에 제 2 실시 예에서와 같이 폭이 넓은 펄스를 중첩해서 인가하면 효과는 세폭의 펄스를 인가할 경우와 같게 되면서, 동작의 신뢰성을 가져올 수 있고 회로가 안정적으로 된다.
B도 13은 본 발명의 실시 예에 따른 PDP의 구동장치를 나타내는 도면이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 PDP의 구동장치는 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터구동부(52)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔구동부(53)와, 각 구동부를 제어하기 위한 타이밍콘트롤러(51)와, 각 구동부에 구동전압들을 공급하기 위한 구동전압 발생부(55)를 구비한다.
스캔구동부(53)는 타이밍콘트롤러(51)의 제어하에 리셋 기간 동안 스캔전극들(Y1 내지 Yn)에 상승 램프파형(Rup), 하강 램프파형(Rdown), 선택적 리셋파형(Sr) 및 세폭 선택적 리셋파형(TSr)을 인가한다. 또한 스캔구동부(53)는 어드레스기간 동안 스캔전극들(Y1 내지 Yn)에 스캔펄스(scp)와, 서스테인 기간 동안 서스테 인펄스(SUS)를 공급하게 된다.
서스테인구동부(54)는 타이밍콘트롤러(51)의 제어하에 리셋 기간 동안 서스테인전극(Z)들에 직류바이어스전압(Vz)과 선택적 리셋파형(Sr) 및 세폭 선택적 리셋파형(TSr)을 인가한다. 또한, 어드레스 기간 동안 서스테인전극(Z)들에 직류 바이어스 전압을 공급하고, 서스테인기간 동안 스캔구동부(53)와 교대로 동작하여 서스테인펄스(SUS)를 서스테인전극(Z)들에 공급한다.
타이밍콘트롤러(51)는 수직/수평 동기신호를 입력받아 각 구동부에 필요한 타이밍 제어신호(CTRX, CTRY, CTRZ)를 발생하고 그 타이밍 제어신호(CTRX, CTRY, CTRZ)를 해당 구동부(52, 53, 54)에 공급함으로써 각 구동부(52, 53, 54)를 제어하게 된다. 데이터구동부(52)에 공급되는 타이밍 제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치 제어신호가 포함된다. 스캔구동부(53)에 인가되는 타이밍 제어신호(CTRY)에는 스캔구동부(53) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치 제어신호가 포함된다. 서스테인구동부(54)에 인가되는 타이밍 제어신호(CTRZ)에는 서스테인구동부(54) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치 제어신호가 포함된다. 이에 따라, 서스테인전압값으로 스위칭 타임을 조절하여 스캔 구동부(53) 및 서스테인구동부(54)가 선택적 리셋파형(Sr)과 세폭 선택적 리셋파형(TSr)을 인가하도록 한다.
구동전압 발생부(55)는 상승 램프파형의 셋업전압(Vsetup), 하강 램프파형 (Rdown)의 셋다운전압(-Vy), 스캔전압(Vsc), 데이터전압(Vd) 및 서스테인전압(Vs) 등을 발생한다. 구동전압 발생부(55)의 전압원은 실제적으로 서스테인전압값을 가지는 전압원 하나만을 사용하여 기타 전압등을 발생시키게 되며, 이에 따라 전압원을 추가로 구비하지 않아도 되어 제조비용의 저감효과를 가져온다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 새로운 전압원을 추가하지 않으면서 선택적 리셋을 하여, 제조비용을 줄이면서도 명암비를 개선하여 콘트라스트를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 서스테인 기간동안 스캔전극 및 서스테인전극 중 어느 하나의 전극에 마지막 서스테인펄스가 인가된 후, 상기 스캔전극 및 서스테인전극 중 어느 하나의 전극에 상기 마지막 서스테인펄스와 동일 극성의 제 1 펄스를 인가하는 단계와;
    상기 제 1 펄스가 인가되는 전극을 제외한 나머지 전극에 소정의 시간 간격을 두고 상기 1 펄스와 동일 극성의 제 2 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 소정의 시간 간격은 0.1㎲ 내지 2㎲인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 제 2 펄스는 상기 제 1 펄스와 중첩되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 1 및 제 2 펄스는 상기 서스테인 펄스와 같은 전압값을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 제 1 펄스 및 상기 제 2 펄스는 세폭 펄스인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 세폭펄스는 0.1㎲ 내지 2㎲ 동안 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1 항에 있어서,
    상기 제 2 펄스가 인가된 후 상기 제 1 펄스가 인가되는 전극에 부극성 전압까지 하강하는 하강 램프파형을 인가하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 서스테인 기간동안 스캔전극 및 서스테인전극 중 어느 하나의 전극에 마지막 서스테인펄스가 인가된 후, 상기 스캔전극 및 서스테인전극 중 어느 하나의 전극에 상기 마지막 서스테인펄스와 동일 극성의 제 1 펄스를 인가하고, 상기 제 1 펄스가 인가되는 전극을 제외한 나머지 전극에 소정의 시간 간격을 두고 상기 1 펄스와 동일 극성의 제 2 펄스를 인가하는 스캔 구동부 및 서스테인 구동부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  9. 제 8 항에 있어서,
    상기 소정의 시간 간격은 0.1㎲ 내지 2㎲인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  10. 제 8 항에 있어서,
    상기 제 2 펄스는 상기 제 1 펄스와 중첩되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  11. 제 8 항에 있어서,
    상기 1 및 제 2 펄스는 상기 서스테인 펄스와 같은 전압값을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  12. 제 8 항에 있어서,
    상기 제 1 펄스 및 상기 제 2 펄스는 세폭 펄스인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  13. 제 12 항에 있어서,
    상기 세폭펄스는 0.1㎲ 내지 2㎲ 동안 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  14. 제 8 항에 있어서,
    상기 제 2 펄스가 인가된 후 상기 제 1 펄스가 인가되는 전극에 부극성 전압까지 하강하는 하강 램프파형을 인가하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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