JPH09252077A - 半導体装置及びその実装方法並びにそれを用いた電子装置 - Google Patents

半導体装置及びその実装方法並びにそれを用いた電子装置

Info

Publication number
JPH09252077A
JPH09252077A JP8060466A JP6046696A JPH09252077A JP H09252077 A JPH09252077 A JP H09252077A JP 8060466 A JP8060466 A JP 8060466A JP 6046696 A JP6046696 A JP 6046696A JP H09252077 A JPH09252077 A JP H09252077A
Authority
JP
Japan
Prior art keywords
package
semiconductor device
leads
supporting
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8060466A
Other languages
English (en)
Other versions
JP3761959B2 (ja
Inventor
Koji Emata
孝司 江俣
Takayuki Okinaga
隆幸 沖永
Tamaki Wada
環 和田
Tomoaki Shimoishi
智明 下石
Masahiko Nishiuma
雅彦 西馬
Masachika Masuda
正親 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP06046696A priority Critical patent/JP3761959B2/ja
Publication of JPH09252077A publication Critical patent/JPH09252077A/ja
Application granted granted Critical
Publication of JP3761959B2 publication Critical patent/JP3761959B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体装置をパッケージを傾けて高密度実装
する場合に、パッケージの傾斜角度を十分に大きくなる
ように設定して実装構造の厚さを小さく抑えることが可
能な技術を提供する。 【解決手段】 パッケージ２が傾いた姿勢でリード３を
介して実装用基板１２に実装される半導体装置１におい
て、パッケージ２のリード３が引き出された側面２Ａ以
外の他の側面２Ｂ、２Ｃから、パッケージ２を傾かせる
ように支持する一対の支持用リード４が引き出されてい
る。これにより、支持用リード４によってパッケージ２
の傾斜角度θを任意に設定できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の実装方法並びにそれを用いた電子装置に関し、特に、
パッケージが傾いた姿勢で実装用基板に実装される半導
体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているＤ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）や、Ｓ（Ｓｔａｔｉｃ）ＲＡＭなどの
ＬＳＩ（半導体集積回路装置）は、集積度の向上につれ
てますます大容量化の傾向にあり、例えばメモリモジュ
ールカードを初めとする各種電子装置に広範囲に用いら
れている。
【０００３】このようなＬＳＩを電子装置に組み込む場
合は、配線基板からなる実装用基板を用いてＬＳＩを半
田付けにより実装することが行われるが、高実装密度を
実現するために、半導体チップを封止した例えば方形状
のパッケージを実装用基板に対して垂直に立てて実装す
ることが多くなっている。
【０００４】例えば、日経ＢＰ社発行、「日経マイクロ
デバイス」、１９９１年１１月号、Ｐ８１には、そのよ
うな実装構造が示されている。このような実装構造によ
れば空間を利用して多くのパッケージを実装することが
できるので、ＬＳＩの高密度実装が可能となる。
【０００５】しかしながら、そのように多くのＬＳＩを
実装用基板に垂直に立てて実装するようにした実装構造
では、各ＬＳＩ間の空気の流れが各パッケージによって
遮られてしまうので、ＬＳＩの放熱効果が悪くなるとい
う弊害が生ずる。
【０００６】このため、ＬＳＩを各々のパッケージが実
装用基板に対して傾けられようにして、空気の流れを改
善するようにした実装構造が考えられるようになってき
ている。
【０００７】例えば、特開平５−３１５５２１号公報に
は、垂直位置からパッケージを実装用基板に対して２０
°程度傾けて実装するようにした実装構造が示されてい
る。
【０００８】あるいは、高密度実装とともに、厚さの小
さい実装構造が可能となるように半導体チップを実装す
るようにした考えとして、例えば特開平６−２９１２４
８号公報に示されるような実装構造が示されている。こ
の実装構造では、半導体チップを実装用基板に対して２
０°程度傾けて実装するようにして、前記のような目的
を達成するようにしている。
【０００９】
【発明が解決しようとする課題】前記のような従来の実
装構造では、実装用基板に対してパッケージあるいは半
導体チップを２０°程度傾けて高密度実装または厚さの
小さい実装構造を可能としているが、この程度の傾斜角
度ではメモリモジュールカードのような電子装置を組み
立てる場合には、傾斜角度が十分でないので、その厚さ
を予め決められている規格以下に抑えるのが困難になる
という問題がある。
【００１０】すなわち、前記したような公報に示されて
いる従来の実装構造では、パッケージを傾けるためにパ
ッケージの下端に設けた支持用リードを利用しているの
で、あるいは半導体チップの下端に設けた半田バンプを
利用しているので、２０°以上傾けてより低い実装高さ
を実現しようとすると、各パッケージあるいは各半導体
チップが自重により傾き易くなって安定に保持されにく
くなる。このため、傾斜角度を十分に大きくなるように
設定するのが難しかった。
【００１１】また、これに伴い、隣接する半導体装置の
パッケージ間でクリアランスを保つことが困難になるの
で、半導体装置を自動実装しようとすると下側の半導体
装置を押し倒すおそれがあるため、自動実装が不可能で
あった。このため、コストアップが避けられなかった。
【００１２】本発明の目的は、半導体装置をパッケージ
を傾けて高密度実装する場合に、パッケージの傾斜角度
を十分に大きくなるように設定して実装構造の厚さを小
さく抑えることが可能な技術を提供することにある。
【００１３】本発明の他の目的は、半導体装置をパッケ
ージを傾けて高密度実装する場合に、半導体装置の自動
実装が可能な技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１６】（１）本発明の半導体装置は、パッケージ
の所望の側面から複数のリードが引き出され、前記パッ
ケージが傾いた姿勢で前記リードを介して実装用基板に
実装される半導体装置であって、前記パッケージの前記
リードが引き出された側面以外の他の側面に、パッケー
ジを傾かせるように支持するための支持用部材を設けて
いる。
【００１７】（２）本発明の半導体装置の実装方法は、
パッケージの所望の側面から複数のリードが引き出され
るとともに、前記側面以外の他の側面にパッケージを傾
かせるように支持するための支持用部材を設けた半導体
装置を用いて、実装用基板上で前記支持用部材によって
前記パッケージを傾かせた状態に支持して、前記リード
を導電性ろう材によって前記実装用基板に接続する。
【００１８】（３）本発明の半導体装置の実装方法は、
パッケージの所望の側面から複数のリードが引き出され
るとともに、前記側面以外の他の側面にパッケージを傾
かせるように支持するための支持用部材を設けた半導体
装置を用いて、前記リードを導電性ろう材によって実装
用基板にほぼ垂直に接続した後、前記パッケージを傾か
せ前記支持用部材によってその傾斜角度を調整する。
【００１９】（４）本発明の電子装置は、パッケージの
所望の側面から複数のリードが引き出されるとともに、
前記側面以外の他の側面にパッケージを傾かせるように
支持するための支持用部材を設けた半導体装置が複数個
用いられて、各々のパッケージが傾いた姿勢で多段に実
装用基板に実装されている。
【００２０】上述した（１）の手段によれば、本発明の
半導体装置は、所望の側面から複数のリードが引き出さ
れたパッケージの前記側面以外の他の側面に、パッケー
ジを傾かせるように支持するための支持用部材を設けて
いるので、この支持用部材を用いてパッケージの傾斜角
度を任意に設定できる。従って、半導体装置をパッケー
ジを傾けて高密度実装する場合に、パッケージの傾斜角
度を十分に大きくなるように設定して実装構造の厚さを
小さく抑えることが可能となる。また、半導体装置をパ
ッケージを傾けて高密度実装する場合に、半導体装置の
自動実装が可能となる。
【００２１】上述した（２）の手段によれば、本発明の
半導体装置の実装方法は、パッケージの所望の側面から
複数のリードが引き出されるとともに、前記側面以外の
他の側面にパッケージを傾かせるように支持するための
支持用部材を設けた半導体装置を用いて、実装用基板上
で前記支持用部材によって前記パッケージを傾かせた状
態に支持して、前記リードを導電性ろう材によって前記
実装用基板に接続する。これにより、支持用部材を用い
てパッケージの傾斜角度を任意に設定できる。従って、
半導体装置をパッケージを傾けて高密度実装する場合
に、パッケージの傾斜角度を十分に大きくなるように設
定して実装構造の厚さを小さく抑えることが可能とな
る。また、半導体装置をパッケージを傾けて高密度実装
する場合に、半導体装置の自動実装が可能となる。
【００２２】上述した（３）の手段によれば、本発明の
半導体装置の実装方法は、パッケージの所望の側面から
複数のリードが引き出されるとともに、前記側面以外の
他の側面にパッケージを傾かせるように支持するための
支持用部材を設けた半導体装置を用いて、前記リードを
導電性ろう材によって実装用基板にほぼ垂直に接続した
後、前記パッケージを傾かせ前記支持用部材によってそ
の傾斜角度を調整する。これにより、支持用部材を用い
てパッケージの傾斜角度を任意に設定できる。従って、
半導体装置をパッケージを傾けて高密度実装する場合
に、パッケージの傾斜角度を十分に大きくなるように設
定して実装構造の厚さを小さく抑えることが可能とな
る。また、半導体装置をパッケージを傾けて高密度実装
する場合に、半導体装置の自動実装が可能となる。
【００２３】上述した（４）の手段によれば、本発明の
電子装置は、所望の側面から複数のリードが引き出され
たパッケージの前記側面以外の他の側面に、パッケージ
を傾かせるように支持するための支持用部材を設けた半
導体装置が複数個用いられて、各々のパッケージが傾い
た姿勢で多段に実装用基板に実装されているので、パッ
ケージの傾斜角度を任意に設定して実装することができ
る。従って、半導体装置をパッケージを傾けて高密度実
装する場合に、パッケージの傾斜角度を十分に大きくな
るように設定して実装構造の厚さを小さく抑えることが
可能となる。また、半導体装置をパッケージを傾けて高
密度実装する場合に、半導体装置の自動実装が可能とな
る。
【００２４】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
【００２５】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
【００２６】
【発明の実施の形態】
（実施形態１）図１は本発明の実施形態１による半導体
装置を示すもので、ＤＲＡＭのような半導体メモリから
なるＬＳＩに適用した例を示し、（ａ）は平面図、
（ｂ）は側面図である。本実施形態１の半導体装置１
は、例えばエポキシ樹脂などからなる方形状のパッケー
ジ２に半導体チップが封止されていて、この方形状のパ
ッケージ２の一つの側面２Ａからは、各々半導体チップ
のいづれかの電極に接続された複数のリード３がガルウ
ィング状に引き出されており、いわゆるＳＩＰ（Ｓｉｎ
ｇｌｅ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）構造を有し
ている。
【００２７】パッケージ２の一側面２Ａと直交する他の
二つの側面２Ｂ及び２Ｃからは、各々パッケージ２を傾
かせるように支持する一対の支持用リード４が引き出さ
れている。各支持用リード４は、長さＬを有し、複数の
リード３と支持用リード４との先端は、後述するように
同一高さに保たれて、実装用基板に半田付けされて実装
される。これにより、各パッケージ２は角度θだけ傾斜
した状態で実装されることになる。傾斜角度θは支持用
リード４の長さを変えることによって、任意の値をとる
ことができるようになっている。
【００２８】複数のリード３及び一対の支持用リード４
は、予めリードフレームの形で一体化されて形成され、
半導体チップのボンディング、ワイヤボンディング、パ
ッケージの樹脂成形が終了した後に、複数のリード３が
所望の形状に整形されて、本実施形態１の場合ガルウィ
ング状に整形される。
【００２９】図４は、このような本実施形態１による半
導体装置の製造に用いられるリードフレームの一例を示
す平面図である。リードフレーム５は例えばＦｅ−Ｎｉ
系合金材料が用いられ、その中央部には半導体チップを
ボンディングするためのダイパッド６が設けられて、こ
のダイパッド６は吊りリード７を介してタイバー８に支
持されている。ダイパッド６の周囲には半導体チップの
電極とボンディングワイヤを介して接続される複数のリ
ード３が配置されて、これらリード３の途中部分にはダ
ムバー９が設けられて、各リード３はダムバー９を介し
てタイバー８に支持されている。
【００３０】ダイパッド６のリード３の反対側の位置に
もダムバー９が設けられている。各リード３のダムバー
９の内側の部分はインナーリードとなり、ダムバー９の
外側の部分はアウターリードとなって実装用電極として
使用される。説明を簡単にするため、リード３の数は限
られた数だけ配置した例で示している。
【００３１】タイバー８の外側には支持用リード４が引
き出されて、この支持用リード４は枠１０に結合されて
いる。この支持用リード４はタイバー８に対して角度α
だけ傾斜して引き出されており、この支持用リード４を
介して各構成部分は枠１０に一体に支持されている。支
持用リード４を角度αだけ傾斜してリードフレーム５に
形成することにより、後程に支持用リード４を折り曲げ
て傾斜角度θを望ましい範囲に設定する際の作業を容易
に行うことができる。
【００３２】図５は、リードフレーム５をトランスファ
ーモールド装置にセットして、樹脂成形により方形状の
パッケージ２を形成した後の構造を示している。この樹
脂成形は、図４のダイパッド６に半導体チップをボンデ
ィングし、この半導体チップの電極と複数のリード３と
の間でワイヤボンディングが終了した後に行われ、ダム
バー９の内側の領域にある半導体チップ、ボンディング
ワイヤ及び複数のリード３のインナーリードとなる部分
が例えばエポキシ樹脂などからなる方形状のパッケージ
２によって封止される。
【００３３】次に、図６に示すように、タイバー８、ダ
ムバー９及び枠１０をカットすることにより、方形状の
パッケージ２の一つの側面２Ａからは、各々半導体チッ
プのいづれかの電極に接続された複数のリード３が引き
出されるとともに、パッケージ２の一側面２Ａと直交す
る他の二つの側面２Ｂ及び２Ｃからは、各々一対の支持
用リード４が引き出された構造が得られる。
【００３４】続いて、複数のリード３をガルウィング状
に整形するとともに、一対の支持用リード４を根元の位
置から折り曲げることにより、図１（ａ）、（ｂ）に示
すような半導体装置１が得られる。
【００３５】このような半導体装置１では、パッケージ
２の二つの側面２Ｂ、２Ｃから引き出されている一対の
支持用リード４によって、常にパッケージ２が十分に大
きな傾斜角度θで安定して傾いた姿勢に保持されるの
で、複数の半導体装置１を実装用基板に実装する場合
に、隣接する半導体装置１のパッケージ間でクリアラン
スを保つことが容易になる。従って、先に実装されてい
る下側の半導体装置を押し倒すおそれはなくなるので、
自動実装が可能となる。
【００３６】以上のような本実施形態１による半導体装
置１によれば、次のような効果が得られる。
【００３７】（１）一つの側面２Ａから複数のリード３
が引き出されたパッケージ２の前記側面２Ａ以外の他の
側面２Ｂ、２Ｃから、パッケージ２を傾かせるように支
持する一対の支持用リード４が引き出されているので、
この支持用リード４によってパッケージ２の傾斜角度θ
を任意に設定できる。従って、半導体装置１をパッケー
ジ２を傾けて高密度実装する場合に、パッケージ２の傾
斜角度を十分に大きくなるように設定して実装構造の厚
さを小さく抑えることが可能となる。
【００３８】（２）半導体装置１をパッケージ２を傾け
て高密度実装する場合に、半導体装置１の自動実装が可
能となる。
【００３９】（実施形態２）図２は本発明の実施形態２
による半導体装置を示すもので、（ａ）は平面図、
（ｂ）は側面図である。本実施形態２による半導体装置
１は、方形状のパッケージ２の一つの側面２ＡからＪリ
ード状の複数のリード３を引き出した例を示すものであ
る。また、パッケージ２の一側面２Ａと直交する他の二
つの側面２Ｂ及び２Ｃからは、各々パッケージ２を傾か
せるように支持する一対の支持用リード４が引き出され
ている。
【００４０】各支持用リード４は、実施形態１と同様に
長さＬを有し、複数のリード３と支持用リード４との先
端は、後述するように同一高さに保たれて、実装用基板
に半田付けされて実装される。これにより、各パッケー
ジ２は角度θだけ傾斜した状態で実装されることにな
る。傾斜角度θは支持用リード４の長さを変えることに
よって、任意の値をとることができるようになってい
る。
【００４１】Ｊリード状の複数のリード３は、実施形態
１による半導体装置１と同様に、複数のリード３及び一
対の支持用リード４が予め一体化されて形成されたリー
ドフレーム５を用いて、半導体チップのボンディング、
ワイヤボンディング、パッケージの樹脂成形が終了した
後に、整形されることにより形成される。
【００４２】以上のような本実施形態２による半導体装
置１によれば、実施形態１に比較して、パッケージ２の
一つの側面２Ａから引き出される複数のリード３の形状
が異なるだけで、パッケージ２を傾かせるように支持す
る一対の支持用リード４が引き出されている構造は同じ
なので、実施形態１と同様な効果を得ることができる。
【００４３】（実施形態３）図３は本発明の実施形態３
による半導体装置を示すもので、（ａ）は平面図、
（ｂ）は側面図である。本実施形態３による半導体装置
１は、方形状のパッケージ２の一つの側面２Ａからジグ
ザグ（Ｚｉｇｚａｇ）状の複数のリード３を引き出した
例を示すものである。また、パッケージ２の一側面２Ａ
と直交する他の二つの側面２Ｂ及び２Ｃからは、各々パ
ッケージ２を傾かせるように支持する一対の支持用リー
ド４が引き出されている。
【００４４】各支持用リード４は、実施形態１と同様に
長さＬを有し、複数のリード３と支持用リード４との先
端は、後述するように同一高さに保たれて、実装用基板
に半田付けされて実装される。これにより、各パッケー
ジ２は角度θだけ傾斜した状態で実装されることにな
る。傾斜角度θは支持用リード４の長さを変えることに
よって、任意の値をとることができるようになってい
る。
【００４５】ジグザグ状の複数のリード３は、実施形態
１による半導体装置１と同様に、複数のリード３及び一
対の支持用リード４が予め一体化されて形成されたリー
ドフレーム５を用いて、半導体チップのボンディング、
ワイヤボンディング、パッケージの樹脂成形が終了した
後に、整形されることにより形成される。
【００４６】以上のような本実施形態３による半導体装
置１によれば、実施形態１に比較して、パッケージ２の
一つの側面２Ａから引き出される複数のリード３の形状
が異なるだけで、パッケージ２を傾かせるように支持す
る一対の支持用リード４が引き出されている構造は同じ
なので、実施形態１と同様な効果を得ることができる。
【００４７】（実施形態４）図７は本発明の実施形態４
による電子装置の主要部を示すもので、（ａ）は平面
図、（ｂ）は側面図である。本実施形態４による電子装
置１１は、例えば実施形態１による半導体装置１を複数
個用いて、各々のパッケージ２を傾いた姿勢で多段に実
装用基板１２に実装して組み立てた例を示すものであ
る。
【００４８】例えば樹脂、セラミックなどからなる実装
用基板１２の表面には所望のパターンの配線１３が形成
されており、各半導体装置１は複数のリード３及び一対
の支持用リード４の先端が同一高さに保たれて、リード
３及び一対の支持用リード４が対応した配線１３に半田
付けされる。なお、支持用リード４の先端は半田付けし
ないで単に支持されているだけでも良い。
【００４９】この場合、各半導体装置１のパッケージ２
は、各々が支持用リード４を介して相互に一定のスペー
スを保持して傾いた姿勢で多段に実装用基板１０に実装
されている。各々のパッケージ２の傾斜角度θは支持用
リード４の長さを変えることにより、任意の値に設定す
ることができる。少なくとも、従来例のように２０°程
度に制約されることなく、２０°以上の十分な大きさに
設定することが可能になっている。
【００５０】なお、各半導体装置１を実装用基板１０に
実装する場合、図７（ａ）に示すように、複数のリード
３のうち特定のリード３ａ（例えば、ＲＡＳ、ＣＡＳな
どのチップセレクト用のリード）のみを、実装用基板１
０に設けたスルーホール配線２６に接続するようにする
ことができる。
【００５１】図８は、半導体装置１の実装方法の具体例
を示すもので、まず（ａ）に示すように、予め半導体装
置１を収納するための底面１４ａが傾斜している収納孔
１４が複数個設けられた絶縁性材料からなる収納トレー
（収納容器）１５を用いて、各収納孔１４に半導体装置
１を収納する。この場合、収納孔１４の底面１４ａの傾
斜角度を半導体装置１のパッケージ２の傾斜角度θに一
致するように設定しておけば、各パッケージ２の表面を
平坦に保持した状態で各半導体装置１を収納することが
できる。
【００５２】次に、図８（ｂ）に示すように、吸着面１
６ａが平坦な真空チャック１６を用いて、その吸着面１
６ａを平坦に保持されているパッケージ２の表面に接触
して半導体装置１を吸引した状態で、実装用基板１２に
移動してマウント（配置）する。実装用基板１２の配線
１３には予めクリーム半田が付着されていて、半導体装
置１のリード３あるいは支持用リード４は対応した配線
１３上に位置決めされる。続いて、同様な操作を繰り返
して、順次に複数個の半導体装置１を実装用基板１２に
マウントするようにする。このような真空チャック１６
によるマウントは、予め半導体装置１を位置決めする実
装用基板１２上の位置を決定しておくことにより、自動
的に行わせることが可能となる。
【００５３】続いて、実装用基板１２をリフロー炉を通
過させることにより、クリーム半田が溶融して各リード
３あるいは支持用リード４は配線１３に接続されるの
で、各半導体装置１はパッケージ２が傾いた姿勢で多段
に実装用基板１２に実装されて電子装置１１が組み立て
られる。半導体装置１として、図２に示したようなＪリ
ード状の複数のリード３を引き出したもの、あるいは図
３に示したようなジグザグ状の複数のリード３を引き出
したものを用いても、同様な電子装置１を組み立てるこ
とができる。
【００５４】図９は、半導体装置１の実装方法の他の具
体例を示すもので、まず（ａ）に示すように、予め半導
体装置１を傾斜して収納する収納孔２９が複数個設けら
れた絶縁性材料からなる収納トレー（収納容器）２８を
用いて、各収納孔２９に半導体装置１を収納する。
【００５５】次に、図９（ｂ）に示すように、吸着面２
７ａが傾斜している真空チャック２７を用いて、その吸
着面２７ａを傾斜して保持されているパッケージ２の表
面に接触して半導体装置１を吸引した状態で、実装用基
板１２に移動してマウント（配置）する。
【００５６】以降は、図８（ａ）、（ｂ）に準じた方法
により半田付け処理を施すことによって、各半導体装置
１をパッケージ２が傾いた姿勢で多段に実装用基板１２
に実装して電子装置１１を組み立てる。
【００５７】図１０は、このようにして組み立てられた
電子装置１１の一例として、メモリモジュールカードを
示すものである。ＤＲＡＭなどからなる複数の半導体装
置１は傾いた姿勢で多段に実装用基板１２に実装され
て、絶縁性のカードケース１７に収納される。１８は駆
動用半導体装置（ＬＳＩ）で、実装用基板１２から引き
出された電気接点はソケット１９を介して、このメモリ
モジュールカードを装着すべき機器本体に接続可能にな
っている。
【００５８】このような電子装置１１では、パッケージ
２を傾かせるように支持する一対の支持用リード４が引
き出されている半導体装置１が複数個用いられて、傾い
た姿勢で多段に実装用基板１２に実装されているので、
パッケージ２の傾斜角度を任意に設定して実装すること
ができる。従って、傾斜角度を十分に大きくとれるの
で、メモリモジュールカードのような電子装置１１を組
み立てる場合に、その厚さを予め決められている規格以
下に抑えるのが容易になる。
【００５９】また、一対の支持用リード４によって、常
にパッケージ２が十分に大きな傾斜角度で安定して傾い
た姿勢に保持されるので、複数の半導体装置１を実装用
基板１２に実装する場合に、隣接する半導体装置１のパ
ッケージ２間でクリアランスを保つことが容易になる。
従って、先に実装されている下側の半導体装置１を押し
倒すおそれはなくなるので、自動実装が可能となる。
【００６０】さらに、半導体装置１を実装するに際し
て、底面１４ａが傾斜している収納孔１４が複数個設け
られた収納トレー１５を用いて、半導体装置１をパッケ
ージ２の表面を平坦に保持した状態で収納するようにし
たので、吸着面１６ａが平坦な真空チャック１６を用い
て半導体装置１を実装用基板１２にマウントできるた
め、実装作業を簡単に行うことができて、実装効率が向
上する。
【００６１】同様にして、収納孔２９が複数個設けられ
た収納トレー２８を用いて、半導体装置１を傾斜して保
持した状態で収納するようにしたので、吸着面２７ａが
傾斜した真空チャック２７を用いて半導体装置１を実装
用基板１２にマウントできるため、実装作業を簡単に行
うことができて、実装効率が向上する。
【００６２】以上のような本実施形態４による電子装置
によれば、次のような効果が得られる。
【００６３】（１）パッケージ２を傾かせるように支持
する一対の支持用リード４が引き出されている半導体装
置１が複数個用いられて、傾いた姿勢で多段に実装用基
板１２に実装されているので、パッケージ２の傾斜角度
を任意に設定して実装することができる。従って、半導
体装置１をパッケージ２を傾けて高密度実装する場合
に、パッケージ２の傾斜角度を十分に大きくなるように
設定して実装構造の厚さを小さく抑えることが可能とな
る。
【００６４】（２）半導体装置１をパッケージ２を傾け
て高密度実装する場合に、半導体装置１の自動実装が可
能となる。
【００６５】（３）半導体装置１を実装して電子装置１
１を組み立てる場合、半導体装置１を収納するための底
面１４ａが傾斜している収納孔１４が設けられた収納ト
レー１５、あるいは半導体装置１を傾斜して収納する収
納孔２９が複数個設けられた収納トレー２８と、その半
導体装置１をマウントするための吸着面１６ａが平坦な
真空チャック１６、あるいは吸着面２７ａが傾斜した真
空チャック２７とを組み合わせて用いて実装を行うこと
により、実装効率が向上する。
【００６６】（実施形態５）図１１は本発明の実施形態
５による半導体装置を示すもので、（ａ）は平面図、
（ｂ）は側面図である。本実施形態５による半導体装置
１は、方形状のパッケージ２の二つの側面２Ｂ及び２Ｃ
から支持用リード４に代えてリード片４Ａを引き出した
例を示すものである。
【００６７】前記各実施形態による半導体装置１のパッ
ケージ２から引き出される支持用リード４は、図４に示
したリードフレーム５の形状のように必ずしも一体に形
成する必要はなく、基本的に、半導体装置１を実装する
場合にパッケージ２を傾かせるような働き（機能）を有
していれば良い。
【００６８】図１２はそのような用途に用いられるリー
ドフレーム５を示すもので、（ａ）に示すように予め支
持用リード４をタイバー８に対して傾斜させることなく
ストレートに引き出しておき、次に、（ｂ）に示すよう
に、支持用リード４の根元部分だけを残して他の部分を
カットすることにより、リード片４Ａのみをリードフレ
ーム５に形成しておく。そして、このような形状のリー
ドフレーム５を用いて、半導体チップのボンディング、
ワイヤボンディング、パッケージ２の樹脂成形を行っ
て、図１１に示すように、例えばガルウィング状の複数
のリード３を有する半導体装置１を製造する。
【００６９】図１３は、このような半導体装置１を複数
個用いて実装用基板１２に実装した構造を示すもので、
（ａ）は平面図、（ｂ）は側面図である。実装用基板１
２には予めスペーサとして働く一対の支持枠２０を固定
しておいて、これら支持枠２０上にリード片４Ａを支持
させるように位置決めした状態で各半導体装置１のリー
ド３を対応した配線１３に半田付けする。
【００７０】まず、図１４（ａ）に示すように、半導体
装置１のリード３及びパッケージ２を、ほぼ垂直に保持
した状態で各リード３を実装用基板１２上の対応した配
線１３に半田付けする。次に、図１４（ｂ）に示すよう
に、リード３を支持枠２０の方向に湾曲させることによ
り、パッケージ２のリード片４Ａを支持枠２０に接触さ
せる。これにより、パッケージ２は傾斜した状態で実装
されることになる。
【００７１】このような実装方法によれば、パッケージ
２におけるリード３とリード片４Ａの高さ位置が異なっ
ているので、パッケージ２を傾かせて実装することがで
き、支持枠２０によってパッケージ２の傾斜角度θを任
意に設定できる。支持枠２０の材料は、絶縁性あるいは
導電性のいづれでも良く、支持枠２０の固定は絶縁性接
着剤あるいは導電性接着剤を用いて行う。また、各リー
ド片４Ａと支持枠２０との間を接着剤を介して固定する
ようにしても良い。
【００７２】以上のような本実施形態５による半導体装
置１によれば、実施形態１に比較して、パッケージ２の
二つの側面２Ｂ及び２Ｃからリード片４Ａを引き出し、
実装用基板１２に実装する場合には、支持枠２０を用い
てこれによってリード片４Ａを支持してパッケージ２を
傾かせて実装するようにしたので、実施形態１と同様な
効果を得ることができる。
【００７３】（実施形態６）図１５は本発明の実施形態
６による半導体装置を示すもので、（ａ）は平面図、
（ｂ）は側面図である。本実施形態６による半導体装置
１は、方形状のパッケージ２の二つの側面２Ｂ及び２Ｃ
から支持用リード４に代えて樹脂片４Ｂを引き出した例
を示すものである。
【００７４】実施形態５においては、支持用リード４に
代えてリード片４Ａを引き出した例を示したが、本実施
形態６においては、パッケージ２をトランスファモール
ドするときに型の一部を変えることにより、同時に樹脂
片４Ｂも形成するようにして、リード片４Ａと同様な機
能を持たせるようにする。そして、半導体装置１を複数
個用いて実装用基板１２に実装する場合には、図１３
（ａ）、（ｂ）に示した構造と同様に、支持枠２０を利
用して行うようにする。
【００７５】以上のような本実施形態６による半導体装
置１によれば、実施形態１に比較して、パッケージ２の
二つの側面２Ｂ及び２Ｃから樹脂片４Ｂを引き出し、実
装用基板１２に実装する場合には、支持枠２０を用いて
これによって樹脂片４Ｂを支持してパッケージ２を傾か
せて実装するようにしたので、実施形態１と同様な効果
を得ることができる。
【００７６】（実施形態７）図１６は本発明の実施形態
７による半導体装置を示す平面図である。本実施形態７
による半導体装置１は、方形状のパッケージ２の二つの
側面２Ｂ及び２Ｃから支持用リード４を引き出して、こ
の支持用リード４の一端を半導体チップの特定の電極に
接続するとともに、その他端を実装用基板の対応した配
線に接続するようにした例を示すものである。
【００７７】このような構造は、特にＤＲＡＭのような
半導体メモリからなるＬＳＩに適用して効果的となる。
すなわち、半導体メモリにおいてチップに設けられてい
る複数の電極のうち、特に電源またはグランド、あるい
はチップセレクト用（ＲＡＳ、ＣＡＳなど）の各電極を
他の電極に対して支持用リード４を介してパッケージ２
の二つの側面２Ｂ及び２Ｃから外部に引き出すことによ
り、デザイン上有利な構造とすることができる。例え
ば、支持用リード４の一端と半導体チップ２３の電源用
電極２１との間にワイヤ２２をボンディングして接続す
るようにする。
【００７８】図１７は本実施形態７による半導体装置１
を、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造で実現し
た構造を示すもので、（ａ）は平面図、（ｂ）は（ａ）
のＡ−Ａ断面図である。例えば電源用電極２１とボンデ
ィングワイヤ２２を通じて接続される支持用リード４
は、絶縁膜２４を介して半導体チップ２３の表面と接し
ている。
【００７９】また、図１８は本実施形態７による半導体
装置１を、ＣＯＬ（Ｃｈｉｐ ＯｎＬｅａｄ）構造で実
現した構造を示すもので、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。例えば電源用電極２１と
ボンディングワイヤ２２を通じて接続される支持用リー
ド４は、絶縁膜２４を介して半導体チップ２３の裏面と
接している。
【００８０】以上のような本実施形態７による半導体装
置１によれば、実施形態１と同様に、一つの側面２Ａか
ら複数のリード３が引き出されたパッケージ２の他の側
面２Ｂ、２Ｃから、パッケージ２を傾かせるように支持
する一対の支持用リード４が引き出されているので、実
施形態１と同様な効果を得ることができるとともに、支
持用リード４を半導体チップの特定の電極の引き出しリ
ードとして利用できるので、デザイン上有利となる。
【００８１】（実施形態８）図１９は本発明の実施形態
８による電子装置の主要部を示す側面図である。本実施
形態８による電子装置１１は、実施形態５によって得ら
れた図１１（ａ）、（ｂ）の半導体装置１において、リ
ード片４Ａと半導体チップの特定の電極例えば電源用電
極２１との間にワイヤ２２をボンディングするととも
に、各半導体装置１に対応して独立した導電性支持枠２
５を用いて、複数個の半導体装置１を実装用基板１２に
実装するようにしたものである。
【００８２】各リード片４Ａと各導電性支持枠２５との
間は半田、導電性接着剤などにより接続するとともに、
各導電性支持枠２５を実装用基板１２の対応した配線１
３に半田付けする。
【００８３】以上のような本実施形態８による電子装置
１１によれば、実施形態５と同様に、パッケージ２の二
つの側面２Ｂ及び２Ｃからリード片４Ａを引き出し、実
装用基板１２に実装する場合には、導電性支持枠２５を
用いてこれによってリード片４Ａを支持してパッケージ
２を傾かせて実装するようにしたので、実施形態１と同
様な効果を得ることができ、またリード片４Ａを半導体
チップの特定の電極と接続して導電性支持枠２５を介し
て実装用基板１２に接続するようにしたので、実施形態
７と同様な効果を得ることができる。
【００８４】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００８５】例えば、前記実施形態ではパッケージから
引き出される複数のリードは限られた形状の例で説明し
たが、特定の形状に限ることなく、すべての形状のリー
ドに適用可能である。
【００８６】また、支持用リードのような支持用部材は
必ずしも実装用基板で支持させることなく、実装用基板
に傾いて実装されている隣の半導体装置のパッケージに
よって支持させるようにしても良い。
【００８７】さらに、前記実施形態では複数個の半導体
装置を実装用基板に実装して電子装置を組み立てる場合
は、実装用基板の一方向に沿って各半導体装置を配置し
た例で示したが、これに限らず各半導体装置は平面内の
任意の方向に沿って配置するようにしても良い。
【００８８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置に適用した場合について説明したが、それに限定さ
れるものではない。本発明は、少なくとも平坦なパッケ
ージを有する複数の回路素子を実装用基板に高実装密度
で実装することを条件とするものには適用できる。
【００８９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００９０】所望の側面から複数のリードが引き出され
たパッケージの前記側面以外の他の側面から、パッケー
ジを傾かせるように支持する支持用リードが引き出され
ているので、この支持用リードによってパッケージの傾
斜角度を任意に設定でき、半導体装置をパッケージを傾
けて高密度実装する場合に、パッケージの傾斜角度を十
分に大きくなるように設定して実装構造の厚さを小さく
抑えることが可能となる。また、半導体装置をパッケー
ジを傾けて高密度実装する場合に、半導体装置の自動実
装が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１による半導体装置を示すも
ので、（ａ）は平面図、（ｂ）は側面図である。
【図２】本発明の実施形態２による半導体装置を示すも
ので、（ａ）は平面図、（ｂ）は側面図である。
【図３】本発明の実施形態３による半導体装置を示すも
ので、（ａ）は平面図、（ｂ）は側面図である。
【図４】本発明の実施形態１による半導体装置の製造に
用いられるリードフレームを示す平面図である。
【図５】本発明の実施形態１による半導体装置の製造方
法の一工程を示す平面図である。
【図６】本発明の実施形態１による半導体装置の製造方
法の他の工程を示す平面図である。
【図７】本発明の実施形態４による電子装置の主要部を
示すもので、（ａ）は平面図、（ｂ）は側面図である。
【図８】本発明の各実施形態による半導体装置の実装方
法の具体例を示すもので、（ａ）は断面図、（ｂ）は側
面図である。
【図９】本発明の各実施形態による半導体装置の実装方
法の他の具体例を示すもので、（ａ）は断面図、（ｂ）
は側面図である。
【図１０】本発明の実施形態４による電子装置の具体例
を示す断面図である。
【図１１】本発明の実施形態５による半導体装置を示す
もので、（ａ）は平面図、（ｂ）は側面図である。
【図１２】本発明の実施形態５による半導体装置の製造
に用いられるリードフレームを示すもので、（ａ）及び
（ｂ）は平面図である。
【図１３】本発明の実施形態５による半導体装置を実装
用基板に実装した構造を示すもので、（ａ）は平面図、
（ｂ）は側面図である。
【図１４】本発明の実施形態５による半導体装置を実装
用基板に実装する例を示すもので、（ａ）および（ｂ）
は断面図である。
【図１５】本発明の実施形態６による半導体装置を示す
もので、（ａ）は平面図、（ｂ）は側面図である。
【図１６】本発明の実施形態７による半導体装置を示す
平面図である。
【図１７】本発明の実施形態７による半導体装置を実現
するＬＯＣ構造を示すもので、（ａ）は平面図、（ｂ）
は（ａ）のＡ−Ａ断面図である。
【図１８】本発明の実施形態７による半導体装置を実現
するＣＯＬ構造を示すもので、（ａ）は平面図、（ｂ）
は（ａ）のＡ−Ａ断面図である。
【図１９】本発明の実施形態８による電子装置の主要部
を示す側面図である。
【符号の説明】
１…半導体装置、２…パッケージ、２Ａ…パッケージの
一つの側面、２Ｂ、２Ｃ…パッケージの他の側面、３…
リード、３ａ…特定のリード、４…支持用リード、４Ａ
…リード片、４Ｂ…樹脂片、５…リードフレーム、６…
ダイパッド、７…吊りリード、８…タイバー、９…ダム
バー、１０…枠、１１…電子装置、１２…実装用基板、
１３…配線、１４、２９…収納孔、１４ａ…収納孔の底
面、１５、２８…収納トレー（収納容器）、１６、２７
…真空チャック、１６ａ、２７ａ…吸着面、１７…カー
ドケース、１８…駆動用半導体装置、１９…ソケット、
２０…支持枠、２１…電源用電極、２２…ボンディング
ワイヤ、２３…半導体チップ、２４…絶縁膜、２５…導
電性支持枠、２６…スルーホール配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 和田 環 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 下石 智明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 西馬 雅彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 増田 正親 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 パッケージの所望の側面から複数のリー
    ドが引き出され、前記パッケージが傾いた姿勢で前記リ
    ードを介して実装用基板に実装される半導体装置であっ
    て、前記パッケージの前記リードが引き出された側面以
    外の他の側面に、パッケージを傾かせるように支持する
    ための支持用部材を設けたことを特徴とする半導体装
    置。
  2. 【請求項２】 前記支持用部材は、先端が前記リードの
    先端と同一高さに保たれて実装用基板に支持される支持
    用リードからなることを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】 前記支持用部材は、導電性片からなるこ
    とを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記支持用部材は、絶縁性片からなるこ
    とを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 前記支持用部材は、先端を前記リードの
    先端と同一高さに保つ支持枠を介して実装用基板に支持
    されることを特徴とする請求項３または４に記載の半導
    体装置。
  6. 【請求項６】 前記支持用部材は、パッケージに封止さ
    れた半導体チップの特定の電極と接続されたことを特徴
    とする請求項１乃至５のいずれか１項に記載の半導体装
    置。
  7. 【請求項７】 前記リードは、導電性ろう材によって前
    記実装用基板に接続されることを特徴とする請求項１乃
    至６のいずれか１項に記載の半導体装置。
  8. 【請求項８】 パッケージの所望の側面から複数のリー
    ドが引き出されるとともに、前記側面以外の他の側面に
    パッケージを傾かせるように支持するための支持用部材
    を設けた半導体装置を用いて、実装用基板上で前記支持
    用部材によって前記パッケージを傾かせた状態に支持し
    て、前記リードを導電性ろう材によって前記実装用基板
    に接続することを特徴とする半導体装置の実装方法。
  9. 【請求項９】 パッケージの所望の側面から複数のリー
    ドが引き出されるとともに、前記側面以外の他の側面に
    パッケージを傾かせるように支持するための支持用部材
    を設けた半導体装置を用いて、前記リードを導電性ろう
    材によって実装用基板にほぼ垂直に接続した後、前記パ
    ッケージを傾かせ前記支持用部材によってその傾斜角度
    を調整することを特徴とする半導体装置の実装方法。
  10. 【請求項１０】 前記支持用部材は、先端を前記リード
    の先端と同一高さに保つ支持枠を介しその傾斜角度を調
    整することを特徴とする請求項９に記載の半導体装置の
    実装方法。
  11. 【請求項１１】 パッケージの所望の側面から複数のリ
    ードが引き出されるとともに、前記側面以外の他の側面
    にパッケージを傾かせるように支持するための支持用部
    材を設けた半導体装置が複数個用いられて、各々のパッ
    ケージが傾いた姿勢で多段に実装用基板に実装されたこ
    とを特徴とする電子装置。
  12. 【請求項１２】 前記複数個の半導体装置は、各々が前
    記支持用部材を介して相互に一定のスペースを保持して
    前記実装用基板に実装されたことを特徴とする請求項１
    １に記載の電子装置。
JP06046696A 1996-03-18 1996-03-18 半導体装置の実装方法 Expired - Fee Related JP3761959B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06046696A JP3761959B2 (ja) 1996-03-18 1996-03-18 半導体装置の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06046696A JP3761959B2 (ja) 1996-03-18 1996-03-18 半導体装置の実装方法

Publications (2)

Publication Number Publication Date
JPH09252077A true JPH09252077A (ja) 1997-09-22
JP3761959B2 JP3761959B2 (ja) 2006-03-29

Family

ID=13143083

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06046696A Expired - Fee Related JP3761959B2 (ja) 1996-03-18 1996-03-18 半導体装置の実装方法

Country Status (1)

Country Link
JP (1) JP3761959B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056971A (ja) * 2012-09-13 2014-03-27 Tokai Rika Co Ltd 電子部品の実装構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056971A (ja) * 2012-09-13 2014-03-27 Tokai Rika Co Ltd 電子部品の実装構造

Also Published As

Publication number Publication date
JP3761959B2 (ja) 2006-03-29

Similar Documents

Publication Publication Date Title
US5483024A (en) High density semiconductor package
US6563217B2 (en) Module assembly for stacked BGA packages
US6337521B1 (en) Semiconductor device and a method of manufacturing the same
US5352851A (en) Edge-mounted, surface-mount integrated circuit device
JPH11186489A (ja) 半導体装置およびそれを用いた電子装置
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
JP2001320014A (ja) 半導体装置及びその製造方法
JP2878564B2 (ja) 半導体パッケージ
JPH04179263A (ja) 樹脂封止型半導体装置とその製造方法
JP2863155B2 (ja) 半導体パッケージ及びその組み立て方法
JPH09252077A (ja) 半導体装置及びその実装方法並びにそれを用いた電子装置
JPH0322544A (ja) 半導体装置
KR20020039012A (ko) 동일 형태의 칩 선택 단자를 이용한 적층형 반도체 칩패키지
KR20010028845A (ko) 적층형 마이크로 비지에이 패키지 및 제조방법
JPH06177501A (ja) メモリモジュール
JPH0563138A (ja) 半導体集積回路装置
JPS6384128A (ja) 混成集積回路装置
JPH03231450A (ja) 半導体集積回路装置
KR20020028021A (ko) 적층 패키지
US20080029871A1 (en) Interposer and semiconductor package using the same
JP2000183275A (ja) 半導体装置
JPS6379361A (ja) 立設実装形半導体装置
KR100386892B1 (ko) 방열기능을갖는멀티스택반도체장치
KR100788340B1 (ko) 반도체 패키지
KR100368968B1 (ko) 스택형 패키지

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060112

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100120

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees