JPH09247139A - パターン検出装置 - Google Patents
パターン検出装置Info
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- JPH09247139A JPH09247139A JP8068948A JP6894896A JPH09247139A JP H09247139 A JPH09247139 A JP H09247139A JP 8068948 A JP8068948 A JP 8068948A JP 6894896 A JP6894896 A JP 6894896A JP H09247139 A JPH09247139 A JP H09247139A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Abstract
(57)【要約】
【課題】 低速のクロックでユニークワード等の特定の
パターンを有するデータの検出を可能とすることによ
り、消費電力を低減すると共に安定した動作を実現する
ことを可能としたパターン検出装置を提供する。 【解決手段】 規定パターンを発生するユニークワード
発生部４と、入力データと規定パターンとを各ビット毎
に比較するＥｘ-ＯＲゲート３ａ〜３ｐと、各ビット毎
の比較結果を反転するインバータゲート９ａ〜９ｐと、
各ビット毎の比較結果が全て一致しているか否かを判定
し全て一致している場合にユニークワードを検出した旨
を出力する１６入力ＮＯＲ回路５と、インバータゲート
９ａ〜９ｐの出力の１つとそれ以外のビットでＥｘ-Ｏ
Ｒゲート３ａ〜３ｐから出力される比較結果とが全て一
致しているか否かを判定し全て一致している場合にユニ
ークワードを検出した旨を出力する１６入力ＮＯＲ回路
１０ａ〜１０ｐとを具備する。
パターンを有するデータの検出を可能とすることによ
り、消費電力を低減すると共に安定した動作を実現する
ことを可能としたパターン検出装置を提供する。 【解決手段】 規定パターンを発生するユニークワード
発生部４と、入力データと規定パターンとを各ビット毎
に比較するＥｘ-ＯＲゲート３ａ〜３ｐと、各ビット毎
の比較結果を反転するインバータゲート９ａ〜９ｐと、
各ビット毎の比較結果が全て一致しているか否かを判定
し全て一致している場合にユニークワードを検出した旨
を出力する１６入力ＮＯＲ回路５と、インバータゲート
９ａ〜９ｐの出力の１つとそれ以外のビットでＥｘ-Ｏ
Ｒゲート３ａ〜３ｐから出力される比較結果とが全て一
致しているか否かを判定し全て一致している場合にユニ
ークワードを検出した旨を出力する１６入力ＮＯＲ回路
１０ａ〜１０ｐとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、パターン検出装置
に係り、更に詳しくは、例えばデジタルコードレス電話
機に代表されるようなバースト状のデータの受信を行う
通信装置に適用する場合に好適なパターン検出装置に関
する。
に係り、更に詳しくは、例えばデジタルコードレス電話
機に代表されるようなバースト状のデータの受信を行う
通信装置に適用する場合に好適なパターン検出装置に関
する。
【０００２】
【従来の技術】従来、パーソナルハンディホン（以下、
ＰＨＳ：Ｐersonal Ｈandyphone Ｓystem と略称）等の
デジタルコードレス電話機においては、送信時における
周波数と受信時における周波数とを同一の周波数とし、
バースト状のデータを時分割で所謂ピンポン伝送させる
ＴＤＤ（Ｔime Ｄivision Ｄuplex：時分割双方向）方
式、及び多元接続させるＴＤＭＡ（Ｔime Ｄivision Ｍ
ultiple Ａcces：時分割多重アクセス）方式が採用され
ている。
ＰＨＳ：Ｐersonal Ｈandyphone Ｓystem と略称）等の
デジタルコードレス電話機においては、送信時における
周波数と受信時における周波数とを同一の周波数とし、
バースト状のデータを時分割で所謂ピンポン伝送させる
ＴＤＤ（Ｔime Ｄivision Ｄuplex：時分割双方向）方
式、及び多元接続させるＴＤＭＡ（Ｔime Ｄivision Ｍ
ultiple Ａcces：時分割多重アクセス）方式が採用され
ている。
【０００３】図３は上述した通信方式で通信が行われる
従来のデジタルコードレス電話機の構成を示すブロック
図である。当該デジタルコードレス電話機は、送受話器
５１と、音声処理部５２と、チャネルＣＯＤＥＣ（Ｃor
der Ｄecoder）部５３と、変復調部５４と、ＲＦ（Ｒad
io Ｆrequency）部５５と、アンテナ５６と、キー操作
部５７と、制御部５８とを電話機本体５９に装備した構
成となっている。
従来のデジタルコードレス電話機の構成を示すブロック
図である。当該デジタルコードレス電話機は、送受話器
５１と、音声処理部５２と、チャネルＣＯＤＥＣ（Ｃor
der Ｄecoder）部５３と、変復調部５４と、ＲＦ（Ｒad
io Ｆrequency）部５５と、アンテナ５６と、キー操作
部５７と、制御部５８とを電話機本体５９に装備した構
成となっている。
【０００４】送受話器５１は、使用者が通話時における
音声の送受を行うためのものであり、音声処理部５２
は、音声データの圧縮符号化処理、伸長複号化処理を行
う。チャネルＣＯＤＥＣ部５３は、フレームの分解／組
立等のＴＤＭＡ処理、誤り訂正処理、スクランブル処
理、及び音声データの秘話処理を行う。変復調部５４
は、送信データの変調及び受信データの復調を行う。Ｒ
Ｆ部５５は、アンテナ５６を介して送受信を行い、アン
テナ５６は、相手先電話機のアンテナとの間で電波の送
受信を行う。
音声の送受を行うためのものであり、音声処理部５２
は、音声データの圧縮符号化処理、伸長複号化処理を行
う。チャネルＣＯＤＥＣ部５３は、フレームの分解／組
立等のＴＤＭＡ処理、誤り訂正処理、スクランブル処
理、及び音声データの秘話処理を行う。変復調部５４
は、送信データの変調及び受信データの復調を行う。Ｒ
Ｆ部５５は、アンテナ５６を介して送受信を行い、アン
テナ５６は、相手先電話機のアンテナとの間で電波の送
受信を行う。
【０００５】上記構成による従来のデジタルコードレス
電話機の動作を説明すると、アンテナ５６を介して相手
先電話機から受信した信号はＲＦ部５５により２４０Ｍ
Ｈｚ帯の中間周波数の信号に変換し、変復調部５４によ
りπ／４シフトＱＰＳＫ（Ｑuadrature Ｐhase Ｓhift
Ｋeying）変調されているこの信号を復調してＮＲＺ
（Ｎon Ｒeturn to Ｚero）のデジタルデータにする。
更に、チャネルＣＯＤＥＣ部５３により当該デジタルデ
ータの受信タイミング制御を行う。受信タイミング制御
としては、規定されたタイミングで受信したバーストデ
ータを抽出する処理が行われる。
電話機の動作を説明すると、アンテナ５６を介して相手
先電話機から受信した信号はＲＦ部５５により２４０Ｍ
Ｈｚ帯の中間周波数の信号に変換し、変復調部５４によ
りπ／４シフトＱＰＳＫ（Ｑuadrature Ｐhase Ｓhift
Ｋeying）変調されているこの信号を復調してＮＲＺ
（Ｎon Ｒeturn to Ｚero）のデジタルデータにする。
更に、チャネルＣＯＤＥＣ部５３により当該デジタルデ
ータの受信タイミング制御を行う。受信タイミング制御
としては、規定されたタイミングで受信したバーストデ
ータを抽出する処理が行われる。
【０００６】この後、抽出した受信データについてチャ
ネルＣＯＤＥＣ部５３によりスクランブル解除、ＣＲＣ
（Ｃyclic Ｒedundancy Ｃheck）チェック、秘話の解除
といった処理を行い、ＡＤＰＣＭ（Ａdaptive Ｄiffere
ntial Ｐulse Ｃode Ｍodulation）符号化されている音
声信号のデータを音声処理部５２によりアナログ信号に
変換し、送受話器（ハンドセット）５１内のスピーカ
（図示略）に供給して出力させる。
ネルＣＯＤＥＣ部５３によりスクランブル解除、ＣＲＣ
（Ｃyclic Ｒedundancy Ｃheck）チェック、秘話の解除
といった処理を行い、ＡＤＰＣＭ（Ａdaptive Ｄiffere
ntial Ｐulse Ｃode Ｍodulation）符号化されている音
声信号のデータを音声処理部５２によりアナログ信号に
変換し、送受話器（ハンドセット）５１内のスピーカ
（図示略）に供給して出力させる。
【０００７】図４は上述した従来のデジタルコードレス
電話機の親機側から伝送される通信データのフォーマッ
トを示す図である。親機側から伝送される通信データの
１スロットの構成は、図示の如く、１スロットが２４０
ビットで構成されており、先頭部分の４ビット相当部分
が過渡応答用ランプタイムＲ、続く２ビットがスタート
シンボルＳＳ、以下プリアンブルパターンＰＲ（６ビッ
ト）、ユニークワードＵＷ（１６ビット）、訂正符号Ｃ
ＲＣを含む通信データＩ（１９６ビット）とされ、最後
の１６ビット相当部分（約４１.７μ秒）がガードバン
ドＧとされる。また、制御データは、ユニークワードＵ
Ｗが３２ビットのフォーマットになっている。
電話機の親機側から伝送される通信データのフォーマッ
トを示す図である。親機側から伝送される通信データの
１スロットの構成は、図示の如く、１スロットが２４０
ビットで構成されており、先頭部分の４ビット相当部分
が過渡応答用ランプタイムＲ、続く２ビットがスタート
シンボルＳＳ、以下プリアンブルパターンＰＲ（６ビッ
ト）、ユニークワードＵＷ（１６ビット）、訂正符号Ｃ
ＲＣを含む通信データＩ（１９６ビット）とされ、最後
の１６ビット相当部分（約４１.７μ秒）がガードバン
ドＧとされる。また、制御データは、ユニークワードＵ
Ｗが３２ビットのフォーマットになっている。
【０００８】ここで、プリアンブルパターンＰＲは、一
定のデータが繰り返されるパターンとされ、当該プリア
ンブルパターンＰＲに続く１６ビットのユニークワード
ＵＷが通信方式で決められた特定のパターンとなってい
る。
定のデータが繰り返されるパターンとされ、当該プリア
ンブルパターンＰＲに続く１６ビットのユニークワード
ＵＷが通信方式で決められた特定のパターンとなってい
る。
【０００９】また、ＰＨＳのユニークワードＵＷの検出
は、ＲＣＲ（Ｒesearch ＆ Ｄevelopment Ｃenter for
Ｒadio Ｓystem）−ＳＴＤ２８によって１ビットの誤り
を許容することが規定されている。即ち、無線回線によ
りデータの送受信が行われるため、無線回線上でデータ
の誤りが発生する可能性が高いために、ユニークワード
ＵＷに１ビットの誤りがあってもユニークワードＵＷと
して検出するということである。
は、ＲＣＲ（Ｒesearch ＆ Ｄevelopment Ｃenter for
Ｒadio Ｓystem）−ＳＴＤ２８によって１ビットの誤り
を許容することが規定されている。即ち、無線回線によ
りデータの送受信が行われるため、無線回線上でデータ
の誤りが発生する可能性が高いために、ユニークワード
ＵＷに１ビットの誤りがあってもユニークワードＵＷと
して検出するということである。
【００１０】そして、上述したデジタルコードレス電話
機で通信データを受信する場合には、当該ユニークワー
ドＵＷをチャネルＣＯＤＥＣ部５３により検出すると共
に受信タイミングを設定することにより、内部で各種処
理を行う。従って、ユニークワードＵＷを正確に検出で
きない限り、正確な受信タイミング等の設定ができず、
データを正確に受信することはできない。
機で通信データを受信する場合には、当該ユニークワー
ドＵＷをチャネルＣＯＤＥＣ部５３により検出すると共
に受信タイミングを設定することにより、内部で各種処
理を行う。従って、ユニークワードＵＷを正確に検出で
きない限り、正確な受信タイミング等の設定ができず、
データを正確に受信することはできない。
【００１１】図５は上述したユニークワードＵＷをチャ
ネルＣＯＤＥＣ部５３内で検出する従来のユニークワー
ド検出装置の回路構成を示す図である。ユニークワード
検出装置は、入力端子６１と、シリアル／パラレル（Ｓ
／Ｐ）変換回路６２と、Ｅｘ-ＯＲゲート６３ａ，６３
ｂ，・・・６３ｎ（ｎ：ビット数で決まる数、図示例で
は１６）と、ユニークワード（ＵＷ）発生部６４と、判
定回路６５と、出力端子６６とから構成されている。
ネルＣＯＤＥＣ部５３内で検出する従来のユニークワー
ド検出装置の回路構成を示す図である。ユニークワード
検出装置は、入力端子６１と、シリアル／パラレル（Ｓ
／Ｐ）変換回路６２と、Ｅｘ-ＯＲゲート６３ａ，６３
ｂ，・・・６３ｎ（ｎ：ビット数で決まる数、図示例で
は１６）と、ユニークワード（ＵＷ）発生部６４と、判
定回路６５と、出力端子６６とから構成されている。
【００１２】先ず、チャネルＣＯＤＥＣ部５３へ供給さ
れるデジタル信号の受信データを入力端子６１を介して
シリアル／パラレル変換回路６２へ供給し、１６ビット
のパラレルデータに変換する。シリアル／パラレル変換
回路６２は、１６ビットのパラレルデータを各々別のＥ
ｘ-ＯＲゲート６３ａ〜６３ｎの一方の入力端へ供給す
る。ユニークワード発生部６４には規定のユニークワー
ドである１６ビットのパターンが記憶されており、この
場合、１ビットの誤りを許容してユニークワードＵＷを
検出するようにするため、誤りが無い時の１パターンと
１ビットの誤りがある時の１６パターンとの合計１７パ
ターンが記憶されている。
れるデジタル信号の受信データを入力端子６１を介して
シリアル／パラレル変換回路６２へ供給し、１６ビット
のパラレルデータに変換する。シリアル／パラレル変換
回路６２は、１６ビットのパラレルデータを各々別のＥ
ｘ-ＯＲゲート６３ａ〜６３ｎの一方の入力端へ供給す
る。ユニークワード発生部６４には規定のユニークワー
ドである１６ビットのパターンが記憶されており、この
場合、１ビットの誤りを許容してユニークワードＵＷを
検出するようにするため、誤りが無い時の１パターンと
１ビットの誤りがある時の１６パターンとの合計１７パ
ターンが記憶されている。
【００１３】ユニークワード発生部６４は、記憶してい
る１６ビットのパターンをパラレルに出力し、Ｅｘ-Ｏ
Ｒゲート６３ａ〜６３ｎの他方の入力端へ供給する。こ
れに伴い、Ｅｘ-ＯＲゲート６３ａ〜６３ｎによりユニ
ークワード発生部６４が出力するデータと受信データと
が比較され、不一致であった場合はハイレベル信号
“１”が排他的論理和として出力され、一致している場
合はロウレベル信号“０”が出力される。
る１６ビットのパターンをパラレルに出力し、Ｅｘ-Ｏ
Ｒゲート６３ａ〜６３ｎの他方の入力端へ供給する。こ
れに伴い、Ｅｘ-ＯＲゲート６３ａ〜６３ｎによりユニ
ークワード発生部６４が出力するデータと受信データと
が比較され、不一致であった場合はハイレベル信号
“１”が排他的論理和として出力され、一致している場
合はロウレベル信号“０”が出力される。
【００１４】この後、Ｅｘ-ＯＲゲート６３ａ〜６３ｎ
の出力が判定回路６５へ入力されると、判定回路６５は
入力信号が全て“０”の場合にユニークワードＵＷと判
定し、判定結果を出力端子６６へ出力する。上述した処
理をシリアル／パラレル変換回路６２でデータがシフト
されるまで、ユニークワード発生部６４から１７パター
ンのデータについて全て順次出力して判定回路６５にお
いて順次結果を判定する。
の出力が判定回路６５へ入力されると、判定回路６５は
入力信号が全て“０”の場合にユニークワードＵＷと判
定し、判定結果を出力端子６６へ出力する。上述した処
理をシリアル／パラレル変換回路６２でデータがシフト
されるまで、ユニークワード発生部６４から１７パター
ンのデータについて全て順次出力して判定回路６５にお
いて順次結果を判定する。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来例においては、ユニークワードの検出を行う場合
には、ユニークワード発生部６４及び判定回路６５等で
必要とするクロックが極めて高速のクロックになるとい
う不具合があった。その理由としては、通信データの場
合はユニークワードＵＷが１６ビットで構成され、制御
データの場合はユニークワードＵＷが３２ビットで構成
されているため、ユニークワード発生部６４が出力する
ユニークワードのパターンの数は、制御データの場合、
１ビット誤り許容で検出するために３３パターンとな
り、従って、最大で伝送されるデータのクロックの３３
倍以上のクロックが必要となるからである。
た従来例においては、ユニークワードの検出を行う場合
には、ユニークワード発生部６４及び判定回路６５等で
必要とするクロックが極めて高速のクロックになるとい
う不具合があった。その理由としては、通信データの場
合はユニークワードＵＷが１６ビットで構成され、制御
データの場合はユニークワードＵＷが３２ビットで構成
されているため、ユニークワード発生部６４が出力する
ユニークワードのパターンの数は、制御データの場合、
１ビット誤り許容で検出するために３３パターンとな
り、従って、最大で伝送されるデータのクロックの３３
倍以上のクロックが必要となるからである。
【００１６】また、ＰＨＳの場合は、伝送データのクロ
ックは３８４kbpsであり、１ビット誤り許容でユニーク
ワードの検出を行うためには、約１３ＭＨｚ以上のクロ
ックでユニークワードを検出させる必要がある。このよ
うな１３ＭＨｚ以上の高速のクロックを精度良く発生さ
せるためには比較的大きな電力が必要となる結果、ＰＨ
Ｓの消費電力を増大させてしまうと共に、高速のクロッ
クで回路を動作させた場合に誤動作する確率が高くなる
という不具合があった。
ックは３８４kbpsであり、１ビット誤り許容でユニーク
ワードの検出を行うためには、約１３ＭＨｚ以上のクロ
ックでユニークワードを検出させる必要がある。このよ
うな１３ＭＨｚ以上の高速のクロックを精度良く発生さ
せるためには比較的大きな電力が必要となる結果、ＰＨ
Ｓの消費電力を増大させてしまうと共に、高速のクロッ
クで回路を動作させた場合に誤動作する確率が高くなる
という不具合があった。
【００１７】本発明は、上述した点に鑑みなされたもの
であり、低速のクロックでユニークワード等の特定のパ
ターンを有するデータの検出を可能とすることにより、
消費電力を低減すると共に安定した動作を実現すること
を可能としたパターン検出装置を提供することを目的と
する。
であり、低速のクロックでユニークワード等の特定のパ
ターンを有するデータの検出を可能とすることにより、
消費電力を低減すると共に安定した動作を実現すること
を可能としたパターン検出装置を提供することを目的と
する。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、特定のパターンを有するデータ
を検出するように構成されたパターン検出装置におい
て、規定のパターンを発生するパターン発生手段と、装
置外部から入力されたデータと前記パターン発生手段か
ら発生された規定のパターンとを各ビット毎に比較する
比較手段と、該比較手段から出力される各ビット毎の比
較結果を反転する反転手段と、前記比較手段から出力さ
れる各ビット毎の比較結果が全て一致しているか否かを
判定し、全て一致している場合に前記特定のパターンを
有するデータを検出した旨を出力する第１の判定手段
と、前記反転手段の出力の１つとそれ以外のビットで前
記比較手段から出力される比較結果とが全て一致してい
るか否かを判定し、全て一致している場合に前記特定の
パターンを有するデータを検出した旨を出力する第２の
判定手段とを具備することを特徴とする。
め、請求項１の発明は、特定のパターンを有するデータ
を検出するように構成されたパターン検出装置におい
て、規定のパターンを発生するパターン発生手段と、装
置外部から入力されたデータと前記パターン発生手段か
ら発生された規定のパターンとを各ビット毎に比較する
比較手段と、該比較手段から出力される各ビット毎の比
較結果を反転する反転手段と、前記比較手段から出力さ
れる各ビット毎の比較結果が全て一致しているか否かを
判定し、全て一致している場合に前記特定のパターンを
有するデータを検出した旨を出力する第１の判定手段
と、前記反転手段の出力の１つとそれ以外のビットで前
記比較手段から出力される比較結果とが全て一致してい
るか否かを判定し、全て一致している場合に前記特定の
パターンを有するデータを検出した旨を出力する第２の
判定手段とを具備することを特徴とする。
【００１９】上記目的を達成するため、請求項２の発明
は、前記請求項１記載のパターン検出装置において、前
記特定のパターンを有するデータは、デジタル通信にお
ける伝送で受信されるメインデータに付加されているこ
とを特徴とする。
は、前記請求項１記載のパターン検出装置において、前
記特定のパターンを有するデータは、デジタル通信にお
ける伝送で受信されるメインデータに付加されているこ
とを特徴とする。
【００２０】上記目的を達成するため、請求項３の発明
は、前記請求項１記載のパターン検出装置において、前
記特定のパターンを有するデータは、パーソナルハンデ
ィホン等のデジタルコードレス電話機における伝送で受
信されるメインデータに付加されていることを特徴とす
る。
は、前記請求項１記載のパターン検出装置において、前
記特定のパターンを有するデータは、パーソナルハンデ
ィホン等のデジタルコードレス電話機における伝送で受
信されるメインデータに付加されていることを特徴とす
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２２】本実施の形態においては、ＰＨＳの通信デ
ータのユニークワードを検出する場合を例に上げ、当該
ＰＨＳの端末で使用するユニークワード検出装置につい
て説明する。
ータのユニークワードを検出する場合を例に上げ、当該
ＰＨＳの端末で使用するユニークワード検出装置につい
て説明する。
【００２３】図１は本実施の形態に係るユニークワード
検出装置の構成を示すブロック図である。ユニークワー
ド検出装置は、データ入力端子１と、シリアル／パラレ
ル（Ｓ／Ｐ）変換回路２と、Ｅｘ-ＯＲゲート３ａ，３
ｂ，・・・３ｐ（ｐ：本例では１６）と、ユニークワー
ド（ＵＷ）発生部４と、１６入力ＮＯＲ回路５と、１ビ
ット誤り時パターン検出回路６と、ＯＲゲート７と、出
力端子８とを備える構成となっている。
検出装置の構成を示すブロック図である。ユニークワー
ド検出装置は、データ入力端子１と、シリアル／パラレ
ル（Ｓ／Ｐ）変換回路２と、Ｅｘ-ＯＲゲート３ａ，３
ｂ，・・・３ｐ（ｐ：本例では１６）と、ユニークワー
ド（ＵＷ）発生部４と、１６入力ＮＯＲ回路５と、１ビ
ット誤り時パターン検出回路６と、ＯＲゲート７と、出
力端子８とを備える構成となっている。
【００２４】データ入力端子１はシリアル／パラレル変
換回路２へ接続され、シリアル／パラレル変換回路２の
出力端はＥｘ-ＯＲゲート３ａ，３ｂ，・・・３ｐの一
方の入力端へ各々接続されている。ユニークワード発生
部４の出力端はＥｘ-ＯＲゲート３ａ〜３ｐの他方の入
力端へ各々接続されている。Ｅｘ-ＯＲゲート３ａ〜３
ｐの出力端は１６入力ＮＯＲ回路５及び１ビット誤り時
パターン検出回路６へ各々接続されており、Ｅｘ-ＯＲ
ゲート３ａ〜３ｐの出力信号ＯＵＴ１〜ＯＵＴ１６が各
々入力される。１６入力ＮＯＲ回路５の出力端はＯＲゲ
ート７の一方の入力端へ接続され、１ビット誤り時パタ
ーン検出回路６の出力端はＯＲゲート７の他方の入力端
へ接続されている。ＯＲゲート７の出力端は出力端子８
へ接続されている。
換回路２へ接続され、シリアル／パラレル変換回路２の
出力端はＥｘ-ＯＲゲート３ａ，３ｂ，・・・３ｐの一
方の入力端へ各々接続されている。ユニークワード発生
部４の出力端はＥｘ-ＯＲゲート３ａ〜３ｐの他方の入
力端へ各々接続されている。Ｅｘ-ＯＲゲート３ａ〜３
ｐの出力端は１６入力ＮＯＲ回路５及び１ビット誤り時
パターン検出回路６へ各々接続されており、Ｅｘ-ＯＲ
ゲート３ａ〜３ｐの出力信号ＯＵＴ１〜ＯＵＴ１６が各
々入力される。１６入力ＮＯＲ回路５の出力端はＯＲゲ
ート７の一方の入力端へ接続され、１ビット誤り時パタ
ーン検出回路６の出力端はＯＲゲート７の他方の入力端
へ接続されている。ＯＲゲート７の出力端は出力端子８
へ接続されている。
【００２５】上記各部の構成を詳述すると、データ入力
端子１は、誤りの無いユニークワードＵＷ信号あるいは
１ビットの誤りが有るユニークワードＵＷ信号が供給さ
れる端子である。シリアル／パラレル変換回路２は、デ
ータ入力端子１を介して入力されたユニークワードＵＷ
信号を１６ビットのパラレルデータに変換し、Ｅｘ-Ｏ
Ｒゲート３ａ〜３ｐの一方の入力端へ供給する。ユニー
クワード発生部４は、ＰＨＳの端末で使用する通信デー
タ用のユニークワード「0011 1101 0100 1100」という
パターンを記憶しており、当該パターンをＥｘ-ＯＲゲ
ート３ａ〜３ｐの他方の入力端へ供給する。
端子１は、誤りの無いユニークワードＵＷ信号あるいは
１ビットの誤りが有るユニークワードＵＷ信号が供給さ
れる端子である。シリアル／パラレル変換回路２は、デ
ータ入力端子１を介して入力されたユニークワードＵＷ
信号を１６ビットのパラレルデータに変換し、Ｅｘ-Ｏ
Ｒゲート３ａ〜３ｐの一方の入力端へ供給する。ユニー
クワード発生部４は、ＰＨＳの端末で使用する通信デー
タ用のユニークワード「0011 1101 0100 1100」という
パターンを記憶しており、当該パターンをＥｘ-ＯＲゲ
ート３ａ〜３ｐの他方の入力端へ供給する。
【００２６】Ｅｘ-ＯＲゲート３ａ〜３ｐは、シリアル
／パラレル変換回路２の出力データ（受信データ）とユ
ニークワード発生部４の出力データとを比較し、比較結
果が不一致の場合はハイレベル信号“１”を排他的論理
和として出力し、比較結果が一致している場合はロウレ
ベル信号“０”を出力する。１６入力ＮＯＲ回路５は、
Ｅｘ-ＯＲゲート３ａ〜３ｐの出力信号ＯＵＴ１〜ＯＵ
Ｔ１６が全てロウレベル信号“０”の場合はハイレベル
信号“１”を出力し、それ以外の場合はロウレベル信号
“０”を出力する。
／パラレル変換回路２の出力データ（受信データ）とユ
ニークワード発生部４の出力データとを比較し、比較結
果が不一致の場合はハイレベル信号“１”を排他的論理
和として出力し、比較結果が一致している場合はロウレ
ベル信号“０”を出力する。１６入力ＮＯＲ回路５は、
Ｅｘ-ＯＲゲート３ａ〜３ｐの出力信号ＯＵＴ１〜ＯＵ
Ｔ１６が全てロウレベル信号“０”の場合はハイレベル
信号“１”を出力し、それ以外の場合はロウレベル信号
“０”を出力する。
【００２７】１ビット誤り時パターン検出回路６は、１
ビット誤り許容でパターンの一致を検出するものであ
り、これについては下記の図２で詳述する。ＯＲゲート
７は、１６入力ＮＯＲ回路５及び１ビット誤り時パター
ン検出回路６の出力信号の両方ともロウレベル信号
“０”の場合はロウレベル信号“０”を出力し、それ以
外の場合はハイレベル信号“１”を出力する。出力端子
８は、ＯＲゲート７の出力信号が供給される。
ビット誤り許容でパターンの一致を検出するものであ
り、これについては下記の図２で詳述する。ＯＲゲート
７は、１６入力ＮＯＲ回路５及び１ビット誤り時パター
ン検出回路６の出力信号の両方ともロウレベル信号
“０”の場合はロウレベル信号“０”を出力し、それ以
外の場合はハイレベル信号“１”を出力する。出力端子
８は、ＯＲゲート７の出力信号が供給される。
【００２８】図２は上記図１に示した１ビット誤り時パ
ターン検出回路６の内部の詳細構成を示すブロック図で
ある。１ビット誤り時パターン検出回路６は、インバー
タゲート９ａ，９ｂ，・・・９ｐ（ｐ：本例では１６）
と、１６入力ＮＯＲ回路１０ａ，１０ｂ，・・・１０ｐ
（ｐ：本例では１６）と、検出回路１１ａ，１１ｂ，・
・・１１ｐ（ｐ：本例では１６）と、１６入力ＯＲ回路
１２と、出力端子１３とを備える構成となっている。イ
ンバータゲート９ａ，１６入力ＮＯＲ回路１０ａが第１
検出回路１１ａを構成し、インバータゲート９ｂ，１６
入力ＮＯＲ回路１０ｂが第２検出回路１１ｂを構成し、
以下同様に、インバータゲート９ｐ，１６入力ＮＯＲ回
路１０ｐが第１６検出回路１１ｐを構成している。
ターン検出回路６の内部の詳細構成を示すブロック図で
ある。１ビット誤り時パターン検出回路６は、インバー
タゲート９ａ，９ｂ，・・・９ｐ（ｐ：本例では１６）
と、１６入力ＮＯＲ回路１０ａ，１０ｂ，・・・１０ｐ
（ｐ：本例では１６）と、検出回路１１ａ，１１ｂ，・
・・１１ｐ（ｐ：本例では１６）と、１６入力ＯＲ回路
１２と、出力端子１３とを備える構成となっている。イ
ンバータゲート９ａ，１６入力ＮＯＲ回路１０ａが第１
検出回路１１ａを構成し、インバータゲート９ｂ，１６
入力ＮＯＲ回路１０ｂが第２検出回路１１ｂを構成し、
以下同様に、インバータゲート９ｐ，１６入力ＮＯＲ回
路１０ｐが第１６検出回路１１ｐを構成している。
【００２９】インバータゲート９ａ〜９ｐの入力端には
Ｅｘ-ＯＲゲート３ａ〜３ｐの出力端（出力信号ＯＵＴ
１〜ＯＵＴ１６）が各々接続され、出力端は１６入力Ｏ
Ｒ回路１０ａ〜１０ｐへ各々接続されている。１６入力
ＯＲ回路１０ａの入力端にはインバータゲート９ａの出
力端及びＥｘ-ＯＲゲート３ｂ〜３ｐの出力端（出力信
号ＯＵＴ２〜ＯＵＴ１６）が各々接続され、出力端は１
６入力ＯＲ回路１２へ接続されている。
Ｅｘ-ＯＲゲート３ａ〜３ｐの出力端（出力信号ＯＵＴ
１〜ＯＵＴ１６）が各々接続され、出力端は１６入力Ｏ
Ｒ回路１０ａ〜１０ｐへ各々接続されている。１６入力
ＯＲ回路１０ａの入力端にはインバータゲート９ａの出
力端及びＥｘ-ＯＲゲート３ｂ〜３ｐの出力端（出力信
号ＯＵＴ２〜ＯＵＴ１６）が各々接続され、出力端は１
６入力ＯＲ回路１２へ接続されている。
【００３０】１６入力ＯＲ回路１０ｂの入力側にはイン
バータゲート９ｂの出力端及びＥｘ-ＯＲゲート３ａ，
３ｃ〜３ｐの出力端（出力信号ＯＵＴ１，ＯＵＴ３〜Ｏ
ＵＴ１６）が各々接続され、出力端は１６入力ＯＲ回路
１２へ接続されている。以下同様に、１６入力ＯＲ回路
１０ｂの入力側にはインバータゲート９ｐの出力端及び
Ｅｘ-ＯＲゲート３ａ〜３ｏの出力端（出力信号ＯＵＴ
１〜ＯＵＴ１５）が各々接続され、出力端は１６入力Ｏ
Ｒ回路１２へ接続されている。１６入力ＯＲ回路１２の
出力端は出力端子１３へ接続されている。
バータゲート９ｂの出力端及びＥｘ-ＯＲゲート３ａ，
３ｃ〜３ｐの出力端（出力信号ＯＵＴ１，ＯＵＴ３〜Ｏ
ＵＴ１６）が各々接続され、出力端は１６入力ＯＲ回路
１２へ接続されている。以下同様に、１６入力ＯＲ回路
１０ｂの入力側にはインバータゲート９ｐの出力端及び
Ｅｘ-ＯＲゲート３ａ〜３ｏの出力端（出力信号ＯＵＴ
１〜ＯＵＴ１５）が各々接続され、出力端は１６入力Ｏ
Ｒ回路１２へ接続されている。１６入力ＯＲ回路１２の
出力端は出力端子１３へ接続されている。
【００３１】上記各部の構成を詳述すると、インバータ
ゲート９ａ〜９ｐは、Ｅｘ-ＯＲゲート３ａ〜３ｐから
１ビット誤り時パターン検出回路６への入力信号である
「ＯＵＴ１」〜「ＯＵＴ１６」信号の論理を反転する。
１６入力ＮＯＲ回路１０ａ〜１０ｐは、インバータゲー
ト９ａ〜９ｐの出力信号、及び「ＯＵＴ１」〜「ＯＵＴ
１６」信号を入力し、全ての入力がロウレベル信号
“０”の場合はハイレベル信号“１”を出力し、それ以
外の場合はロウレベル信号“０”を出力する。
ゲート９ａ〜９ｐは、Ｅｘ-ＯＲゲート３ａ〜３ｐから
１ビット誤り時パターン検出回路６への入力信号である
「ＯＵＴ１」〜「ＯＵＴ１６」信号の論理を反転する。
１６入力ＮＯＲ回路１０ａ〜１０ｐは、インバータゲー
ト９ａ〜９ｐの出力信号、及び「ＯＵＴ１」〜「ＯＵＴ
１６」信号を入力し、全ての入力がロウレベル信号
“０”の場合はハイレベル信号“１”を出力し、それ以
外の場合はロウレベル信号“０”を出力する。
【００３２】１６入力ＯＲ回路１２は、１６入力ＮＯＲ
回路１０ａ〜１０ｐの出力信号が入力され、全ての入力
がロウレベル信号“０”の場合はロウレベル信号“０”
を出力し、それ以外の場合はハイレベル信号“１”を出
力する。出力端子１３は、１ビット誤り許容時の検出結
果である１６入力ＯＲ回路１２の出力信号が入力され、
当該信号を検出結果として出力する。
回路１０ａ〜１０ｐの出力信号が入力され、全ての入力
がロウレベル信号“０”の場合はロウレベル信号“０”
を出力し、それ以外の場合はハイレベル信号“１”を出
力する。出力端子１３は、１ビット誤り許容時の検出結
果である１６入力ＯＲ回路１２の出力信号が入力され、
当該信号を検出結果として出力する。
【００３３】次に、上記の如く構成してなる本実施の形
態に係るユニークワード検出装置の動作を説明する。最
初に誤りの無いユニークワードＵＷ信号ｐがデータ入力
端子１へ入力された場合について説明する。
態に係るユニークワード検出装置の動作を説明する。最
初に誤りの無いユニークワードＵＷ信号ｐがデータ入力
端子１へ入力された場合について説明する。
【００３４】データ入力端子１へユニークワードＵＷ信
号ｐが入力されると、データ入力端子１を介してシリア
ル／パラレル変換回路２でパラレルなデータ「0011 110
1 0100 1100」に変換された後、当該データは１ビット
ずつデータの先頭からＥｘ-ＯＲゲート３ａ〜３ｐの一
方の入力端へ入力される。また、ユニークワード発生部
４からは、ユニークワードのパターンデータ「0011 110
1 0100 1100」が出力され、同じく、当該データは１ビ
ットずつデータの先頭からＥｘ-ＯＲゲート３ａ〜３ｐ
の他方の入力端へ入力される。
号ｐが入力されると、データ入力端子１を介してシリア
ル／パラレル変換回路２でパラレルなデータ「0011 110
1 0100 1100」に変換された後、当該データは１ビット
ずつデータの先頭からＥｘ-ＯＲゲート３ａ〜３ｐの一
方の入力端へ入力される。また、ユニークワード発生部
４からは、ユニークワードのパターンデータ「0011 110
1 0100 1100」が出力され、同じく、当該データは１ビ
ットずつデータの先頭からＥｘ-ＯＲゲート３ａ〜３ｐ
の他方の入力端へ入力される。
【００３５】Ｅｘ-ＯＲゲート３ａ〜３ｐの出力である
「ＯＵＴ１」〜「ＯＵＴ１６」信号は２つの入力信号が
全て一致しているため、全てロウレベル信号“０”にな
る。従って、当該「ＯＵＴ１」〜「ＯＵＴ１６」信号が
入力される１６入力ＮＯＲ回路５は、全ての入力信号が
ロウレベル信号“０”であるため、ハイレベル信号
“１”を出力する。この後、１６入力ＮＯＲ回路５の出
力信号はＯＲゲート７の一方の入力端へ入力されるた
め、ＯＲゲート７はハイレベル信号“１”を出力する結
果、ユニークワードを検出したことを示すハイレベル信
号“１”なる出力信号を出力端子８から検出結果の信号
として出力する。
「ＯＵＴ１」〜「ＯＵＴ１６」信号は２つの入力信号が
全て一致しているため、全てロウレベル信号“０”にな
る。従って、当該「ＯＵＴ１」〜「ＯＵＴ１６」信号が
入力される１６入力ＮＯＲ回路５は、全ての入力信号が
ロウレベル信号“０”であるため、ハイレベル信号
“１”を出力する。この後、１６入力ＮＯＲ回路５の出
力信号はＯＲゲート７の一方の入力端へ入力されるた
め、ＯＲゲート７はハイレベル信号“１”を出力する結
果、ユニークワードを検出したことを示すハイレベル信
号“１”なる出力信号を出力端子８から検出結果の信号
として出力する。
【００３６】次に、１ビットの誤りが有るユニークワー
ドＵＷ信号がデータ入力端子１へ入力された場合につい
て説明する。ここでは、ユニークワードの例えば２ビッ
ト目が誤ってしまっているデータ「0111 1101 0100 110
0」が入力された場合を例に上げる。
ドＵＷ信号がデータ入力端子１へ入力された場合につい
て説明する。ここでは、ユニークワードの例えば２ビッ
ト目が誤ってしまっているデータ「0111 1101 0100 110
0」が入力された場合を例に上げる。
【００３７】データ入力端子１へユニークワードＵＷ信
号が入力されると、データ入力端子１を介してシリアル
／パラレル変換回路２でパラレルなデータ「0111 1101
01001100」に変換された後、上記と同様に、当該データ
は１ビットずつデータの先頭からＥｘ-ＯＲゲート３ａ
〜３ｐの一方の入力端へ入力される。また、ユニークワ
ード発生部４からは、ユニークワードのパターンデータ
「0011 1101 0100 1100」が出力され、同じく、当該デ
ータは１ビットずつデータの先頭からＥｘ-ＯＲゲート
３ａ〜３ｐの他方の入力端へ入力される。
号が入力されると、データ入力端子１を介してシリアル
／パラレル変換回路２でパラレルなデータ「0111 1101
01001100」に変換された後、上記と同様に、当該データ
は１ビットずつデータの先頭からＥｘ-ＯＲゲート３ａ
〜３ｐの一方の入力端へ入力される。また、ユニークワ
ード発生部４からは、ユニークワードのパターンデータ
「0011 1101 0100 1100」が出力され、同じく、当該デ
ータは１ビットずつデータの先頭からＥｘ-ＯＲゲート
３ａ〜３ｐの他方の入力端へ入力される。
【００３８】Ｅｘ-ＯＲゲート３ａ〜３ｐの出力である
「ＯＵＴ１」〜「ＯＵＴ１６」信号はデータの２ビット
目が誤っているので、「ＯＵＴ２」信号以外の信号は２
つの入力信号が全て一致しているため、ロウレベル信号
“０”を出力する。１６入力ＮＯＲ回路５の出力は全て
の入力信号がロウレベル信号“０”ではないため、ユニ
ークワードは検出しなかったことを示すロウレベル信号
“０”を出力する。
「ＯＵＴ１」〜「ＯＵＴ１６」信号はデータの２ビット
目が誤っているので、「ＯＵＴ２」信号以外の信号は２
つの入力信号が全て一致しているため、ロウレベル信号
“０”を出力する。１６入力ＮＯＲ回路５の出力は全て
の入力信号がロウレベル信号“０”ではないため、ユニ
ークワードは検出しなかったことを示すロウレベル信号
“０”を出力する。
【００３９】他方、１ビット誤り時パターン検出回路６
においては、検出回路１１ｂは「ＯＵＴ２」信号をイン
バータゲート９ｂで論理を反転するため、１６入力ＮＯ
Ｒ回路１０ｂに対する１６個の入力信号は全てロウレベ
ル信号“０”となる結果、ユニークワードを検出したこ
とを示すハイレベル信号“１”を出力する。従って、１
６入力ＯＲ回路１２は、検出回路１１ｂの出力信号がハ
イレベル信号“１”であるため、ハイレベル信号“１”
を出力する。これに伴い、出力端子１３を介してユニー
クワードの検出信号が出力される。
においては、検出回路１１ｂは「ＯＵＴ２」信号をイン
バータゲート９ｂで論理を反転するため、１６入力ＮＯ
Ｒ回路１０ｂに対する１６個の入力信号は全てロウレベ
ル信号“０”となる結果、ユニークワードを検出したこ
とを示すハイレベル信号“１”を出力する。従って、１
６入力ＯＲ回路１２は、検出回路１１ｂの出力信号がハ
イレベル信号“１”であるため、ハイレベル信号“１”
を出力する。これに伴い、出力端子１３を介してユニー
クワードの検出信号が出力される。
【００４０】この後、出力端子１３から出力されるハイ
レベル信号“１”はＯＲゲート７の他方の入力端へ入力
されるため、ＯＲゲート７はハイレベル信号“１”を出
力する結果、ユニークワードを検出したことを示すハイ
レベル信号“１”なる出力信号を出力端子８から検出結
果の信号として出力する。
レベル信号“１”はＯＲゲート７の他方の入力端へ入力
されるため、ＯＲゲート７はハイレベル信号“１”を出
力する結果、ユニークワードを検出したことを示すハイ
レベル信号“１”なる出力信号を出力端子８から検出結
果の信号として出力する。
【００４１】尚、ユニークワードにおけるビット誤りが
有る箇所が上述した２ビット目以外の場合においても、
上述したユニークワードの２ビット目に誤りが有る場合
と同様の検出動作によりユニークワードを検出すること
ができる。
有る箇所が上述した２ビット目以外の場合においても、
上述したユニークワードの２ビット目に誤りが有る場合
と同様の検出動作によりユニークワードを検出すること
ができる。
【００４２】上述したように、本実施の形態によれば、
規定パターンを発生するユニークワード発生部４と、Ｐ
ＨＳで受信されデータ入力端子１へ入力されるデータと
ユニークワード発生部４から発生される規定パターンと
を各ビット毎に比較するＥｘ-ＯＲゲート３ａ〜３ｐ
と、Ｅｘ-ＯＲゲート３ａ〜３ｐから出力される各ビッ
ト毎の比較結果を反転するインバータゲート９ａ〜９ｐ
と、Ｅｘ-ＯＲゲート３ａ〜３ｐから出力される各ビッ
ト毎の比較結果が全て一致しているか否かを判定し全て
一致している場合にユニークワードを検出した旨を出力
する１６入力ＮＯＲ回路５と、インバータゲート９ａ〜
９ｐの出力の１つとそれ以外のビットでＥｘ-ＯＲゲー
ト３ａ〜３ｐから出力される比較結果とが全て一致して
いるか否かを判定し全て一致している場合にユニークワ
ードを検出した旨を出力する１６入力ＮＯＲ回路１０ａ
〜１０ｐとを備えているため、１ビット誤り許容でパタ
ーンの一致を検出することが可能となり、この結果、低
速のクロックでユニークワードの検出を行うことがで
き、これにより、消費電力を低減することができると共
に、安定した動作を実現することができる。
規定パターンを発生するユニークワード発生部４と、Ｐ
ＨＳで受信されデータ入力端子１へ入力されるデータと
ユニークワード発生部４から発生される規定パターンと
を各ビット毎に比較するＥｘ-ＯＲゲート３ａ〜３ｐ
と、Ｅｘ-ＯＲゲート３ａ〜３ｐから出力される各ビッ
ト毎の比較結果を反転するインバータゲート９ａ〜９ｐ
と、Ｅｘ-ＯＲゲート３ａ〜３ｐから出力される各ビッ
ト毎の比較結果が全て一致しているか否かを判定し全て
一致している場合にユニークワードを検出した旨を出力
する１６入力ＮＯＲ回路５と、インバータゲート９ａ〜
９ｐの出力の１つとそれ以外のビットでＥｘ-ＯＲゲー
ト３ａ〜３ｐから出力される比較結果とが全て一致して
いるか否かを判定し全て一致している場合にユニークワ
ードを検出した旨を出力する１６入力ＮＯＲ回路１０ａ
〜１０ｐとを備えているため、１ビット誤り許容でパタ
ーンの一致を検出することが可能となり、この結果、低
速のクロックでユニークワードの検出を行うことがで
き、これにより、消費電力を低減することができると共
に、安定した動作を実現することができる。
【００４３】尚、本実施の形態においては、本発明をＰ
ＨＳの端末で使用するユニークワードを検出する場合を
例に上げて説明したが、これに限定されるものではな
く、本発明を例えばＰＨＳ以外のデジタル通信に適用す
ることもできる。この場合も本実施の形態と同様の効果
を上げることができる。
ＨＳの端末で使用するユニークワードを検出する場合を
例に上げて説明したが、これに限定されるものではな
く、本発明を例えばＰＨＳ以外のデジタル通信に適用す
ることもできる。この場合も本実施の形態と同様の効果
を上げることができる。
【００４４】
【発明の効果】以上説明したように、請求項１の発明に
よれば、特定のパターンを有するデータを検出するよう
に構成されたパターン検出装置において、規定のパター
ンを発生するパターン発生手段と、装置外部から入力さ
れたデータとパターン発生手段から発生された規定のパ
ターンとを各ビット毎に比較する比較手段と、比較手段
から出力される各ビット毎の比較結果を反転する反転手
段と、比較手段から出力される各ビット毎の比較結果が
全て一致しているか否かを判定し、全て一致している場
合に特定のパターンを有するデータを検出した旨を出力
する第１の判定手段と、反転手段の出力の１つとそれ以
外のビットで比較手段から出力される比較結果とが全て
一致しているか否かを判定し、全て一致している場合に
特定のパターンを有するデータを検出した旨を出力する
第２の判定手段とを具備しているため、１ビット誤り許
容でパターンの一致を検出することが可能となり、この
結果、低速のクロックでユニークワード等の特定のパタ
ーンを有するデータの検出を行うことができ、これによ
り、消費電力を低減することができると共に、安定した
動作を実現することができる。
よれば、特定のパターンを有するデータを検出するよう
に構成されたパターン検出装置において、規定のパター
ンを発生するパターン発生手段と、装置外部から入力さ
れたデータとパターン発生手段から発生された規定のパ
ターンとを各ビット毎に比較する比較手段と、比較手段
から出力される各ビット毎の比較結果を反転する反転手
段と、比較手段から出力される各ビット毎の比較結果が
全て一致しているか否かを判定し、全て一致している場
合に特定のパターンを有するデータを検出した旨を出力
する第１の判定手段と、反転手段の出力の１つとそれ以
外のビットで比較手段から出力される比較結果とが全て
一致しているか否かを判定し、全て一致している場合に
特定のパターンを有するデータを検出した旨を出力する
第２の判定手段とを具備しているため、１ビット誤り許
容でパターンの一致を検出することが可能となり、この
結果、低速のクロックでユニークワード等の特定のパタ
ーンを有するデータの検出を行うことができ、これによ
り、消費電力を低減することができると共に、安定した
動作を実現することができる。
【００４５】請求項２の発明によれば、請求項１記載の
パターン検出装置において、特定のパターンを有するデ
ータは、デジタル通信における伝送で受信されるメイン
データに付加されているため、請求項１の発明と同様
に、低速のクロックでユニークワード等の特定のパター
ンを有するデータの検出を行うことができ、これによ
り、消費電力を低減することができると共に、安定した
動作を実現することができる。
パターン検出装置において、特定のパターンを有するデ
ータは、デジタル通信における伝送で受信されるメイン
データに付加されているため、請求項１の発明と同様
に、低速のクロックでユニークワード等の特定のパター
ンを有するデータの検出を行うことができ、これによ
り、消費電力を低減することができると共に、安定した
動作を実現することができる。
【００４６】請求項３の発明によれば、請求項１記載の
パターン検出装置において、特定のパターンを有するデ
ータは、パーソナルハンディホン等のデジタルコードレ
ス電話機における伝送で受信されるメインデータに付加
されているため、請求項１の発明と同様に、低速のクロ
ックでユニークワード等の特定のパターンを有するデー
タの検出を行うことができ、これにより、消費電力を低
減することができると共に、安定した動作を実現するこ
とができる。
パターン検出装置において、特定のパターンを有するデ
ータは、パーソナルハンディホン等のデジタルコードレ
ス電話機における伝送で受信されるメインデータに付加
されているため、請求項１の発明と同様に、低速のクロ
ックでユニークワード等の特定のパターンを有するデー
タの検出を行うことができ、これにより、消費電力を低
減することができると共に、安定した動作を実現するこ
とができる。
【図１】本発明の第１の実施の形態に係るユニークワー
ド検出装置の構成を示すブロック図である。
ド検出装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る１ビット誤り
時パターン検出回路の内部構成を示すブロック図であ
る。
時パターン検出回路の内部構成を示すブロック図であ
る。
【図３】従来例に係るデジタルコードレス電話機の構成
を示すブロック図である。
を示すブロック図である。
【図４】従来例に係るデジタルコードレス電話機の親機
側から伝送される通信データのフォーマットの一例を示
す説明図である。
側から伝送される通信データのフォーマットの一例を示
す説明図である。
【図５】従来例に係るユニークワード検出装置の構成を
示すブロック図である。
示すブロック図である。
１ データ入力端子 ２ シリアル／パラレル変換回路 ３ Ｅｘ-ＯＲゲート（比較手段） ４ ユニークワード発生部（パターン発生手段） ５ １６入力ＮＯＲ回路（第１の判定手段） ６ １ビット誤り時パターン検出回路 ７ ＯＲゲート ８ 出力端子 ９ａ〜９ｐ インバータゲート（反転手段） １０ａ〜１０ｐ １６入力ＮＯＲ回路（第２の判定手
段） １１ａ〜１１ｐ 検出回路 １２ １６入力ＯＲ回路 １３ 出力端子
段） １１ａ〜１１ｐ 検出回路 １２ １６入力ＯＲ回路 １３ 出力端子
Claims (3)
- 【請求項１】 特定のパターンを有するデータを検出す
るように構成されたパターン検出装置において、 規定のパターンを発生するパターン発生手段と、装置外
部から入力されたデータと前記パターン発生手段から発
生された規定のパターンとを各ビット毎に比較する比較
手段と、該比較手段から出力される各ビット毎の比較結
果を反転する反転手段と、前記比較手段から出力される
各ビット毎の比較結果が全て一致しているか否かを判定
し、全て一致している場合に前記特定のパターンを有す
るデータを検出した旨を出力する第１の判定手段と、前
記反転手段の出力の１つとそれ以外のビットで前記比較
手段から出力される比較結果とが全て一致しているか否
かを判定し、全て一致している場合に前記特定のパター
ンを有するデータを検出した旨を出力する第２の判定手
段とを具備することを特徴とするパターン検出装置。 - 【請求項２】 前記請求項１記載のパターン検出装置に
おいて、前記特定のパターンを有するデータは、デジタ
ル通信における伝送で受信されるメインデータに付加さ
れていることを特徴とするパターン検出装置。 - 【請求項３】 前記請求項１記載のパターン検出装置に
おいて、前記特定のパターンを有するデータは、パーソ
ナルハンディホン等のデジタルコードレス電話機におけ
る伝送で受信されるメインデータに付加されていること
を特徴とするパターン検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068948A JPH09247139A (ja) | 1996-03-01 | 1996-03-01 | パターン検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068948A JPH09247139A (ja) | 1996-03-01 | 1996-03-01 | パターン検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09247139A true JPH09247139A (ja) | 1997-09-19 |
Family
ID=13388405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8068948A Pending JPH09247139A (ja) | 1996-03-01 | 1996-03-01 | パターン検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09247139A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000001174A1 (fr) * | 1998-06-30 | 2000-01-06 | Mitsubishi Denki Kabushiki Kaisha | Terminal de communication mobile |
| WO2002014119A1 (fr) * | 2000-08-10 | 2002-02-21 | Mitsubishi Denki Kabushiki Kaisha | Systeme de coussin gonflable |
| US6735710B1 (en) | 1999-09-09 | 2004-05-11 | Matsushita Electric Industrial Co., Ltd. | Clock extraction device |
| JP2007096505A (ja) * | 2005-09-27 | 2007-04-12 | Oki Electric Ind Co Ltd | 通信端末装置 |
-
1996
- 1996-03-01 JP JP8068948A patent/JPH09247139A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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