JPH09233815A - スイッチング電源の駆動回路 - Google Patents
スイッチング電源の駆動回路Info
- Publication number
- JPH09233815A JPH09233815A JP3819496A JP3819496A JPH09233815A JP H09233815 A JPH09233815 A JP H09233815A JP 3819496 A JP3819496 A JP 3819496A JP 3819496 A JP3819496 A JP 3819496A JP H09233815 A JPH09233815 A JP H09233815A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- transformer
- diode
- transistor
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】駆動トランスのフライバック電力を駆動トラン
ス１次側のコンデンサで吸収し電源側に放電してクラン
プすることにより、スイッチング損失を減じスイッチン
グ電源の変換効率を向上させる。 【解決手段】制御回路１０からの出力信号をトランジス
タ１１とトランス１８とで電圧変換し駆動パルスとしス
イッチングＦＥＴ３に加える。駆動パルスがオンサイク
ル時はＦＥＴ２０はオフ、ダイオード１９はオンとなり
スイッチングＦＥＴ３はゲート・ソース間が短絡されオ
フとなる。オフサイクル時にトランス１８に発生するフ
ライバック電力はコンデンサ１７に吸収され、トランジ
スタ１５がオンの時に電源側に放電される。
ス１次側のコンデンサで吸収し電源側に放電してクラン
プすることにより、スイッチング損失を減じスイッチン
グ電源の変換効率を向上させる。 【解決手段】制御回路１０からの出力信号をトランジス
タ１１とトランス１８とで電圧変換し駆動パルスとしス
イッチングＦＥＴ３に加える。駆動パルスがオンサイク
ル時はＦＥＴ２０はオフ、ダイオード１９はオンとなり
スイッチングＦＥＴ３はゲート・ソース間が短絡されオ
フとなる。オフサイクル時にトランス１８に発生するフ
ライバック電力はコンデンサ１７に吸収され、トランジ
スタ１５がオンの時に電源側に放電される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
の駆動回路に関し、特にスイッチング素子にＦＥＴを用
いたスイッチング電源の駆動回路に関する。
の駆動回路に関し、特にスイッチング素子にＦＥＴを用
いたスイッチング電源の駆動回路に関する。
【０００２】
【従来の技術】従来、この種のスイッチング電源の駆動
回路は、例えば図１に示すものがある。図１は特開平１
−１７０１１４号公報：電界効果トランジスタ駆動回路
に記載されたものである。
回路は、例えば図１に示すものがある。図１は特開平１
−１７０１１４号公報：電界効果トランジスタ駆動回路
に記載されたものである。
【０００３】この駆動回路２０は電源１２を入力し、入
力コンデンサ１３，スイッチングＦＥＴ３，トランス
４，整流ダイオード５，フライホールダイオード６，平
滑用のチョークコイル７とコンデンサ８，出力電圧安定
化用の制御回路１０とから構成されるフォワード型のス
イッチング電源に用いられる。
力コンデンサ１３，スイッチングＦＥＴ３，トランス
４，整流ダイオード５，フライホールダイオード６，平
滑用のチョークコイル７とコンデンサ８，出力電圧安定
化用の制御回路１０とから構成されるフォワード型のス
イッチング電源に用いられる。
【０００４】駆動回路２０は、制御回路１０の出力信号
でオン／オフ動作するトランジスタ２０１，１次巻線Ｎ
ｐの一端、及びトランジスタ２０１を介して他端が駆動
回路電源１１に接続され１次巻線Ｎｐに生ずる電圧を巻
数比に応じて２次巻線Ｎｓ２，Ｎｓ３に駆動パルスとし
て出力するトランス２０２、２次巻線Ｎｓ２に発生する
オンサイクル時の駆動パルスをスイッチングＦＥＴ３に
伝えるダイオード２０３，駆動パルスのオフサイクル時
にスイッチングＦＥＴ３のゲート・ソース間を短絡しこ
の間の蓄積電荷を放出しスイッチングＦＥＴ３を強制的
にオフさせるＦＥＴ２０４、２次巻線Ｎｓ３の両端に発
生する電圧をクランプするツェナーダイオード２０５，
２０６とから構成されている。
でオン／オフ動作するトランジスタ２０１，１次巻線Ｎ
ｐの一端、及びトランジスタ２０１を介して他端が駆動
回路電源１１に接続され１次巻線Ｎｐに生ずる電圧を巻
数比に応じて２次巻線Ｎｓ２，Ｎｓ３に駆動パルスとし
て出力するトランス２０２、２次巻線Ｎｓ２に発生する
オンサイクル時の駆動パルスをスイッチングＦＥＴ３に
伝えるダイオード２０３，駆動パルスのオフサイクル時
にスイッチングＦＥＴ３のゲート・ソース間を短絡しこ
の間の蓄積電荷を放出しスイッチングＦＥＴ３を強制的
にオフさせるＦＥＴ２０４、２次巻線Ｎｓ３の両端に発
生する電圧をクランプするツェナーダイオード２０５，
２０６とから構成されている。
【０００５】このスイッチングＦＥＴ駆動回路の動作は
次の通りである。制御回路１０からの出力信号はトラン
ジスタ２０１とトランス２０２とにより所定電圧の駆動
パルスに変換され、トランス２０２の２次巻線Ｎｓ２か
らダイオード２０３を介しスイッチングＦＥＴ３のゲー
トソース間に加えられる。トランジスタ２０１がオンす
るオンサイクル時には、トランス２０２の２次巻線Ｎｓ
２，Ｎｓ３には正方向の電圧が発生し、ＦＥＴ２０４は
オフ，ダイオード２０３はオンしてスイッチングＦＥＴ
３はオンする。またトランジスタ２０１がオフするオフ
サイクル時には２次巻線Ｎｓ２，Ｎｓ３には逆方向のフ
ライバック電圧が発生しＦＥＴ２０４はオンしてスイッ
チングＦＥＴ３のゲート・ソース間を短絡する。これに
よりゲート・ソース間の蓄積電荷が放出されスイッチン
グＦＥＴはオフとなる。
次の通りである。制御回路１０からの出力信号はトラン
ジスタ２０１とトランス２０２とにより所定電圧の駆動
パルスに変換され、トランス２０２の２次巻線Ｎｓ２か
らダイオード２０３を介しスイッチングＦＥＴ３のゲー
トソース間に加えられる。トランジスタ２０１がオンす
るオンサイクル時には、トランス２０２の２次巻線Ｎｓ
２，Ｎｓ３には正方向の電圧が発生し、ＦＥＴ２０４は
オフ，ダイオード２０３はオンしてスイッチングＦＥＴ
３はオンする。またトランジスタ２０１がオフするオフ
サイクル時には２次巻線Ｎｓ２，Ｎｓ３には逆方向のフ
ライバック電圧が発生しＦＥＴ２０４はオンしてスイッ
チングＦＥＴ３のゲート・ソース間を短絡する。これに
よりゲート・ソース間の蓄積電荷が放出されスイッチン
グＦＥＴはオフとなる。
【０００６】ツェナーダイオード２０５は２次巻線Ｎｓ
２，Ｎｓ３に発生するフライバック電圧を制限しＦＥＴ
２０４に過電圧が加わるのを防止するなどで所定の電圧
にクランプする。ツェナーダイオード２０６もオンサイ
クル時の駆動パルス電圧を所定値にクランプする。
２，Ｎｓ３に発生するフライバック電圧を制限しＦＥＴ
２０４に過電圧が加わるのを防止するなどで所定の電圧
にクランプする。ツェナーダイオード２０６もオンサイ
クル時の駆動パルス電圧を所定値にクランプする。
【０００７】
【発明が解決しようとする課題】このように従来のスイ
ッチング電源の駆動回路は、駆動トランスのオフサイク
ル時に発生するフライバック電圧をツェナーダイオード
を用いてクランプしているので、このツェナーダイオー
ドの電力損失が発生する。またツェナーダイオードの高
周波インピーダンスが影響し、特に駆動パルスの立下が
り特性が傾斜を持ちスイッチングＦＥＴのスイッチング
損失が増加するなどでスイッチング電源全体の変換効率
が低下するという問題がある。
ッチング電源の駆動回路は、駆動トランスのオフサイク
ル時に発生するフライバック電圧をツェナーダイオード
を用いてクランプしているので、このツェナーダイオー
ドの電力損失が発生する。またツェナーダイオードの高
周波インピーダンスが影響し、特に駆動パルスの立下が
り特性が傾斜を持ちスイッチングＦＥＴのスイッチング
損失が増加するなどでスイッチング電源全体の変換効率
が低下するという問題がある。
【０００８】
【課題を解決するための手段】本発明のスイッチング電
源の駆動回路は、出力電圧安定化用の制御回路の出力す
るパルス信号を入力し主スイッチングＦＥＴを駆動する
駆動パルスを出力する駆動回路において、前記パルス信
号をベースに加えエミッタを接地し前記パルス信号に応
じてオン・オフ動作をする第１のトランジスタと、１次
巻線の巻始め端を正電源に他端を前記第１のトランジス
タのコレクタにそれぞれ接続し２つの巻線を直列に接続
した２次巻線を有するトランスと、前記トランスの１次
巻線の巻始め端に一端を接続したクランプ用のコンデン
サと、前記パルス信号をベースに加えエミッタを前記第
１のトランジスタのコレクタにコレクタを前記コンデン
サの他端にそれぞれ接続し前記第１のトランジスタと交
互にオン・オフ動作をするクランプ放電用の第２のトラ
ンジスタと、前記第２のトランジスタのエミッタとコレ
クタ間にアノードをコレクタ側にして並列に接続したク
ランプ充電用の第１のダイオードと、カソードを前記ト
ランスの２次巻線の巻始め端にアノードを前記主スケッ
チングＦＥＴのゲートにそれぞれ接続し前記駆動パルス
を出力する第２のダイオードと、ゲートを前記トランス
の２次巻線の他端にドレインを前記第２のダイオードの
アノードにソースを前記トランスの２次巻線の中間接続
点と前記主スイッチングＦＥＴのソースとにそれぞれ接
続した前記主スイッチＦＥＴの蓄積電荷放出用のＦＥＴ
とを備えている。
源の駆動回路は、出力電圧安定化用の制御回路の出力す
るパルス信号を入力し主スイッチングＦＥＴを駆動する
駆動パルスを出力する駆動回路において、前記パルス信
号をベースに加えエミッタを接地し前記パルス信号に応
じてオン・オフ動作をする第１のトランジスタと、１次
巻線の巻始め端を正電源に他端を前記第１のトランジス
タのコレクタにそれぞれ接続し２つの巻線を直列に接続
した２次巻線を有するトランスと、前記トランスの１次
巻線の巻始め端に一端を接続したクランプ用のコンデン
サと、前記パルス信号をベースに加えエミッタを前記第
１のトランジスタのコレクタにコレクタを前記コンデン
サの他端にそれぞれ接続し前記第１のトランジスタと交
互にオン・オフ動作をするクランプ放電用の第２のトラ
ンジスタと、前記第２のトランジスタのエミッタとコレ
クタ間にアノードをコレクタ側にして並列に接続したク
ランプ充電用の第１のダイオードと、カソードを前記ト
ランスの２次巻線の巻始め端にアノードを前記主スケッ
チングＦＥＴのゲートにそれぞれ接続し前記駆動パルス
を出力する第２のダイオードと、ゲートを前記トランス
の２次巻線の他端にドレインを前記第２のダイオードの
アノードにソースを前記トランスの２次巻線の中間接続
点と前記主スイッチングＦＥＴのソースとにそれぞれ接
続した前記主スイッチＦＥＴの蓄積電荷放出用のＦＥＴ
とを備えている。
【０００９】また、前記トランスの２次巻線と前記第２
のダイオードと前記ＦＥＴとで構成される前記駆動パル
スの出力回路は、前記２次巻線を１つの巻線としたトラ
ンスと、アノードを前記トランスの２次巻線の巻始め端
にカソードを前記主スイッチングＦＥＴのゲートにそれ
ぞえ接続した第２のダイオードとアノードを前記トラン
スの２次巻線の他端にカソードを前記主スイッチングＦ
ＥＴのソースにそれぞれ接続した第３のダイオードと、
ゲートを前記第３のダイオードのアノードにソースを前
記第３のダイオードのカソードにそれぞれ接続したＦＥ
Ｔと一端を前記ＦＥＴのゲートに他端を前記第２のダイ
オードのアノードにそれぞれ接続した第１の抵抗器と、
一端を前記ＦＥＴのドレインに他端を前記第２のダイオ
ードのカソードにそれぞれ接続した第２の抵抗器とから
構成されることでも良い。
のダイオードと前記ＦＥＴとで構成される前記駆動パル
スの出力回路は、前記２次巻線を１つの巻線としたトラ
ンスと、アノードを前記トランスの２次巻線の巻始め端
にカソードを前記主スイッチングＦＥＴのゲートにそれ
ぞえ接続した第２のダイオードとアノードを前記トラン
スの２次巻線の他端にカソードを前記主スイッチングＦ
ＥＴのソースにそれぞれ接続した第３のダイオードと、
ゲートを前記第３のダイオードのアノードにソースを前
記第３のダイオードのカソードにそれぞれ接続したＦＥ
Ｔと一端を前記ＦＥＴのゲートに他端を前記第２のダイ
オードのアノードにそれぞれ接続した第１の抵抗器と、
一端を前記ＦＥＴのドレインに他端を前記第２のダイオ
ードのカソードにそれぞれ接続した第２の抵抗器とから
構成されることでも良い。
【００１０】更に、前記第１および第２のトランジスタ
はそれぞれＦＥＴに置換しても良い。
はそれぞれＦＥＴに置換しても良い。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は実施の形態例を示す
回路図である。
て図面を参照して説明する。図１は実施の形態例を示す
回路図である。
【００１２】図１において、駆動回路１は、電源１２を
入力とし、入力コンデンサ１３，スイッチングＦＥＴ
３，トランス４，整流用のダイオード５，フライホール
用のダイオード６，平滑用のチョークコイル７とコンデ
ンサ８，出力電圧安定化用の制御回路１０とから構成さ
れるフォワード型のスイッチング電源に用いられる。
入力とし、入力コンデンサ１３，スイッチングＦＥＴ
３，トランス４，整流用のダイオード５，フライホール
用のダイオード６，平滑用のチョークコイル７とコンデ
ンサ８，出力電圧安定化用の制御回路１０とから構成さ
れるフォワード型のスイッチング電源に用いられる。
【００１３】駆動回路１は、制御回路１０からの出力信
号でオン・オフ動作するトランジスタ１１，トランジス
タ１１の出力パルスを中継し、駆動パルスとして出力す
るトランス１８，トランス１８の出力するオンサイクの
駆動パルスをスイッチングＦＥＴ３に加えるダイオード
９，トランス１８の出力するオフサイクルの駆動パルス
でオンしてスイッチングＦＥＴ３のゲート・ソース間を
短絡し、これをオフさせるＦＥＴ２０，トランス１８が
オフサイクル動作時に発生させるフライバック電流を吸
収するためのコンデンサ１７，フライバック電流をコン
デンサ１７に流入させるためのダイオード１６，コンデ
ンサ１７を放電させるためのトランジスタ１５，制御回
路１０からの出力信号を反転させてトランジスタ１５に
加えるためのトランス１１，コンデンサ１２，１４の反
転回路とで構成されている。
号でオン・オフ動作するトランジスタ１１，トランジス
タ１１の出力パルスを中継し、駆動パルスとして出力す
るトランス１８，トランス１８の出力するオンサイクの
駆動パルスをスイッチングＦＥＴ３に加えるダイオード
９，トランス１８の出力するオフサイクルの駆動パルス
でオンしてスイッチングＦＥＴ３のゲート・ソース間を
短絡し、これをオフさせるＦＥＴ２０，トランス１８が
オフサイクル動作時に発生させるフライバック電流を吸
収するためのコンデンサ１７，フライバック電流をコン
デンサ１７に流入させるためのダイオード１６，コンデ
ンサ１７を放電させるためのトランジスタ１５，制御回
路１０からの出力信号を反転させてトランジスタ１５に
加えるためのトランス１１，コンデンサ１２，１４の反
転回路とで構成されている。
【００１４】次に、本回路の動作について図１、図３を
参照して説明する。図３は図１における各部の動作の波
形を示す波形図である。制御回路１０の出力信号ＶＣＬ
は図示のパルス信号である。この出力信号ＶＣＬはトラ
ンジスタ１１に加えられ、トランジスタ１１はオン・オ
フ動作するが、そのコレクタ・エミッタ間電圧ＶＤＳＰ
は図５に示す波形となる。即ちオフサイクル時の電圧は
電源電圧のＶｉにトランス１８のクランプされたフライ
バック電圧が加わり略２Ｖｉとなる。
参照して説明する。図３は図１における各部の動作の波
形を示す波形図である。制御回路１０の出力信号ＶＣＬ
は図示のパルス信号である。この出力信号ＶＣＬはトラ
ンジスタ１１に加えられ、トランジスタ１１はオン・オ
フ動作するが、そのコレクタ・エミッタ間電圧ＶＤＳＰ
は図５に示す波形となる。即ちオフサイクル時の電圧は
電源電圧のＶｉにトランス１８のクランプされたフライ
バック電圧が加わり略２Ｖｉとなる。
【００１５】トランジスタ１１の負荷であるトランズ１
８の２つの２次巻線には図５に示す電圧ＶＮＳの駆動パ
ルスが発生する。このＶＮＳのオンサイクル時はＦＥＴ
２０はオフ、ダイオード１９はオンとなりスイッチング
ＦＥＴ３に正方向の駆動パルスが加えられ、これをオン
とする。またＶＮＳのオフサイクル時はＦＥＴ２０はオ
ンとなり、スイッチングＦＥＴ３のゲーソ・ソース間を
短絡し、オン動作でこの間に蓄積された電荷を放出させ
これをオフとする。この時のスイッチングＦＥＴ３とＦ
ＥＴ２０のゲート・ソース間の電圧はそれぞれ図５に示
すＶｇ１，Ｖｇ２の波形となる。
８の２つの２次巻線には図５に示す電圧ＶＮＳの駆動パ
ルスが発生する。このＶＮＳのオンサイクル時はＦＥＴ
２０はオフ、ダイオード１９はオンとなりスイッチング
ＦＥＴ３に正方向の駆動パルスが加えられ、これをオン
とする。またＶＮＳのオフサイクル時はＦＥＴ２０はオ
ンとなり、スイッチングＦＥＴ３のゲーソ・ソース間を
短絡し、オン動作でこの間に蓄積された電荷を放出させ
これをオフとする。この時のスイッチングＦＥＴ３とＦ
ＥＴ２０のゲート・ソース間の電圧はそれぞれ図５に示
すＶｇ１，Ｖｇ２の波形となる。
【００１６】以上のスイッチング動作のオフサイクル時
にトランス１８に発生するフライバック電圧はコンデン
サ１７でクランプしている。即ちトランス１８の１次巻
線に接続されたコンデンサ１７にオフサイクル時に発生
するフライバック電流がダイオード１５を介し流入す
る。またこれをトランジスタ１５が動作することにより
放電し、電源側に回生している。クランプ電圧は電源電
圧Ｖｉに略等しく設定されている。尚、コンデンサ１７
に流入，流出する電流ｉｃは図５に示す波形をしてい
る。
にトランス１８に発生するフライバック電圧はコンデン
サ１７でクランプしている。即ちトランス１８の１次巻
線に接続されたコンデンサ１７にオフサイクル時に発生
するフライバック電流がダイオード１５を介し流入す
る。またこれをトランジスタ１５が動作することにより
放電し、電源側に回生している。クランプ電圧は電源電
圧Ｖｉに略等しく設定されている。尚、コンデンサ１７
に流入，流出する電流ｉｃは図５に示す波形をしてい
る。
【００１７】次に他の実施の形態例を説明する。図２は
他の実施の形態例を示す回路図である。図１とは駆動ト
ランス２８の２次側回路が相違する。即ちトランス２８
の２次巻線に発生する駆動パルスがオンサイクル時に
は、ＦＥＴ３３はオフとなり抵抗３２を介し正方向の駆
動パルスがスイッチングＦＥＴ３に加えられこれをオン
とする。またオフサイクル時にはＦＥＴ３３はオフとな
り抵抗３１を介してスイッチングＦＥＴ３のゲート・ソ
ース間が短絡されこれをオフとする。このように抵抗器
を駆動回路が挿入することによりスイッチング時の波形
を改善し、これによりスイッチング損失を減じている。
他の実施の形態例を示す回路図である。図１とは駆動ト
ランス２８の２次側回路が相違する。即ちトランス２８
の２次巻線に発生する駆動パルスがオンサイクル時に
は、ＦＥＴ３３はオフとなり抵抗３２を介し正方向の駆
動パルスがスイッチングＦＥＴ３に加えられこれをオン
とする。またオフサイクル時にはＦＥＴ３３はオフとな
り抵抗３１を介してスイッチングＦＥＴ３のゲート・ソ
ース間が短絡されこれをオフとする。このように抵抗器
を駆動回路が挿入することによりスイッチング時の波形
を改善し、これによりスイッチング損失を減じている。
【００１８】更に以上説明した２つの実施の形態例はそ
れぞれ２ケのトランジスタが用いられているが、これを
それぞれＦＥＴに置換しても良い。
れぞれ２ケのトランジスタが用いられているが、これを
それぞれＦＥＴに置換しても良い。
【００１９】
【発明の効果】以上説明したように本発明のスイッチン
グ電源の駆動回路は、駆動トランスに発生するフライバ
ックを駆動トランスの一次側でコンデンサに吸収し、こ
れを電源側に放電してフライバック電圧をクランプして
いるので、フライバック電力の損失が発生せず、かつ駆
動パルスの立下がり時の波形が改善されスイッチングＦ
ＥＴの損失が減少するなどで、スイッチング電源の変換
効率を向上させる効果がある。
グ電源の駆動回路は、駆動トランスに発生するフライバ
ックを駆動トランスの一次側でコンデンサに吸収し、こ
れを電源側に放電してフライバック電圧をクランプして
いるので、フライバック電力の損失が発生せず、かつ駆
動パルスの立下がり時の波形が改善されスイッチングＦ
ＥＴの損失が減少するなどで、スイッチング電源の変換
効率を向上させる効果がある。
【図１】本発明の実施の形態例を示す回路図である。
【図２】図１における各部の動作波形を示す波形図であ
る。
る。
【図３】本発明の他の実施の形態例を示す回路図であ
る。
る。
【図４】従来例を示す回路図である。
１，２ 駆動回路 ２ コンデンサ ３ スイッチングＦＥＴ ４ トランス ５，６ ダイオード ７ チョークコイル ８ コンデンサ ９ 抵抗 １０ 制御回路 １１ 駆動回路電源 １２ 直流電源 １１，１５，２１，２７ トランジスタ １２，１４，１７，２２，２４，２７ コンデンサ １６，１９，２６，２９，３４ ダイオード ２０，３３ ＦＥＴ １３，１８，２３，２８ トランス ３０，３１，３２ 抵抗器
Claims (3)
- 【請求項１】 出力電圧安定化用の制御回路の出力する
パルス信号を入力し主スイッチングＦＥＴを駆動する駆
動パルスを出力する駆動回路において、前記パルス信号
をベースに加えエミッタを接地し前記パルス信号に応じ
てオン・オフ動作をする第１のトランジスタと、１次巻
線の巻始め端を正電源に他端を前記第１のトランジスタ
のコレクタにそれぞれ接続し２つの巻線を直列に接続し
た２次巻線を有するトランスと、前記トランスの１次巻
線の巻始め端に一端を接続したクランプ用のコンデンサ
と、前記パルス信号をベースに加えエミッタを前記第１
のトランジスタのコレクタにコレクタを前記コンデンサ
の他端にそれぞれ接続し前記第１のトランジスタと交互
にオン・オフ動作をするクランプ放電用の第２のトラン
ジスタと、前記第２のトランジスタのエミッタとコレク
タ間にアノードをコレクタ側にして並列に接続したクラ
ンプ充電用の第１のダイオードと、カソードを前記トラ
ンスの２次巻線の巻始め端にアノードを前記主スイッチ
ングＦＥＴのゲートにそれぞれ接続し前記駆動パルスを
出力する第２のダイオードと、ゲートを前記トランスの
２次巻線の他端にドレインを前記第２のダイオードのア
ノードにソースを前記トランスの２次巻線の中間接続点
と前記主スケッチングＦＥＴのソースとにそれぞれ接続
した前記主スイッチＦＥＴの蓄積電荷放出用のＦＥＴと
を備えることを特徴とするスイッチング電源の駆動回
路。 - 【請求項２】 前記トランスの２次巻線と前記第２のダ
イオードと前記ＦＥＴとで構成される前記駆動パルスの
出力回路は、前記２次巻線を１つの巻線としたトランス
と、アノードを前記トランスの２次巻線の巻始め端にカ
ソードを前記主スイッチングＦＥＴのゲートにそれぞえ
接続した第２のダイオードとアノードを前記トランスの
２次巻線の他端にカソードを前記主スイッチングＦＥＴ
のソースにそれぞれ接続した第３のダイオードと、ゲー
トを前記第３のダイオードのアノードにソースを前記第
３のダイオードのカソードにそれぞれ接続したＦＥＴと
一端を前記ＦＥＴのゲートに他端を前記第２のダイオー
ドのアノードにそれぞれ接続した第１の抵抗器と、一端
を前記ＦＥＴのドレインに他端を前記第２のダイオード
のカソードにそれぞれ接続した第２の抵抗器とから構成
されることを特徴とする請求項１記載とスイッチング電
源の駆動回路。 - 【請求項３】 前記第１および第２のトランジスタはそ
れぞれＦＥＴに置換することを特徴とする請求項１およ
び２記載のスイッチング電源の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03819496A JP3260617B2 (ja) | 1996-02-26 | 1996-02-26 | スイッチング電源の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03819496A JP3260617B2 (ja) | 1996-02-26 | 1996-02-26 | スイッチング電源の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09233815A true JPH09233815A (ja) | 1997-09-05 |
| JP3260617B2 JP3260617B2 (ja) | 2002-02-25 |
Family
ID=12518559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03819496A Expired - Fee Related JP3260617B2 (ja) | 1996-02-26 | 1996-02-26 | スイッチング電源の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260617B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112368928A (zh) * | 2018-08-02 | 2021-02-12 | 株式会社日立产机系统 | 开关电源电路和具有开关电源电路的电力转换装置 |
-
1996
- 1996-02-26 JP JP03819496A patent/JP3260617B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112368928A (zh) * | 2018-08-02 | 2021-02-12 | 株式会社日立产机系统 | 开关电源电路和具有开关电源电路的电力转换装置 |
| CN112368928B (zh) * | 2018-08-02 | 2023-08-29 | 株式会社日立产机系统 | 开关电源电路和具有开关电源电路的电力转换装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3260617B2 (ja) | 2002-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5734563A (en) | Synchronous rectification type converter | |
| JP2961897B2 (ja) | スイッチング電源装置 | |
| US4356416A (en) | Voltage controlled non-saturating semiconductor switch and voltage converter circuit employing same | |
| JPH0984337A (ja) | 同期整流回路 | |
| WO1995034120A1 (en) | Pulse width modulated dc-to-dc boost converter | |
| JP5040268B2 (ja) | スイッチング電源装置 | |
| EP0216821B1 (en) | Dc to dc converter | |
| US4308577A (en) | Base drive circuit | |
| WO2017199716A1 (ja) | アクティブスナバー回路付きスイッチ回路およびｄｃ－ｄｃコンバータ | |
| JP3063823B2 (ja) | 電源回路 | |
| JPH09233815A (ja) | スイッチング電源の駆動回路 | |
| JP4415364B2 (ja) | スイッチング電源装置の同期整流回路 | |
| JP4260931B2 (ja) | 電源装置 | |
| JP2988405B2 (ja) | スイッチング電源回路 | |
| JP3429420B2 (ja) | スイッチング電源 | |
| JP7053291B2 (ja) | 電力変換装置 | |
| JP3619116B2 (ja) | フライバック・コンバータにおける同期整流器の駆動回路 | |
| JP4081731B2 (ja) | スイッチング電源装置 | |
| JP3169873B2 (ja) | 電源装置 | |
| JPH05344718A (ja) | 電力変換装置の駆動回路 | |
| JPH07308062A (ja) | 一石フォワードコンバータ | |
| JPH0951260A (ja) | Ｆｅｔドライブ回路 | |
| JP3572572B2 (ja) | 整流回路及び同期整流回路 | |
| JP3010611B2 (ja) | リンギングチョークコンバータ | |
| JP2002262560A (ja) | スイッチング電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071214 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |