JPH09231348A - カラー画像用メモリ装置 - Google Patents
カラー画像用メモリ装置Info
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- JPH09231348A JPH09231348A JP8041044A JP4104496A JPH09231348A JP H09231348 A JPH09231348 A JP H09231348A JP 8041044 A JP8041044 A JP 8041044A JP 4104496 A JP4104496 A JP 4104496A JP H09231348 A JPH09231348 A JP H09231348A
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Abstract
(57)【要約】
【課題】３色による画面構成のときも含めて動作の高速
化をはかると共に、アドレス設定制御部分及びデータ入
出力部分を単純化する。 【解決手段】赤，緑，青それぞれ１色分の連続した複数
の画素データをアドレス順に順次記憶し、かつ指定され
た１つのアドレスで連続する少なくとも３つの画素デー
タを同時にアクセスする３つのメモリセルアレイ部１
ａ，１ｂ，１ｃを設ける。これら同時にアクセスされる
少なくとも３つの画素データを、３色による画面構成の
ときは３色１画素分ずつバイトイネーブル信号ＢＥ１，
ＢＥ２，ＢＥ３に従って順次入出力し、単色による画面
構成のときはその単色の画素データを同時に入出力する
データ選択回路３ａ〜３ｄを設ける。
化をはかると共に、アドレス設定制御部分及びデータ入
出力部分を単純化する。 【解決手段】赤，緑，青それぞれ１色分の連続した複数
の画素データをアドレス順に順次記憶し、かつ指定され
た１つのアドレスで連続する少なくとも３つの画素デー
タを同時にアクセスする３つのメモリセルアレイ部１
ａ，１ｂ，１ｃを設ける。これら同時にアクセスされる
少なくとも３つの画素データを、３色による画面構成の
ときは３色１画素分ずつバイトイネーブル信号ＢＥ１，
ＢＥ２，ＢＥ３に従って順次入出力し、単色による画面
構成のときはその単色の画素データを同時に入出力する
データ選択回路３ａ〜３ｄを設ける。
Description
【０００１】
【発明の属する技術分野】本発明はカラー画像用メモリ
装置に関し、特に赤，緑，青の３色の画素データを記憶
する複数の記憶領域を備えたカラー画像用メモリ装置に
関する。
装置に関し、特に赤，緑，青の３色の画素データを記憶
する複数の記憶領域を備えたカラー画像用メモリ装置に
関する。
【０００２】
【従来の技術】赤（Ｒ），緑（Ｇ），青（Ｂ）の３色の
画素データを記憶するカラー画像用メモリ装置から画素
データを読出して画面を構成する場合、３色全ての画素
データを読出して画面を構成する場合と、Ｒ，Ｇ，Ｂの
うちの１色のみの画素データを読出して単色の画面を構
成する場合とがある。
画素データを記憶するカラー画像用メモリ装置から画素
データを読出して画面を構成する場合、３色全ての画素
データを読出して画面を構成する場合と、Ｒ，Ｇ，Ｂの
うちの１色のみの画素データを読出して単色の画面を構
成する場合とがある。
【０００３】図６は３色全ての画素データを読出して画
面を構成するのに適した従来のカラー画像用メモリ装置
の一例（第１の例）を示すメモリ部の構成図である。
面を構成するのに適した従来のカラー画像用メモリ装置
の一例（第１の例）を示すメモリ部の構成図である。
【０００４】この第１のカラー画像用メモリ装置は、メ
モリ部７に、Ｒ，Ｇ，Ｂの画素データ（１画素につき例
えば８ビット構成）の１色分ずつを記憶するメモリバン
ク７１ａ，７１ｂ，７１ｃを備えており、３色全ての画
素データで画面を構成する場合、各メモリバンク７１
ａ，７１ｂ，７１ｃの同一アドレスから同時にその画素
データ（例えばＲＤ１，ＧＤ１，ＢＤ１）を読出し（実
線矢印）、３色分のデータバス（例えば８×３ビット構
成）を介して出力する構成となっている。
モリ部７に、Ｒ，Ｇ，Ｂの画素データ（１画素につき例
えば８ビット構成）の１色分ずつを記憶するメモリバン
ク７１ａ，７１ｂ，７１ｃを備えており、３色全ての画
素データで画面を構成する場合、各メモリバンク７１
ａ，７１ｂ，７１ｃの同一アドレスから同時にその画素
データ（例えばＲＤ１，ＧＤ１，ＢＤ１）を読出し（実
線矢印）、３色分のデータバス（例えば８×３ビット構
成）を介して出力する構成となっている。
【０００５】この第１のカラー画像用メモリ装置で、
Ｒ，Ｇ，Ｂのうちの１色、例えばＲ１色のみ（以下、Ｒ
単色という）で画面を構成する場合、メモリバンク７１
ａのアドレスを画素データごとに順次更新して読出す必
要があり、このとき、Ｇ，Ｂのメモリバンク７１ｂ，７
１ｃの画素データも同時に読出されることになるので
（破線矢印）、これらＧ，Ｂの画素データの廃棄処理が
必要となる。
Ｒ，Ｇ，Ｂのうちの１色、例えばＲ１色のみ（以下、Ｒ
単色という）で画面を構成する場合、メモリバンク７１
ａのアドレスを画素データごとに順次更新して読出す必
要があり、このとき、Ｇ，Ｂのメモリバンク７１ｂ，７
１ｃの画素データも同時に読出されることになるので
（破線矢印）、これらＧ，Ｂの画素データの廃棄処理が
必要となる。
【０００６】これに対し、図７には、単色の画面を構成
するのに適したカラー画像用メモリ装置の例（第２の
例）が示されている。
するのに適したカラー画像用メモリ装置の例（第２の
例）が示されている。
【０００７】この第２のカラー画像用メモリ装置は、メ
モリ部７ａに、同一アドレに同一カラーの画素データを
それぞれ３色分記憶するメモリバンク７１ｄ，７１ｅ，
７１ｆを備えており、単色で画面を構成する場合、各メ
モリバンク７１ｄ，７１ｅ，７１ｆの同一アドレスから
同時に同一色の連続する画素データ（例えばＲＤ１，Ｒ
Ｄ２，ＲＤ３、破線矢印）を読出し、これら３素子分の
データをデータバスを介して並列出力する構成となって
いる。従って、この第２の例で単色の画面を構成する場
合、第１の例に比べてアクセス時間を１／３にすること
ができる。
モリ部７ａに、同一アドレに同一カラーの画素データを
それぞれ３色分記憶するメモリバンク７１ｄ，７１ｅ，
７１ｆを備えており、単色で画面を構成する場合、各メ
モリバンク７１ｄ，７１ｅ，７１ｆの同一アドレスから
同時に同一色の連続する画素データ（例えばＲＤ１，Ｒ
Ｄ２，ＲＤ３、破線矢印）を読出し、これら３素子分の
データをデータバスを介して並列出力する構成となって
いる。従って、この第２の例で単色の画面を構成する場
合、第１の例に比べてアクセス時間を１／３にすること
ができる。
【０００８】しかしながら、この第２の例で３色全て
（以下、単に３色という）の画素データで画面を構成す
る場合には、３色１画素分のデータを読出すのに、例え
ばメモリバンク７１ｄの画素データを３色それぞれのア
ドレスに対してアクセスする必要があり、第１の例に比
べて３倍のアクセス時間を必要とする上、データバスに
３色分の画素データを並列出力するための画素データの
並べ換え処理と、メモリバンク７１ｅ，７１ｆの同一ア
ドレスの画素データが同時に読出されるため、これら不
要な画素データの廃棄処理とが必要となる。
（以下、単に３色という）の画素データで画面を構成す
る場合には、３色１画素分のデータを読出すのに、例え
ばメモリバンク７１ｄの画素データを３色それぞれのア
ドレスに対してアクセスする必要があり、第１の例に比
べて３倍のアクセス時間を必要とする上、データバスに
３色分の画素データを並列出力するための画素データの
並べ換え処理と、メモリバンク７１ｅ，７１ｆの同一ア
ドレスの画素データが同時に読出されるため、これら不
要な画素データの廃棄処理とが必要となる。
【０００９】このように、これら第１及び第２の例のカ
ラー画像用メモリ装置では、単色の画面構成及び３色の
画面構成を共に高速処理することができず、また、不要
な画素データの読出し及び処理が必要となり、消費電力
の無駄が生じる。
ラー画像用メモリ装置では、単色の画面構成及び３色の
画面構成を共に高速処理することができず、また、不要
な画素データの読出し及び処理が必要となり、消費電力
の無駄が生じる。
【００１０】そこで、単色及び３色の画面構成を共に高
速処理することができ、かつ不要な画素データの読出
し，処理をしなくて済むようにしたカラー画像用メモリ
装置が提案されるようになった（例えば、特開平２−５
１７５１号公報参照）。
速処理することができ、かつ不要な画素データの読出
し，処理をしなくて済むようにしたカラー画像用メモリ
装置が提案されるようになった（例えば、特開平２−５
１７５１号公報参照）。
【００１１】図８はこのようなカラー画像用メモリ装置
の一例（第３の例）を示すブロック図、図９はそのメモ
リ部に含まれるメモリバンクの画素データの配置図であ
る。
の一例（第３の例）を示すブロック図、図９はそのメモ
リ部に含まれるメモリバンクの画素データの配置図であ
る。
【００１２】この第３の例のカラー画像用メモリ装置で
は、第１，第２の例と同様に、メモリ部７ｘ内に３個の
メモリバンク７１ｘ，７１ｙ，７１ｚを備えているが、
画素データの配置と、画素データの読出し動作が第１，
第２の例とは異なる。
は、第１，第２の例と同様に、メモリ部７ｘ内に３個の
メモリバンク７１ｘ，７１ｙ，７１ｚを備えているが、
画素データの配置と、画素データの読出し動作が第１，
第２の例とは異なる。
【００１３】メモリバンク７１ｘ，７１ｙ，７１ｚに対
する画素データの配置は、これらメモリバンクを同時に
アクセスしたときに、第１のアドレス設定では３色それ
ぞれの画素データが読出せるように、かつ第２のアドレ
ス設定では単色の連続する３つの画素データが読出せる
ようになっている。例えば図９に示すような画素データ
の配置とし、アドレス設定回路８により、３色構成のと
きには、メモリバンク７１ｘ，７１ｙ，７１ｚに対し同
一アドレスでアクセスすることにより（実線矢印）、画
素データ（ＲＤ１，ＧＤ１，ＢＤ１）を読出すことがで
き、また、各メモリバンクのアドレスを１番地ずつずら
してアクセスすることにより（破線矢印）、単色の連続
３個の画素データ（ＲＤ１，ＲＤ２，ＲＤ３）を読出す
ことができる。すなわち、前述の第１，第２の例のそれ
ぞれの長所を備えており、３色及び単色の何れの画面構
成でも高速処理が可能となる。また、不要な画素データ
の読出し，廃棄処理もしなくて済む（ただし、３色構成
の場合、読出し後の画素データの並べ換えは必要）。こ
の第３の例では、３色を１画素とするＮ画素のデータを
読出すときのメモリ部７ｘへのアクセス回数はＮ回であ
り、単色のＮ画素のデータを読出すときのメモリ部７Ｘ
へのアクセス回数はＮ／３回となる。
する画素データの配置は、これらメモリバンクを同時に
アクセスしたときに、第１のアドレス設定では３色それ
ぞれの画素データが読出せるように、かつ第２のアドレ
ス設定では単色の連続する３つの画素データが読出せる
ようになっている。例えば図９に示すような画素データ
の配置とし、アドレス設定回路８により、３色構成のと
きには、メモリバンク７１ｘ，７１ｙ，７１ｚに対し同
一アドレスでアクセスすることにより（実線矢印）、画
素データ（ＲＤ１，ＧＤ１，ＢＤ１）を読出すことがで
き、また、各メモリバンクのアドレスを１番地ずつずら
してアクセスすることにより（破線矢印）、単色の連続
３個の画素データ（ＲＤ１，ＲＤ２，ＲＤ３）を読出す
ことができる。すなわち、前述の第１，第２の例のそれ
ぞれの長所を備えており、３色及び単色の何れの画面構
成でも高速処理が可能となる。また、不要な画素データ
の読出し，廃棄処理もしなくて済む（ただし、３色構成
の場合、読出し後の画素データの並べ換えは必要）。こ
の第３の例では、３色を１画素とするＮ画素のデータを
読出すときのメモリ部７ｘへのアクセス回数はＮ回であ
り、単色のＮ画素のデータを読出すときのメモリ部７Ｘ
へのアクセス回数はＮ／３回となる。
【００１４】
【発明が解決しようとする課題】上述した従来のカラー
画像用メモリ装置の第３の例では、第１のアドレス設定
とすることにより３色それぞれの１画素データを読出す
ことができ、かつ第２のアドレス設定とすることにより
単色の連続３画素データを読出すことができるので、第
１，第２の例のそれぞれの長所を持ち合せて３色及び単
色の画面構成を高速に処理することができるが、Ｎ個の
画素から成る画面を構成する場合、単色ではＮ／３回の
メモリ部７ｘのアクセスで済むのに対し、３色ではＮ回
のアクセスが必要となり、カラー画像処理に要するメモ
リ部へのアクセス回数が多くなり、処理の高速化に限界
があるという問題点があり、また、アドレスの設定や読
出し後の画素データの並べ換えが複雑になるという問題
点がある。
画像用メモリ装置の第３の例では、第１のアドレス設定
とすることにより３色それぞれの１画素データを読出す
ことができ、かつ第２のアドレス設定とすることにより
単色の連続３画素データを読出すことができるので、第
１，第２の例のそれぞれの長所を持ち合せて３色及び単
色の画面構成を高速に処理することができるが、Ｎ個の
画素から成る画面を構成する場合、単色ではＮ／３回の
メモリ部７ｘのアクセスで済むのに対し、３色ではＮ回
のアクセスが必要となり、カラー画像処理に要するメモ
リ部へのアクセス回数が多くなり、処理の高速化に限界
があるという問題点があり、また、アドレスの設定や読
出し後の画素データの並べ換えが複雑になるという問題
点がある。
【００１５】本発明の目的は、３色の画面構成を更に高
速化でき、かつアドレス設定制御部分や読出し後等の画
素データの処理等を行うデータ入出力部分を単純化する
ことができるカラー画像用メモリ装置を提供することに
ある。
速化でき、かつアドレス設定制御部分や読出し後等の画
素データの処理等を行うデータ入出力部分を単純化する
ことができるカラー画像用メモリ装置を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明のカラー画像用メ
モリ装置は、赤，緑，青それぞれの色と対応して設けら
れ対応する色１色分の連続する複数の画素データをアド
レス順に記憶する複数のメモリセルを含み指定された１
つのアドレスで連続する少なくとも３つの画素データの
アクセスを同時に行う３つのメモリセルアレイ部と、
赤，緑，青３色による画面構成のときは前記３つのメモ
リセルアレイ部の同一アドレスを同時に指定し赤，緑，
青のうちの１色のみによる画面構成のときは少なくとも
この１色と対応する前記メモリセルアレイ部のアドレス
を指定するアドレス制御部と、前記指定された１つのア
ドレスでアクセスされる連続する画素データの数を上限
とする少なくとも３つ設けられ赤，緑，青３色による画
面構成のときは前記３つのメモリセルアレイ部と入出力
データバスとの間を前記指定された１つアドレスでアク
セスされる赤，緑，青の画素データが３色分ずつ同時に
順次対応して伝達されるように選択接続制御し、赤，
緑，青のうちの１色による画面構成のときはこの１色と
対応する前記メモリセルアレイ部と前記入出力データバ
スとの間を前記指定された１つのアドレスでアクセスさ
れる前記１色の連続する画素データそれぞれが同時に対
応して伝達されるように選択接続制御する複数のデータ
選択制御手段とを有している。
モリ装置は、赤，緑，青それぞれの色と対応して設けら
れ対応する色１色分の連続する複数の画素データをアド
レス順に記憶する複数のメモリセルを含み指定された１
つのアドレスで連続する少なくとも３つの画素データの
アクセスを同時に行う３つのメモリセルアレイ部と、
赤，緑，青３色による画面構成のときは前記３つのメモ
リセルアレイ部の同一アドレスを同時に指定し赤，緑，
青のうちの１色のみによる画面構成のときは少なくとも
この１色と対応する前記メモリセルアレイ部のアドレス
を指定するアドレス制御部と、前記指定された１つのア
ドレスでアクセスされる連続する画素データの数を上限
とする少なくとも３つ設けられ赤，緑，青３色による画
面構成のときは前記３つのメモリセルアレイ部と入出力
データバスとの間を前記指定された１つアドレスでアク
セスされる赤，緑，青の画素データが３色分ずつ同時に
順次対応して伝達されるように選択接続制御し、赤，
緑，青のうちの１色による画面構成のときはこの１色と
対応する前記メモリセルアレイ部と前記入出力データバ
スとの間を前記指定された１つのアドレスでアクセスさ
れる前記１色の連続する画素データそれぞれが同時に対
応して伝達されるように選択接続制御する複数のデータ
選択制御手段とを有している。
【００１７】また、指定された１つのアドレスでアクセ
スされる連続する画素データの数を３とし、指定された
１つのアドレスでアクセスされる連続する画素データの
数を、入出力データバスの並列入出力されるデータの数
に合わせて、３より多い数として構成される。
スされる連続する画素データの数を３とし、指定された
１つのアドレスでアクセスされる連続する画素データの
数を、入出力データバスの並列入出力されるデータの数
に合わせて、３より多い数として構成される。
【００１８】また、アドレス制御部を、赤，緑，青のう
ちの１色のみによる画面構成のときは、この１色と対応
するメモリセルアレイ部のアドレスのみを指定する回路
とし、複数のデータ選択制御回路を、赤，緑，青３色に
よる画面構成のときは赤の画素データをタイミング信号
に従って順次伝達制御し、赤，緑，青のうちの１色によ
る画面構成のときはこの１色の連続する画素データのう
ちの第１の画素データを伝達制御する第１のデータ選択
回路と、３色による画面構成のときは緑の画素データを
前記タイミング信号に従って順次伝達制御し、１色によ
る画面構成のときはこの１色の連続する画素データのう
ちの第２の画素データを前記第１のデータ選択回路と同
時に伝達制御する第２のデータ選択回路と、３色による
画面構成のときは青の画素データを前記タイミング信号
に従って順次伝達制御し、１色による画面構成のときは
この１色の連続する画素データのうちの第３の画素デー
タを前記第１，第２のデータ選択回路と同時に伝達制御
する第３のデータ選択回路とを含む回路として構成され
る。
ちの１色のみによる画面構成のときは、この１色と対応
するメモリセルアレイ部のアドレスのみを指定する回路
とし、複数のデータ選択制御回路を、赤，緑，青３色に
よる画面構成のときは赤の画素データをタイミング信号
に従って順次伝達制御し、赤，緑，青のうちの１色によ
る画面構成のときはこの１色の連続する画素データのう
ちの第１の画素データを伝達制御する第１のデータ選択
回路と、３色による画面構成のときは緑の画素データを
前記タイミング信号に従って順次伝達制御し、１色によ
る画面構成のときはこの１色の連続する画素データのう
ちの第２の画素データを前記第１のデータ選択回路と同
時に伝達制御する第２のデータ選択回路と、３色による
画面構成のときは青の画素データを前記タイミング信号
に従って順次伝達制御し、１色による画面構成のときは
この１色の連続する画素データのうちの第３の画素デー
タを前記第１，第２のデータ選択回路と同時に伝達制御
する第３のデータ選択回路とを含む回路として構成され
る。
【００１９】また、複数のデータ選択制御回路を、請求
項５記載の第１，第２，第３のデータ選択回路のほか
に、赤，緑，青のうちの１色による画面構成のとき、こ
の１色の連続する画素データのうちの少なくとも第４の
画素データを前記第１，第２，第３のデータ選択回路と
同時に伝達制御する少なくとも第４のデータ選択回路を
備えた回路として構成される。
項５記載の第１，第２，第３のデータ選択回路のほか
に、赤，緑，青のうちの１色による画面構成のとき、こ
の１色の連続する画素データのうちの少なくとも第４の
画素データを前記第１，第２，第３のデータ選択回路と
同時に伝達制御する少なくとも第４のデータ選択回路を
備えた回路として構成される。
【００２０】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２１】図１は本発明の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【００２２】この第１の実施の形態は、赤（Ｒ），緑
（Ｇ），青（Ｂ）それぞれの色と対応して設けられかつ
対応する色１色分の連続する複数の画素データをアドレ
ス順に記憶する複数のメモリセルを含むメモリセルアレ
イ１１、及び行デコーダ１２，列デコーダ１３，センス
増幅・列選択回路１４を備え、指定された１つのアドレ
スで連続する少なくとも３つの画素データのアクセスを
行う３つのメモリセルアレイ部１ａ，１ｂ，１ｃと、ア
ドレス制御信号ＡＣに従って、赤，緑，青３色による画
面構成のときはメモリセルアレイ部１ａ，１ｂ，１ｃの
同一アドレスを同時に指定し、赤，緑，青のうちの１色
のみによる画面構成のときにはこの１色と対応するメモ
リセルアレイ部（１ａ，１ｂ，１ｃのうちの１つ）のみ
のアドレスを指定するアドレス制御部のアドレスバッフ
ァ回路２と、赤，緑，青のうちの１色のみによる画面構
成のときの指定された１つのアドレスでアクセスされる
連続する画素データの数と同数（４）設けられ、赤，
緑，青３色による画面構成のときはメモリセルアレイ部
１ａ，１ｂ，１ｃと入出力データバス（データＤ１〜Ｄ
４を入出力するバス）との間を、指定された１つのアド
レスでアクセスされる赤，緑，青の画素データ（このと
きは３画素データずつ）が３色ずつ同時に順次対応して
伝達されるように選択接続制御し、赤，緑，青のうちの
１色による画面構成のときはこの１色と対応するメモリ
セルアレイ部と上記入出力データバスとの間を、指定さ
れた１つのアドレスでアクセスされる１色の連続する画
素データ（このときは４画素データ）それぞれが同時に
対応して伝達されるように選択接続制御する複数のデー
タ選択制御手段のデータ選択回路３ａ〜３ｄ及びバッフ
ァ回路４ａ〜４ｄと、制御信号ＣＮＴに従ってアドレス
制御信号ＡＣ、３色による画面構成のデータ伝達制御タ
イミングを制御するタイミング信号のバイトイネーブル
信号ＢＥ及びバッファ制御信号ＢＣ、並びにカラー制御
信号ＣＬＲを発生して各部を制御する入出力制御回路５
とを有する構成となっている。
（Ｇ），青（Ｂ）それぞれの色と対応して設けられかつ
対応する色１色分の連続する複数の画素データをアドレ
ス順に記憶する複数のメモリセルを含むメモリセルアレ
イ１１、及び行デコーダ１２，列デコーダ１３，センス
増幅・列選択回路１４を備え、指定された１つのアドレ
スで連続する少なくとも３つの画素データのアクセスを
行う３つのメモリセルアレイ部１ａ，１ｂ，１ｃと、ア
ドレス制御信号ＡＣに従って、赤，緑，青３色による画
面構成のときはメモリセルアレイ部１ａ，１ｂ，１ｃの
同一アドレスを同時に指定し、赤，緑，青のうちの１色
のみによる画面構成のときにはこの１色と対応するメモ
リセルアレイ部（１ａ，１ｂ，１ｃのうちの１つ）のみ
のアドレスを指定するアドレス制御部のアドレスバッフ
ァ回路２と、赤，緑，青のうちの１色のみによる画面構
成のときの指定された１つのアドレスでアクセスされる
連続する画素データの数と同数（４）設けられ、赤，
緑，青３色による画面構成のときはメモリセルアレイ部
１ａ，１ｂ，１ｃと入出力データバス（データＤ１〜Ｄ
４を入出力するバス）との間を、指定された１つのアド
レスでアクセスされる赤，緑，青の画素データ（このと
きは３画素データずつ）が３色ずつ同時に順次対応して
伝達されるように選択接続制御し、赤，緑，青のうちの
１色による画面構成のときはこの１色と対応するメモリ
セルアレイ部と上記入出力データバスとの間を、指定さ
れた１つのアドレスでアクセスされる１色の連続する画
素データ（このときは４画素データ）それぞれが同時に
対応して伝達されるように選択接続制御する複数のデー
タ選択制御手段のデータ選択回路３ａ〜３ｄ及びバッフ
ァ回路４ａ〜４ｄと、制御信号ＣＮＴに従ってアドレス
制御信号ＡＣ、３色による画面構成のデータ伝達制御タ
イミングを制御するタイミング信号のバイトイネーブル
信号ＢＥ及びバッファ制御信号ＢＣ、並びにカラー制御
信号ＣＬＲを発生して各部を制御する入出力制御回路５
とを有する構成となっている。
【００２３】図２はこの第１の実施の形態の主要部分の
具体的な回路例を示す回路図、図３は入出力制御回路５
の制御のもとにデータ選択回路３ａ〜３ｄから入出力さ
れるデータＤ１〜Ｄ４の状態を示す図である。
具体的な回路例を示す回路図、図３は入出力制御回路５
の制御のもとにデータ選択回路３ａ〜３ｄから入出力さ
れるデータＤ１〜Ｄ４の状態を示す図である。
【００２４】図２，図３に示されたように、データ選択
回路３ａは、１つのＯＲゲート、５つのＡＮＤゲート、
及び５つのトランスファゲートを備え、カラー制御信号
ＣＬＲのＲ，Ｇ，Ｂが共に“１”レベルの３色による画
面構成のときは、順次“１”レベルとなるバイトイネー
ブル信号ＢＥ１，ＢＥ２，ＢＥ３に従って赤の画素デー
タＲＤ１，ＲＤ２，ＲＤ３を順次伝達制御し、カラー制
御信号ＣＬＲ（Ｒ，Ｇ，Ｂ）のうちの１つ（例えばＲ）
のみが“１”レベルの１色（Ｒ単色）のみによる画面構
成のときは、この１色（Ｒ）の連続する画素データ（Ｒ
Ｄ１〜ＲＤ４）のうちの第１の画素データ（ＲＤ１）を
バイトイネーブル信号ＢＥ０の“１”レベルに従って伝
達制御する。
回路３ａは、１つのＯＲゲート、５つのＡＮＤゲート、
及び５つのトランスファゲートを備え、カラー制御信号
ＣＬＲのＲ，Ｇ，Ｂが共に“１”レベルの３色による画
面構成のときは、順次“１”レベルとなるバイトイネー
ブル信号ＢＥ１，ＢＥ２，ＢＥ３に従って赤の画素デー
タＲＤ１，ＲＤ２，ＲＤ３を順次伝達制御し、カラー制
御信号ＣＬＲ（Ｒ，Ｇ，Ｂ）のうちの１つ（例えばＲ）
のみが“１”レベルの１色（Ｒ単色）のみによる画面構
成のときは、この１色（Ｒ）の連続する画素データ（Ｒ
Ｄ１〜ＲＤ４）のうちの第１の画素データ（ＲＤ１）を
バイトイネーブル信号ＢＥ０の“１”レベルに従って伝
達制御する。
【００２５】データ選択回路３ｂ，３ｃも同様に１つの
ＯＲゲート、５つのＡＮＤゲート、及び５つのトランス
ファゲートで構成され、データ選択回路３ｂは、Ｒ，
Ｇ，Ｂが共に“１”レベルの３色による画面構成のと
き、バイトイネーブル信号ＢＥ１，ＢＥ２，ＢＥ３に従
って緑の画素データＧＤ１，ＧＤ２，ＧＤ３を順次伝達
制御し、Ｒ，Ｇ，Ｂのうちの１つ（例えばＲ）のみが
“１”レベルの１色（Ｒ単色）のみによる画面構成のと
き、この１色（Ｒ）の連続する画素データ（ＲＤ１〜Ｒ
Ｄ４）のうちの第２の画素データ（ＲＤ２）をバイトイ
ネーブル信号ＢＥ０の“１”レベルに従って伝達制御す
る。また、データ選択回路３ｃは、３画による画面構成
のとき、バイトイネーブル信号ＢＥ１，ＢＥ２，ＢＥ３
に従って青の画素データＢＤ１，ＢＤ２，ＢＤ３を順次
伝達制御し、１色（Ｒ単色）のみによる画面構成のと
き、この１色（Ｒ）の連続する画素データ（ＲＤ１〜Ｒ
Ｄ４）のうちの第３の画素データ（ＲＤ３）をバイトイ
ネーブル信号ＢＥ０の“１”レベルに従って伝達制御す
る。
ＯＲゲート、５つのＡＮＤゲート、及び５つのトランス
ファゲートで構成され、データ選択回路３ｂは、Ｒ，
Ｇ，Ｂが共に“１”レベルの３色による画面構成のと
き、バイトイネーブル信号ＢＥ１，ＢＥ２，ＢＥ３に従
って緑の画素データＧＤ１，ＧＤ２，ＧＤ３を順次伝達
制御し、Ｒ，Ｇ，Ｂのうちの１つ（例えばＲ）のみが
“１”レベルの１色（Ｒ単色）のみによる画面構成のと
き、この１色（Ｒ）の連続する画素データ（ＲＤ１〜Ｒ
Ｄ４）のうちの第２の画素データ（ＲＤ２）をバイトイ
ネーブル信号ＢＥ０の“１”レベルに従って伝達制御す
る。また、データ選択回路３ｃは、３画による画面構成
のとき、バイトイネーブル信号ＢＥ１，ＢＥ２，ＢＥ３
に従って青の画素データＢＤ１，ＢＤ２，ＢＤ３を順次
伝達制御し、１色（Ｒ単色）のみによる画面構成のと
き、この１色（Ｒ）の連続する画素データ（ＲＤ１〜Ｒ
Ｄ４）のうちの第３の画素データ（ＲＤ３）をバイトイ
ネーブル信号ＢＥ０の“１”レベルに従って伝達制御す
る。
【００２６】また、データ選択回路３ｄは、３つのＡＮ
Ｄゲート及びトランスファゲートで構成され、Ｒ，Ｇ，
Ｂのうちの１つ（例えばＲ）のみが“１”レベル１色
（Ｒ単色）のみによる画面構成のとき、この１色（Ｒ）
の連続する画素データ（ＲＤ１〜ＲＤ４）のうちの第４
の画素データ（ＲＤ４）をバイトイネーブル信号ＢＥ０
の“１”レベルに従って伝達制御する。
Ｄゲート及びトランスファゲートで構成され、Ｒ，Ｇ，
Ｂのうちの１つ（例えばＲ）のみが“１”レベル１色
（Ｒ単色）のみによる画面構成のとき、この１色（Ｒ）
の連続する画素データ（ＲＤ１〜ＲＤ４）のうちの第４
の画素データ（ＲＤ４）をバイトイネーブル信号ＢＥ０
の“１”レベルに従って伝達制御する。
【００２７】この第１の実施の形態では、１つの画素デ
ータが８ビット（１バイト）構成となっており、各メモ
リセルアレイ部１ａ，１ｂ，１ｃは、３色による画面構
成のときは、指定された１つのアドレスで３つの画素デ
ータ（３バイト）を同時にアクセスし、また１色のみに
よる画面構成のときは、指定された１つのアドレスで４
つの画素データ（４バイト）を同時にアクセスする。１
色のみによる画面構成のとき４つの画素データをアクセ
スする理由は、このカラー画像用メモリ装置と接続する
マイクロプロセッサ等との間の前述の入出力データバス
のデータ幅をフルに活用して極力多くの画素データを伝
達するためであり、この入出力データバスのデータ幅の
３２ビット（４バイト）に合わせたものである。従っ
て、３色による画面構成のときは３色の１画素分のデー
タが同時に伝達する必要があるため、１バイト分、入出
力データバス及びデータ選択回路（３ｄ），バッファ回
路（４ｄ）は使用されない。
ータが８ビット（１バイト）構成となっており、各メモ
リセルアレイ部１ａ，１ｂ，１ｃは、３色による画面構
成のときは、指定された１つのアドレスで３つの画素デ
ータ（３バイト）を同時にアクセスし、また１色のみに
よる画面構成のときは、指定された１つのアドレスで４
つの画素データ（４バイト）を同時にアクセスする。１
色のみによる画面構成のとき４つの画素データをアクセ
スする理由は、このカラー画像用メモリ装置と接続する
マイクロプロセッサ等との間の前述の入出力データバス
のデータ幅をフルに活用して極力多くの画素データを伝
達するためであり、この入出力データバスのデータ幅の
３２ビット（４バイト）に合わせたものである。従っ
て、３色による画面構成のときは３色の１画素分のデー
タが同時に伝達する必要があるため、１バイト分、入出
力データバス及びデータ選択回路（３ｄ），バッファ回
路（４ｄ）は使用されない。
【００２８】この第１の実施の形態においては、３色に
よる画面構成のときも３色の画素データを３画素分同時
にアクセスするので、その分、メモリセルアレイ部（１
ａ，１ｂ，１ｃ）に対するアクセス回数を低減すること
ができ（従来の第３の例の１／３）、カラー画像処理動
作を高速化することができる。また、単色による画面構
成のときも、４画素分同時にアクセスするので、従来の
第３の例の同時アクセス３画素分に比べ、アクセス回数
を３／４に低減することができ、その分、カラー画像処
理動作を高速化することができる。
よる画面構成のときも３色の画素データを３画素分同時
にアクセスするので、その分、メモリセルアレイ部（１
ａ，１ｂ，１ｃ）に対するアクセス回数を低減すること
ができ（従来の第３の例の１／３）、カラー画像処理動
作を高速化することができる。また、単色による画面構
成のときも、４画素分同時にアクセスするので、従来の
第３の例の同時アクセス３画素分に比べ、アクセス回数
を３／４に低減することができ、その分、カラー画像処
理動作を高速化することができる。
【００２９】また、この第１の実施の形態においては、
各メモリセルアレイ部１ａ，１ｂ，１ｃそれぞれに１色
分ずつのデータをアドレス順に順次記憶する構成となっ
ているので、指定するアドレスの設定が単純であり、ア
ドレスバッファ回路２を含むアドレス制御部分を単純化
することができ、かつ、各メモリセルアレイ部１ａ，１
ｂ，１ｃのデータ入出力端と入出力データバスとの対応
関係も単純化されるので、従来例のような複雑なデータ
の並べ換えをしなくて済み、メモリセルアレイ部・入出
力データバス間のデータ選択制御部分を単純化すること
ができる。
各メモリセルアレイ部１ａ，１ｂ，１ｃそれぞれに１色
分ずつのデータをアドレス順に順次記憶する構成となっ
ているので、指定するアドレスの設定が単純であり、ア
ドレスバッファ回路２を含むアドレス制御部分を単純化
することができ、かつ、各メモリセルアレイ部１ａ，１
ｂ，１ｃのデータ入出力端と入出力データバスとの対応
関係も単純化されるので、従来例のような複雑なデータ
の並べ換えをしなくて済み、メモリセルアレイ部・入出
力データバス間のデータ選択制御部分を単純化すること
ができる。
【００３０】更に、同時にアクセスした画素データは全
て使用されるので、従来の第１，第２の例のように画素
データの廃棄処理をする必要がなく、消費電力の無駄を
はぶくことができる。
て使用されるので、従来の第１，第２の例のように画素
データの廃棄処理をする必要がなく、消費電力の無駄を
はぶくことができる。
【００３１】この第１の実施の形態では、３色による画
面構成のときはメモリセルアレイ部１ａ，１ｂ，１ｃの
同時アクセスによる画素データの数を“３”、単色によ
る画面構成のときは“４”としたが、これらを共に
“３”とすることもできる。この場合、アドレス制御部
分を更に単純化される。また、入出力データバスのデー
タ幅に合わせて、共に“４”とすることもできる。この
場合もアドレス制御部分が単純化されることは明白であ
る。
面構成のときはメモリセルアレイ部１ａ，１ｂ，１ｃの
同時アクセスによる画素データの数を“３”、単色によ
る画面構成のときは“４”としたが、これらを共に
“３”とすることもできる。この場合、アドレス制御部
分を更に単純化される。また、入出力データバスのデー
タ幅に合わせて、共に“４”とすることもできる。この
場合もアドレス制御部分が単純化されることは明白であ
る。
【００３２】この同時アクセスによる画素データの数
を、３色による画面構成のときも単色による画面構成の
ときも共に“４”としたものが、図４及び図５に示され
た本発明の第２の実施の形態である。
を、３色による画面構成のときも単色による画面構成の
ときも共に“４”としたものが、図４及び図５に示され
た本発明の第２の実施の形態である。
【００３３】この第２の実施の形態においては、アドレ
スバッファ回路（２）を含むアドレス制御部分（図４で
は省略）を、前述したように、３色による画面構成のと
きも単色による画面構成のときも共に同時アクセスによ
る画素データの数を“４”とし、３色による画面構成の
ときに、１回のアクセスによる３色の４画素分の画素デ
ータをバイトイネーブル信号ＢＥ１，ＢＥ２，ＢＥ３，
ＢＥ４によって順次入出力することができるように、デ
ータ選択回路３ａ，３ｂ，３ｃに１ＡＮＤゲート，１ト
ランスファゲートを追加してデータ選択回路３ｅ，３
ｆ，３ｇとしている。また、入出力制御回路５にバイト
イネーブル信号ＢＥ４を追加出力し、同時アクセスによ
る画素データの数を、３色，単色とも“４”となるよう
にアドレスバッファ回路を制御する回路としている。
スバッファ回路（２）を含むアドレス制御部分（図４で
は省略）を、前述したように、３色による画面構成のと
きも単色による画面構成のときも共に同時アクセスによ
る画素データの数を“４”とし、３色による画面構成の
ときに、１回のアクセスによる３色の４画素分の画素デ
ータをバイトイネーブル信号ＢＥ１，ＢＥ２，ＢＥ３，
ＢＥ４によって順次入出力することができるように、デ
ータ選択回路３ａ，３ｂ，３ｃに１ＡＮＤゲート，１ト
ランスファゲートを追加してデータ選択回路３ｅ，３
ｆ，３ｇとしている。また、入出力制御回路５にバイト
イネーブル信号ＢＥ４を追加出力し、同時アクセスによ
る画素データの数を、３色，単色とも“４”となるよう
にアドレスバッファ回路を制御する回路としている。
【００３４】この実施の形態においては、３色による画
面構成のとき、メモリセルアレイ部１ａ，１ｂ，１ｃへ
のアクセスの回数を第１の実施の形態より更に低減する
ことができる（３／４回、従来の第３の例に対し１／４
回）。また、基本的には、第１の実施の形態と同様の効
果を有する。
面構成のとき、メモリセルアレイ部１ａ，１ｂ，１ｃへ
のアクセスの回数を第１の実施の形態より更に低減する
ことができる（３／４回、従来の第３の例に対し１／４
回）。また、基本的には、第１の実施の形態と同様の効
果を有する。
【００３５】これら実施の形態においては、Ｒ，Ｇ，Ｂ
３色それぞれの画素データの構成ビット数を共に８ビッ
ト（１バイト）としたが、これに限定されるものではな
く、また、用途によっては、３色それぞれの画素データ
のビット数を合わせる必要もない。例えばＲは８ビッ
ト、Ｇ，Ｂは４ビットとすることもできる。また、マイ
クロプロセッサ等と接続するための入出力データバスの
データ幅に応じて、画素データのビット数を設定した
り、同時アクセスする画素データの数を設定することも
できる。
３色それぞれの画素データの構成ビット数を共に８ビッ
ト（１バイト）としたが、これに限定されるものではな
く、また、用途によっては、３色それぞれの画素データ
のビット数を合わせる必要もない。例えばＲは８ビッ
ト、Ｇ，Ｂは４ビットとすることもできる。また、マイ
クロプロセッサ等と接続するための入出力データバスの
データ幅に応じて、画素データのビット数を設定した
り、同時アクセスする画素データの数を設定することも
できる。
【００３６】
【発明の効果】以上説明したように本発明は、赤，緑，
青それぞれ１色分の連続した複数の画素データをアドレ
ス順に順次記憶し、かつ指定された１つのアドレスで連
続する少なくとも３つの画素データを同時アクセスする
３つのメモリセルアレイ部を設け、これら同時アクセス
される少なくとも３つの画素データを、３色による画面
構成のときは３色１画素分ずつをタイミング信号に従っ
て順次入出力し、単色による画面構成のときは同時に入
出力するデータ選択制御手段を設けた構成とすることに
より、３色による画面構成のときもメモリセルアレイ部
へのアクセス回数を低減することができるので、その
分、カラー画像処理動作を高速化することができ、ま
た、メモリセルアレイ部のアドレス指定が単純化される
のでアドレス制御部分を単純化することができ、更に、
メモリセルアレイ部のデータ入出力端と入出力バスとの
間の対応関係が単純化されるので、データ入出力部分の
データ選択制御手段を単純化することができる効果があ
る。
青それぞれ１色分の連続した複数の画素データをアドレ
ス順に順次記憶し、かつ指定された１つのアドレスで連
続する少なくとも３つの画素データを同時アクセスする
３つのメモリセルアレイ部を設け、これら同時アクセス
される少なくとも３つの画素データを、３色による画面
構成のときは３色１画素分ずつをタイミング信号に従っ
て順次入出力し、単色による画面構成のときは同時に入
出力するデータ選択制御手段を設けた構成とすることに
より、３色による画面構成のときもメモリセルアレイ部
へのアクセス回数を低減することができるので、その
分、カラー画像処理動作を高速化することができ、ま
た、メモリセルアレイ部のアドレス指定が単純化される
のでアドレス制御部分を単純化することができ、更に、
メモリセルアレイ部のデータ入出力端と入出力バスとの
間の対応関係が単純化されるので、データ入出力部分の
データ選択制御手段を単純化することができる効果があ
る。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１に示された実施の形態の主要部分の具体的
回路例を示す回路図である。
回路例を示す回路図である。
【図３】図１，図２に示された実施の形態の制御信号と
入出力データとの関係を示す図である。
入出力データとの関係を示す図である。
【図４】本発明の第２の実施の形態の主要部分の回路図
である。
である。
【図５】図４に示された実施の形態の制御信号と入出力
データとの関係を示す図である。
データとの関係を示す図である。
【図６】従来のカラー画像用メモリ装置の第１の例を示
すメモリ部の構成図である。
すメモリ部の構成図である。
【図７】従来のカラー画像用メモリ装置の第２の例を示
すメモリ部の構成図である。
すメモリ部の構成図である。
【図８】従来のカラー画像用メモリ装置の第３の例を示
すブロック図である。
すブロック図である。
【図９】図８に示されたカラー画像用メモリ装置のメモ
リ部の構成図である。
リ部の構成図である。
１ａ，１ｂ，１ｃ メモリセルアレイ部 ２ アドレスバッファ回路 ３ａ〜３ｇ データ選択回路 ４ａ〜４ｄ バッファ回路 ５ 入出力制御回路 ７，７ａ，７ｘ メモリ部 ７１ａ〜７１ｆ，７１ｘ〜７１ｚ メモリバンク ８ アドレス設定回路 ９ データ配列回路
Claims (6)
- 【請求項１】 赤，緑，青それぞれの色と対応して設け
られ対応する色１色分の連続する複数の画素データをア
ドレス順に記憶する複数のメモリセルを含み指定された
１つのアドレスで連続する少なくとも３つの画素データ
のアクセスを同時に行う３つのメモリセルアレイ部と、
赤，緑，青３色による画面構成のときは前記３つのメモ
リセルアレイ部の同一アドレスを同時に指定し赤，緑，
青のうちの１色のみによる画面構成のときは少なくとも
この１色と対応する前記メモリセルアレイ部のアドレス
を指定するアドレス制御部と、前記指定された１つのア
ドレスでアクセスされる連続する画素データの数を上限
とする少なくとも３つ設けられ赤，緑，青３色による画
面構成のときは前記３つのメモリセルアレイ部と入出力
データバスとの間を前記指定された１つアドレスでアク
セスされる赤，緑，青の画素データが３色分ずつ同時に
順次対応して伝達されるように選択接続制御し、赤，
緑，青のうちの１色による画面構成のときはこの１色と
対応する前記メモリセルアレイ部と前記入出力データバ
スとの間を前記指定された１つのアドレスでアクセスさ
れる前記１色の連続する画素データそれぞれが同時に対
応して伝達されるように選択接続制御する複数のデータ
選択制御手段とを有することを特徴とするカラー画像用
メモリ装置。 - 【請求項２】 指定された１つのアドレスでアクセスさ
れる連続する画素データの数を３とした請求項１記載の
カラー画像用メモリ装置。 - 【請求項３】 指定された１つのアドレスでアクセスさ
れる連続する画素データの数を、入出力データバスの並
列入出力されるデータの数に合わせて、３より多い数と
した請求項１記載のカラー画像用メモリ装置。 - 【請求項４】 アドレス制御部を、赤，緑，青のうちの
１色のみによる画面構成のときは、この１色と対応する
メモリセルアレイ部のアドレスのみを指定する回路とし
た請求項１記載のカラー画像用メモリ装置。 - 【請求項５】 複数のデータ選択制御回路を、赤，緑，
青３色による画面構成のときは赤の画素データをタイミ
ング信号に従って順次伝達制御し、赤，緑，青のうちの
１色による画面構成のときはこの１色の連続する画素デ
ータのうちの第１の画素データを伝達制御する第１のデ
ータ選択回路と、３色による画面構成のときは緑の画素
データを前記タイミング信号に従って順次伝達制御し、
１色による画面構成のときはこの１色の連続する画素デ
ータのうちの第２の画素データを前記第１のデータ選択
回路と同時に伝達制御する第２のデータ選択回路と、３
色による画面構成のときは青の画素データを前記タイミ
ング信号に従って順次伝達制御し、１色による画面構成
のときはこの１色の連続する画素データのうちの第３の
画素データを前記第１，第２のデータ選択回路と同時に
伝達制御する第３のデータ選択回路とを含む回路とした
請求項２記載のカラー画像用メモリ装置。 - 【請求項６】 複数のデータ選択制御回路を、請求項５
記載の第１，第２，第３のデータ選択回路のほかに、
赤，緑，青のうちの１色による画面構成のとき、この１
色の連続する画素データのうちの少なくとも第４の画素
データを前記第１，第２，第３のデータ選択回路と同時
に伝達制御する少なくとも第４のデータ選択回路を備え
た回路とした請求項３記載のカラー画像用メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041044A JPH09231348A (ja) | 1996-02-28 | 1996-02-28 | カラー画像用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041044A JPH09231348A (ja) | 1996-02-28 | 1996-02-28 | カラー画像用メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231348A true JPH09231348A (ja) | 1997-09-05 |
Family
ID=12597414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041044A Pending JPH09231348A (ja) | 1996-02-28 | 1996-02-28 | カラー画像用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09231348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939206B2 (en) * | 2003-12-26 | 2011-05-10 | Bridgestone Corporation | Non-aqueous electrolyte for cell, non-aqueous electrolyte cell having the same as well as electrolyte for polymer cell and polymer cell having the same |
-
1996
- 1996-02-28 JP JP8041044A patent/JPH09231348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939206B2 (en) * | 2003-12-26 | 2011-05-10 | Bridgestone Corporation | Non-aqueous electrolyte for cell, non-aqueous electrolyte cell having the same as well as electrolyte for polymer cell and polymer cell having the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |