JPH09231348A - カラー画像用メモリ装置 - Google Patents
カラー画像用メモリ装置Info
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- JPH09231348A JPH09231348A JP8041044A JP4104496A JPH09231348A JP H09231348 A JPH09231348 A JP H09231348A JP 8041044 A JP8041044 A JP 8041044A JP 4104496 A JP4104496 A JP 4104496A JP H09231348 A JPH09231348 A JP H09231348A
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Abstract
(57)【要約】
【課題】3色による画面構成のときも含めて動作の高速
化をはかると共に、アドレス設定制御部分及びデータ入
出力部分を単純化する。 【解決手段】赤,緑,青それぞれ1色分の連続した複数
の画素データをアドレス順に順次記憶し、かつ指定され
た1つのアドレスで連続する少なくとも3つの画素デー
タを同時にアクセスする3つのメモリセルアレイ部1
a,1b,1cを設ける。これら同時にアクセスされる
少なくとも3つの画素データを、3色による画面構成の
ときは3色1画素分ずつバイトイネーブル信号BE1,
BE2,BE3に従って順次入出力し、単色による画面
構成のときはその単色の画素データを同時に入出力する
データ選択回路3a〜3dを設ける。
化をはかると共に、アドレス設定制御部分及びデータ入
出力部分を単純化する。 【解決手段】赤,緑,青それぞれ1色分の連続した複数
の画素データをアドレス順に順次記憶し、かつ指定され
た1つのアドレスで連続する少なくとも3つの画素デー
タを同時にアクセスする3つのメモリセルアレイ部1
a,1b,1cを設ける。これら同時にアクセスされる
少なくとも3つの画素データを、3色による画面構成の
ときは3色1画素分ずつバイトイネーブル信号BE1,
BE2,BE3に従って順次入出力し、単色による画面
構成のときはその単色の画素データを同時に入出力する
データ選択回路3a〜3dを設ける。
Description
【0001】
【発明の属する技術分野】本発明はカラー画像用メモリ
装置に関し、特に赤,緑,青の3色の画素データを記憶
する複数の記憶領域を備えたカラー画像用メモリ装置に
関する。
装置に関し、特に赤,緑,青の3色の画素データを記憶
する複数の記憶領域を備えたカラー画像用メモリ装置に
関する。
【0002】
【従来の技術】赤(R),緑(G),青(B)の3色の
画素データを記憶するカラー画像用メモリ装置から画素
データを読出して画面を構成する場合、3色全ての画素
データを読出して画面を構成する場合と、R,G,Bの
うちの1色のみの画素データを読出して単色の画面を構
成する場合とがある。
画素データを記憶するカラー画像用メモリ装置から画素
データを読出して画面を構成する場合、3色全ての画素
データを読出して画面を構成する場合と、R,G,Bの
うちの1色のみの画素データを読出して単色の画面を構
成する場合とがある。
【0003】図6は3色全ての画素データを読出して画
面を構成するのに適した従来のカラー画像用メモリ装置
の一例(第1の例)を示すメモリ部の構成図である。
面を構成するのに適した従来のカラー画像用メモリ装置
の一例(第1の例)を示すメモリ部の構成図である。
【0004】この第1のカラー画像用メモリ装置は、メ
モリ部7に、R,G,Bの画素データ(1画素につき例
えば8ビット構成)の1色分ずつを記憶するメモリバン
ク71a,71b,71cを備えており、3色全ての画
素データで画面を構成する場合、各メモリバンク71
a,71b,71cの同一アドレスから同時にその画素
データ(例えばRD1,GD1,BD1)を読出し(実
線矢印)、3色分のデータバス(例えば8×3ビット構
成)を介して出力する構成となっている。
モリ部7に、R,G,Bの画素データ(1画素につき例
えば8ビット構成)の1色分ずつを記憶するメモリバン
ク71a,71b,71cを備えており、3色全ての画
素データで画面を構成する場合、各メモリバンク71
a,71b,71cの同一アドレスから同時にその画素
データ(例えばRD1,GD1,BD1)を読出し(実
線矢印)、3色分のデータバス(例えば8×3ビット構
成)を介して出力する構成となっている。
【0005】この第1のカラー画像用メモリ装置で、
R,G,Bのうちの1色、例えばR1色のみ(以下、R
単色という)で画面を構成する場合、メモリバンク71
aのアドレスを画素データごとに順次更新して読出す必
要があり、このとき、G,Bのメモリバンク71b,7
1cの画素データも同時に読出されることになるので
(破線矢印)、これらG,Bの画素データの廃棄処理が
必要となる。
R,G,Bのうちの1色、例えばR1色のみ(以下、R
単色という)で画面を構成する場合、メモリバンク71
aのアドレスを画素データごとに順次更新して読出す必
要があり、このとき、G,Bのメモリバンク71b,7
1cの画素データも同時に読出されることになるので
(破線矢印)、これらG,Bの画素データの廃棄処理が
必要となる。
【0006】これに対し、図7には、単色の画面を構成
するのに適したカラー画像用メモリ装置の例(第2の
例)が示されている。
するのに適したカラー画像用メモリ装置の例(第2の
例)が示されている。
【0007】この第2のカラー画像用メモリ装置は、メ
モリ部7aに、同一アドレに同一カラーの画素データを
それぞれ3色分記憶するメモリバンク71d,71e,
71fを備えており、単色で画面を構成する場合、各メ
モリバンク71d,71e,71fの同一アドレスから
同時に同一色の連続する画素データ(例えばRD1,R
D2,RD3、破線矢印)を読出し、これら3素子分の
データをデータバスを介して並列出力する構成となって
いる。従って、この第2の例で単色の画面を構成する場
合、第1の例に比べてアクセス時間を1/3にすること
ができる。
モリ部7aに、同一アドレに同一カラーの画素データを
それぞれ3色分記憶するメモリバンク71d,71e,
71fを備えており、単色で画面を構成する場合、各メ
モリバンク71d,71e,71fの同一アドレスから
同時に同一色の連続する画素データ(例えばRD1,R
D2,RD3、破線矢印)を読出し、これら3素子分の
データをデータバスを介して並列出力する構成となって
いる。従って、この第2の例で単色の画面を構成する場
合、第1の例に比べてアクセス時間を1/3にすること
ができる。
【0008】しかしながら、この第2の例で3色全て
(以下、単に3色という)の画素データで画面を構成す
る場合には、3色1画素分のデータを読出すのに、例え
ばメモリバンク71dの画素データを3色それぞれのア
ドレスに対してアクセスする必要があり、第1の例に比
べて3倍のアクセス時間を必要とする上、データバスに
3色分の画素データを並列出力するための画素データの
並べ換え処理と、メモリバンク71e,71fの同一ア
ドレスの画素データが同時に読出されるため、これら不
要な画素データの廃棄処理とが必要となる。
(以下、単に3色という)の画素データで画面を構成す
る場合には、3色1画素分のデータを読出すのに、例え
ばメモリバンク71dの画素データを3色それぞれのア
ドレスに対してアクセスする必要があり、第1の例に比
べて3倍のアクセス時間を必要とする上、データバスに
3色分の画素データを並列出力するための画素データの
並べ換え処理と、メモリバンク71e,71fの同一ア
ドレスの画素データが同時に読出されるため、これら不
要な画素データの廃棄処理とが必要となる。
【0009】このように、これら第1及び第2の例のカ
ラー画像用メモリ装置では、単色の画面構成及び3色の
画面構成を共に高速処理することができず、また、不要
な画素データの読出し及び処理が必要となり、消費電力
の無駄が生じる。
ラー画像用メモリ装置では、単色の画面構成及び3色の
画面構成を共に高速処理することができず、また、不要
な画素データの読出し及び処理が必要となり、消費電力
の無駄が生じる。
【0010】そこで、単色及び3色の画面構成を共に高
速処理することができ、かつ不要な画素データの読出
し,処理をしなくて済むようにしたカラー画像用メモリ
装置が提案されるようになった(例えば、特開平2−5
1751号公報参照)。
速処理することができ、かつ不要な画素データの読出
し,処理をしなくて済むようにしたカラー画像用メモリ
装置が提案されるようになった(例えば、特開平2−5
1751号公報参照)。
【0011】図8はこのようなカラー画像用メモリ装置
の一例(第3の例)を示すブロック図、図9はそのメモ
リ部に含まれるメモリバンクの画素データの配置図であ
る。
の一例(第3の例)を示すブロック図、図9はそのメモ
リ部に含まれるメモリバンクの画素データの配置図であ
る。
【0012】この第3の例のカラー画像用メモリ装置で
は、第1,第2の例と同様に、メモリ部7x内に3個の
メモリバンク71x,71y,71zを備えているが、
画素データの配置と、画素データの読出し動作が第1,
第2の例とは異なる。
は、第1,第2の例と同様に、メモリ部7x内に3個の
メモリバンク71x,71y,71zを備えているが、
画素データの配置と、画素データの読出し動作が第1,
第2の例とは異なる。
【0013】メモリバンク71x,71y,71zに対
する画素データの配置は、これらメモリバンクを同時に
アクセスしたときに、第1のアドレス設定では3色それ
ぞれの画素データが読出せるように、かつ第2のアドレ
ス設定では単色の連続する3つの画素データが読出せる
ようになっている。例えば図9に示すような画素データ
の配置とし、アドレス設定回路8により、3色構成のと
きには、メモリバンク71x,71y,71zに対し同
一アドレスでアクセスすることにより(実線矢印)、画
素データ(RD1,GD1,BD1)を読出すことがで
き、また、各メモリバンクのアドレスを1番地ずつずら
してアクセスすることにより(破線矢印)、単色の連続
3個の画素データ(RD1,RD2,RD3)を読出す
ことができる。すなわち、前述の第1,第2の例のそれ
ぞれの長所を備えており、3色及び単色の何れの画面構
成でも高速処理が可能となる。また、不要な画素データ
の読出し,廃棄処理もしなくて済む(ただし、3色構成
の場合、読出し後の画素データの並べ換えは必要)。こ
の第3の例では、3色を1画素とするN画素のデータを
読出すときのメモリ部7xへのアクセス回数はN回であ
り、単色のN画素のデータを読出すときのメモリ部7X
へのアクセス回数はN/3回となる。
する画素データの配置は、これらメモリバンクを同時に
アクセスしたときに、第1のアドレス設定では3色それ
ぞれの画素データが読出せるように、かつ第2のアドレ
ス設定では単色の連続する3つの画素データが読出せる
ようになっている。例えば図9に示すような画素データ
の配置とし、アドレス設定回路8により、3色構成のと
きには、メモリバンク71x,71y,71zに対し同
一アドレスでアクセスすることにより(実線矢印)、画
素データ(RD1,GD1,BD1)を読出すことがで
き、また、各メモリバンクのアドレスを1番地ずつずら
してアクセスすることにより(破線矢印)、単色の連続
3個の画素データ(RD1,RD2,RD3)を読出す
ことができる。すなわち、前述の第1,第2の例のそれ
ぞれの長所を備えており、3色及び単色の何れの画面構
成でも高速処理が可能となる。また、不要な画素データ
の読出し,廃棄処理もしなくて済む(ただし、3色構成
の場合、読出し後の画素データの並べ換えは必要)。こ
の第3の例では、3色を1画素とするN画素のデータを
読出すときのメモリ部7xへのアクセス回数はN回であ
り、単色のN画素のデータを読出すときのメモリ部7X
へのアクセス回数はN/3回となる。
【0014】
【発明が解決しようとする課題】上述した従来のカラー
画像用メモリ装置の第3の例では、第1のアドレス設定
とすることにより3色それぞれの1画素データを読出す
ことができ、かつ第2のアドレス設定とすることにより
単色の連続3画素データを読出すことができるので、第
1,第2の例のそれぞれの長所を持ち合せて3色及び単
色の画面構成を高速に処理することができるが、N個の
画素から成る画面を構成する場合、単色ではN/3回の
メモリ部7xのアクセスで済むのに対し、3色ではN回
のアクセスが必要となり、カラー画像処理に要するメモ
リ部へのアクセス回数が多くなり、処理の高速化に限界
があるという問題点があり、また、アドレスの設定や読
出し後の画素データの並べ換えが複雑になるという問題
点がある。
画像用メモリ装置の第3の例では、第1のアドレス設定
とすることにより3色それぞれの1画素データを読出す
ことができ、かつ第2のアドレス設定とすることにより
単色の連続3画素データを読出すことができるので、第
1,第2の例のそれぞれの長所を持ち合せて3色及び単
色の画面構成を高速に処理することができるが、N個の
画素から成る画面を構成する場合、単色ではN/3回の
メモリ部7xのアクセスで済むのに対し、3色ではN回
のアクセスが必要となり、カラー画像処理に要するメモ
リ部へのアクセス回数が多くなり、処理の高速化に限界
があるという問題点があり、また、アドレスの設定や読
出し後の画素データの並べ換えが複雑になるという問題
点がある。
【0015】本発明の目的は、3色の画面構成を更に高
速化でき、かつアドレス設定制御部分や読出し後等の画
素データの処理等を行うデータ入出力部分を単純化する
ことができるカラー画像用メモリ装置を提供することに
ある。
速化でき、かつアドレス設定制御部分や読出し後等の画
素データの処理等を行うデータ入出力部分を単純化する
ことができるカラー画像用メモリ装置を提供することに
ある。
【0016】
【課題を解決するための手段】本発明のカラー画像用メ
モリ装置は、赤,緑,青それぞれの色と対応して設けら
れ対応する色1色分の連続する複数の画素データをアド
レス順に記憶する複数のメモリセルを含み指定された1
つのアドレスで連続する少なくとも3つの画素データの
アクセスを同時に行う3つのメモリセルアレイ部と、
赤,緑,青3色による画面構成のときは前記3つのメモ
リセルアレイ部の同一アドレスを同時に指定し赤,緑,
青のうちの1色のみによる画面構成のときは少なくとも
この1色と対応する前記メモリセルアレイ部のアドレス
を指定するアドレス制御部と、前記指定された1つのア
ドレスでアクセスされる連続する画素データの数を上限
とする少なくとも3つ設けられ赤,緑,青3色による画
面構成のときは前記3つのメモリセルアレイ部と入出力
データバスとの間を前記指定された1つアドレスでアク
セスされる赤,緑,青の画素データが3色分ずつ同時に
順次対応して伝達されるように選択接続制御し、赤,
緑,青のうちの1色による画面構成のときはこの1色と
対応する前記メモリセルアレイ部と前記入出力データバ
スとの間を前記指定された1つのアドレスでアクセスさ
れる前記1色の連続する画素データそれぞれが同時に対
応して伝達されるように選択接続制御する複数のデータ
選択制御手段とを有している。
モリ装置は、赤,緑,青それぞれの色と対応して設けら
れ対応する色1色分の連続する複数の画素データをアド
レス順に記憶する複数のメモリセルを含み指定された1
つのアドレスで連続する少なくとも3つの画素データの
アクセスを同時に行う3つのメモリセルアレイ部と、
赤,緑,青3色による画面構成のときは前記3つのメモ
リセルアレイ部の同一アドレスを同時に指定し赤,緑,
青のうちの1色のみによる画面構成のときは少なくとも
この1色と対応する前記メモリセルアレイ部のアドレス
を指定するアドレス制御部と、前記指定された1つのア
ドレスでアクセスされる連続する画素データの数を上限
とする少なくとも3つ設けられ赤,緑,青3色による画
面構成のときは前記3つのメモリセルアレイ部と入出力
データバスとの間を前記指定された1つアドレスでアク
セスされる赤,緑,青の画素データが3色分ずつ同時に
順次対応して伝達されるように選択接続制御し、赤,
緑,青のうちの1色による画面構成のときはこの1色と
対応する前記メモリセルアレイ部と前記入出力データバ
スとの間を前記指定された1つのアドレスでアクセスさ
れる前記1色の連続する画素データそれぞれが同時に対
応して伝達されるように選択接続制御する複数のデータ
選択制御手段とを有している。
【0017】また、指定された1つのアドレスでアクセ
スされる連続する画素データの数を3とし、指定された
1つのアドレスでアクセスされる連続する画素データの
数を、入出力データバスの並列入出力されるデータの数
に合わせて、3より多い数として構成される。
スされる連続する画素データの数を3とし、指定された
1つのアドレスでアクセスされる連続する画素データの
数を、入出力データバスの並列入出力されるデータの数
に合わせて、3より多い数として構成される。
【0018】また、アドレス制御部を、赤,緑,青のう
ちの1色のみによる画面構成のときは、この1色と対応
するメモリセルアレイ部のアドレスのみを指定する回路
とし、複数のデータ選択制御回路を、赤,緑,青3色に
よる画面構成のときは赤の画素データをタイミング信号
に従って順次伝達制御し、赤,緑,青のうちの1色によ
る画面構成のときはこの1色の連続する画素データのう
ちの第1の画素データを伝達制御する第1のデータ選択
回路と、3色による画面構成のときは緑の画素データを
前記タイミング信号に従って順次伝達制御し、1色によ
る画面構成のときはこの1色の連続する画素データのう
ちの第2の画素データを前記第1のデータ選択回路と同
時に伝達制御する第2のデータ選択回路と、3色による
画面構成のときは青の画素データを前記タイミング信号
に従って順次伝達制御し、1色による画面構成のときは
この1色の連続する画素データのうちの第3の画素デー
タを前記第1,第2のデータ選択回路と同時に伝達制御
する第3のデータ選択回路とを含む回路として構成され
る。
ちの1色のみによる画面構成のときは、この1色と対応
するメモリセルアレイ部のアドレスのみを指定する回路
とし、複数のデータ選択制御回路を、赤,緑,青3色に
よる画面構成のときは赤の画素データをタイミング信号
に従って順次伝達制御し、赤,緑,青のうちの1色によ
る画面構成のときはこの1色の連続する画素データのう
ちの第1の画素データを伝達制御する第1のデータ選択
回路と、3色による画面構成のときは緑の画素データを
前記タイミング信号に従って順次伝達制御し、1色によ
る画面構成のときはこの1色の連続する画素データのう
ちの第2の画素データを前記第1のデータ選択回路と同
時に伝達制御する第2のデータ選択回路と、3色による
画面構成のときは青の画素データを前記タイミング信号
に従って順次伝達制御し、1色による画面構成のときは
この1色の連続する画素データのうちの第3の画素デー
タを前記第1,第2のデータ選択回路と同時に伝達制御
する第3のデータ選択回路とを含む回路として構成され
る。
【0019】また、複数のデータ選択制御回路を、請求
項5記載の第1,第2,第3のデータ選択回路のほか
に、赤,緑,青のうちの1色による画面構成のとき、こ
の1色の連続する画素データのうちの少なくとも第4の
画素データを前記第1,第2,第3のデータ選択回路と
同時に伝達制御する少なくとも第4のデータ選択回路を
備えた回路として構成される。
項5記載の第1,第2,第3のデータ選択回路のほか
に、赤,緑,青のうちの1色による画面構成のとき、こ
の1色の連続する画素データのうちの少なくとも第4の
画素データを前記第1,第2,第3のデータ選択回路と
同時に伝達制御する少なくとも第4のデータ選択回路を
備えた回路として構成される。
【0020】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0021】図1は本発明の第1の実施の形態を示すブ
ロック図である。
ロック図である。
【0022】この第1の実施の形態は、赤(R),緑
(G),青(B)それぞれの色と対応して設けられかつ
対応する色1色分の連続する複数の画素データをアドレ
ス順に記憶する複数のメモリセルを含むメモリセルアレ
イ11、及び行デコーダ12,列デコーダ13,センス
増幅・列選択回路14を備え、指定された1つのアドレ
スで連続する少なくとも3つの画素データのアクセスを
行う3つのメモリセルアレイ部1a,1b,1cと、ア
ドレス制御信号ACに従って、赤,緑,青3色による画
面構成のときはメモリセルアレイ部1a,1b,1cの
同一アドレスを同時に指定し、赤,緑,青のうちの1色
のみによる画面構成のときにはこの1色と対応するメモ
リセルアレイ部(1a,1b,1cのうちの1つ)のみ
のアドレスを指定するアドレス制御部のアドレスバッフ
ァ回路2と、赤,緑,青のうちの1色のみによる画面構
成のときの指定された1つのアドレスでアクセスされる
連続する画素データの数と同数(4)設けられ、赤,
緑,青3色による画面構成のときはメモリセルアレイ部
1a,1b,1cと入出力データバス(データD1〜D
4を入出力するバス)との間を、指定された1つのアド
レスでアクセスされる赤,緑,青の画素データ(このと
きは3画素データずつ)が3色ずつ同時に順次対応して
伝達されるように選択接続制御し、赤,緑,青のうちの
1色による画面構成のときはこの1色と対応するメモリ
セルアレイ部と上記入出力データバスとの間を、指定さ
れた1つのアドレスでアクセスされる1色の連続する画
素データ(このときは4画素データ)それぞれが同時に
対応して伝達されるように選択接続制御する複数のデー
タ選択制御手段のデータ選択回路3a〜3d及びバッフ
ァ回路4a〜4dと、制御信号CNTに従ってアドレス
制御信号AC、3色による画面構成のデータ伝達制御タ
イミングを制御するタイミング信号のバイトイネーブル
信号BE及びバッファ制御信号BC、並びにカラー制御
信号CLRを発生して各部を制御する入出力制御回路5
とを有する構成となっている。
(G),青(B)それぞれの色と対応して設けられかつ
対応する色1色分の連続する複数の画素データをアドレ
ス順に記憶する複数のメモリセルを含むメモリセルアレ
イ11、及び行デコーダ12,列デコーダ13,センス
増幅・列選択回路14を備え、指定された1つのアドレ
スで連続する少なくとも3つの画素データのアクセスを
行う3つのメモリセルアレイ部1a,1b,1cと、ア
ドレス制御信号ACに従って、赤,緑,青3色による画
面構成のときはメモリセルアレイ部1a,1b,1cの
同一アドレスを同時に指定し、赤,緑,青のうちの1色
のみによる画面構成のときにはこの1色と対応するメモ
リセルアレイ部(1a,1b,1cのうちの1つ)のみ
のアドレスを指定するアドレス制御部のアドレスバッフ
ァ回路2と、赤,緑,青のうちの1色のみによる画面構
成のときの指定された1つのアドレスでアクセスされる
連続する画素データの数と同数(4)設けられ、赤,
緑,青3色による画面構成のときはメモリセルアレイ部
1a,1b,1cと入出力データバス(データD1〜D
4を入出力するバス)との間を、指定された1つのアド
レスでアクセスされる赤,緑,青の画素データ(このと
きは3画素データずつ)が3色ずつ同時に順次対応して
伝達されるように選択接続制御し、赤,緑,青のうちの
1色による画面構成のときはこの1色と対応するメモリ
セルアレイ部と上記入出力データバスとの間を、指定さ
れた1つのアドレスでアクセスされる1色の連続する画
素データ(このときは4画素データ)それぞれが同時に
対応して伝達されるように選択接続制御する複数のデー
タ選択制御手段のデータ選択回路3a〜3d及びバッフ
ァ回路4a〜4dと、制御信号CNTに従ってアドレス
制御信号AC、3色による画面構成のデータ伝達制御タ
イミングを制御するタイミング信号のバイトイネーブル
信号BE及びバッファ制御信号BC、並びにカラー制御
信号CLRを発生して各部を制御する入出力制御回路5
とを有する構成となっている。
【0023】図2はこの第1の実施の形態の主要部分の
具体的な回路例を示す回路図、図3は入出力制御回路5
の制御のもとにデータ選択回路3a〜3dから入出力さ
れるデータD1〜D4の状態を示す図である。
具体的な回路例を示す回路図、図3は入出力制御回路5
の制御のもとにデータ選択回路3a〜3dから入出力さ
れるデータD1〜D4の状態を示す図である。
【0024】図2,図3に示されたように、データ選択
回路3aは、1つのORゲート、5つのANDゲート、
及び5つのトランスファゲートを備え、カラー制御信号
CLRのR,G,Bが共に“1”レベルの3色による画
面構成のときは、順次“1”レベルとなるバイトイネー
ブル信号BE1,BE2,BE3に従って赤の画素デー
タRD1,RD2,RD3を順次伝達制御し、カラー制
御信号CLR(R,G,B)のうちの1つ(例えばR)
のみが“1”レベルの1色(R単色)のみによる画面構
成のときは、この1色(R)の連続する画素データ(R
D1〜RD4)のうちの第1の画素データ(RD1)を
バイトイネーブル信号BE0の“1”レベルに従って伝
達制御する。
回路3aは、1つのORゲート、5つのANDゲート、
及び5つのトランスファゲートを備え、カラー制御信号
CLRのR,G,Bが共に“1”レベルの3色による画
面構成のときは、順次“1”レベルとなるバイトイネー
ブル信号BE1,BE2,BE3に従って赤の画素デー
タRD1,RD2,RD3を順次伝達制御し、カラー制
御信号CLR(R,G,B)のうちの1つ(例えばR)
のみが“1”レベルの1色(R単色)のみによる画面構
成のときは、この1色(R)の連続する画素データ(R
D1〜RD4)のうちの第1の画素データ(RD1)を
バイトイネーブル信号BE0の“1”レベルに従って伝
達制御する。
【0025】データ選択回路3b,3cも同様に1つの
ORゲート、5つのANDゲート、及び5つのトランス
ファゲートで構成され、データ選択回路3bは、R,
G,Bが共に“1”レベルの3色による画面構成のと
き、バイトイネーブル信号BE1,BE2,BE3に従
って緑の画素データGD1,GD2,GD3を順次伝達
制御し、R,G,Bのうちの1つ(例えばR)のみが
“1”レベルの1色(R単色)のみによる画面構成のと
き、この1色(R)の連続する画素データ(RD1〜R
D4)のうちの第2の画素データ(RD2)をバイトイ
ネーブル信号BE0の“1”レベルに従って伝達制御す
る。また、データ選択回路3cは、3画による画面構成
のとき、バイトイネーブル信号BE1,BE2,BE3
に従って青の画素データBD1,BD2,BD3を順次
伝達制御し、1色(R単色)のみによる画面構成のと
き、この1色(R)の連続する画素データ(RD1〜R
D4)のうちの第3の画素データ(RD3)をバイトイ
ネーブル信号BE0の“1”レベルに従って伝達制御す
る。
ORゲート、5つのANDゲート、及び5つのトランス
ファゲートで構成され、データ選択回路3bは、R,
G,Bが共に“1”レベルの3色による画面構成のと
き、バイトイネーブル信号BE1,BE2,BE3に従
って緑の画素データGD1,GD2,GD3を順次伝達
制御し、R,G,Bのうちの1つ(例えばR)のみが
“1”レベルの1色(R単色)のみによる画面構成のと
き、この1色(R)の連続する画素データ(RD1〜R
D4)のうちの第2の画素データ(RD2)をバイトイ
ネーブル信号BE0の“1”レベルに従って伝達制御す
る。また、データ選択回路3cは、3画による画面構成
のとき、バイトイネーブル信号BE1,BE2,BE3
に従って青の画素データBD1,BD2,BD3を順次
伝達制御し、1色(R単色)のみによる画面構成のと
き、この1色(R)の連続する画素データ(RD1〜R
D4)のうちの第3の画素データ(RD3)をバイトイ
ネーブル信号BE0の“1”レベルに従って伝達制御す
る。
【0026】また、データ選択回路3dは、3つのAN
Dゲート及びトランスファゲートで構成され、R,G,
Bのうちの1つ(例えばR)のみが“1”レベル1色
(R単色)のみによる画面構成のとき、この1色(R)
の連続する画素データ(RD1〜RD4)のうちの第4
の画素データ(RD4)をバイトイネーブル信号BE0
の“1”レベルに従って伝達制御する。
Dゲート及びトランスファゲートで構成され、R,G,
Bのうちの1つ(例えばR)のみが“1”レベル1色
(R単色)のみによる画面構成のとき、この1色(R)
の連続する画素データ(RD1〜RD4)のうちの第4
の画素データ(RD4)をバイトイネーブル信号BE0
の“1”レベルに従って伝達制御する。
【0027】この第1の実施の形態では、1つの画素デ
ータが8ビット(1バイト)構成となっており、各メモ
リセルアレイ部1a,1b,1cは、3色による画面構
成のときは、指定された1つのアドレスで3つの画素デ
ータ(3バイト)を同時にアクセスし、また1色のみに
よる画面構成のときは、指定された1つのアドレスで4
つの画素データ(4バイト)を同時にアクセスする。1
色のみによる画面構成のとき4つの画素データをアクセ
スする理由は、このカラー画像用メモリ装置と接続する
マイクロプロセッサ等との間の前述の入出力データバス
のデータ幅をフルに活用して極力多くの画素データを伝
達するためであり、この入出力データバスのデータ幅の
32ビット(4バイト)に合わせたものである。従っ
て、3色による画面構成のときは3色の1画素分のデー
タが同時に伝達する必要があるため、1バイト分、入出
力データバス及びデータ選択回路(3d),バッファ回
路(4d)は使用されない。
ータが8ビット(1バイト)構成となっており、各メモ
リセルアレイ部1a,1b,1cは、3色による画面構
成のときは、指定された1つのアドレスで3つの画素デ
ータ(3バイト)を同時にアクセスし、また1色のみに
よる画面構成のときは、指定された1つのアドレスで4
つの画素データ(4バイト)を同時にアクセスする。1
色のみによる画面構成のとき4つの画素データをアクセ
スする理由は、このカラー画像用メモリ装置と接続する
マイクロプロセッサ等との間の前述の入出力データバス
のデータ幅をフルに活用して極力多くの画素データを伝
達するためであり、この入出力データバスのデータ幅の
32ビット(4バイト)に合わせたものである。従っ
て、3色による画面構成のときは3色の1画素分のデー
タが同時に伝達する必要があるため、1バイト分、入出
力データバス及びデータ選択回路(3d),バッファ回
路(4d)は使用されない。
【0028】この第1の実施の形態においては、3色に
よる画面構成のときも3色の画素データを3画素分同時
にアクセスするので、その分、メモリセルアレイ部(1
a,1b,1c)に対するアクセス回数を低減すること
ができ(従来の第3の例の1/3)、カラー画像処理動
作を高速化することができる。また、単色による画面構
成のときも、4画素分同時にアクセスするので、従来の
第3の例の同時アクセス3画素分に比べ、アクセス回数
を3/4に低減することができ、その分、カラー画像処
理動作を高速化することができる。
よる画面構成のときも3色の画素データを3画素分同時
にアクセスするので、その分、メモリセルアレイ部(1
a,1b,1c)に対するアクセス回数を低減すること
ができ(従来の第3の例の1/3)、カラー画像処理動
作を高速化することができる。また、単色による画面構
成のときも、4画素分同時にアクセスするので、従来の
第3の例の同時アクセス3画素分に比べ、アクセス回数
を3/4に低減することができ、その分、カラー画像処
理動作を高速化することができる。
【0029】また、この第1の実施の形態においては、
各メモリセルアレイ部1a,1b,1cそれぞれに1色
分ずつのデータをアドレス順に順次記憶する構成となっ
ているので、指定するアドレスの設定が単純であり、ア
ドレスバッファ回路2を含むアドレス制御部分を単純化
することができ、かつ、各メモリセルアレイ部1a,1
b,1cのデータ入出力端と入出力データバスとの対応
関係も単純化されるので、従来例のような複雑なデータ
の並べ換えをしなくて済み、メモリセルアレイ部・入出
力データバス間のデータ選択制御部分を単純化すること
ができる。
各メモリセルアレイ部1a,1b,1cそれぞれに1色
分ずつのデータをアドレス順に順次記憶する構成となっ
ているので、指定するアドレスの設定が単純であり、ア
ドレスバッファ回路2を含むアドレス制御部分を単純化
することができ、かつ、各メモリセルアレイ部1a,1
b,1cのデータ入出力端と入出力データバスとの対応
関係も単純化されるので、従来例のような複雑なデータ
の並べ換えをしなくて済み、メモリセルアレイ部・入出
力データバス間のデータ選択制御部分を単純化すること
ができる。
【0030】更に、同時にアクセスした画素データは全
て使用されるので、従来の第1,第2の例のように画素
データの廃棄処理をする必要がなく、消費電力の無駄を
はぶくことができる。
て使用されるので、従来の第1,第2の例のように画素
データの廃棄処理をする必要がなく、消費電力の無駄を
はぶくことができる。
【0031】この第1の実施の形態では、3色による画
面構成のときはメモリセルアレイ部1a,1b,1cの
同時アクセスによる画素データの数を“3”、単色によ
る画面構成のときは“4”としたが、これらを共に
“3”とすることもできる。この場合、アドレス制御部
分を更に単純化される。また、入出力データバスのデー
タ幅に合わせて、共に“4”とすることもできる。この
場合もアドレス制御部分が単純化されることは明白であ
る。
面構成のときはメモリセルアレイ部1a,1b,1cの
同時アクセスによる画素データの数を“3”、単色によ
る画面構成のときは“4”としたが、これらを共に
“3”とすることもできる。この場合、アドレス制御部
分を更に単純化される。また、入出力データバスのデー
タ幅に合わせて、共に“4”とすることもできる。この
場合もアドレス制御部分が単純化されることは明白であ
る。
【0032】この同時アクセスによる画素データの数
を、3色による画面構成のときも単色による画面構成の
ときも共に“4”としたものが、図4及び図5に示され
た本発明の第2の実施の形態である。
を、3色による画面構成のときも単色による画面構成の
ときも共に“4”としたものが、図4及び図5に示され
た本発明の第2の実施の形態である。
【0033】この第2の実施の形態においては、アドレ
スバッファ回路(2)を含むアドレス制御部分(図4で
は省略)を、前述したように、3色による画面構成のと
きも単色による画面構成のときも共に同時アクセスによ
る画素データの数を“4”とし、3色による画面構成の
ときに、1回のアクセスによる3色の4画素分の画素デ
ータをバイトイネーブル信号BE1,BE2,BE3,
BE4によって順次入出力することができるように、デ
ータ選択回路3a,3b,3cに1ANDゲート,1ト
ランスファゲートを追加してデータ選択回路3e,3
f,3gとしている。また、入出力制御回路5にバイト
イネーブル信号BE4を追加出力し、同時アクセスによ
る画素データの数を、3色,単色とも“4”となるよう
にアドレスバッファ回路を制御する回路としている。
スバッファ回路(2)を含むアドレス制御部分(図4で
は省略)を、前述したように、3色による画面構成のと
きも単色による画面構成のときも共に同時アクセスによ
る画素データの数を“4”とし、3色による画面構成の
ときに、1回のアクセスによる3色の4画素分の画素デ
ータをバイトイネーブル信号BE1,BE2,BE3,
BE4によって順次入出力することができるように、デ
ータ選択回路3a,3b,3cに1ANDゲート,1ト
ランスファゲートを追加してデータ選択回路3e,3
f,3gとしている。また、入出力制御回路5にバイト
イネーブル信号BE4を追加出力し、同時アクセスによ
る画素データの数を、3色,単色とも“4”となるよう
にアドレスバッファ回路を制御する回路としている。
【0034】この実施の形態においては、3色による画
面構成のとき、メモリセルアレイ部1a,1b,1cへ
のアクセスの回数を第1の実施の形態より更に低減する
ことができる(3/4回、従来の第3の例に対し1/4
回)。また、基本的には、第1の実施の形態と同様の効
果を有する。
面構成のとき、メモリセルアレイ部1a,1b,1cへ
のアクセスの回数を第1の実施の形態より更に低減する
ことができる(3/4回、従来の第3の例に対し1/4
回)。また、基本的には、第1の実施の形態と同様の効
果を有する。
【0035】これら実施の形態においては、R,G,B
3色それぞれの画素データの構成ビット数を共に8ビッ
ト(1バイト)としたが、これに限定されるものではな
く、また、用途によっては、3色それぞれの画素データ
のビット数を合わせる必要もない。例えばRは8ビッ
ト、G,Bは4ビットとすることもできる。また、マイ
クロプロセッサ等と接続するための入出力データバスの
データ幅に応じて、画素データのビット数を設定した
り、同時アクセスする画素データの数を設定することも
できる。
3色それぞれの画素データの構成ビット数を共に8ビッ
ト(1バイト)としたが、これに限定されるものではな
く、また、用途によっては、3色それぞれの画素データ
のビット数を合わせる必要もない。例えばRは8ビッ
ト、G,Bは4ビットとすることもできる。また、マイ
クロプロセッサ等と接続するための入出力データバスの
データ幅に応じて、画素データのビット数を設定した
り、同時アクセスする画素データの数を設定することも
できる。
【0036】
【発明の効果】以上説明したように本発明は、赤,緑,
青それぞれ1色分の連続した複数の画素データをアドレ
ス順に順次記憶し、かつ指定された1つのアドレスで連
続する少なくとも3つの画素データを同時アクセスする
3つのメモリセルアレイ部を設け、これら同時アクセス
される少なくとも3つの画素データを、3色による画面
構成のときは3色1画素分ずつをタイミング信号に従っ
て順次入出力し、単色による画面構成のときは同時に入
出力するデータ選択制御手段を設けた構成とすることに
より、3色による画面構成のときもメモリセルアレイ部
へのアクセス回数を低減することができるので、その
分、カラー画像処理動作を高速化することができ、ま
た、メモリセルアレイ部のアドレス指定が単純化される
のでアドレス制御部分を単純化することができ、更に、
メモリセルアレイ部のデータ入出力端と入出力バスとの
間の対応関係が単純化されるので、データ入出力部分の
データ選択制御手段を単純化することができる効果があ
る。
青それぞれ1色分の連続した複数の画素データをアドレ
ス順に順次記憶し、かつ指定された1つのアドレスで連
続する少なくとも3つの画素データを同時アクセスする
3つのメモリセルアレイ部を設け、これら同時アクセス
される少なくとも3つの画素データを、3色による画面
構成のときは3色1画素分ずつをタイミング信号に従っ
て順次入出力し、単色による画面構成のときは同時に入
出力するデータ選択制御手段を設けた構成とすることに
より、3色による画面構成のときもメモリセルアレイ部
へのアクセス回数を低減することができるので、その
分、カラー画像処理動作を高速化することができ、ま
た、メモリセルアレイ部のアドレス指定が単純化される
のでアドレス制御部分を単純化することができ、更に、
メモリセルアレイ部のデータ入出力端と入出力バスとの
間の対応関係が単純化されるので、データ入出力部分の
データ選択制御手段を単純化することができる効果があ
る。
【図1】本発明の第1の実施の形態を示す回路図であ
る。
る。
【図2】図1に示された実施の形態の主要部分の具体的
回路例を示す回路図である。
回路例を示す回路図である。
【図3】図1,図2に示された実施の形態の制御信号と
入出力データとの関係を示す図である。
入出力データとの関係を示す図である。
【図4】本発明の第2の実施の形態の主要部分の回路図
である。
である。
【図5】図4に示された実施の形態の制御信号と入出力
データとの関係を示す図である。
データとの関係を示す図である。
【図6】従来のカラー画像用メモリ装置の第1の例を示
すメモリ部の構成図である。
すメモリ部の構成図である。
【図7】従来のカラー画像用メモリ装置の第2の例を示
すメモリ部の構成図である。
すメモリ部の構成図である。
【図8】従来のカラー画像用メモリ装置の第3の例を示
すブロック図である。
すブロック図である。
【図9】図8に示されたカラー画像用メモリ装置のメモ
リ部の構成図である。
リ部の構成図である。
1a,1b,1c メモリセルアレイ部 2 アドレスバッファ回路 3a〜3g データ選択回路 4a〜4d バッファ回路 5 入出力制御回路 7,7a,7x メモリ部 71a〜71f,71x〜71z メモリバンク 8 アドレス設定回路 9 データ配列回路
Claims (6)
- 【請求項1】 赤,緑,青それぞれの色と対応して設け
られ対応する色1色分の連続する複数の画素データをア
ドレス順に記憶する複数のメモリセルを含み指定された
1つのアドレスで連続する少なくとも3つの画素データ
のアクセスを同時に行う3つのメモリセルアレイ部と、
赤,緑,青3色による画面構成のときは前記3つのメモ
リセルアレイ部の同一アドレスを同時に指定し赤,緑,
青のうちの1色のみによる画面構成のときは少なくとも
この1色と対応する前記メモリセルアレイ部のアドレス
を指定するアドレス制御部と、前記指定された1つのア
ドレスでアクセスされる連続する画素データの数を上限
とする少なくとも3つ設けられ赤,緑,青3色による画
面構成のときは前記3つのメモリセルアレイ部と入出力
データバスとの間を前記指定された1つアドレスでアク
セスされる赤,緑,青の画素データが3色分ずつ同時に
順次対応して伝達されるように選択接続制御し、赤,
緑,青のうちの1色による画面構成のときはこの1色と
対応する前記メモリセルアレイ部と前記入出力データバ
スとの間を前記指定された1つのアドレスでアクセスさ
れる前記1色の連続する画素データそれぞれが同時に対
応して伝達されるように選択接続制御する複数のデータ
選択制御手段とを有することを特徴とするカラー画像用
メモリ装置。 - 【請求項2】 指定された1つのアドレスでアクセスさ
れる連続する画素データの数を3とした請求項1記載の
カラー画像用メモリ装置。 - 【請求項3】 指定された1つのアドレスでアクセスさ
れる連続する画素データの数を、入出力データバスの並
列入出力されるデータの数に合わせて、3より多い数と
した請求項1記載のカラー画像用メモリ装置。 - 【請求項4】 アドレス制御部を、赤,緑,青のうちの
1色のみによる画面構成のときは、この1色と対応する
メモリセルアレイ部のアドレスのみを指定する回路とし
た請求項1記載のカラー画像用メモリ装置。 - 【請求項5】 複数のデータ選択制御回路を、赤,緑,
青3色による画面構成のときは赤の画素データをタイミ
ング信号に従って順次伝達制御し、赤,緑,青のうちの
1色による画面構成のときはこの1色の連続する画素デ
ータのうちの第1の画素データを伝達制御する第1のデ
ータ選択回路と、3色による画面構成のときは緑の画素
データを前記タイミング信号に従って順次伝達制御し、
1色による画面構成のときはこの1色の連続する画素デ
ータのうちの第2の画素データを前記第1のデータ選択
回路と同時に伝達制御する第2のデータ選択回路と、3
色による画面構成のときは青の画素データを前記タイミ
ング信号に従って順次伝達制御し、1色による画面構成
のときはこの1色の連続する画素データのうちの第3の
画素データを前記第1,第2のデータ選択回路と同時に
伝達制御する第3のデータ選択回路とを含む回路とした
請求項2記載のカラー画像用メモリ装置。 - 【請求項6】 複数のデータ選択制御回路を、請求項5
記載の第1,第2,第3のデータ選択回路のほかに、
赤,緑,青のうちの1色による画面構成のとき、この1
色の連続する画素データのうちの少なくとも第4の画素
データを前記第1,第2,第3のデータ選択回路と同時
に伝達制御する少なくとも第4のデータ選択回路を備え
た回路とした請求項3記載のカラー画像用メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8041044A JPH09231348A (ja) | 1996-02-28 | 1996-02-28 | カラー画像用メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8041044A JPH09231348A (ja) | 1996-02-28 | 1996-02-28 | カラー画像用メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09231348A true JPH09231348A (ja) | 1997-09-05 |
Family
ID=12597414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8041044A Pending JPH09231348A (ja) | 1996-02-28 | 1996-02-28 | カラー画像用メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09231348A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7939206B2 (en) * | 2003-12-26 | 2011-05-10 | Bridgestone Corporation | Non-aqueous electrolyte for cell, non-aqueous electrolyte cell having the same as well as electrolyte for polymer cell and polymer cell having the same |
-
1996
- 1996-02-28 JP JP8041044A patent/JPH09231348A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7939206B2 (en) * | 2003-12-26 | 2011-05-10 | Bridgestone Corporation | Non-aqueous electrolyte for cell, non-aqueous electrolyte cell having the same as well as electrolyte for polymer cell and polymer cell having the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |