JPH09230837A - グラフィックスシステム、自動グラフィックス動作方法およびグラフィックスプロセッサ - Google Patents

グラフィックスシステム、自動グラフィックス動作方法およびグラフィックスプロセッサ

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JPH09230837A
JPH09230837A JP8290658A JP29065896A JPH09230837A JP H09230837 A JPH09230837 A JP H09230837A JP 8290658 A JP8290658 A JP 8290658A JP 29065896 A JP29065896 A JP 29065896A JP H09230837 A JPH09230837 A JP H09230837A
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Abstract

(57)【要約】 【課題】 選択可能なトリガリングメカニズムを用いて
自動的に各種グラフィックス動作を実現するための方法
および装置を提供する。 【解決手段】 ホストコンピュータと、ホストコンピュ
ータに接続されたフレームバッファメモリと、ホストコ
ンピュータおよびフレームバッファメモリに接続されて
いるグラフィックスプロセッサであって、第１のグラフ
ィックス動作を開始する第１のトリガリング回路、およ
びプログラマブルレジスタを有し、第１のトリガリング
回路に接続されているブロック転送エンジンであって、
フレームバッファメモリへの転送および該フレームファ
イルメモリからの転送を制御し、かつ、プログラマブル
レジスタの内容に基づき、第１のトリガリング回路に応
答して第１のグラフィックス動作を実行する、ブロック
転送エンジンを有しているグラフィックスプロセッサ
と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高性能グラフィック
スシステムの分野に関する。より詳細には、本発明はホ
ストコンピュータとグラフィックスプロセッサとの間の
インタフェースおよびインタラクションに関する。
【０００２】
【従来の技術】典型的な高性能グラフィックスアプリケ
ーションは、各種汎用能力を有するホストコンピュー
タ、および専用の各種グラフィック動作を実行する特殊
ハードウェアグラフィックスプロセッサから構成され
る。グラフィックスプロセッサは、例えば直線を描く動
作、ブロックを塗りつぶす動作、ブロック転送（ＢＬ
Ｔ）といった時間のかかる各種タスクを実行する内蔵型
ハードウェア回路を備えている。また、大多数のグラフ
ィックスプロセッサは、ビデオ表示用のビデオ制御信号
を発生するようにプログラムすることが可能である。ホ
ストコンピュータは、グラフィックスプロセッサに対し
てコマンドを送り、その全ソフトウェアの一部としてグ
ラフィックスプロセッサからステータスを受け取る。ホ
ストからコマンドを受け取るとただちに、グラフィック
スプロセッサは、各種動作を独立して実行することがで
きる。また、ホストは、内部レジスタにアクセスするこ
とによって、またはある場合にはグラフィックスプロセ
ッサ信号をモニタすることによって、グラフィックスプ
ロセッサの状態を読み取ることができる。しかし、情報
をやりとりする際には、それでもいくらかのオーバーヘ
ッドがもたらされることになる。このような問題は、ホ
ストが一連のコマンドをグラフィックスプロセッサに送
ることを望む場合には、より顕著になる。したがって、
グラフィックス動作およびビデオ制御機能を管理するタ
スクをホストに負わせないようにするためには、ホスト
とグラフィックスプロセッサとの間のインタラクション
を最適化することが必要である。
【０００３】
【発明が解決しようとする課題】いくつかのインタラク
ションスキームをホストは採用することができる。ま
ず、ポーリングスキームの場合には、ホストは（例えば
状態ビットを読み取ることによって）グラフィックスプ
ロセッサをモニタし、それによって直前の１セットのコ
マンドが遂行されたどうかを判定することができる。そ
の結果、ホストは新しいセットのコマンドを送ることが
可能になる。このポーリングスキームの最も深刻な欠点
は、ホストの時間が浪費されることである。なぜなら、
ホストは、全グラフィックシーケンスが遂行されるまで
その通常の機能に戻ることができないからである。次
に、割り込みスキームの場合には、グラフィックスプロ
セッサは、１セットのコマンドを完了した時に、割り込
み信号をホストに送ることができる。この割り込みスキ
ームに伴う問題は、ホストが応答可能になるまでに依然
としてアイドル時間が存在することであり、連続的に割
り込みをおこなうとホストの能率が低下する可能性があ
ることである。したがって、ホストとグラフィックスプ
ロセッサとが互いに依存する度合いを緩和できるよう
に、ホストとグラフィックスプロセッサとの間のインタ
ラクションを最小限にとどめることを可能にする、さら
に優れたインタラクションスキームを開発するのが望ま
しい。
【０００４】アニメーションやビデオの処理にあたって
は、インタラクションの問題はさらに深刻になる。この
ような用途では、２種類の更新レートがある。すなわち
アニメーション更新（またはイメージ更新）とスクリー
ンリフレッシュの２つである。アニメーション更新レー
トとは、古いイメージを新しいイメージに置き換える際
のレートのことである。スクリーンリフレッシュレート
とは、ビデオコントローラが新しい垂直帰線サイクルを
開始する際のレートのことである。アニメーション更新
レートが、イメージシーケンスの性格や、グラフィック
スプロセッサの速度に依存する一方で、スクリーンリフ
レッシュレートは、表示モニタのタイプや、プログラム
されたビデオ制御パラメータに依存する。これら２つの
更新レートは、互いに全く独立したものである。
【０００５】表示メモリにおけるイメージを更新するス
キームとしては、基本的には２つのスキームがある。第
１のスキームにおいては、表示が更新されている間に表
示メモリに書き込みがおこなわれる。表示メモリのどの
部分が現在表示されており、また、どの部分が現在変更
されているかということに関して、両者の調整が図られ
ることはないので、表示には「バンディング（bandin
g）」あるいは「ティアリング（tearing）」と呼ばれる
悪影響が及ぼされることがある。その場合、古いイメー
ジの一部と新しいイメージの一部とが表示されるので、
イメージがジャンプしたり、歪んだりする。第２のスキ
ームにおいては、新しいイメージまたは新しいイメージ
の一部が、目に見えないメモリスペースに書き込まれ
る。スクリーンリフレッシュがバンディングが起こりう
る点を過ぎるとき、このメモリの内容が表示メモリに転
送される。このスキームに伴う問題は、転送コマンドを
送るのに安全な点にいつスクリーンリフレッシュがいた
るかということを、ホストが独立して予測できないこと
である。この理由としては、スクリーンリフレッシュが
ホストから独立した動作であること、および表示クロッ
クとホストクロックとの間には何の関係もないことが挙
げられる。割り込みの場合でも、ソフトウェアオーバー
ヘッド、初期化および信頼性に関わる問題が依然として
ある。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、以上の従来
技術の概略から明らかなように、遅延を最小限にとど
め、グラフィックに悪影響が及ぼされる事態を回避する
ために、ホストとグラフィックスプロセッサとの間のイ
ンタラクションスキームを最適化することにある。そう
すれば、ホストの介入なしに、各種グラフィックス動作
を自動的に実行することが可能となる。
【０００７】
【課題を解決するための手段】本発明によるグラフィッ
クスシステムは、自動的にグラフィックス動作を実行す
るグラフィックスシステムであって、ホストコンピュー
タと、該ホストコンピュータに接続されたフレームバッ
ファメモリと、該ホストコンピュータおよび該フレーム
バッファメモリに接続されているグラフィックスプロセ
ッサであって、第１のグラフィックス動作を開始する第
１のトリガリング回路、およびプログラマブルレジスタ
を有し、該第１のトリガリング回路に接続されているブ
ロック転送エンジンであって、該フレームバッファメモ
リへの転送および該フレームファイルメモリからの転送
を制御し、かつ、該プログラマブルレジスタの内容に基
づき、該第１のトリガリング回路に応答して該第１のグ
ラフィックス動作を実行する、ブロック転送エンジンを
有しているグラフィックスプロセッサと、を備えてお
り、そのことにより上記目的が達成される。
【０００８】ある実施形態では、前記グラフィックスプ
ロセッサが、前記ブロック転送エンジンに接続されてお
り、第２のグラフィックス動作を開始する第２のトリガ
リング回路をさらに備えており、該ブロック転送エンジ
ンにおける前記プログラマブルレジスタが、該プログラ
マブルレジスタの内容に基づき、該第２のトリガリング
回路に応答して該第２のグラフィックス動作を実行す
る。
【０００９】ある実施形態では、前記グラフィックスプ
ロセッサが、複数のプログラマブルレジスタの内容に基
づき、前記第１のトリガリング回路または前記第２のト
リガリング回路に応答して複数のグラフィックス動作を
実行する、前記プログラマブルレジスタを複数個備えて
いる。
【００１０】ある実施形態では、前記プログラマブルレ
ジスタが、垂直走査線の最小値と該垂直走査線の最大値
とを格納する複数のレジスタからなる。
【００１１】ある実施形態では、前記プログラマブルレ
ジスタが、イネーブルビットが第１のイネーブル状態に
ある時には前記第１のトリガリング回路をトリガし、該
イネーブルビットが第２のイネーブル状態にある時には
前記第２のトリガリング回路をトリガするイネーブルビ
ットを有している。
【００１２】ある実施形態では、前記グラフィックスプ
ロセッサが垂直カウンタ値をインクリメントするビデオ
制御回路をさらに備えており、前記イネーブルビットが
前記第１のイネーブル状態にある時に前記第１のトリガ
リング回路がトリガされ、かつ、該垂直カウンタ値が、
前記垂直走査線の前記最小値と前記最大値との間の値で
ある。
【００１３】ある実施形態では、１サブセットの前記プ
ログラマブルレジスタの内容に基づいて前記第１のグラ
フィックス動作が実行され、該１サブセットの該プログ
ラマブルレジスタが、第１および第２の連鎖イネーブル
状態を有する連鎖イネーブルビットと、次のサブセット
の該プログラマブルレジスタのアドレスを示す少なくと
も１つの位置ポインタと、を含んでいる。
【００１４】ある実施形態では、前記グラフィックスプ
ロセッサが、前記次のサブセットの前記プログラマブル
レジスタの内容を前記アドレスから取り出し、前記連鎖
イネーブルビットが前記第１の連鎖イネーブル状態にあ
る時には前記第１のグラフィックス動作を実行し、か
つ、該連鎖イネーブルビットが前記第２の連鎖イネーブ
ル状態にある時には通常のモードに戻る。
【００１５】本発明による自動グラフィックス動作方法
は、ホストコンピュータに接続されたフレームバッファ
メモリを設けるステップと、第１のグラフィックス動作
を開始する第１のトリガリング回路を有するグラフィッ
クスプロセッサであって、該ホストコンピュータおよび
該フレームバッファメモリに接続されているグラフィッ
クスプロセッサを設けるステップと、該第１のトリガリ
ング回路に接続されており、該フレームバッファメモリ
からの転送および該フレームバッファメモリへの転送を
制御するブロック転送エンジンであって、プログラマブ
ルレジスタの内容に基づき、該第１のトリガリング回路
に応答して該第１のグラフィックス動作を実行するのに
用いられるプログラマブルレジスタを有している、ブロ
ック転送エンジンを設けるステップと、を含んでおり、
そのことにより上記目的が達成される。
【００１６】ある実施形態では、前記グラフィックスプ
ロセッサを設ける前記ステップが、前記ブロック転送エ
ンジンに接続されており、第２のグラフィックス動作を
開始する第２のトリガリング回路を設けるステップをさ
らに備えており、該ブロック転送エンジンにおける前記
プログラマブルレジスタが、該プログラマブルレジスタ
の内容に基づき、該第２のトリガリング回路に応答して
該第２のグラフィックス動作を実行する。
【００１７】ある実施形態では、前記ブロック転送エン
ジンを設ける前記ステップが、複数のプログラマブルレ
ジスタの内容に基づき、前記第１のトリガリング回路ま
たは前記第２のトリガリング回路に応答して複数のグラ
フィックス動作を実行する前記プログラマブルレジスタ
を複数個設けるステップをさらに備えている。
【００１８】ある実施形態では、前記ブロック転送エン
ジンを設ける前記ステップにおいて、前記プログラマブ
ルレジスタが、垂直走査線の最小値と該垂直走査線の最
大値とを格納する複数のレジスタからなる。
【００１９】ある実施形態では、前記ブロック転送エン
ジンを設ける前記ステップにおいて、前記プログラマブ
ルレジスタが、イネーブルビットが第１のイネーブル状
態にある時には前記第１のトリガリング回路をトリガ
し、該イネーブルビットが第２のイネーブル状態にある
時には前記第２のトリガリング回路をトリガするイネー
ブルビットを有している。
【００２０】ある実施形態では、前記グラフィックスプ
ロセッサを設ける前記ステップにおいて、前記グラフィ
ックスプロセッサが垂直カウンタ値をインクリメントす
るビデオ制御回路をさらに備えており、前記イネーブル
ビットが前記第１のイネーブル状態にある時に前記第１
のトリガリング回路がトリガされ、かつ、該垂直カウン
タ値が、前記垂直走査線の前記最小値と前記最大値との
間の値である。
【００２１】ある実施形態では、前記グラフィックスプ
ロセッサを設ける前記ステップにおいて、１サブセット
の前記プログラマブルレジスタの内容に基づいて前記第
１のグラフィックス動作が実行され、該１サブセットの
該プログラマブルレジスタが、第１および第２の連鎖イ
ネーブル状態を有する連鎖イネーブルビットと、次のサ
ブセットの該プログラマブルレジスタのアドレスを示す
少なくとも１つの位置ポインタと、を含んでいる。
【００２２】ある実施形態では、前記グラフィックスプ
ロセッサを設ける前記ステップにおいて、前記グラフィ
ックスプロセッサが、前記次のサブセットの前記プログ
ラマブルレジスタの内容を前記アドレスから取り出し、
前記連鎖イネーブルビットが前記第１の連鎖イネーブル
状態にある時には前記第１のグラフィックス動作を実行
し、かつ、該連鎖イネーブルビットが前記第２の連鎖イ
ネーブル状態にある時には通常のモードに戻る。
【００２３】本発明によるグラフィックスプロセッサ
は、ホストコンピュータおよびフレームバッファメモリ
に接続されており、自動的にグラフィックス動作を実行
するグラフィックスプロセッサであって、第１のグラフ
ィックス動作を開始する第１のトリガリング回路と、プ
ログラマブルレジスタを有し、該第１のトリガリング回
路に接続されているブロック転送エンジンであって、該
プログラマブルレジスタの内容に基づき、該第１のトリ
ガリング回路に応答して該第１のグラフィックス動作を
実行する、ブロック転送エンジンと、を備えており、そ
のことにより上記目的が達成される。
【００２４】ある実施形態では、前記ブロック転送エン
ジンに接続されており、第２のグラフィックス動作を開
始する第２のトリガリング回路をさらに備えており、該
ブロック転送エンジンにおける前記プログラマブルレジ
スタが、該プログラマブルレジスタの内容に基づき、該
第２のトリガリング回路に応答して該第２のグラフィッ
クス動作を実行する。
【００２５】ある実施形態では、前記グラフィックスプ
ロセッサが、複数のプログラマブルレジスタの内容に基
づき、前記第１のトリガリング回路または前記第２のト
リガリング回路に応答して複数のグラフィックス動作を
実行する前記プログラマブルレジスタを複数個備えてい
る。
【００２６】ある実施形態では、前記プログラマブルレ
ジスタが、垂直走査線の最小値と該垂直走査線の最大値
とを格納する複数のレジスタからなる。
【００２７】ある実施形態では、前記プログラマブルレ
ジスタが、イネーブルビットが第１のイネーブル状態に
ある時には前記第１のトリガリング回路をトリガし、該
イネーブルビットが第２のイネーブル状態にある時には
前記第２のトリガリング回路をトリガするイネーブルビ
ットを有している。
【００２８】ある実施形態では、前記グラフィックスプ
ロセッサが垂直カウンタ値をインクリメントするビデオ
制御回路をさらに備えており、前記イネーブルビットが
前記第１のイネーブル状態にある時に前記第１のトリガ
リング回路がトリガされ、かつ、該垂直カウンタ値が、
前記垂直走査線の前記最小値と前記最大値との間の値で
ある。
【００２９】ある実施形態では、１サブセットの前記プ
ログラマブルレジスタの内容に基づいて前記第１のグラ
フィックス動作が実行され、該１サブセットの該プログ
ラマブルレジスタが、第１および第２の連鎖イネーブル
状態を有する連鎖イネーブルビットと、次のサブセット
の該プログラマブルレジスタのアドレスを示す少なくと
も１つの位置ポインタと、を含んでいる。
【００３０】ある実施形態では、前記グラフィックスプ
ロセッサが、前記次のサブセットの前記プログラマブル
レジスタの内容を前記アドレスから取り出し、前記連鎖
イネーブルビットが前記第１の連鎖イネーブル状態にあ
る時には前記第１のグラフィックス動作を実行し、か
つ、該連鎖イネーブルビットが前記第２の連鎖イネーブ
ル状態にある時には通常のモードに戻る。
【００３１】以下に作用を説明する。
【００３２】本発明は、新規なハードウェア内蔵型の特
徴を多数含む高性能グラフィックスプロセッサを備えて
いる。本発明のグラフィックスプロセッサの重要な部分
は、中央コントローラとして作用し、フェッチおよびプ
ロセスを開始し、リクエストを格納するＢＬＴエンジン
である。このＢＬＴエンジンの、本発明に関わる主要な
特徴は、自動トリガリングにある。自動ＢＬＴは、以下
に示す２つの方法のいずれかによってトリガされる。す
なわち、（１）スクリーン垂直カウントが所定値に達し
たとき、あるいは（２）トリガビットがホストにより設
定されるとき、の２つである。第１の方法によれば、ホ
ストは、ＣＲＴコントローラにおける安全領域を指定す
るために値をプログラムし、垂直カウンタがこの安全な
範囲に達すると、ＢＬＴがトリガされることになる。こ
の方法により、ホストプロセッサの介入なしに、スクリ
ーンリフレッシュを用いてイメージを更新する際の同期
の問題を解決することができる。第２の方法において
は、ホストは、自動ＢＬＴをトリガする時間を直接に制
御することができる。
【００３３】自動ＢＬＴの間に、ＢＬＴに対する各種変
数は、フレームバッファから制御パスへと転送されなけ
ればならない。これらの変数には、ソースおよびデステ
ィネーションの位置および範囲、ならびに連鎖における
次のＢＬＴのソースが含まれる。１シーケンスのＢＬＴ
動作の連鎖は、グラフィックスプロセッサにおけるＬＮ
ＣＮＴＬレジスタのビットを設定することによって実現
される。
【００３４】本発明は、自動グラフィックス動作を実現
するために、ＣＲＴ制御トリガリングメカニズムおよび
グラフィックスプロセッサの自動的連鎖を活用する。
【００３５】第１の構成によれば、ホストは、１セット
のグラフィックス動作をバッファメモリにおける目に見
えない部分（オフスクリーンメモリ）における一連のヘ
ッダファイルとして組み立てる。各ヘッダファイルは、
レジスタデータとグラフィックス制御データとを含んで
いる。ヘッダファイルにおける最後のエントリは、実行
すべき次の動作を指示する。最後のヘッダファイルは、
連鎖プロセスをディセーブルするＬＮＣＮＴＬ用の値を
含んでいる。１シーケンスのヘッダファイルをオフスク
リーンメモリに書き込んだ後、ホストはグラフィックス
プロセッサに実行開始のコマンドを与え、第１のヘッダ
ファイルの位置を与える。グラフィックスプロセッサ
は、これらのヘッダファイルを読み取り、ディセーブル
された連鎖ビットを含むヘッダに到達するまで、指定さ
れた各種グラフィックス動作を実行する。この時点にお
いて、すべての動作が完了する。全期間を通じて、ホス
トはその通常のタスクを自由に実行することができる。
【００３６】第２の構成によれば、上述したケースと同
様に、ホストは１シーケンスのヘッダファイルを組み立
てる。さらに、ホストは、グラフィックス動作を開始す
る点が含まれる垂直走査線範囲を指定できるように、レ
ジスタをプログラムする。すると、ホストは、自由にそ
の通常のタスクに戻ることができる。ＣＲＴコントロー
ラが指定された垂直走査線範囲内にあるときには、グラ
フィックスプロセッサは、上述したケースと同様に、グ
ラフィックス動作を開始する。
【００３７】
【発明の実施の形態】本発明は、典型的な好ましい実施
形態の説明により、最もよく理解することができる。
【００３８】図１は、グラフィックスシステムの典型的
構成例を図示している。ホストコンピュータ１０は、メ
モリ、周辺機器およびグラフィックスプロセッサとの間
のインタフェースとして作用するだけの通常のパワーお
よび能力を有する汎用のプロセッサであればどんなもの
でもよい。グラフィックスプロセッサ２０は、グラフィ
ックス動作およびビデオ制御機能をより高速に実行す
る、内蔵型ハードウェア回路を有するプロセッサであ
る。ホストコンピュータ１０は、インタフェースバス３
０を介してグラフィックスプロセッサ２０と通信する。
ホストコンピュータ１０およびグラフィックスプロセッ
サ２０の両者ともに、フレームバッファメモリ４０から
情報を得ることができる。また、グラフィックスプロセ
ッサ２０は、表示モニタ５０に対してビデオおよび各種
ビデオ制御信号を発生する。
【００３９】好ましい実施形態においては、ホストコン
ピュータ１０は、例えばインテルＸ８６型グラフィック
スプロセッサやパワーＰＣプロセッサのような拡張型プ
ロセッサ２０を備えている。グラフィックスプロセッサ
２０は、例えばビデオ制御機能、ＢＬＴエンジンおよび
自動ＢＬＴ動作のようなハードウェア内蔵の各種特徴を
備えた高性能グラフィックスコントローラである。ま
た、インタフェースバス３０は、周辺機器相互接続（Ｐ
ＣＩ）ローカルバスでも、ＶＬビデオエレクトロニクス
標準接続（ＶＥＳＡ）ローカルバスでもよい。ＰＣＩバ
スおよびＶＬバスは、ホストと、例えばグラフィックス
コントローラのような周辺機器とを局所的に相互接続す
るために広く用いられているバスである。ＰＣＩバス
は、フレームバッファメモリ４０へのアクセスに際して
は、ホストに対するインタフェースとして作用する。
【００４０】図２は、図１のグラフィックスプロセッサ
２０を図示する詳細ブロック図である。
【００４１】以下の各種特徴は、すべて本発明に関わる
ものである。
【００４２】１．ホストインタフェース５２ グラフィックスプロセッサ２０は、どのようなＰＣＩロ
ーカルバスあるいはＶＬローカルバス３０にも直接に接
続される。また、グラフィックスプロセッサ２０は、フ
レームバッファメモリ４０に対するインタフェースとし
て作用する。フレームバッファメモリ４０は、少なくと
も（１）加速された表示領域、（２）ＳＶＧＡ（スーパ
ーＶＧＡ）表示領域、および（３）オートＢＬＴパラメ
ータ領域の３つに割り当てることができる。オートＢＬ
Ｔパラメータ領域は、ホスト１０がヘッダファイルを書
き込み、グラフィックスプロセッサ２０がヘッダファイ
ルを取り出す領域である。
【００４３】２．ＢＬＴエンジン５４ ＢＬＴエンジン５４は、グラフィックス動作に対するマ
スタコントローラである。ＢＬＴエンジン５４は、デー
タがフレームバッファメモリ４０から内部スタティック
ＲＡＭ５６へとフェッチされるようにし、画素パス制御
動作を開始し、かつ、その結果がフレームバッファメモ
リ４０、ＳＲＡＭ５６またはホスト１０に格納しなおさ
れるようにする。
【００４４】ＢＬＴエンジン５４は、コマンドパイプか
ら受け取ったコマンドを復号化する。これらのコマンド
は、通常、ホストインタフェース５２を通して伝えられ
てくる。ＢＬＴエンジン５４は、各種低レベルグラフィ
ックス機能において用いられる複数のレジスタ５６のす
べてを含んでいる。これらのレジスタ５６は、フレーム
バッファ４０、ＳＲＡＭ５６、およびＢＬＴの範囲に対
するポインタを含んでおり、ＢＬＴのソースおよび制御
レジスタのサイズを再び決める。
【００４５】３．グラフィックス加速器レジスタ グラフィックスプロセッサ２０は、ＢＬＴエンジン５４
内に位置決めされており、メモリ空間の１６キロバイト
を占めるメモリマップされたレジスタ５６としてアクセ
ス可能である、１セットのグラフィックス加速器レジス
タ５６を有している。これらのレジスタ５６は、典型的
にはホスト１０による書き込みの対象となり、グラフィ
ックスプロセッサ２０によって実行される各種グラフィ
ックス動作をセットアップする。関連するレジスタ５６
をいくつか以下に掲げる。
【００４６】ＬＮＣＮＴＬ：ライン制御およびオートＢ
ＬＴ制御フラグ ＣＯＭＭＡＮＤ：コマンド／データレジスタ ＯＰ｛０〜２｝＿ｏｐＲＤＲＡＭ：カラーＲＤＲＡＭア
ドレスレジスタ ＲＥＳＩＺＥ（Ａ〜Ｃ）＿ｏｐＲＤＲＡＭ：自動ＢＬＴ
ヘッダソースアドレスレジスタ ＳＴＡＲＴ＿ＢＬＴ＿ｉ（ｉ＝１、２、３）：ウィンド
ウｉ（ｉ＝１、２、３）のオートＢＬＴをスタートする ＳＴＯＰ＿ＢＬＴ＿ｉ（ｉ＝１、２、３）：ウィンドウ
ｉ（ｉ＝１、２、３）のオートＢＬＴをストップする ＬＮＣＮＴＬ（ライン制御）レジスタは１６ビットを有
している。また、ＬＮＣＮＴＬレジスタは、複数のオー
トＢＬＴを連鎖させるのに用いられる連鎖イネーブルビ
ットも有している。このビットがハイである時、オート
ＢＬＴは新しいヘッダを（完全である場合には）フェッ
チする。ローである時には、連鎖は終了する。
【００４７】ＣＯＭＭＡＮＤレジスタは、３２ビットで
ある。このレジスタは、ホストとＢＬＴエンジンとの間
のライトＦＩＦＯに直接アクセスすることを可能にす
る。
【００４８】ＣＯＮＴＲＯＬレジスタは１６ビットであ
る。このレジスタは、コマンドパイプおよびリード／ラ
イトＦＩＦＯの各部分の状態を制御し、それらの状態を
リターンする。ＣＯＮＴＲＯＬレジスタは、ＡＵＴＯ＿
ＢＬＴ＿ＥＮビットを有している。ＡＵＴＯ＿ＢＬＴ＿
ＥＮが０である時、オートＢＬＴアーム／トリガメカニ
ズムがディセーブルされる。１である時には、メカニズ
ムは通常どおりに動作する。
【００４９】ＯＰ｛０〜２｝＿ｏｐＲＤＲＡＭレジスタ
は、３２ビットであり、ＲＤＲＡＭのＸおよびＹアドレ
スを選択されたＯＦＵ（オペランドフェッチユニット）
に供給する。ＯＰ０＿ｏｐＲＤＲＡＭレジスタは、結果
として得られたＸバイトおよびＹラインアドレスを格納
することができる。
【００５０】ＲＥＳＩＺＥ｛Ａ〜Ｃ｝＿ｏｐＲＤＲＡＭ
レジスタは、３２ビットであり、自動リサイズＢＬＴに
対するソースアドレスと、自動グラフィックス動作用の
制御ビットとを含んでいる。各レジスタは、ＣＲＴコン
トローラから与えられた適切な垂直カウントによってト
リガされる別個のソースアドレスを含んでいる。また、
各レジスタは、ＴＲＩＧＧＥＲおよびＡＲＭからなる２
つの制御ビットを有している。ＴＲＩＧＧＥＲビット
は、オートＢＬＴをトリガするために用いられる。ＴＲ
ＩＧＧＥＲがハイである時、レジスタに書き込みがおこ
なわれるとただちににオートＢＬＴがトリガされる。Ｔ
ＲＩＧＧＥＲがローである時には、レジスタはＣＲＴコ
ントローラが適切な垂直カウントに達するのを待つ。Ａ
ＲＭビットは、自動ＢＬＴを準備するために用いられ
る。ＡＲＭがハイである時、自動ＢＬＴはアームド（ar
med）になる。つまり、ＣＲＴコントローラが適切な垂
直カウントに達すると、オートＢＬＴがスタートするこ
とになる。ＡＲＭがローである時、オートＢＬＴは外部
からアームドにされねばならない。これらの制御ビット
は、以下のように要約される。
【００５１】トリガアーム 動作 ０ ０ 外部からアームド ０ １ 自動的にアームドされる。垂直カウントに達す
るとトリガする。
【００５２】１ ０ レジスタに書き込みが行われると
ただちにオートＢＬＴをトリガする。
【００５３】１ １ 無効 ＲＥＳＩＺＥ｛Ａ〜Ｃ｝＿ｏｐＲＤＲＡＭの残りのビッ
トは、ソースデータがＲＤＲＡＭメモリに存在する垂直
および水平方向の位置を指定するために用いられる。
【００５４】ＳＴＡＲＴ＿ＢＬＴ＿１の８ビットレジス
タは、スキャンリフレッシュ時にどこで（３２スキャン
ラインの倍数単位で）ウィンドウ１のオートＢＬＴがイ
ネーブルされるかを規定し、それによってウィンドウの
ティアリングを防止する。オートＢＬＴは、 ＳＴＡＲ
Ｔ＿ＢＬＴ＿１≦現在のスキャンライン＜ＳＴＯＰ＿Ｂ
ＬＴ＿１である時にイネーブルされる。このレジスタ
は、ＲＥＳＩＺＥＡ＿ｏｐＲＤＲＡＭのビット３１が１
である時にディセーブルされる。
【００５５】ＳＴＯＰ＿ＢＬＴ＿１の８ビットレジスタ
は、スキャンリフレッシュ時にどこで（３２スキャンラ
インの倍数単位で）ウィンドウ１のオートＢＬＴがディ
セーブルされるかを規定し、それによってウィンドウの
ティアリングを防止する。このレジスタは、ＲＥＳＩＺ
ＥＡ＿ｏｐＲＤＲＡＭのビット３１が１である時にディ
セーブルされる。また、このレジスタのビット７（ＭＳ
Ｂ）は、ウィンドウ１をイネーブルするのに用いられ
る。もしこのビットが１であるのなら、ウィンドウ１は
イネーブルされる。一方、もしこのビットが０であるの
なら、ウィンドウ１はディセーブルされる。つまり、オ
ートＢＬＴはトリガされない。
【００５６】ＳＴＡＲＴ＿ＢＬＴ＿１は、ＳＴＯＰ＿Ｂ
ＬＴ＿１とは違っていなければならない。
【００５７】ＳＴＡＲＴ＿ＢＬＴ＿２、ＳＴＯＰ＿ＢＬ
Ｔ＿２、ＳＴＡＲＴ＿ＢＬＴ＿３およびＳＴＯＰ＿ＢＬ
Ｔ＿３は、それぞれＲＥＳＩＺＥＢ＿ｏｐＲＤＲＡＭお
よびＲＥＳＩＺＥＣ＿ｏｐＲＤＲＡＭが代わりに用いら
れる点を除いて同様である。したがって、互いに異なる
３つの安全領域を用いて、３つのウィンドウを同時にア
クティブに設定することができる。
【００５８】ＳＴＡＲＴ＿ＢＬＴ＿ｉおよびＳＴＯＰ＿
ＢＬＴ＿ｉ（ｉ＝１、２、３）は、垂直カウント値によ
ってトリガされるオートＢＬＴに対応する安全領域を規
定することによって、悪影響を全く及ぼすことなく、各
種グラフィックス動作を実行する。
【００５９】自動ＢＬＴ動作 自動ＢＬＴ動作を実現するためには、２つのことをする
必要がある。第１に、実行すべきグラフィックス動作を
指定するためには、ヘッダファイルを作成しなければな
らない。このヘッダファイルは、本来、グラフィックス
エンジンにロードされるグラフィックス変数を含んでい
る。第２に、ヘッダファイルを作成した後に、トリガリ
ングメカニズムを選択しなければならない。
【００６０】１．ヘッダファイル ヘッダファイルは、適切なグラフィックスエンジンにロ
ードされるべきデータを含んでいる。ヘッダファイル
は、ホストによってフレームバッファメモリ４０の目に
見えない領域に書き込まれる。グラフィックスプロセッ
サは、このヘッダファイルを読み出し、指定された複数
のレジスタをそのヘッダファイルに含まれている複数の
値で満たす。ヘッダファイルにおいてその値が指定され
るレジスタは２８個ある。それぞれの値が１６ビットを
必要としているので、ヘッダファイルを満たすのに必要
な総バイト数は５６となる。ヘッダファイルにおけるレ
ジスタの順番には従わなければならない。
【００６１】２．トリガリングメカニズム 自動ＢＬＴ動作は、スクリーンリフレッシュおよびホス
ト直接制御の２つの方法のいずれかによってトリガする
ことができる。
【００６２】（１）スクリーンリフレッシュ グラフィックスプロセッサ２０は、例えば水平ｓｙｎ
ｃ、垂直ｓｙｎｃおよび画素クロックのような各種ビデ
オ制御信号を発生する固有のビデオ制御回路を有してい
る。いったん初期化されると、グラフィックスプロセッ
サ２０は、ＢＬＴエンジン５４およびホスト１０から独
立して、これらの信号を発生する。スクリーンリフレッ
シュは、ビデオスクリーンが新しいイメージによって更
新されるメカニズムとして参照される。このことは、本
質的に垂直ｓｙｎｃによって要求されることである。グ
ラフィックスプロセッサ２０は、垂直ラインカウントを
インクリメントする垂直ｓｙｎｃカウンタを有してい
る。アニメーションやビデオなどに適用する際には、イ
メージの更新とスクリーンリフレッシュとの間の同期を
とることによって、表示に悪影響が及ぼされる事態を回
避することが重要である。
【００６３】ＲＥＳＩＺＥ｛Ａ〜Ｃ｝＿ｏｐＲＤＲＡＭ
におけるＴＲＩＧＧＥＲビットおよびＡＲＭビットが、
それぞれ０および１にプログラムされている時、垂直ｓ
ｙｎｃトリガリングメカニズムがイネーブルされる。Ｓ
ＴＡＲＴ＿ＢＬＴ＿ｉおよびＳＴＯＰ＿ＢＬＴ＿ｉレジ
スタは、オートＢＬＴがトリガされる垂直カウント範囲
を与える。垂直カウント値が対応するＳＴＡＲＴ＿ＢＬ
Ｔ＿ｉを超えると、（グラフィックスエンジンが他のタ
スクを実行するのに忙しくなければ）オートＢＬＴがた
だちにスタートする。グラフィックスエンジンが他のタ
スクを実行するのに忙しいのなら、グラフィックスエン
ジンはそのタスクを完了した後（垂直カウント値が対応
するＳＴＯＰ＿ＢＬＴ＿ｉにおける値未満である限り）
ただちにオートＢＬＴ動作をスタートする。したがっ
て、ＳＴＡＲＴ＿ＢＬＴ＿ｉ値およびＳＴＯＰ＿ＢＬＴ
＿ｉ値によって、オートＢＬＴ動作をスタートできる最
も早いフレームタイムと最も遅いフレームタイムとが得
られる。いったんスタートされると、オートＢＬＴ動作
は、垂直カウント値には関わりなく、最後まで実行され
る。したがって、現在表示されているイメージの全部ま
たは一部に上書きすることなく、グラフィックス動作を
安全かつ確実に進めることができるようにするために
は、ＳＴＡＲＴ＿ＢＬＴ＿ｉおよびＳＴＯＰ＿ＢＬＴ＿
ｉに書き込まれる値を慎重に選択しなければならない。
【００６４】スクリーンリフレッシュによってこのオー
トＢＬＴ動作をおこなうためのレジスタとしては、３セ
ットの独立したレジスタがあるのだから、スクリーン上
の３つのウィンドウをそれぞれ独立してリフレッシュす
る（例えば、更新する）ことができる。
【００６５】図３は、オートＢＬＴレジスタと、スクリ
ーン上のウィンドウとの間の対応関係を図示している。
スクリーン１１０は、イメージを表示するモニタのスク
リーンである。スクリーン上におけるウィンドウ１１
１、１１２および１１３は、スクリーン上に表示され、
同時にアクティブとなる３つのウィンドウである。パラ
メータセット１２１、１２２および１２３は、ウィンド
ウ１１１、１１２および１１３にそれぞれ対応してい
る。ウィンドウ１１１、１１２および１１３の位置は、
パラメータセット１２１、１２２および１２３における
値によってそれぞれ指定される。これらパラメータセッ
トの位置は、ＲＥＳＩＺＥ｛Ａ〜Ｃ｝＿ｏｐＲＤＲＡＭ
により指定される。垂直ライントリガリング用の安全領
域は、対応するＳＴＡＲＴ＿ＢＬＴ＿ｉおよびＳＴＯＰ
＿ＢＬＴ＿ｉレジスタにおいて指定される。
【００６６】図４は、ホスト１０とグラフィックスプロ
セッサ２０との間のインタラクションを説明するフロー
チャートを図示している。ブロック２００は、ホスト１
０により実行される各ステップを含んでいる。ブロック
２２０は、グラフィックスプロセッサ２０により実行さ
れる各ステップを含んでいる。どちらのブロックにおい
ても、ホストコンピュータ１０は、各種周辺機器の保守
管理や、メインプログラムの実行や、割り込みへの応答
といった、実行すべき通常のタスクが他にあるものとす
る。同様に、グラフィックスプロセッサ２０にも、例え
ばビデオ制御信号の発生といった専念すべき通常のタス
クが他にある。ホストコンピュータ１０が自動グラフィ
ックス動作を開始する準備ができた状態になると、ホス
ト１０は、まず、１個のヘッダファイルあるいは１シー
ケンスのヘッダファイルを作成する。この場合、（後述
するように）連鎖が用いられることになる。ステップ２
１０において、ホスト１０は、ヘッダファイルの５６バ
イトをバッファメモリ４０に書き込む。ステップ２１１
において、ホスト１０は、安全領域を確定するために、
垂直走査線のスタート値およびストップ値を書き込む。
３つのアクティブウィンドウ、または３セットの自動グ
ラフィックス動作に対応して、３つ以下の安全領域を確
定することができる。ステップ２１２において、ホスト
１０は、対応するＲＥＳＩＺＥ｛Ａ〜Ｃ｝＿ｏｐＲＤＲ
ＡＭレジスタのＴＲＩＧＧＥＲを０に、ＡＲＭを１にプ
ログラムすることによって、スクリーンリフレッシュト
リガリングメカニズムをイネーブルする。グラフィック
スプロセッサ２０がこれらの値によってプログラムされ
るとすぐに、グラフィックスプロセッサ２０は自動動作
の準備完了状態になる。すると、ホスト１０は、ステッ
プ２１３でその通常のタスクに戻ることができる。ブロ
ック２２０は、グラフィックスプロセッサによって実行
される各ステップを示している。以下の説明では、ただ
１つのウィンドウがアクティブであると仮定する。ただ
し、好ましい実施形態では、３つのウィンドウを同時に
イネーブルすることができる。ステップ２２１におい
て、もしホスト１０がスクリーンリフレッシュトリガリ
ングのオプションをイネーブルしていないのなら、ステ
ップ２３０に示されているように、グラフィックスプロ
セッサ２０は通常の動作を継続する。いったんスクリー
ンリフレッシュトリガリングのオプションがイネーブル
されると、グラフィックスプロセッサ２０は、内部垂直
カウンタと、ホスト１０によってプログラムされたスタ
ート値およびストップ値との比較をイネーブルする。こ
の比較は、グラフィックスエンジンから独立したハード
ウェアによりなされるので、グラフィックスプロセッサ
２０は、このタスクのみに縛られるわけではない。各動
作の終了時にはいつも、ステップ２２２に示すように、
グラフィックスプロセッサ２０はこの比較の結果をチェ
ックする。もし垂直カウンタが安全領域により確定され
た範囲外にあるのなら、グラフィックスエンジンは、ス
テップ２３０で通常の動作を継続する。一方、もし垂直
カウンタがこの範囲内にあれば、ステップ２２３に示す
ように、グラフィックスエンジンは通常の動作を中断
し、自動ＢＬＴヘッダをフェッチする。次に、これらの
値がレジスタに格納された（ステップ２２４）後、ステ
ップ２２５で自動ＢＬＴが実行される。いったん自動Ｂ
ＬＴが完了すると、グラフィックスプロセッサ２０はス
テップ２２１に戻る。
【００６７】（２）ホスト直接制御 スクリーンリフレッシュトリガリングメカニズムによっ
てＢＬＴ動作とスクリーンリフレッシュとの間の同期を
とることが可能になるとはいえ、ホストにより自動ＢＬ
Ｔ動作を直接に制御するほうが望ましい状況もある。換
言すれば、グラフィックスエンジンは、ホスト１０によ
ってプログラムされた後ただちに、オートＢＬＴ動作を
実行することになる。
【００６８】図５は、ホスト１０とグラフィックスプロ
セッサ２０との間のインタラクションを説明するフロー
チャートを図示している。ブロック３００はホストによ
り実行される各ステップからなり、ブロック３２０はグ
ラフィックスプロセッサにより実行される各ステップか
らなる。（１）の場合と同様に、ホスト１０は、ステッ
プ３０１でまずヘッダファイルをセットアップする。ホ
スト１０がオートＢＬＴ動作の準備完了状態になると、
ステップ３０２で、ホスト１０はＴＲＩＧＧＥＲビット
およびＡＲＭビットをそれぞれ１および０にプログラム
する。すると、ホスト１０は、ステップ３０３で通常の
タスクに戻ることができる。グラフィックスプロセッサ
の側では、もしステップ３２１でホスト１０が自動ＢＬ
Ｔをトリガしていないのなら、ステップ３３０で通常の
動作が継続される。一方、もしトリガがイネーブルされ
ているのなら、ステップ３２２で自動動作がスタートす
る。
【００６９】グラフィックス動作の連係 たしかに各ヘッダファイルはグラフィックス動作を完全
におこなうのに十分な情報を含んではいるが、多数のヘ
ッダファイルを連鎖させることによって、ホスト１０を
割り込ませずに１シーケンスのグラフィックス動作を実
行可能とするのが望ましい。そうすれば、非常に複雑な
グラフィックスタスクを遂行することができる。これ
は、グラフィックスエンジンには連鎖イネーブルビット
が存在するのであるから、実現可能である。連鎖をイネ
ーブルするには、ＬＮＣＮＴＬレジスタの連鎖イネーブ
ルビットを用いる。このビットがハイであれば連鎖はイ
ネーブルされ、ローであれば連鎖はディセーブルされ
る。各ヘッダファイルは、次のヘッダファイルに対する
ポインタを有している。これらのポインタは、ＮＥＸＴ
＿ＨＥＡＤ．ｐｔ．ｘ．およびＮＥＸＴ＿ＨＥＡＤ．ｐ
ｔ．ｙ．である（なお、バッファメモリの目に見えない
領域は、目に見える領域を２次元的に拡大したものとみ
なされること、および、ヘッダファイルは、ライン上の
どの位置（Ｘ値）を選択してもよいのと同様に、どの
「ライン」（Ｙ値）に書き込んでもよいことには注意が
必要である）。連鎖がイネーブルされると、第１のＢＬ
Ｔ動作が完了した後、グラフィックスエンジンは、ＮＥ
ＸＴ＿ＨＥＡＤ．ｐｔ．ｘ．およびＮＥＸＴ＿ＨＥＡ
Ｄ．ｐｔ．ｙ．により指定された位置から新しいパラメ
ータセットを読み出し、新しいＢＬＴを実行する。ＬＮ
ＣＮＴＬの連鎖イネーブルビットがローとなり、現在の
ヘッダファイルがシーケンスにおける最後のヘッダファ
イルであることが示されるまで、連鎖は継続される。
【００７０】連鎖は、トリガリングメカニズムとは独立
している。したがって、上述したように、スクリーンリ
フレッシュまたはホストのいずれかによって、１シーケ
ンスのオートＢＬＴ動作を連鎖させ、トリガすることが
できる。
【００７１】図６は、連鎖と表示との間の対応関係を説
明する図である。表示スクリーン４００は、３つのアク
ティブウィンドウＷＡ４０１、ＷＢＢ’４０２およびＷ
Ｃ４０３を示す通常のスクリーンである。レジスタセッ
トＲＡ４１１、ＲＢ４１２およびＲＣ４１３は、それぞ
れＷＡ、ＷＢＢ’およびＷＣに対応するＸＹ位置および
安全領域を指定するためのレジスタを含んでいる。ヘッ
ダメモリ領域ＨＡ４１４およびＨＣ４１７は、０であり
連鎖をディセーブルするＬＮＣＮＴＬ連鎖イネーブルビ
ットを含んでいる。したがって、オートＢＬＴ動作は、
ヘッダメモリ領域ＨＡ４１４およびＨＣ４１７のみにお
いて指定されるとおりに実行される。ヘッダメモリ領域
ＨＢは、連鎖を有している。すなわち、その連鎖ビット
は１である。ＨＢにおける次のヘッダポインタがＨＢ’
４１６を指示しており、ＨＢ’ヘッダは０である連鎖イ
ネーブルビットを含んでいると仮定する。その場合、ヘ
ッダメモリ領域ＢにおけるＢＬＴ動作が完了すると、グ
ラフィックスエンジンは、ＨＢ’ヘッダメモリ領域に含
まれているパラメータをフェッチし、そのＢＬＴ動作を
実行する。ＨＢ’ＢＬＴ動作が完了した後、グラフィッ
クスエンジンはその通常のモードに戻る。したがって、
ウィンドウＷＢＢ’４０２は、ＨＢおよびＨＢ’におけ
る２つのＢＬＴ動作の結果を示している。
【００７２】スクリーンリフレッシュあるいはホスト１
０のいずれかによりトリガされる自動グラフィックス動
作と、連鎖法とを組み合わせることによって、ホストの
大幅なオーバーヘッドをもたらすことなく、非常に複雑
で強化されたグラフィックス動作を実行することができ
る。したがって、ホストのインタラクションを最小限に
とどめることができる。本質的には、グラフィックスプ
ログラムは、ホスト１０によってバッファメモリ４０内
に作成されうるものであり、また、本発明による連鎖を
用いることによって、ホストの介入なしに、そのような
グラフィックスプログラムを実行し、結果を表示するこ
とができる。
【００７３】最後に一言付け加えておくと、以上に本発
明による自動グラフィックス動作を好ましい実施形態に
即して開示し、説明してきたが、本発明の装置および方
法には、本発明の着想および範囲を超えることなくさま
ざまな改変を加えることが可能であることは理解された
い。
【００７４】
【発明の効果】本発明によれば、遅延を最小限にとど
め、グラフィックに悪影響が及ぼされる事態を回避する
ために、ホストとグラフィックスプロセッサとの間のイ
ンタラクションスキームを最適化するグラフィックスシ
ステムを提供することができる。
【図面の簡単な説明】
【図１】ホストコンピュータおよびビデオ制御を備えた
典型的グラフィックスシステムを示すブロック図であ
る。
【図２】図１のグラフィックスプロセッサ２０を示す詳
細ブロック図である。
【図３】１シーケンスのヘッダファイルとグラフィック
ス表示との間の対応関係を示す図である。
【図４】スクリーンリフレッシュトリガリングメカニズ
ムを用いて自動ＢＬＴ動作を実行するための各ステップ
を示すフローチャートである。
【図５】ホストトリガリングメカニズムを用いて自動Ｂ
ＬＴ動作を実行するための各ステップを示すフローチャ
ートである。
【図６】ヘッダファイルの連鎖を示す図である。
【符号の説明】
２０ グラフィックスプロセッサ ３０ インタフェースバス ４０ フレームバッファメモリ ５４ ＢＬＴエンジン ５６ 内部スタティックＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 カール エス． ミルス アメリカ合衆国 ワシントン 98037， リンウッド， 41エスティー プレイス ウエスト 17908 (72)発明者 ブラッドリー エイ． メイ アメリカ合衆国 カリフォルニア 95125, サン ホセ， ミネソタ アベニュー 1203 (72)発明者 ローレン イー． リンスタッド アメリカ合衆国 ワシントン 98058， レントン， イー． スプリング レイク ドライブ エスイー 18636

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 自動的にグラフィックス動作を実行する
    グラフィックスシステムであって、 ホストコンピュータと、 該ホストコンピュータに接続されたフレームバッファメ
    モリと、 該ホストコンピュータおよび該フレームバッファメモリ
    に接続されているグラフィックスプロセッサであって、 第１のグラフィックス動作を開始する第１のトリガリン
    グ回路、およびプログラマブルレジスタを有し、該第１
    のトリガリング回路に接続されているブロック転送エン
    ジンであって、該フレームバッファメモリへの転送およ
    び該フレームファイルメモリからの転送を制御し、か
    つ、該プログラマブルレジスタの内容に基づき、該第１
    のトリガリング回路に応答して該第１のグラフィックス
    動作を実行する、ブロック転送エンジンを有しているグ
    ラフィックスプロセッサと、を備えているグラフィック
    スシステム。
  2. 【請求項２】 前記グラフィックスプロセッサが、前記
    ブロック転送エンジンに接続されており、第２のグラフ
    ィックス動作を開始する第２のトリガリング回路をさら
    に備えており、該ブロック転送エンジンにおける前記プ
    ログラマブルレジスタが、該プログラマブルレジスタの
    内容に基づき、該第２のトリガリング回路に応答して該
    第２のグラフィックス動作を実行する、請求項１に記載
    のグラフィックスシステム。
  3. 【請求項３】 前記グラフィックスプロセッサが、複数
    のプログラマブルレジスタの内容に基づき、前記第１の
    トリガリング回路または前記第２のトリガリング回路に
    応答して複数のグラフィックス動作を実行する、前記プ
    ログラマブルレジスタを複数個備えている、請求項２に
    記載のグラフィックスシステム。
  4. 【請求項４】 前記プログラマブルレジスタが、垂直走
    査線の最小値と該垂直走査線の最大値とを格納する複数
    のレジスタからなる、請求項２に記載のグラフィックス
    システム。
  5. 【請求項５】 前記プログラマブルレジスタが、イネー
    ブルビットが第１のイネーブル状態にある時には前記第
    １のトリガリング回路をトリガし、該イネーブルビット
    が第２のイネーブル状態にある時には前記第２のトリガ
    リング回路をトリガするイネーブルビットを有してい
    る、請求項４に記載のグラフィックスシステム。
  6. 【請求項６】 前記グラフィックスプロセッサが垂直カ
    ウンタ値をインクリメントするビデオ制御回路をさらに
    備えており、前記イネーブルビットが前記第１のイネー
    ブル状態にある時に前記第１のトリガリング回路がトリ
    ガされ、かつ、該垂直カウンタ値が、前記垂直走査線の
    前記最小値と前記最大値との間の値である、請求項５に
    記載のグラフィックスシステム。
  7. 【請求項７】 １サブセットの前記プログラマブルレジ
    スタの内容に基づいて前記第１のグラフィックス動作が
    実行され、該１サブセットの該プログラマブルレジスタ
    が、第１および第２の連鎖イネーブル状態を有する連鎖
    イネーブルビットと、次のサブセットの該プログラマブ
    ルレジスタのアドレスを示す少なくとも１つの位置ポイ
    ンタと、を含んでいる、請求項１に記載のグラフィック
    スシステム。
  8. 【請求項８】 前記グラフィックスプロセッサが、前記
    次のサブセットの前記プログラマブルレジスタの内容を
    前記アドレスから取り出し、前記連鎖イネーブルビット
    が前記第１の連鎖イネーブル状態にある時には前記第１
    のグラフィックス動作を実行し、かつ、該連鎖イネーブ
    ルビットが前記第２の連鎖イネーブル状態にある時には
    通常のモードに戻る、請求項７に記載のグラフィックス
    システム。
  9. 【請求項９】 ホストコンピュータに接続されたフレー
    ムバッファメモリを設けるステップと、 第１のグラフィックス動作を開始する第１のトリガリン
    グ回路を有するグラフィックスプロセッサであって、該
    ホストコンピュータおよび該フレームバッファメモリに
    接続されているグラフィックスプロセッサを設けるステ
    ップと、 該第１のトリガリング回路に接続されており、該フレー
    ムバッファメモリからの転送および該フレームバッファ
    メモリへの転送を制御するブロック転送エンジンであっ
    て、プログラマブルレジスタの内容に基づき、該第１の
    トリガリング回路に応答して該第１のグラフィックス動
    作を実行するのに用いられるプログラマブルレジスタを
    有している、ブロック転送エンジンを設けるステップ
    と、を含む、自動グラフィックス動作方法。
  10. 【請求項１０】 前記グラフィックスプロセッサを設け
    る前記ステップが、前記ブロック転送エンジンに接続さ
    れており、第２のグラフィックス動作を開始する第２の
    トリガリング回路を設けるステップをさらに備えてお
    り、該ブロック転送エンジンにおける前記プログラマブ
    ルレジスタが、該プログラマブルレジスタの内容に基づ
    き、該第２のトリガリング回路に応答して該第２のグラ
    フィックス動作を実行する、請求項９に記載の方法。
  11. 【請求項１１】 前記ブロック転送エンジンを設ける前
    記ステップが、複数のプログラマブルレジスタの内容に
    基づき、前記第１のトリガリング回路または前記第２の
    トリガリング回路に応答して複数のグラフィックス動作
    を実行する前記プログラマブルレジスタを複数個設ける
    ステップをさらに備えている、請求項１０に記載の方
    法。
  12. 【請求項１２】 前記ブロック転送エンジンを設ける前
    記ステップにおいて、前記プログラマブルレジスタが、
    垂直走査線の最小値と該垂直走査線の最大値とを格納す
    る複数のレジスタからなる、請求項１０に記載の方法。
  13. 【請求項１３】 前記ブロック転送エンジンを設ける前
    記ステップにおいて、前記プログラマブルレジスタが、
    イネーブルビットが第１のイネーブル状態にある時には
    前記第１のトリガリング回路をトリガし、該イネーブル
    ビットが第２のイネーブル状態にある時には前記第２の
    トリガリング回路をトリガするイネーブルビットを有し
    ている、請求項１２に記載の方法。
  14. 【請求項１４】 前記グラフィックスプロセッサを設け
    る前記ステップにおいて、前記グラフィックスプロセッ
    サが垂直カウンタ値をインクリメントするビデオ制御回
    路をさらに備えており、前記イネーブルビットが前記第
    １のイネーブル状態にある時に前記第１のトリガリング
    回路がトリガされ、かつ、該垂直カウンタ値が、前記垂
    直走査線の前記最小値と前記最大値との間の値である、
    請求項１３に記載の方法。
  15. 【請求項１５】 前記グラフィックスプロセッサを設け
    る前記ステップにおいて、１サブセットの前記プログラ
    マブルレジスタの内容に基づいて前記第１のグラフィッ
    クス動作が実行され、該１サブセットの該プログラマブ
    ルレジスタが、第１および第２の連鎖イネーブル状態を
    有する連鎖イネーブルビットと、次のサブセットの該プ
    ログラマブルレジスタのアドレスを示す少なくとも１つ
    の位置ポインタと、を含んでいる、請求項９に方法。
  16. 【請求項１６】 前記グラフィックスプロセッサを設け
    る前記ステップにおいて、前記グラフィックスプロセッ
    サが、前記次のサブセットの前記プログラマブルレジス
    タの内容を前記アドレスから取り出し、前記連鎖イネー
    ブルビットが前記第１の連鎖イネーブル状態にある時に
    は前記第１のグラフィックス動作を実行し、かつ、該連
    鎖イネーブルビットが前記第２の連鎖イネーブル状態に
    ある時には通常のモードに戻る、請求項１５に記載の方
    法。
  17. 【請求項１７】 ホストコンピュータおよびフレームバ
    ッファメモリに接続されており、自動的にグラフィック
    ス動作を実行するグラフィックスプロセッサであって、 第１のグラフィックス動作を開始する第１のトリガリン
    グ回路と、 プログラマブルレジスタを有し、該第１のトリガリング
    回路に接続されているブロック転送エンジンであって、
    該プログラマブルレジスタの内容に基づき、該第１のト
    リガリング回路に応答して該第１のグラフィックス動作
    を実行する、ブロック転送エンジンと、を備えているグ
    ラフィックスプロセッサ。
  18. 【請求項１８】 前記ブロック転送エンジンに接続され
    ており、第２のグラフィックス動作を開始する第２のト
    リガリング回路をさらに備えており、該ブロック転送エ
    ンジンにおける前記プログラマブルレジスタが、該プロ
    グラマブルレジスタの内容に基づき、該第２のトリガリ
    ング回路に応答して該第２のグラフィックス動作を実行
    する、請求項１７に記載のグラフィックスプロセッサ。
  19. 【請求項１９】 前記グラフィックスプロセッサが、複
    数のプログラマブルレジスタの内容に基づき、前記第１
    のトリガリング回路または前記第２のトリガリング回路
    に応答して複数のグラフィックス動作を実行する前記プ
    ログラマブルレジスタを複数個備えている、請求項１７
    に記載のグラフィックスプロセッサ。
  20. 【請求項２０】 前記プログラマブルレジスタが、垂直
    走査線の最小値と該垂直走査線の最大値とを格納する複
    数のレジスタからなる、請求項１９に記載のグラフィッ
    クスプロセッサ。
  21. 【請求項２１】 前記プログラマブルレジスタが、イネ
    ーブルビットが第１のイネーブル状態にある時には前記
    第１のトリガリング回路をトリガし、該イネーブルビッ
    トが第２のイネーブル状態にある時には前記第２のトリ
    ガリング回路をトリガするイネーブルビットを有してい
    る、請求項２０に記載のグラフィックスプロセッサ。
  22. 【請求項２２】 前記グラフィックスプロセッサが垂直
    カウンタ値をインクリメントするビデオ制御回路をさら
    に備えており、前記イネーブルビットが前記第１のイネ
    ーブル状態にある時に前記第１のトリガリング回路がト
    リガされ、かつ、該垂直カウンタ値が、前記垂直走査線
    の前記最小値と前記最大値との間の値である、請求項２
    １に記載のグラフィックスプロセッサ。
  23. 【請求項２３】 １サブセットの前記プログラマブルレ
    ジスタの内容に基づいて前記第１のグラフィックス動作
    が実行され、該１サブセットの該プログラマブルレジス
    タが、第１および第２の連鎖イネーブル状態を有する連
    鎖イネーブルビットと、次のサブセットの該プログラマ
    ブルレジスタのアドレスを示す少なくとも１つの位置ポ
    インタと、を含んでいる、請求項１７に記載のグラフィ
    ックスプロセッサ。
  24. 【請求項２４】 前記グラフィックスプロセッサが、前
    記次のサブセットの前記プログラマブルレジスタの内容
    を前記アドレスから取り出し、前記連鎖イネーブルビッ
    トが前記第１の連鎖イネーブル状態にある時には前記第
    １のグラフィックス動作を実行し、かつ、該連鎖イネー
    ブルビットが前記第２の連鎖イネーブル状態にある時に
    は通常のモードに戻る、請求項２３に記載のグラフィッ
    クスプロセッサ。
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