JPH07210141A - 拡張グラフィックス・アレイ（ｘｇａ）・ネイティブ・モードにおいて仮想ビデオ・グラフィックス・アレイ（ｖｇａ）をサポートするディスプレイ・アダプタ - Google Patents
拡張グラフィックス・アレイ（ｘｇａ）・ネイティブ・モードにおいて仮想ビデオ・グラフィックス・アレイ（ｖｇａ）をサポートするディスプレイ・アダプタInfo
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- JPH07210141A JPH07210141A JP6266570A JP26657094A JPH07210141A JP H07210141 A JPH07210141 A JP H07210141A JP 6266570 A JP6266570 A JP 6266570A JP 26657094 A JP26657094 A JP 26657094A JP H07210141 A JPH07210141 A JP H07210141A
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】 ＸＧＡディスプレイ・アダプタのネイティブ
・モード・オペレーションの間に、ＶＧＡグラフィック
ス・モードの仮想化をサポートする方法及び装置を提供
する。 【構成】 ＸＧＡディスプレイ・アダプタ２０のネイテ
ィブ・モード・オペレーションの間に、ＶＧＡグラフィ
ックス・モードの仮想化を可能にするために、ＶＧＡグ
ラフィックス支援ハードウェア２０８及び特定のＶＧＡ
レジスタをアクセス可能にすることにより、ＸＧＡディ
スプレイ・アダプタ２０を選択的に可能にする。ＸＧＡ
ディスプレイ・アダプタ２０は更に３制御ビットを有す
るＸＧＡ動作モード・レジスタを含み、これは本発明の
仮想ＶＧＡ機能を許可または禁止するために、アプリケ
ーション・ソフトウェアにより選択的に書込まれる。仮
想ＶＧＡ機能が許可されると、ホスト・インタフェース
２００内の論理回路が各ビデオ・メモリ・アクセスに関
連するＣＰＵアドレスを調査し、そのアクセスがネイテ
ィブ・メモリ・アクセスではなく、仮想ＶＧＡメモリ・
アクセスを含むかどうかを判断する。
・モード・オペレーションの間に、ＶＧＡグラフィック
ス・モードの仮想化をサポートする方法及び装置を提供
する。 【構成】 ＸＧＡディスプレイ・アダプタ２０のネイテ
ィブ・モード・オペレーションの間に、ＶＧＡグラフィ
ックス・モードの仮想化を可能にするために、ＶＧＡグ
ラフィックス支援ハードウェア２０８及び特定のＶＧＡ
レジスタをアクセス可能にすることにより、ＸＧＡディ
スプレイ・アダプタ２０を選択的に可能にする。ＸＧＡ
ディスプレイ・アダプタ２０は更に３制御ビットを有す
るＸＧＡ動作モード・レジスタを含み、これは本発明の
仮想ＶＧＡ機能を許可または禁止するために、アプリケ
ーション・ソフトウェアにより選択的に書込まれる。仮
想ＶＧＡ機能が許可されると、ホスト・インタフェース
２００内の論理回路が各ビデオ・メモリ・アクセスに関
連するＣＰＵアドレスを調査し、そのアクセスがネイテ
ィブ・メモリ・アクセスではなく、仮想ＶＧＡメモリ・
アクセスを含むかどうかを判断する。
Description
【０００１】
【産業上の利用分野】本発明は一般にパーソナル・コン
ピュータのディスプレイ・アダプタに関し、特に、ＸＧ
Ａネイティブ・モードにおいてＶＧＡグラフィックス・
モードをサポートするＸＧＡディスプレイ・アダプタに
関する。
ピュータのディスプレイ・アダプタに関し、特に、ＸＧ
Ａネイティブ・モードにおいてＶＧＡグラフィックス・
モードをサポートするＸＧＡディスプレイ・アダプタに
関する。
【０００２】
【従来の技術】パーソナル・コンピュータ（ＰＣ）など
のマイクロプロセッサをベースとするコンピュータ・シ
ステムでは、ＣＰＵにより発行されるビデオ・コマンド
がＰＣのビデオ・ディスプレイと、そのオペレーション
を制御できるようにインタフェースするためにディスプ
レイ・アダプタが提供される。普及タイプのディスプレ
イ・アダプタは、ＩＢＭにより製造されるビデオ・グラ
フィックス・アレイすなわちＶＧＡである。１９８７年
のその導入以来、ＶＧＡは広範に受入れられたため、多
くのソフトウェア・メーカが表示出力を生成するために
ＶＧＡディスプレイ・モード（すなわちグラフィックス
及びテキスト・モード）を利用するアプリケーション・
プログラムを開発した。
のマイクロプロセッサをベースとするコンピュータ・シ
ステムでは、ＣＰＵにより発行されるビデオ・コマンド
がＰＣのビデオ・ディスプレイと、そのオペレーション
を制御できるようにインタフェースするためにディスプ
レイ・アダプタが提供される。普及タイプのディスプレ
イ・アダプタは、ＩＢＭにより製造されるビデオ・グラ
フィックス・アレイすなわちＶＧＡである。１９８７年
のその導入以来、ＶＧＡは広範に受入れられたため、多
くのソフトウェア・メーカが表示出力を生成するために
ＶＧＡディスプレイ・モード（すなわちグラフィックス
及びテキスト・モード）を利用するアプリケーション・
プログラムを開発した。
【０００３】ＩＢＭにより開発された"プレゼンテーシ
ョン・マネージャ"、及びマイクロソフト社により開発
された"マイクロソフト・ウィンドウズ"などのウィンド
ウ機構を提供するオペレーティング・システム環境の普
及は、ＶＧＡの互換性に関する問題を生じた。ウィンド
ウ環境では、ビデオ・ディスプレイ画面は複数の表示領
域またはウィンドウに分割され、そこでは異なるアプリ
ケーションが同時に実行される。例えばワード処理アプ
リケーションが第１のウィンドウで実行され、スプレッ
ドシート・アプリケーションが第２のウィンドウで実行
される。ユーザにフル画面ではなく、ＶＧＡ用アプリケ
ーションをウィンドウ内で実行する能力を提供すること
が望ましいことは明らかであるが、コンピュータ・ハー
ドウェア及びソフトウェア開発者は、こうしたアプリケ
ーションがウィンドウ環境において直接実行できないこ
とを見い出した。従って、ＰＣのハードウェアまたは動
作環境ソフトウェアに特定の変更を加えない限り、ＶＧ
Ａ用アプリケーションが実行される場合は常に、その表
示が行われる以前に、ウィンドウ環境下で実行されるア
プリケーションが中断され、表示画面がブランクにされ
なければならない。
ョン・マネージャ"、及びマイクロソフト社により開発
された"マイクロソフト・ウィンドウズ"などのウィンド
ウ機構を提供するオペレーティング・システム環境の普
及は、ＶＧＡの互換性に関する問題を生じた。ウィンド
ウ環境では、ビデオ・ディスプレイ画面は複数の表示領
域またはウィンドウに分割され、そこでは異なるアプリ
ケーションが同時に実行される。例えばワード処理アプ
リケーションが第１のウィンドウで実行され、スプレッ
ドシート・アプリケーションが第２のウィンドウで実行
される。ユーザにフル画面ではなく、ＶＧＡ用アプリケ
ーションをウィンドウ内で実行する能力を提供すること
が望ましいことは明らかであるが、コンピュータ・ハー
ドウェア及びソフトウェア開発者は、こうしたアプリケ
ーションがウィンドウ環境において直接実行できないこ
とを見い出した。従って、ＰＣのハードウェアまたは動
作環境ソフトウェアに特定の変更を加えない限り、ＶＧ
Ａ用アプリケーションが実行される場合は常に、その表
示が行われる以前に、ウィンドウ環境下で実行されるア
プリケーションが中断され、表示画面がブランクにされ
なければならない。
【０００４】上述の"ウィンドウ内ＶＧＡ（VGA-in-a-wi
ndow ）"問題を克服するために、様々な技術が開発され
た。ＶＧＡテキスト・モードでは、コード化テキスト・
バッファを含むＶＧＡ用アプリケーションのビデオ・バ
ッファを、ＰＣの表示モニタ上に表示されるデータを記
憶するのには使わないビデオ・メモリの一部を含む仮想
ビデオ・バッファにマップするソフトウェアを用いて達
成された。アプリケーションは次に、その仮想ビデオ・
バッファから随意に読出すことも書込むことも可能にな
る。周期的に、オペレーティング・システムの仮想デバ
イス・ドライバが、アプリケーションの仮想ビデオ・バ
ッファの内容を読出し、それを表示画面上の適切なウィ
ンドウ内に表示する。コード化テキスト・バッファは容
易にグラフィックス・モードのテキストに変換されるの
で、上述のようにＶＧＡテキスト・モードをシミュレー
トまたは"仮想化（virtualize）"することは、かなり直
接的であり、ソフトウェアだけを用いるので容易に実行
される。
ndow ）"問題を克服するために、様々な技術が開発され
た。ＶＧＡテキスト・モードでは、コード化テキスト・
バッファを含むＶＧＡ用アプリケーションのビデオ・バ
ッファを、ＰＣの表示モニタ上に表示されるデータを記
憶するのには使わないビデオ・メモリの一部を含む仮想
ビデオ・バッファにマップするソフトウェアを用いて達
成された。アプリケーションは次に、その仮想ビデオ・
バッファから随意に読出すことも書込むことも可能にな
る。周期的に、オペレーティング・システムの仮想デバ
イス・ドライバが、アプリケーションの仮想ビデオ・バ
ッファの内容を読出し、それを表示画面上の適切なウィ
ンドウ内に表示する。コード化テキスト・バッファは容
易にグラフィックス・モードのテキストに変換されるの
で、上述のようにＶＧＡテキスト・モードをシミュレー
トまたは"仮想化（virtualize）"することは、かなり直
接的であり、ソフトウェアだけを用いるので容易に実行
される。
【０００５】それに反し、ＣＰＵオーバヘッドの観点か
ら、ＶＧＡグラフィックス・モードをソフトウェアだけ
で仮想化することは極めて非現実的である。この主な理
由はＶＧＡグラフィックス・モードでは、ビデオ・メモ
リが４つの別々のビット・プレーンに分割されるプレー
ナ形式で構成され、各４ビット画素の１ビットが各プレ
ーンに記憶される。通常、ＣＰＵは１度に１プレーンし
かアクセスできないが、ＶＧＡアダプタはＣＰＵが同時
に４つの全メモリ・プレーンをアクセス可能とするため
の特定のグラフィックス支援ハードウェアを含む。その
結果、ＶＧＡグラフィックス・モードでは、ＣＰＵが１
バイトのデータをビデオ・メモリに書込むまたは読出す
とき、常に、４バイトのデータまたは８画素が実際には
影響を受ける。この同じグラフィックス支援ハードウェ
アはまた、データ回転、色拡張、色比較及びビット・マ
スキングなどの他の画素データ・オペレーションを実行
する。ビデオ・メモリ・アクセスの間にＶＧＡがプレー
ナ形式のビデオ・メモリを利用することを可能とするグ
ラフィックス支援ハードウェアにより実行される上述の
オペレーションは、以降では一括して"ＶＧＡグラフィ
ックス支援機能"と呼ぶ。
ら、ＶＧＡグラフィックス・モードをソフトウェアだけ
で仮想化することは極めて非現実的である。この主な理
由はＶＧＡグラフィックス・モードでは、ビデオ・メモ
リが４つの別々のビット・プレーンに分割されるプレー
ナ形式で構成され、各４ビット画素の１ビットが各プレ
ーンに記憶される。通常、ＣＰＵは１度に１プレーンし
かアクセスできないが、ＶＧＡアダプタはＣＰＵが同時
に４つの全メモリ・プレーンをアクセス可能とするため
の特定のグラフィックス支援ハードウェアを含む。その
結果、ＶＧＡグラフィックス・モードでは、ＣＰＵが１
バイトのデータをビデオ・メモリに書込むまたは読出す
とき、常に、４バイトのデータまたは８画素が実際には
影響を受ける。この同じグラフィックス支援ハードウェ
アはまた、データ回転、色拡張、色比較及びビット・マ
スキングなどの他の画素データ・オペレーションを実行
する。ビデオ・メモリ・アクセスの間にＶＧＡがプレー
ナ形式のビデオ・メモリを利用することを可能とするグ
ラフィックス支援ハードウェアにより実行される上述の
オペレーションは、以降では一括して"ＶＧＡグラフィ
ックス支援機能"と呼ぶ。
【０００６】ウィンドウ環境においてＶＧＡグラフィッ
クス・モードをシミュレートするためにソフトウェアだ
けに頼ると、アプリケーションはその仮想ビデオ・バッ
ファからの読出しまたは書込みを、各こうしたアクセス
に対してシミュレーション・ソフトウェアを呼出すこと
なしに実行することができなくなる。なぜなら、仮想ビ
デオ・バッファへの続くアクセスが、以前にそこに書込
まれ、まだシミュレーション・ソフトウェアにより処理
されていないデータに依存するからである。仮想メモリ
・ページ不在処理、及び仮想ビデオ・バッファへの各ア
クセスに対するＶＧＡグラフィックス支援ハードウェア
のシミュレートに関するＣＰＵオーバヘッドは、ソフト
ウェアだけによるＶＧＡグラフィックス・モードの仮想
化方法を極めて低速且つ非効率的にし、従って非現実的
なものとする。
クス・モードをシミュレートするためにソフトウェアだ
けに頼ると、アプリケーションはその仮想ビデオ・バッ
ファからの読出しまたは書込みを、各こうしたアクセス
に対してシミュレーション・ソフトウェアを呼出すこと
なしに実行することができなくなる。なぜなら、仮想ビ
デオ・バッファへの続くアクセスが、以前にそこに書込
まれ、まだシミュレーション・ソフトウェアにより処理
されていないデータに依存するからである。仮想メモリ
・ページ不在処理、及び仮想ビデオ・バッファへの各ア
クセスに対するＶＧＡグラフィックス支援ハードウェア
のシミュレートに関するＣＰＵオーバヘッドは、ソフト
ウェアだけによるＶＧＡグラフィックス・モードの仮想
化方法を極めて低速且つ非効率的にし、従って非現実的
なものとする。
【０００７】幾つかのグラフィックス・アダプタ、例え
ばVGA、8514/A及びImage Adapter/Aは、監視ソフトウェ
アに結合される実際のＶＧＡグラフィックス支援ハード
ウェアを用いて、ＶＧＡグラフィックス・モードを仮想
化する。オフスクリーン・ビデオ・メモリの１６ＫＢブ
ロック（ＣＰＵから見た場合には４ＫＢブロックに相当
する）が、仮想ビデオ・バッファとして各アプリケーシ
ョンに割当てられ、仮想ＶＧＡビデオ・ドライバが各ア
プリケーションのビデオ・バッファをその仮想ビデオ・
バッファにマップする。ＶＧＡレジスタにはアプリケー
ションにより提供される値がロードされ、アプリケーシ
ョンは各メモリ・アクセスを処理するＶＧＡグラフィッ
クス支援ハードウェアにより、ＶＧＡスタイルのメモリ
をその仮想ビデオ・バッファから自由に読出しまた書込
むことを許可される。周期的に、仮想デバイス・ドライ
バが、仮想ビデオ・バッファを表示画面上の適切なウィ
ンドウ内に描画する。このようにして、仮想メモリ・ペ
ージ不在はアプリケーションがその仮想ビデオ・バッフ
ァ以外のビデオ・メモリをアクセスする場合に処理され
るだけでよい。グラフィックス支援機能を実行する実際
のＶＧＡハードウェアの利用は、このＶＧＡグラフィッ
クス・モード仮想化技術を現実的なものとする。
ばVGA、8514/A及びImage Adapter/Aは、監視ソフトウェ
アに結合される実際のＶＧＡグラフィックス支援ハード
ウェアを用いて、ＶＧＡグラフィックス・モードを仮想
化する。オフスクリーン・ビデオ・メモリの１６ＫＢブ
ロック（ＣＰＵから見た場合には４ＫＢブロックに相当
する）が、仮想ビデオ・バッファとして各アプリケーシ
ョンに割当てられ、仮想ＶＧＡビデオ・ドライバが各ア
プリケーションのビデオ・バッファをその仮想ビデオ・
バッファにマップする。ＶＧＡレジスタにはアプリケー
ションにより提供される値がロードされ、アプリケーシ
ョンは各メモリ・アクセスを処理するＶＧＡグラフィッ
クス支援ハードウェアにより、ＶＧＡスタイルのメモリ
をその仮想ビデオ・バッファから自由に読出しまた書込
むことを許可される。周期的に、仮想デバイス・ドライ
バが、仮想ビデオ・バッファを表示画面上の適切なウィ
ンドウ内に描画する。このようにして、仮想メモリ・ペ
ージ不在はアプリケーションがその仮想ビデオ・バッフ
ァ以外のビデオ・メモリをアクセスする場合に処理され
るだけでよい。グラフィックス支援機能を実行する実際
のＶＧＡハードウェアの利用は、このＶＧＡグラフィッ
クス・モード仮想化技術を現実的なものとする。
【０００８】最近、ＩＢＭは拡張グラフィックス・アレ
イまたはＸＧＡとして知られる新たなディスプレイ・ア
ダプタ規格を提示した。ＸＧＡはＶＧＡモードと"拡張"
または"ネイティブ"・モードの２つの動作モードを有す
る。ＶＧＡモードでは、ＸＧＡは従来のＶＧＡアダプタ
と互換なハードウェアであり、全てのＶＧＡ機構及び表
示モードを含む。一方、拡張モードでは、ＸＧＡは６４
０×４８０または１０２４×７６８画素解像のグラフィ
ックス・モードを生成し、これはアプリケーション・ソ
フトウェアにより指定される。更にネイティブ・モード
ＸＧＡはＶＧＡで使用されたプレーナ形式ではなく、線
形または"パック化画素（packed pixel）" メモリ形式
を使用する。従って、画素が８ビットのデータにより表
される場合、ビデオ・メモリから読出されるまたは書込
まれる１バイトのデータは、ＶＧＡグラフィックス・モ
ードの場合のように３２ビットの８画素にではなく、８
ビットの単一の画素に作用する。
イまたはＸＧＡとして知られる新たなディスプレイ・ア
ダプタ規格を提示した。ＸＧＡはＶＧＡモードと"拡張"
または"ネイティブ"・モードの２つの動作モードを有す
る。ＶＧＡモードでは、ＸＧＡは従来のＶＧＡアダプタ
と互換なハードウェアであり、全てのＶＧＡ機構及び表
示モードを含む。一方、拡張モードでは、ＸＧＡは６４
０×４８０または１０２４×７６８画素解像のグラフィ
ックス・モードを生成し、これはアプリケーション・ソ
フトウェアにより指定される。更にネイティブ・モード
ＸＧＡはＶＧＡで使用されたプレーナ形式ではなく、線
形または"パック化画素（packed pixel）" メモリ形式
を使用する。従って、画素が８ビットのデータにより表
される場合、ビデオ・メモリから読出されるまたは書込
まれる１バイトのデータは、ＶＧＡグラフィックス・モ
ードの場合のように３２ビットの８画素にではなく、８
ビットの単一の画素に作用する。
【０００９】
【発明が解決しようとする課題】現ＸＧＡアダプタの設
計は、ＶＧＡモードまたはＸＧＡモードのいずれかのオ
ペレーションを可能とするが、同時に両方は可能としな
い。すなわち、ＸＧＡアダプタがネイティブ・モードで
動作している時に、ＸＧＡがＶＧＡモードの時に使用さ
れるＶＧＡグラフィックス支援ハードウェアはアクセス
不能にされ、仮想ＶＧＡグラフィックス・モードはサポ
ートされない。結果的に、ＶＧＡハードウェアはＸＧＡ
ネイティブ・モードのオペレーション中にはアクセスさ
れず、また前述のように、ＶＧＡグラフィックス・モー
ドをソフトウェアだけを用いて仮想化することは非現実
的であるので、現ＶＧＡアダプタ及びデバイス・ドライ
バは、ウィンドウ内でＶＧＡグラフィックス・モードを
サポートしない。
計は、ＶＧＡモードまたはＸＧＡモードのいずれかのオ
ペレーションを可能とするが、同時に両方は可能としな
い。すなわち、ＸＧＡアダプタがネイティブ・モードで
動作している時に、ＸＧＡがＶＧＡモードの時に使用さ
れるＶＧＡグラフィックス支援ハードウェアはアクセス
不能にされ、仮想ＶＧＡグラフィックス・モードはサポ
ートされない。結果的に、ＶＧＡハードウェアはＸＧＡ
ネイティブ・モードのオペレーション中にはアクセスさ
れず、また前述のように、ＶＧＡグラフィックス・モー
ドをソフトウェアだけを用いて仮想化することは非現実
的であるので、現ＶＧＡアダプタ及びデバイス・ドライ
バは、ウィンドウ内でＶＧＡグラフィックス・モードを
サポートしない。
【００１０】従って、ＸＧＡネイティブ・モード・オペ
レーションの間に、ＶＧＡグラフィックス・モードの仮
想化をサポートするＸＧＡディスプレイ・アダプタが求
められる。
レーションの間に、ＶＧＡグラフィックス・モードの仮
想化をサポートするＸＧＡディスプレイ・アダプタが求
められる。
【００１１】
【課題を解決するための手段】ＸＧＡディスプレイ・ア
ダプタのネイティブ・モード・オペレーションの間に、
ＶＧＡグラフィックス・モード仮想化を選択的にサポー
トする方法及び装置により、前述の問題が解決され、技
術的発展が達成される。本発明のＸＧＡアダプタは、ア
ダプタがＸＧＡネイティブ・モードで動作する間に、Ｖ
ＧＡグラフィックス支援ハードウェア及び特定のＶＧＡ
レジスタをアクセス可能とし、ＶＧＡ用アプリケーショ
ンがウィンドウ内で実行されることを可能とする。
ダプタのネイティブ・モード・オペレーションの間に、
ＶＧＡグラフィックス・モード仮想化を選択的にサポー
トする方法及び装置により、前述の問題が解決され、技
術的発展が達成される。本発明のＸＧＡアダプタは、ア
ダプタがＸＧＡネイティブ・モードで動作する間に、Ｖ
ＧＡグラフィックス支援ハードウェア及び特定のＶＧＡ
レジスタをアクセス可能とし、ＶＧＡ用アプリケーショ
ンがウィンドウ内で実行されることを可能とする。
【００１２】好適な実施例では、本発明のＸＧＡディス
プレイ・アダプタは、ディスプレイ・アダプタをパーソ
ナル・コンピュータ（ＰＣ）の中央処理ユニット（ＣＰ
Ｕ）にインタフェースするホスト・インタフェース、デ
ータ回転、色拡張などのＶＧＡグラフィックス支援機能
を実行するＶＧＡグラフィックス支援ハードウェア、ビ
デオ・メモリ・アクセスの間にＣＰＵからの要求に従
い、データをビデオ・メモリまたはＶＲＡＭから読出し
また書込むメモリ制御装置、及び水平及び垂直同期タイ
ミング信号、及びＰＣの表示オペレーションを制御する
ための他の制御信号を生成するディスプレイ・インタフ
ェースを含む。
プレイ・アダプタは、ディスプレイ・アダプタをパーソ
ナル・コンピュータ（ＰＣ）の中央処理ユニット（ＣＰ
Ｕ）にインタフェースするホスト・インタフェース、デ
ータ回転、色拡張などのＶＧＡグラフィックス支援機能
を実行するＶＧＡグラフィックス支援ハードウェア、ビ
デオ・メモリ・アクセスの間にＣＰＵからの要求に従
い、データをビデオ・メモリまたはＶＲＡＭから読出し
また書込むメモリ制御装置、及び水平及び垂直同期タイ
ミング信号、及びＰＣの表示オペレーションを制御する
ための他の制御信号を生成するディスプレイ・インタフ
ェースを含む。
【００１３】本発明の１つの態様によれば、仮想ＶＧＡ
ビデオ・バッファとして、ＶＲＡＭのオフスクリーン部
分が指定される。ＣＰＵはＶＧＡスタイルのメモリをＣ
ＰＵアドレスＡ００００乃至ＢＦＦＦＦｈを含む従来の
１２８ＫＢのＶＧＡアパーチャの６４ＫＢ部分を介し
て、仮想ＶＧＡビデオ・バッファに読出し及び書込むこ
とを許可される。残りの６４ＫＢ部分は、従来の１ＭＢ
及び４ＭＢのＸＧＡアパーチャと同様、仮想ＶＧＡビデ
オ・バッファより上位のＶＲＡＭの残り領域を含むＸＧ
Ａビデオ・メモリをアクセスするために使用される。６
４ＫＢのＶＧＡアパーチャ、及び６４ＫＢ、１ＭＢ及び
４ＭＢのＸＧＡアパーチャの各々の開始アドレスが、ホ
スト・インタフェース内の４つのレジスタにそれぞれ記
憶される。
ビデオ・バッファとして、ＶＲＡＭのオフスクリーン部
分が指定される。ＣＰＵはＶＧＡスタイルのメモリをＣ
ＰＵアドレスＡ００００乃至ＢＦＦＦＦｈを含む従来の
１２８ＫＢのＶＧＡアパーチャの６４ＫＢ部分を介し
て、仮想ＶＧＡビデオ・バッファに読出し及び書込むこ
とを許可される。残りの６４ＫＢ部分は、従来の１ＭＢ
及び４ＭＢのＸＧＡアパーチャと同様、仮想ＶＧＡビデ
オ・バッファより上位のＶＲＡＭの残り領域を含むＸＧ
Ａビデオ・メモリをアクセスするために使用される。６
４ＫＢのＶＧＡアパーチャ、及び６４ＫＢ、１ＭＢ及び
４ＭＢのＸＧＡアパーチャの各々の開始アドレスが、ホ
スト・インタフェース内の４つのレジスタにそれぞれ記
憶される。
【００１４】本発明の別の態様によれば、ディスプレイ
・アダプタがネイティブ・モードで動作している時、仮
想ＶＧＡが各ＶＲＡＭアクセスの間に許可され、ＣＰＵ
からの読出しまたは書込みオペレーション要求がＶＲＡ
Ｍ上で実行される。具体的には、ホスト・インタフェー
スの論理回路がＣＰＵにより生成されたアドレスを４つ
の各レジスタに記憶される開始アドレスと比較し、メモ
リ・アクセスがＸＧＡネイティブ・モード・アクセスか
仮想ＶＧＡアクセスかを判断する。アクセスが仮想ＶＧ
Ａアクセスの場合、ＣＰＵアドレス及びＶＲＡＭのその
アドレスに書込まれる関連画素データが、ＶＧＡグラフ
ィックス支援ハードウェアに経路指定され、そこでアド
レス及びデータがメモリ制御装置に出力される以前に処
理される。特に、ＣＰＵアドレスは、要求される読出し
または書込みオペレーションがＶＲＡＭの仮想ＶＧＡメ
モリ・バッファ部分上で実行されるように、再マップさ
れる。アクセスがＸＧＡネイティブ・モード・アクセス
と判断されると、ＣＰＵアドレス及びデータがメモリ制
御装置に直接経路指定される。
・アダプタがネイティブ・モードで動作している時、仮
想ＶＧＡが各ＶＲＡＭアクセスの間に許可され、ＣＰＵ
からの読出しまたは書込みオペレーション要求がＶＲＡ
Ｍ上で実行される。具体的には、ホスト・インタフェー
スの論理回路がＣＰＵにより生成されたアドレスを４つ
の各レジスタに記憶される開始アドレスと比較し、メモ
リ・アクセスがＸＧＡネイティブ・モード・アクセスか
仮想ＶＧＡアクセスかを判断する。アクセスが仮想ＶＧ
Ａアクセスの場合、ＣＰＵアドレス及びＶＲＡＭのその
アドレスに書込まれる関連画素データが、ＶＧＡグラフ
ィックス支援ハードウェアに経路指定され、そこでアド
レス及びデータがメモリ制御装置に出力される以前に処
理される。特に、ＣＰＵアドレスは、要求される読出し
または書込みオペレーションがＶＲＡＭの仮想ＶＧＡメ
モリ・バッファ部分上で実行されるように、再マップさ
れる。アクセスがＸＧＡネイティブ・モード・アクセス
と判断されると、ＣＰＵアドレス及びデータがメモリ制
御装置に直接経路指定される。
【００１５】更に本発明の別の態様によれば、ＸＧＡデ
ィスプレイ・アダプタが従来のＸＧＡ動作モード・レジ
スタを含む。これまでに制御ビットとして使用されてこ
なかったこのレジスタの１ビットが、"仮想ＶＧＡ許可"
（ＶＶＥ）ビットとして指定される。ＶＶＥビットはＸ
ＧＡ動作モード・レジスタの他の２つの制御ビット（Ｖ
ＧＡ許可ビット及び表示モード・ビット）と共に、アプ
リケーション・ソフトウェアにより、選択的に本発明の
仮想ＶＧＡ機能を許可するようにセットされ、それによ
り、ＸＧＡネイティブ・モードの間にＶＧＡグラフィッ
クス・モードの仮想化がサポートされる。
ィスプレイ・アダプタが従来のＸＧＡ動作モード・レジ
スタを含む。これまでに制御ビットとして使用されてこ
なかったこのレジスタの１ビットが、"仮想ＶＧＡ許可"
（ＶＶＥ）ビットとして指定される。ＶＶＥビットはＸ
ＧＡ動作モード・レジスタの他の２つの制御ビット（Ｖ
ＧＡ許可ビット及び表示モード・ビット）と共に、アプ
リケーション・ソフトウェアにより、選択的に本発明の
仮想ＶＧＡ機能を許可するようにセットされ、それによ
り、ＸＧＡネイティブ・モードの間にＶＧＡグラフィッ
クス・モードの仮想化がサポートされる。
【００１６】本発明により達成される技術的利点は、ネ
イティブ・モード・オペレーションの間に、ＶＧＡグラ
フィックス支援ハードウェア及び特定のＶＧＡレジスタ
をアクセス可能にすることにより、ＸＧＡネイティブ・
モードの間のＶＧＡグラフィックス・モードの仮想化を
可能にすることである。
イティブ・モード・オペレーションの間に、ＶＧＡグラ
フィックス支援ハードウェア及び特定のＶＧＡレジスタ
をアクセス可能にすることにより、ＸＧＡネイティブ・
モードの間のＶＧＡグラフィックス・モードの仮想化を
可能にすることである。
【００１７】本発明により達成される別の技術的利点
は、ＸＧＡがＶＧＡモードで動作している時に、ＶＧＡ
グラフィックス支援機能を実行するために、従来式にＸ
ＧＡアダプタに含まれるＶＧＡハードウェアを使用する
ことにより、ＸＧＡアダプタに別のＶＧＡモジュールを
含むことを要求することなく、ＶＧＡグラフィックス・
モードの仮想化を可能にすることである。
は、ＸＧＡがＶＧＡモードで動作している時に、ＶＧＡ
グラフィックス支援機能を実行するために、従来式にＸ
ＧＡアダプタに含まれるＶＧＡハードウェアを使用する
ことにより、ＸＧＡアダプタに別のＶＧＡモジュールを
含むことを要求することなく、ＶＧＡグラフィックス・
モードの仮想化を可能にすることである。
【００１８】
【実施例】図１を参照すると、参照番号１０は本発明の
機構を実現するパーソナル・コンピュータ（ＰＣ）を示
す。ＰＣ１０はＣＰＵ１２及び関連メモリ１４、及びＣ
ＰＵローカル・バス１７と入出力チャネル１８とをイン
タフェースするバス制御装置１６を含む。ＸＧＡディス
プレイ・アダプタ２０が入出力チャネル１８に双方向バ
ス２２を介して接続される。
機構を実現するパーソナル・コンピュータ（ＰＣ）を示
す。ＰＣ１０はＣＰＵ１２及び関連メモリ１４、及びＣ
ＰＵローカル・バス１７と入出力チャネル１８とをイン
タフェースするバス制御装置１６を含む。ＸＧＡディス
プレイ・アダプタ２０が入出力チャネル１８に双方向バ
ス２２を介して接続される。
【００１９】ディスプレイ・アダプタ２０は、フレーム
・バッファとライン２９を介してインタフェースするＸ
ＧＡ制御装置２４を含む。フレーム・バッファは好適な
実施例では、ビデオ・ランダム・アクセス・メモリ（Ｖ
ＲＡＭ）２６である。ＶＲＡＭ２６に記憶されるデジタ
ル画素データがライン３１を介して、ＲＡＭＤＡＣ３０
に出力される。ＲＡＭＤＡＣ３０はデジタル・データを
フォーマットし、それをアナログのレッド、グリーン及
びブルー信号に変換し、これらの信号がディスプレイ３
２をドライブするために、それぞれラインＲ、Ｇ及びＢ
上に出力される。ディスプレイ３２は、例えば従来の陰
極線管（ＣＲＴ）モニタを含む。ディスプレイ３２の走
査レートを制御する水平及び垂直同期タイミング信号、
及びＸＧＡ制御装置２４により生成される他の制御信号
が、ライン３３を介して、ディスプレイ３２に提供され
る。
・バッファとライン２９を介してインタフェースするＸ
ＧＡ制御装置２４を含む。フレーム・バッファは好適な
実施例では、ビデオ・ランダム・アクセス・メモリ（Ｖ
ＲＡＭ）２６である。ＶＲＡＭ２６に記憶されるデジタ
ル画素データがライン３１を介して、ＲＡＭＤＡＣ３０
に出力される。ＲＡＭＤＡＣ３０はデジタル・データを
フォーマットし、それをアナログのレッド、グリーン及
びブルー信号に変換し、これらの信号がディスプレイ３
２をドライブするために、それぞれラインＲ、Ｇ及びＢ
上に出力される。ディスプレイ３２は、例えば従来の陰
極線管（ＣＲＴ）モニタを含む。ディスプレイ３２の走
査レートを制御する水平及び垂直同期タイミング信号、
及びＸＧＡ制御装置２４により生成される他の制御信号
が、ライン３３を介して、ディスプレイ３２に提供され
る。
【００２０】図２を参照して詳細に説明されるＸＧＡ制
御装置２４を除き、図１に示されるコンポーネントは従
来のコンピュータ・コンポーネントであり、それらの機
能及びオペレーションは既知であるので、ここではこれ
以上述べないことにする。
御装置２４を除き、図１に示されるコンポーネントは従
来のコンピュータ・コンポーネントであり、それらの機
能及びオペレーションは既知であるので、ここではこれ
以上述べないことにする。
【００２１】図２は図１のＸＧＡ制御装置２４の詳細ブ
ロック図である。ＸＧＡ制御装置２４は、ＸＧＡ制御装
置２４を入出力チャネル１８にインタフェースするため
のホスト・インタフェース２００を含む。ホスト・イン
タフェース２００には、多数のレジスタ２０２ａ乃至２
０２ｅが含まれ、それらの値は後述されるように、アプ
リケーション・ソフトウェアにより初期化される。ホス
ト・インタフェース２００はライン２０５を介して、デ
ィスプレイ・インタフェース２０４に接続され、これに
適切なタイミング信号及び他の制御信号を提供する。デ
ィスプレイ・インタフェース２０４は、ライン３３を介
してディスプレイ３２に供給される垂直及び水平同期信
号及び他の制御信号を生成する役割をする。
ロック図である。ＸＧＡ制御装置２４は、ＸＧＡ制御装
置２４を入出力チャネル１８にインタフェースするため
のホスト・インタフェース２００を含む。ホスト・イン
タフェース２００には、多数のレジスタ２０２ａ乃至２
０２ｅが含まれ、それらの値は後述されるように、アプ
リケーション・ソフトウェアにより初期化される。ホス
ト・インタフェース２００はライン２０５を介して、デ
ィスプレイ・インタフェース２０４に接続され、これに
適切なタイミング信号及び他の制御信号を提供する。デ
ィスプレイ・インタフェース２０４は、ライン３３を介
してディスプレイ３２に供給される垂直及び水平同期信
号及び他の制御信号を生成する役割をする。
【００２２】ホスト・インタフェース２００は更に、ラ
イン２０７を介してメモリ制御装置２０６に、またライ
ン２０９を介してＶＧＡグラフィックス支援ハードウェ
ア２０８に接続される。グラフィックス支援ハードウェ
ア２０８は、ライン２１１を介して、メモリ制御装置２
０６に接続される。グラフィックス支援ハードウェア２
０８は、アダプタ２０などのＸＧＡディスプレイ・アダ
プタ内に従来式に含まれるＶＧＡハードウェアを含み、
これはアダプタ２０がネイティブ・モードではなくＶＧ
Ａモードで動作している時に、ＶＲＡＭ２６アクセスに
関するＶＧＡグラフィックス支援機能を実行する。従っ
て、グラフィックス支援ハードウェア２０８は、ＶＧＡ
グラフィックス・モードの間にデータ回転、色拡張、色
比較、ビット・マスキングなどの他のオペレーションと
同様に、ＶＲＡＭ２６のプレーナ形式を利用する機能を
実行することが可能である。ハードウェア２０８は単一
のコンポーネントとして表されているが、これにより実
行される機能は、アダプタ２０の他のコンポーネント全
体に渡って分散されてもよい。メモリ制御装置２０６は
ライン２９を介してＶＲＡＭ２６に接続され、ＶＲＡＭ
２６とＣＰＵ１２との間のインタフェースを提供し、Ｖ
ＲＡＭ２６アクセスの間のＶＲＡＭ２６からの読出し及
び書込みを実行する。
イン２０７を介してメモリ制御装置２０６に、またライ
ン２０９を介してＶＧＡグラフィックス支援ハードウェ
ア２０８に接続される。グラフィックス支援ハードウェ
ア２０８は、ライン２１１を介して、メモリ制御装置２
０６に接続される。グラフィックス支援ハードウェア２
０８は、アダプタ２０などのＸＧＡディスプレイ・アダ
プタ内に従来式に含まれるＶＧＡハードウェアを含み、
これはアダプタ２０がネイティブ・モードではなくＶＧ
Ａモードで動作している時に、ＶＲＡＭ２６アクセスに
関するＶＧＡグラフィックス支援機能を実行する。従っ
て、グラフィックス支援ハードウェア２０８は、ＶＧＡ
グラフィックス・モードの間にデータ回転、色拡張、色
比較、ビット・マスキングなどの他のオペレーションと
同様に、ＶＲＡＭ２６のプレーナ形式を利用する機能を
実行することが可能である。ハードウェア２０８は単一
のコンポーネントとして表されているが、これにより実
行される機能は、アダプタ２０の他のコンポーネント全
体に渡って分散されてもよい。メモリ制御装置２０６は
ライン２９を介してＶＲＡＭ２６に接続され、ＶＲＡＭ
２６とＣＰＵ１２との間のインタフェースを提供し、Ｖ
ＲＡＭ２６アクセスの間のＶＲＡＭ２６からの読出し及
び書込みを実行する。
【００２３】ＶＲＡＭ２６に対して実行される特定の読
出しまたは書込みオペレーションにおいて、ＣＰＵ１２
からの要求を含む各ＶＲＡＭ２６アクセスの間、ＣＰＵ
１２により出力されるアドレス及びＶＲＡＭ２６に書込
まれるデータが、入出力チャネル１８及びバス２２を介
して、ホスト・インタフェース２００に入力される。後
述されるように、本発明の仮想ＶＧＡ機能がイネーブル
される時、ホスト・インタフェース２００は、ＣＰＵア
ドレスがネイティブ（ＸＧＡ）・メモリ・アクセスに対
応するか、仮想ＶＧＡメモリ・アクセスに対応するかに
依存して、ＣＰＵアドレス及び関連データを、ライン２
０７を介して直接メモリ制御装置２０６に経路指定する
か、或いはライン２０９を介してＶＧＡグラフィックス
支援ハードウェア２０８に経路指定する。
出しまたは書込みオペレーションにおいて、ＣＰＵ１２
からの要求を含む各ＶＲＡＭ２６アクセスの間、ＣＰＵ
１２により出力されるアドレス及びＶＲＡＭ２６に書込
まれるデータが、入出力チャネル１８及びバス２２を介
して、ホスト・インタフェース２００に入力される。後
述されるように、本発明の仮想ＶＧＡ機能がイネーブル
される時、ホスト・インタフェース２００は、ＣＰＵア
ドレスがネイティブ（ＸＧＡ）・メモリ・アクセスに対
応するか、仮想ＶＧＡメモリ・アクセスに対応するかに
依存して、ＣＰＵアドレス及び関連データを、ライン２
０７を介して直接メモリ制御装置２０６に経路指定する
か、或いはライン２０９を介してＶＧＡグラフィックス
支援ハードウェア２０８に経路指定する。
【００２４】図３はＰＣ１０のシステム・メモリ・マッ
プ３００を示す。ここでメモリ・マップ３００のスケー
ルは基準化されていない。アドレス範囲Ａ００００乃至
ＢＦＦＦＦｈにより定義される１２８ＫＢのアパーチャ
３０２は、最大２５６ＫＢのＶＧＡメモリをアクセスす
るための従来のＶＧＡアドレス空間を表す。換言する
と、このアパーチャ３０２内のＣＰＵアドレスへのメモ
リ・アクセスは、従来通り、ＶＧＡメモリ・アクセスと
して解釈される。
プ３００を示す。ここでメモリ・マップ３００のスケー
ルは基準化されていない。アドレス範囲Ａ００００乃至
ＢＦＦＦＦｈにより定義される１２８ＫＢのアパーチャ
３０２は、最大２５６ＫＢのＶＧＡメモリをアクセスす
るための従来のＶＧＡアドレス空間を表す。換言する
と、このアパーチャ３０２内のＣＰＵアドレスへのメモ
リ・アクセスは、従来通り、ＶＧＡメモリ・アクセスと
して解釈される。
【００２５】ＸＧＡは３つの異なるアドレス機構または
アパーチャをサポートし、それらのアクセス可能性及び
利用は、ＣＰＵ１２に使用されるプロセッサのタイプ、
及びアダプタ２０がプラグ入力されるスロットのバス幅
に依存する。８０８６及び８０８８プロセッサにより使
用されるほとんどの基本機構では、６４ＫＢアパーチャ
を使用し、これがアドレス範囲Ａ００００乃至ＡＦＦＦ
ＦｈまたはＢ００００乃至ＢＦＦＦＦｈにより定義され
る従来のＶＧＡアパーチャ３０２内に配置される。
アパーチャをサポートし、それらのアクセス可能性及び
利用は、ＣＰＵ１２に使用されるプロセッサのタイプ、
及びアダプタ２０がプラグ入力されるスロットのバス幅
に依存する。８０８６及び８０８８プロセッサにより使
用されるほとんどの基本機構では、６４ＫＢアパーチャ
を使用し、これがアドレス範囲Ａ００００乃至ＡＦＦＦ
ＦｈまたはＢ００００乃至ＢＦＦＦＦｈにより定義され
る従来のＶＧＡアパーチャ３０２内に配置される。
【００２６】後述されるように、好適な実施例では、１
２８ＫＢアパーチャの低位６４ＫＢセクション３０４す
なわちアドレスＡ００００乃至ＡＦＦＦＦｈは、ＶＧＡ
アパーチャとして使用されるように指定され、アパーチ
ャ３０２の上位６４ＫＢセクション３０６すなわちアド
レスＢ００００乃至ＢＦＦＦＦｈは、６４ＫＢ ＸＧＡ
ネイティブ・アパーチャとして指定される。これらのア
パーチャ３０４、３０６のロケーションが、それぞれレ
ジスタ２０２ａ及び２０２ｂ内に定義される。上述のよ
うに、これらのレジスタ２０２ａ、２０２ｂはソフトウ
ェアによりセットされるので、必要に応じて６４ＫＢセ
クション３０４がＸＧＡネイティブ・アパーチャとして
機能し、６４ＫＢセクション３０６がＶＧＡアパーチャ
として機能するように予約されてもよい。
２８ＫＢアパーチャの低位６４ＫＢセクション３０４す
なわちアドレスＡ００００乃至ＡＦＦＦＦｈは、ＶＧＡ
アパーチャとして使用されるように指定され、アパーチ
ャ３０２の上位６４ＫＢセクション３０６すなわちアド
レスＢ００００乃至ＢＦＦＦＦｈは、６４ＫＢ ＸＧＡ
ネイティブ・アパーチャとして指定される。これらのア
パーチャ３０４、３０６のロケーションが、それぞれレ
ジスタ２０２ａ及び２０２ｂ内に定義される。上述のよ
うに、これらのレジスタ２０２ａ、２０２ｂはソフトウ
ェアによりセットされるので、必要に応じて６４ＫＢセ
クション３０４がＸＧＡネイティブ・アパーチャとして
機能し、６４ＫＢセクション３０６がＶＧＡアパーチャ
として機能するように予約されてもよい。
【００２７】８０２８６及び８０３８６ＳＸプロセッサ
は更に、１ＭＢアパーチャ３０８を通じてＸＧＡメモリ
をアドレスすることができる。このロケーションはレジ
スタ２０２ｃに定義される。１ＭＢアパーチャ３０８は
拡張メモリの最初の１６ＭＢ内の任意の１ＭＢ境界上に
配置され、ＶＲＡＭ２６内のＸＧＡメモリの全４ＭＢを
アクセス可能なようにページ分けされる。
は更に、１ＭＢアパーチャ３０８を通じてＸＧＡメモリ
をアドレスすることができる。このロケーションはレジ
スタ２０２ｃに定義される。１ＭＢアパーチャ３０８は
拡張メモリの最初の１６ＭＢ内の任意の１ＭＢ境界上に
配置され、ＶＲＡＭ２６内のＸＧＡメモリの全４ＭＢを
アクセス可能なようにページ分けされる。
【００２８】最後に、８０３８６ＤＸ、８０４８６、及
び３２ビット幅アドレス・バスを使用する他のプロセッ
サは、４ＭＢアパーチャ３１０を通じ、ＸＧＡメモリを
アドレスすることができる。このアパーチャのロケーシ
ョンはレジスタ２０２ｄに定義される。４ＭＢアパーチ
ャ３１０は拡張メモリ内の最初の１６ＭＢより上位に配
置され、ＶＲＡＭ２６のＸＧＡメモリの４ＫＢへのペー
ジド・アクセスではなく、直接アクセスを可能とする。
び３２ビット幅アドレス・バスを使用する他のプロセッ
サは、４ＭＢアパーチャ３１０を通じ、ＸＧＡメモリを
アドレスすることができる。このアパーチャのロケーシ
ョンはレジスタ２０２ｄに定義される。４ＭＢアパーチ
ャ３１０は拡張メモリ内の最初の１６ＭＢより上位に配
置され、ＶＲＡＭ２６のＸＧＡメモリの４ＫＢへのペー
ジド・アクセスではなく、直接アクセスを可能とする。
【００２９】図４はホスト・インタフェース２００内で
実現される論理回路４００を表す。後述されるように、
各ＶＲＡＭ２６アクセスに関連し、本発明の仮想ＶＧＡ
機能がイネーブルされると、回路４００により、アクセ
スが仮想ＶＧＡメモリ・アクセスか、ネイティブ・メモ
リ・アクセスかが判断され、それに従いアクセス（すな
わちＣＰＵアドレス及びＶＲＡＭ２６に書込まれるデー
タ）が経路指定される。
実現される論理回路４００を表す。後述されるように、
各ＶＲＡＭ２６アクセスに関連し、本発明の仮想ＶＧＡ
機能がイネーブルされると、回路４００により、アクセ
スが仮想ＶＧＡメモリ・アクセスか、ネイティブ・メモ
リ・アクセスかが判断され、それに従いアクセス（すな
わちＣＰＵアドレス及びＶＲＡＭ２６に書込まれるデー
タ）が経路指定される。
【００３０】論理回路４００は４つの比較器４０２ａ乃
至４０２ｄを含み、それぞれが、ＶＲＡＭ２６アクセス
の間にＣＰＵ１２により入出力チャネル１８上に出力さ
れるアドレスを受信する１入力を有する。各比較器４０
２ａ乃至４０２ｄの他の入力は、レジスタ２０２ａ乃至
２０２ｄの１つに記憶されるアドレスを受信するように
接続される。比較器４０２ｂ乃至４０２ｄの出力は、Ｏ
Ｒゲート４０４に入力され、その出力は、ＶＲＡＭ２６
アクセスがネイティブ・メモリ・アクセスとして処理さ
れることを示す"ネイティブ・メモリ・アクセス"信号を
生成する。同様に、比較器４０２ａの出力は、ＶＲＡＭ
２６アクセスが仮想ＶＧＡアクセスとして処理されるこ
とを示す"仮想ＶＧＡメモリ・アクセス"信号を生成す
る。
至４０２ｄを含み、それぞれが、ＶＲＡＭ２６アクセス
の間にＣＰＵ１２により入出力チャネル１８上に出力さ
れるアドレスを受信する１入力を有する。各比較器４０
２ａ乃至４０２ｄの他の入力は、レジスタ２０２ａ乃至
２０２ｄの１つに記憶されるアドレスを受信するように
接続される。比較器４０２ｂ乃至４０２ｄの出力は、Ｏ
Ｒゲート４０４に入力され、その出力は、ＶＲＡＭ２６
アクセスがネイティブ・メモリ・アクセスとして処理さ
れることを示す"ネイティブ・メモリ・アクセス"信号を
生成する。同様に、比較器４０２ａの出力は、ＶＲＡＭ
２６アクセスが仮想ＶＧＡアクセスとして処理されるこ
とを示す"仮想ＶＧＡメモリ・アクセス"信号を生成す
る。
【００３１】オペレーションにおいて、各ＶＲＡＭ２６
アクセスの間、通常、ＣＰＵアドレス及びＶＲＡＭ２６
に書込まれるデータが、ＸＧＡ制御装置２４のホスト・
インタフェース２００に入力される。しかしながら、仮
想ＶＧＡ機能がイネーブルされると、ＣＰＵアドレスが
ライン４０６を介して、各比較器４０２ａ乃至４０２ｄ
に入力され、これらがＣＰＵアドレスとそれぞれのレジ
スタ４０２ａ乃至４０２ｄに記憶される値とを比較す
る。特に、比較器４０２ａはライン４０６上のＣＰＵア
ドレスを６４ＫＢ ＶＧＡアパーチャのアドレスと比較
し、ＣＰＵアドレスがＶＧＡアパーチャ・アドレス範囲
内に入ると、仮想ＶＧＡメモリ・アクセス信号がアクテ
ィブ・ハイにドライブされ、仮想ＶＧＡメモリ・アクセ
スであることを示す。アクティブの仮想ＶＧＡメモリ・
アクセス信号に応答して、ホスト・インタフェース２０
０はＣＰＵアドレス及びデータをライン２０９を介し
て、グラフィックス支援ハードウェア２０８に経路指定
する。グラフィックス支援ハードウェアは適切なＶＧＡ
グラフィックス支援機能を実行し、次にアドレス及びデ
ータをメモリ制御装置に経路指定し、これが要求オペレ
ーションをＶＲＡＭ２６に対して実行する。特に、グラ
フィックス支援ハードウェア２０８は、要求オペレーシ
ョンが仮想ＶＧＡメモリ・バッファ（図５）として指定
されるＶＲＡＭ２６のオフスクリーン部分上で実行され
るように、ＣＰＵアドレスを再マップする。
アクセスの間、通常、ＣＰＵアドレス及びＶＲＡＭ２６
に書込まれるデータが、ＸＧＡ制御装置２４のホスト・
インタフェース２００に入力される。しかしながら、仮
想ＶＧＡ機能がイネーブルされると、ＣＰＵアドレスが
ライン４０６を介して、各比較器４０２ａ乃至４０２ｄ
に入力され、これらがＣＰＵアドレスとそれぞれのレジ
スタ４０２ａ乃至４０２ｄに記憶される値とを比較す
る。特に、比較器４０２ａはライン４０６上のＣＰＵア
ドレスを６４ＫＢ ＶＧＡアパーチャのアドレスと比較
し、ＣＰＵアドレスがＶＧＡアパーチャ・アドレス範囲
内に入ると、仮想ＶＧＡメモリ・アクセス信号がアクテ
ィブ・ハイにドライブされ、仮想ＶＧＡメモリ・アクセ
スであることを示す。アクティブの仮想ＶＧＡメモリ・
アクセス信号に応答して、ホスト・インタフェース２０
０はＣＰＵアドレス及びデータをライン２０９を介し
て、グラフィックス支援ハードウェア２０８に経路指定
する。グラフィックス支援ハードウェアは適切なＶＧＡ
グラフィックス支援機能を実行し、次にアドレス及びデ
ータをメモリ制御装置に経路指定し、これが要求オペレ
ーションをＶＲＡＭ２６に対して実行する。特に、グラ
フィックス支援ハードウェア２０８は、要求オペレーシ
ョンが仮想ＶＧＡメモリ・バッファ（図５）として指定
されるＶＲＡＭ２６のオフスクリーン部分上で実行され
るように、ＣＰＵアドレスを再マップする。
【００３２】同様に、比較器４０２ｂ乃至４０２ｄはラ
イン４０６上のＣＰＵアドレスを、それぞれレジスタ２
０２ｂ乃至２０２ｄに記憶される６４ＭＢ ＸＧＡネイ
ティブ・アパーチャ３０６、１ＭＢアパーチャ３０８及
び４ＭＢアパーチャ３１０のアドレスと比較する。ＣＰ
Ｕアドレスがアパーチャ３０６、３０８または３１０の
いずれかのアドレス範囲に入ると、対応する比較器４０
２ｂ、４０２ｃまたは４０２ｄの出力がアクティブ・ハ
イにドライブされ、これが次にＯＲゲート４０２の出力
をハイにドライブし、ネイティブ・モード・メモリ・ア
クセス信号を活動化する。この場合、ホスト・インタフ
ェース２００は、ＣＰＵアドレス及びＶＲＡＭ２６に書
込まれるデータを、ライン２０７を介して直接メモリ制
御装置２６に経路指定する。この場合、オペレーション
は、ＸＧＡネイティブ・モード・フレーム・バッファ
（図５）として指定されるＶＲＡＭ２６のオンスクリー
ン部分に対して実行される。
イン４０６上のＣＰＵアドレスを、それぞれレジスタ２
０２ｂ乃至２０２ｄに記憶される６４ＭＢ ＸＧＡネイ
ティブ・アパーチャ３０６、１ＭＢアパーチャ３０８及
び４ＭＢアパーチャ３１０のアドレスと比較する。ＣＰ
Ｕアドレスがアパーチャ３０６、３０８または３１０の
いずれかのアドレス範囲に入ると、対応する比較器４０
２ｂ、４０２ｃまたは４０２ｄの出力がアクティブ・ハ
イにドライブされ、これが次にＯＲゲート４０２の出力
をハイにドライブし、ネイティブ・モード・メモリ・ア
クセス信号を活動化する。この場合、ホスト・インタフ
ェース２００は、ＣＰＵアドレス及びＶＲＡＭ２６に書
込まれるデータを、ライン２０７を介して直接メモリ制
御装置２６に経路指定する。この場合、オペレーション
は、ＸＧＡネイティブ・モード・フレーム・バッファ
（図５）として指定されるＶＲＡＭ２６のオンスクリー
ン部分に対して実行される。
【００３３】上述のように、本発明の特定の目的は、Ｘ
ＧＡネイティブ・モードの間に、ＶＧＡグラフィックス
支援ハードウェア２０８へのアクセスを可能とし、ＸＧ
Ａネイティブ・モードの間のウィンドウ環境における仮
想ＶＧＡグラフィックス・モードの支援を可能とするこ
とである。この目的のために、図示されていないが、デ
ィスプレイ・アダプタ２０が自身の動作モードを制御す
るＸＧＡ動作モード・レジスタを含むことは既知であ
る。通常、動作モードはこのレジスタの２つの制御ビッ
ト、すなわちＶＧＡ許可ビット及び表示許可ビットによ
り制御される。これらの制御ビットは、そのビット状態
に依存して、ＶＧＡの仮想化なしに、ＶＧＡモードまた
はＸＧＡネイティブ・モードにおけるオペレーションを
可能とする。
ＧＡネイティブ・モードの間に、ＶＧＡグラフィックス
支援ハードウェア２０８へのアクセスを可能とし、ＸＧ
Ａネイティブ・モードの間のウィンドウ環境における仮
想ＶＧＡグラフィックス・モードの支援を可能とするこ
とである。この目的のために、図示されていないが、デ
ィスプレイ・アダプタ２０が自身の動作モードを制御す
るＸＧＡ動作モード・レジスタを含むことは既知であ
る。通常、動作モードはこのレジスタの２つの制御ビッ
ト、すなわちＶＧＡ許可ビット及び表示許可ビットによ
り制御される。これらの制御ビットは、そのビット状態
に依存して、ＶＧＡの仮想化なしに、ＶＧＡモードまた
はＸＧＡネイティブ・モードにおけるオペレーションを
可能とする。
【００３４】しかしながら、本発明の機構によれば、Ｖ
ＧＡ許可ビット及び表示許可ビットと共に、仮想ＶＧＡ
許可（ＶＶＥ）ビットとして指定されるＸＧＡ動作モー
ド・レジスタの追加ビットが使用され、アプリケーショ
ン・ソフトウェアはこれらの３ビットを表１に示される
ようにセットすることにより、ＸＧＡネイティブ・モー
ドにおけるＶＧＡ仮想化を選択的に許可または禁止する
ことができる。
ＧＡ許可ビット及び表示許可ビットと共に、仮想ＶＧＡ
許可（ＶＶＥ）ビットとして指定されるＸＧＡ動作モー
ド・レジスタの追加ビットが使用され、アプリケーショ
ン・ソフトウェアはこれらの３ビットを表１に示される
ようにセットすることにより、ＸＧＡネイティブ・モー
ドにおけるＶＧＡ仮想化を選択的に許可または禁止する
ことができる。
【表１】
【００３５】表１を参照すると、表示モード・ビットが
０にセットされると、アダプタ２０の動作モードは他の
２つの制御ビットに関係なしにＶＧＡモードとなる。同
様に表示モード・ビットが１にセットされ、ＶＶＥビッ
トが０にセットされるか、或いは表示モード・ビットと
ＶＶＥビットが１にセットされ、ＶＧＡ許可ビットが０
にセットされると、アダプタ２０の動作モードは、仮想
ＶＧＡ無しのＸＧＡネイティブ・モードになる。本発明
の仮想ＶＧＡ機能を可能にする（すなわち図４に関連し
て上述されたように、グラフィックス支援ハードウェア
２０８へのアクセスをイネーブルする）ためには、全て
の制御ビットが１にセットされなければならない。この
場合、アダプタ２０の動作モードは、仮想ＶＧＡが許可
されるＸＧＡネイティブ・モードとなる。この最後の動
作モードが本発明により導入される動作モードに相当す
る。
０にセットされると、アダプタ２０の動作モードは他の
２つの制御ビットに関係なしにＶＧＡモードとなる。同
様に表示モード・ビットが１にセットされ、ＶＶＥビッ
トが０にセットされるか、或いは表示モード・ビットと
ＶＶＥビットが１にセットされ、ＶＧＡ許可ビットが０
にセットされると、アダプタ２０の動作モードは、仮想
ＶＧＡ無しのＸＧＡネイティブ・モードになる。本発明
の仮想ＶＧＡ機能を可能にする（すなわち図４に関連し
て上述されたように、グラフィックス支援ハードウェア
２０８へのアクセスをイネーブルする）ためには、全て
の制御ビットが１にセットされなければならない。この
場合、アダプタ２０の動作モードは、仮想ＶＧＡが許可
されるＸＧＡネイティブ・モードとなる。この最後の動
作モードが本発明により導入される動作モードに相当す
る。
【００３６】図５は、ＸＧＡ動作モード・レジスタの適
切な制御ビットを上述のようにセットすることにより、
本発明の仮想ＶＧＡ機能が許可された時の、ＣＰＵ１２
から見たＶＲＡＭ２６のメモリ・マップ５００を表す。
仮想ＶＧＡメモリ・バッファ５０２はＶＲＡＭ２６のオ
フセット０から開始し、仮想化されるＶＧＡグラフィッ
クス・モードに依存して、ＶＧＡメモリの完全なアドレ
ス可能領域に対応する２５６ＫＢ以下のＸＫＢまで広が
る。仮想ＶＧＡメモリ・バッファ５０２は完全にオフス
クリーン・メモリから構成され、これはバッファ５０２
内に記憶されるデジタル画素データ形式のイメージが、
ディスプレイ３２上に表示されないことを意味する。
切な制御ビットを上述のようにセットすることにより、
本発明の仮想ＶＧＡ機能が許可された時の、ＣＰＵ１２
から見たＶＲＡＭ２６のメモリ・マップ５００を表す。
仮想ＶＧＡメモリ・バッファ５０２はＶＲＡＭ２６のオ
フセット０から開始し、仮想化されるＶＧＡグラフィッ
クス・モードに依存して、ＶＧＡメモリの完全なアドレ
ス可能領域に対応する２５６ＫＢ以下のＸＫＢまで広が
る。仮想ＶＧＡメモリ・バッファ５０２は完全にオフス
クリーン・メモリから構成され、これはバッファ５０２
内に記憶されるデジタル画素データ形式のイメージが、
ディスプレイ３２上に表示されないことを意味する。
【００３７】ＸＧＡネイティブ・モード・フレーム・バ
ッファ５０４は、ＸＫＢ境界から４０９６ＫＢまで広が
る。ＸＧＡネイティブ・モード・フレーム・バッファ５
０４の開始アドレスは、ＸＧＡ開始アドレス・レジスタ
２０２ｅに記憶される。ＶＧＡ表示システムにおけるＶ
ＧＡの仮想化の間、仮想ＶＧＡメモリ・バッファ５０２
が、ＣＰＵ１２により実行される様々なＶＧＡ用アプリ
ケーションに仮想ビデオ・バッファとして、１６ＫＢの
倍数単位で割当てられる。バッファ５０２は仮想メモリ
機構の４ＫＢ細分性、及びプレーナ・グラフィックス・
モードにおいて、ＶＧＡアドレス空間の４ＫＢが実際に
はＶＲＡＭ２６の１６ＫＢを表す事実により、１６ＫＢ
のブロックに割当てられる。
ッファ５０４は、ＸＫＢ境界から４０９６ＫＢまで広が
る。ＸＧＡネイティブ・モード・フレーム・バッファ５
０４の開始アドレスは、ＸＧＡ開始アドレス・レジスタ
２０２ｅに記憶される。ＶＧＡ表示システムにおけるＶ
ＧＡの仮想化の間、仮想ＶＧＡメモリ・バッファ５０２
が、ＣＰＵ１２により実行される様々なＶＧＡ用アプリ
ケーションに仮想ビデオ・バッファとして、１６ＫＢの
倍数単位で割当てられる。バッファ５０２は仮想メモリ
機構の４ＫＢ細分性、及びプレーナ・グラフィックス・
モードにおいて、ＶＧＡアドレス空間の４ＫＢが実際に
はＶＲＡＭ２６の１６ＫＢを表す事実により、１６ＫＢ
のブロックに割当てられる。
【００３８】ＰＣ１０のオペレーティング・システムの
仮想ＶＧＡデバイス・ドライバ（図示せず）は、各ＶＧ
Ａ用アプリケーションのビデオ・バッファを仮想ＶＧＡ
メモリ・バッファ３０２内のその仮想ビデオ・バッファ
にマップする。ＶＧＡレジスタ（図６）にはＶＧＡ用ア
プリケーションにより提供される値がロードされ、その
アプリケーションはＶＧＡグラフィックス支援ハードウ
ェア２０８及びメモリ制御装置２０６を介して、自由に
その仮想ビデオ・バッファを読出し及び書込みすること
ができる。オペレーティング・システムはアプリケーシ
ョンの仮想ビデオ・バッファの内容を、ＶＧＡ形式から
ディスプレイ３２のＸＧＡ形式に周期的に変換し、内容
をディスプレイ３２上の適切なウィンドウ内に描画す
る。
仮想ＶＧＡデバイス・ドライバ（図示せず）は、各ＶＧ
Ａ用アプリケーションのビデオ・バッファを仮想ＶＧＡ
メモリ・バッファ３０２内のその仮想ビデオ・バッファ
にマップする。ＶＧＡレジスタ（図６）にはＶＧＡ用ア
プリケーションにより提供される値がロードされ、その
アプリケーションはＶＧＡグラフィックス支援ハードウ
ェア２０８及びメモリ制御装置２０６を介して、自由に
その仮想ビデオ・バッファを読出し及び書込みすること
ができる。オペレーティング・システムはアプリケーシ
ョンの仮想ビデオ・バッファの内容を、ＶＧＡ形式から
ディスプレイ３２のＸＧＡ形式に周期的に変換し、内容
をディスプレイ３２上の適切なウィンドウ内に描画す
る。
【００３９】図６は、本発明の仮想ＶＧＡ機能が許可さ
れる時に書込まれるＶＧＡレジスタ・ビットを表す。図
示されていないが、当分野のコンピュータ・プログラミ
ングに関わる技術者には既知のように、図６の表にリス
トされるレジスタは、好適にはＶＧＡグラフィックス支
援ハードウェア２０８内で実現される。イネーブルＲＡ
Ｍビットとして指定される多用途出力レジスタのビット
１は、仮想ＶＧＡオペレーションの間は１にセットされ
る（ＶＧＡメモリのデコードが許可される）。また、図
６の表にリストされる以外のビットは書込み可能ではな
く、読出しに際し未定義のデータを返却する。
れる時に書込まれるＶＧＡレジスタ・ビットを表す。図
示されていないが、当分野のコンピュータ・プログラミ
ングに関わる技術者には既知のように、図６の表にリス
トされるレジスタは、好適にはＶＧＡグラフィックス支
援ハードウェア２０８内で実現される。イネーブルＲＡ
Ｍビットとして指定される多用途出力レジスタのビット
１は、仮想ＶＧＡオペレーションの間は１にセットされ
る（ＶＧＡメモリのデコードが許可される）。また、図
６の表にリストされる以外のビットは書込み可能ではな
く、読出しに際し未定義のデータを返却する。
【００４０】好適な実施例では、ここで述べられる仮想
ＶＧＡ機能は、アプリケーションがＸＧＡ動作モード・
レジスタの適切な制御ビットをセットすることにより、
明示的に許可されなければならない。換言すると、ディ
スプレイ・アダプタ２０の "デフォルト" 動作モード
は、仮想ＶＧＡが許可されるＸＧＡネイティブ・モード
に相当しない。これはＸＧＡネイティブ・メモリ・アク
セスのために、１２８ＫＢ ＶＧＡアパーチャの一部を
使用するＸＧＡ用アプリケーションのクラッシュを防止
する。従って、本発明によりサポートされる仮想ＶＧＡ
機能を"配慮"するアプリケーションだけがこの機能をイ
ネーブルし、使用することができる。
ＶＧＡ機能は、アプリケーションがＸＧＡ動作モード・
レジスタの適切な制御ビットをセットすることにより、
明示的に許可されなければならない。換言すると、ディ
スプレイ・アダプタ２０の "デフォルト" 動作モード
は、仮想ＶＧＡが許可されるＸＧＡネイティブ・モード
に相当しない。これはＸＧＡネイティブ・メモリ・アク
セスのために、１２８ＫＢ ＶＧＡアパーチャの一部を
使用するＸＧＡ用アプリケーションのクラッシュを防止
する。従って、本発明によりサポートされる仮想ＶＧＡ
機能を"配慮"するアプリケーションだけがこの機能をイ
ネーブルし、使用することができる。
【００４１】ＸＧＡがネイティブ・モードで、仮想ＶＧ
Ａが許可されると、メモリ・アドレス範囲Ａ００００乃
至ＢＦＦＦＦｈが仮想ＶＧＡメモリ空間となるが、メモ
リ・アドレス範囲はＶＧＡ多用途レジスタ内のメモリ・
マップ・ビットに依存する。ネイティブ・メモリ・バッ
ファへのアクセスは、好適には１ＭＢアパーチャ３０８
または４ＭＢアパーチャ３１０を通じて実行されるが、
上述のように、適切なデバイス・ドライバがＶＧＡアパ
ーチャ３０４との衝突を阻止する限り、６４ＫＢアパー
チャ３０６が使用される。
Ａが許可されると、メモリ・アドレス範囲Ａ００００乃
至ＢＦＦＦＦｈが仮想ＶＧＡメモリ空間となるが、メモ
リ・アドレス範囲はＶＧＡ多用途レジスタ内のメモリ・
マップ・ビットに依存する。ネイティブ・メモリ・バッ
ファへのアクセスは、好適には１ＭＢアパーチャ３０８
または４ＭＢアパーチャ３１０を通じて実行されるが、
上述のように、適切なデバイス・ドライバがＶＧＡアパ
ーチャ３０４との衝突を阻止する限り、６４ＫＢアパー
チャ３０６が使用される。
【００４２】本発明は多くの形態及び実施例を取ること
が理解される。ここで示される実施例は本発明を制限す
るものではなく、本発明の範囲内において様々な変更が
可能である。例えば、グラフィックス支援ハードウェア
は単一の個別のモジュール２０８として示されたが、必
ずしもその必要はなく、それにより実行されるＶＧＡグ
ラフィックス支援機能が、制御装置２０の残りのコンポ
ーネントの間で分配されてもよい。更に、異なる要素が
単一の統合チップとして、或いは標準的に相互接続され
る個別のデジタルまたはアナログ・コンポーネントの組
合わせとして実現されてもよい。
が理解される。ここで示される実施例は本発明を制限す
るものではなく、本発明の範囲内において様々な変更が
可能である。例えば、グラフィックス支援ハードウェア
は単一の個別のモジュール２０８として示されたが、必
ずしもその必要はなく、それにより実行されるＶＧＡグ
ラフィックス支援機能が、制御装置２０の残りのコンポ
ーネントの間で分配されてもよい。更に、異なる要素が
単一の統合チップとして、或いは標準的に相互接続され
る個別のデジタルまたはアナログ・コンポーネントの組
合わせとして実現されてもよい。
【００４３】本発明の特定の実施例について述べてきた
が、広範囲な変更が可能であり、ある実施例では、本発
明の任意の機構が他の機構に対応することなく使用され
てもよい。
が、広範囲な変更が可能であり、ある実施例では、本発
明の任意の機構が他の機構に対応することなく使用され
てもよい。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）コンピュータ・ディスプレイ・サブ
システムの拡張グラフィックス・アレイ（ＸＧＡ）・ネ
イティブ・モード・オペレーションの間に、仮想ビデオ
・グラフィックス・アレイ（ＶＧＡ）・グラフィックス
・モードのサポートを選択的に可能にする前記ディスプ
レイ・サブシステムのためのＸＧＡ制御装置であって、
ＸＧＡメモリ部分及びＶＧＡメモリ部分を含むビデオ・
メモリの入力に電気的に接続され、中央処理ユニット
（ＣＰＵ）による要求に応答して、前記ビデオ・メモリ
に対して読出しまたは書込みオペレーションを実行する
出力を有するメモリ制御装置と、前記メモリ制御装置の
入力に電気的に接続される出力を有するＶＧＡグラフィ
ックス支援ハードウェアと、前記ＣＰＵ要求を受信する
ための前記ＣＰＵに電気的に接続される入力、前記メモ
リ制御装置に電気的に接続される第１の出力、及び前記
ＶＧＡグラフィックス支援ハードウェアに電気的に接続
される第２の出力を有するホスト・インタフェースであ
って、前記ホスト・インタフェースが各前記ＣＰＵ要求
がＸＧＡメモリ・オペレーション要求またはＶＧＡメモ
リ・オペレーション要求を含むかを判断し、ＸＧＡメモ
リ・オペレーション要求を前記メモリ制御装置に直接経
路指定し、ＶＧＡメモリ・オペレーション要求を前記Ｖ
ＧＡグラフィックス支援ハードウェアを介して前記メモ
リ制御装置に経路指定する回路を含む、前記ホスト・イ
ンタフェースと、を含み、前記ＶＧＡグラフィックス支
援ハードウェアが各前記ＶＧＡメモリ・オペレーション
要求のアドレス及びデータに対して、ＶＧＡグラフィッ
クス支援機能を実行する回路、を含む、制御装置。 （２）前記ＸＧＡメモリ部分が少なくとも１つのＸＧＡ
アパーチャを通じてアドレス可能であり、前記ＶＧＡメ
モリ部分がＶＧＡアパーチャを通じてアドレス可能であ
り、前記ＸＧＡ制御装置が前記少なくとも１つのＸＧＡ
アパーチャを定義するアドレス範囲を示す値、及び前記
ＶＧＡアパーチャを定義するアドレス範囲を示す値をそ
れぞれ記憶する、前記ホスト・インタフェース回路に電
気的に接続される第１及び第２の記憶手段を含む、前記
（１）記載の制御装置。 （３）前記ホスト・インタフェース回路が、前記第１の
記憶手段に接続される第１の入力と、前記ＣＰＵアドレ
スをＸＧＡアパーチャ・アドレスの前記範囲と比較する
ために、前記ＣＰＵ要求のＣＰＵアドレスを受信するよ
うに接続される第２の入力とを有する第１の比較器と、
前記第２の記憶手段に接続される第１の入力と、前記Ｃ
ＰＵアドレスをＶＧＡアパーチャ・アドレスの前記範囲
と比較するために、前記ＣＰＵアドレスを受信するよう
に接続される第２の入力とを有する第２の比較器と、を
含み、各前記ＣＰＵ要求に関連し、前記ホスト・インタ
フェース回路が、前記ＣＰＵ要求の前記ＣＰＵアドレス
が前記少なくとも１つのＸＧＡメモリ・アパーチャ内に
入ると、ＸＧＡメモリ・オペレーション要求を示す第１
の信号を出力し、前記ＣＰＵ要求の前記ＣＰＵアドレス
が前記ＶＧＡメモリ・アパーチャ内に入ると、ＶＧＡメ
モリ・オペレーション要求を示す第２の信号を出力す
る、前記（２）記載の制御装置。 （４）前記ＸＧＡメモリ部分の開始アドレスを記憶する
手段を含む、前記（１）記載の制御装置。 （５）前記ＶＧＡメモリ部分がオフスクリーン・ビデオ
・メモリを含む、前記（１）記載の制御装置。 （６）デバイス・ドライバが前記ＶＧＡメモリ部分に記
憶されるデータをＶＧＡ画素形式からＸＧＡ画素形式に
周期的に変換し、前記再フォーマット化されたデータを
前記ディスプレイ・サブシステムの表示画面上に表示す
るために、前記ＸＧＡメモリ部分にコピーする、前記
（１）記載の制御装置。 （７）ＸＧＡモードの動作モード・レジスタが前記ディ
スプレイ・サブシステムの動作モードを制御する少なく
とも１つの書込み可能な制御ビットを有する、前記
（１）記載の制御装置。 （８）前記ＶＧＡメモリ部分が、前記ＣＰＵにより実行
される少なくとも１つのＶＧＡ用アプリケーションに１
６ＫＢメモリ・ブロックの倍数単位で割当てられ、該Ｖ
ＧＡ用アプリケーションにより使用される、前記（１）
記載の制御装置。 （９）ディスプレイ・アダプタのネイティブ・モード・
オペレーションの間にＶＧＡグラフィックス・モード仮
想化を可能にする装置であって、前記ディスプレイ・ア
ダプタのネイティブ・メモリ部分及び仮想ＶＧＡメモリ
・バッファ部分を含むビデオ・メモリ手段に対して実行
されるオペレーションの要求を生成する手段と、前記生
成手段から前記要求を受信し、前記要求のアドレスを前
記ネイティブ・メモリ部分をアドレスするための第１の
アパーチャを定義するアドレス範囲、及び前記仮想ＶＧ
Ａメモリ・バッファ部分をアドレスするための第２のア
パーチャを定義するアドレス範囲と比較する手段と、前
記要求アドレスが前記第１のメモリ・アパーチャ・アド
レス範囲に入ると、第１の信号を出力し、前記要求アド
レスが前記第２のメモリ・アパーチャ・アドレス範囲に
入ると、第２の信号を生成する手段と、前記比較手段に
接続されて、前記ビデオ・メモリ手段に対して読出し及
び書込みオペレーションを実行する制御装置手段と、前
記比較手段と前記制御装置手段との間に接続され、各要
求のアドレス及びデータに対してグラフィックス支援機
能を実行するグラフィックス支援手段と、前記制御装置
手段が前記要求オペレーションを前記ネイティブ・メモ
リ部分に対して実行するように、前記第１の信号に応答
して、前記要求を前記制御装置手段に直接経路指定する
手段と、前記制御装置手段が前記要求オペレーションを
前記仮想ＶＧＡメモリ・バッファ部分に対して実行する
ように、前記第２の信号に応答して、前記要求を前記グ
ラフィックス支援手段を介して前記制御装置手段に経路
指定する手段と、を含む装置。 （１０）前記比較手段に接続され、それぞれ前記第１の
メモリ・アパーチャ・アドレス範囲を示す値及び第２の
メモリ・アパーチャ・アドレス範囲を示す値を記憶する
第１及び第２の手段を含む、前記（９）記載の装置。 （１１）前記仮想ＶＧＡメモリ・バッファ部分がオフス
クリーン・メモリを含み、少なくとも１つのＶＧＡ用ア
プリケーションに１６ＫＢブロックの倍数単位で割当て
られ、仮想ビデオ・バッファとして使用される、前記
（９）記載の装置。 （１２）前記仮想ＶＧＡメモリ・バッファ部分に記憶さ
れるデータをＶＧＡ画素データ形式からネイティブ・モ
ード画素データ形式に周期的に変換し、前記変換データ
を表示のために前記ネイティブ・メモリ部分にコピーす
るデバイス・ドライバ手段を含む、前記（９）記載の装
置。 （１３）前記ビデオ・メモリの前記ネイティブ・メモリ
部分の開始アドレスを記憶する手段を含む、前記（９）
記載の装置。 （１４）前記ディスプレイ・アダプタの動作モードをセ
ットする手段を含む、前記（９）記載の装置。 （１５）ディスプレイ・アダプタのＸＧＡネイティブ・
モード・オペレーションの間に、ＶＧＡグラフィックス
・モードを仮想化する方法であって、前記ディスプレイ
・アダプタのビデオ・メモリに対して実行される読出し
または書込みオペレーションの要求を生成するステップ
と、前記要求のアドレスを、前記ビデオ・メモリのＸＧ
Ａメモリ部分をアドレスするためのＸＧＡアパーチャを
定義するアドレス範囲と比較するステップと、前記要求
アドレスを、前記ビデオ・メモリの仮想ＶＧＡメモリ・
バッファをアドレスするためのＶＧＡアパーチャを定義
するアドレス範囲と比較するステップと、前記要求アド
レスが前記ＸＧＡアパーチャ・アドレス範囲に入ること
に応答して、前記ＸＧＡメモリ部分に対して前記要求オ
ペレーションを実行するステップと、前記関連アドレス
が前記ＶＧＡアパーチャ・アドレス範囲に入ることに応
答して、前記仮想ＶＧＡメモリ・バッファに対して前記
要求オペレーションを実行するステップと、を含む方
法。 （１６）前記要求オペレーションを前記ＸＧＡメモリ部
分に対して実行する前記ステップが、前記要求を前記ビ
デオ・メモリに接続されるメモリ制御装置に経路指定す
るステップと、前記メモリ制御装置により前記要求オペ
レーションを前記ＸＧＡメモリ部分に対して実行するス
テップと、を含む、前記（１５）記載の方法。 （１７）前記要求オペレーションを前記仮想ＶＧＡメモ
リ・バッファに対して実行する前記ステップが、前記要
求をＶＧＡグラフィックス支援ハードウェアに経路指定
するステップと、前記ＶＧＡグラフィックス支援ハード
ウェアを使用し、ＶＧＡグラフィックス支援機能を前記
要求のアドレス及びデータに対して実行するステップ
と、前記グラフィックス支援機能が実行された後、前記
要求を前記ビデオ・メモリに接続されるメモリ制御装置
に転送するステップと、前記メモリ制御装置により、前
記ＶＧＡメモリ・オペレーションを前記仮想ＶＧＡメモ
リ・バッファに対して実行するステップと、を含む、前
記（１５）記載の方法。 （１８）前記ＸＧＡアパーチャ・アドレス範囲を示す値
を第１のレジスタに記憶するステップと、前記ＶＧＡア
パーチャ・アドレス範囲を示す値を第２のレジスタに記
憶するステップと、を含む、前記（１５）記載の方法。 （１９）前記ＸＧＡメモリ部分の開始アドレスをレジス
タに記憶するステップを含む、前記（１５）記載の方
法。 （２０）前記ＶＧＡグラフィックス・モード仮想化を可
能にするために、ＸＧＡ動作モード・レジスタの少なく
とも１制御ビットをセットするステップを含む、前記
（１５）記載の方法。 （２１）前記仮想ＶＧＡメモリ・バッファがオフスクリ
ーン・ビデオ・メモリを含み、前記方法が前記仮想ＶＧ
Ａメモリ・バッファを少なくとも１つのＶＧＡ用アプリ
ケーションにより仮想メモリ・バッファとして使用され
るように、１６ＫＢブロックの倍数単位で割当てる、前
記（１５）記載の方法。
システムの拡張グラフィックス・アレイ（ＸＧＡ）・ネ
イティブ・モード・オペレーションの間に、仮想ビデオ
・グラフィックス・アレイ（ＶＧＡ）・グラフィックス
・モードのサポートを選択的に可能にする前記ディスプ
レイ・サブシステムのためのＸＧＡ制御装置であって、
ＸＧＡメモリ部分及びＶＧＡメモリ部分を含むビデオ・
メモリの入力に電気的に接続され、中央処理ユニット
（ＣＰＵ）による要求に応答して、前記ビデオ・メモリ
に対して読出しまたは書込みオペレーションを実行する
出力を有するメモリ制御装置と、前記メモリ制御装置の
入力に電気的に接続される出力を有するＶＧＡグラフィ
ックス支援ハードウェアと、前記ＣＰＵ要求を受信する
ための前記ＣＰＵに電気的に接続される入力、前記メモ
リ制御装置に電気的に接続される第１の出力、及び前記
ＶＧＡグラフィックス支援ハードウェアに電気的に接続
される第２の出力を有するホスト・インタフェースであ
って、前記ホスト・インタフェースが各前記ＣＰＵ要求
がＸＧＡメモリ・オペレーション要求またはＶＧＡメモ
リ・オペレーション要求を含むかを判断し、ＸＧＡメモ
リ・オペレーション要求を前記メモリ制御装置に直接経
路指定し、ＶＧＡメモリ・オペレーション要求を前記Ｖ
ＧＡグラフィックス支援ハードウェアを介して前記メモ
リ制御装置に経路指定する回路を含む、前記ホスト・イ
ンタフェースと、を含み、前記ＶＧＡグラフィックス支
援ハードウェアが各前記ＶＧＡメモリ・オペレーション
要求のアドレス及びデータに対して、ＶＧＡグラフィッ
クス支援機能を実行する回路、を含む、制御装置。 （２）前記ＸＧＡメモリ部分が少なくとも１つのＸＧＡ
アパーチャを通じてアドレス可能であり、前記ＶＧＡメ
モリ部分がＶＧＡアパーチャを通じてアドレス可能であ
り、前記ＸＧＡ制御装置が前記少なくとも１つのＸＧＡ
アパーチャを定義するアドレス範囲を示す値、及び前記
ＶＧＡアパーチャを定義するアドレス範囲を示す値をそ
れぞれ記憶する、前記ホスト・インタフェース回路に電
気的に接続される第１及び第２の記憶手段を含む、前記
（１）記載の制御装置。 （３）前記ホスト・インタフェース回路が、前記第１の
記憶手段に接続される第１の入力と、前記ＣＰＵアドレ
スをＸＧＡアパーチャ・アドレスの前記範囲と比較する
ために、前記ＣＰＵ要求のＣＰＵアドレスを受信するよ
うに接続される第２の入力とを有する第１の比較器と、
前記第２の記憶手段に接続される第１の入力と、前記Ｃ
ＰＵアドレスをＶＧＡアパーチャ・アドレスの前記範囲
と比較するために、前記ＣＰＵアドレスを受信するよう
に接続される第２の入力とを有する第２の比較器と、を
含み、各前記ＣＰＵ要求に関連し、前記ホスト・インタ
フェース回路が、前記ＣＰＵ要求の前記ＣＰＵアドレス
が前記少なくとも１つのＸＧＡメモリ・アパーチャ内に
入ると、ＸＧＡメモリ・オペレーション要求を示す第１
の信号を出力し、前記ＣＰＵ要求の前記ＣＰＵアドレス
が前記ＶＧＡメモリ・アパーチャ内に入ると、ＶＧＡメ
モリ・オペレーション要求を示す第２の信号を出力す
る、前記（２）記載の制御装置。 （４）前記ＸＧＡメモリ部分の開始アドレスを記憶する
手段を含む、前記（１）記載の制御装置。 （５）前記ＶＧＡメモリ部分がオフスクリーン・ビデオ
・メモリを含む、前記（１）記載の制御装置。 （６）デバイス・ドライバが前記ＶＧＡメモリ部分に記
憶されるデータをＶＧＡ画素形式からＸＧＡ画素形式に
周期的に変換し、前記再フォーマット化されたデータを
前記ディスプレイ・サブシステムの表示画面上に表示す
るために、前記ＸＧＡメモリ部分にコピーする、前記
（１）記載の制御装置。 （７）ＸＧＡモードの動作モード・レジスタが前記ディ
スプレイ・サブシステムの動作モードを制御する少なく
とも１つの書込み可能な制御ビットを有する、前記
（１）記載の制御装置。 （８）前記ＶＧＡメモリ部分が、前記ＣＰＵにより実行
される少なくとも１つのＶＧＡ用アプリケーションに１
６ＫＢメモリ・ブロックの倍数単位で割当てられ、該Ｖ
ＧＡ用アプリケーションにより使用される、前記（１）
記載の制御装置。 （９）ディスプレイ・アダプタのネイティブ・モード・
オペレーションの間にＶＧＡグラフィックス・モード仮
想化を可能にする装置であって、前記ディスプレイ・ア
ダプタのネイティブ・メモリ部分及び仮想ＶＧＡメモリ
・バッファ部分を含むビデオ・メモリ手段に対して実行
されるオペレーションの要求を生成する手段と、前記生
成手段から前記要求を受信し、前記要求のアドレスを前
記ネイティブ・メモリ部分をアドレスするための第１の
アパーチャを定義するアドレス範囲、及び前記仮想ＶＧ
Ａメモリ・バッファ部分をアドレスするための第２のア
パーチャを定義するアドレス範囲と比較する手段と、前
記要求アドレスが前記第１のメモリ・アパーチャ・アド
レス範囲に入ると、第１の信号を出力し、前記要求アド
レスが前記第２のメモリ・アパーチャ・アドレス範囲に
入ると、第２の信号を生成する手段と、前記比較手段に
接続されて、前記ビデオ・メモリ手段に対して読出し及
び書込みオペレーションを実行する制御装置手段と、前
記比較手段と前記制御装置手段との間に接続され、各要
求のアドレス及びデータに対してグラフィックス支援機
能を実行するグラフィックス支援手段と、前記制御装置
手段が前記要求オペレーションを前記ネイティブ・メモ
リ部分に対して実行するように、前記第１の信号に応答
して、前記要求を前記制御装置手段に直接経路指定する
手段と、前記制御装置手段が前記要求オペレーションを
前記仮想ＶＧＡメモリ・バッファ部分に対して実行する
ように、前記第２の信号に応答して、前記要求を前記グ
ラフィックス支援手段を介して前記制御装置手段に経路
指定する手段と、を含む装置。 （１０）前記比較手段に接続され、それぞれ前記第１の
メモリ・アパーチャ・アドレス範囲を示す値及び第２の
メモリ・アパーチャ・アドレス範囲を示す値を記憶する
第１及び第２の手段を含む、前記（９）記載の装置。 （１１）前記仮想ＶＧＡメモリ・バッファ部分がオフス
クリーン・メモリを含み、少なくとも１つのＶＧＡ用ア
プリケーションに１６ＫＢブロックの倍数単位で割当て
られ、仮想ビデオ・バッファとして使用される、前記
（９）記載の装置。 （１２）前記仮想ＶＧＡメモリ・バッファ部分に記憶さ
れるデータをＶＧＡ画素データ形式からネイティブ・モ
ード画素データ形式に周期的に変換し、前記変換データ
を表示のために前記ネイティブ・メモリ部分にコピーす
るデバイス・ドライバ手段を含む、前記（９）記載の装
置。 （１３）前記ビデオ・メモリの前記ネイティブ・メモリ
部分の開始アドレスを記憶する手段を含む、前記（９）
記載の装置。 （１４）前記ディスプレイ・アダプタの動作モードをセ
ットする手段を含む、前記（９）記載の装置。 （１５）ディスプレイ・アダプタのＸＧＡネイティブ・
モード・オペレーションの間に、ＶＧＡグラフィックス
・モードを仮想化する方法であって、前記ディスプレイ
・アダプタのビデオ・メモリに対して実行される読出し
または書込みオペレーションの要求を生成するステップ
と、前記要求のアドレスを、前記ビデオ・メモリのＸＧ
Ａメモリ部分をアドレスするためのＸＧＡアパーチャを
定義するアドレス範囲と比較するステップと、前記要求
アドレスを、前記ビデオ・メモリの仮想ＶＧＡメモリ・
バッファをアドレスするためのＶＧＡアパーチャを定義
するアドレス範囲と比較するステップと、前記要求アド
レスが前記ＸＧＡアパーチャ・アドレス範囲に入ること
に応答して、前記ＸＧＡメモリ部分に対して前記要求オ
ペレーションを実行するステップと、前記関連アドレス
が前記ＶＧＡアパーチャ・アドレス範囲に入ることに応
答して、前記仮想ＶＧＡメモリ・バッファに対して前記
要求オペレーションを実行するステップと、を含む方
法。 （１６）前記要求オペレーションを前記ＸＧＡメモリ部
分に対して実行する前記ステップが、前記要求を前記ビ
デオ・メモリに接続されるメモリ制御装置に経路指定す
るステップと、前記メモリ制御装置により前記要求オペ
レーションを前記ＸＧＡメモリ部分に対して実行するス
テップと、を含む、前記（１５）記載の方法。 （１７）前記要求オペレーションを前記仮想ＶＧＡメモ
リ・バッファに対して実行する前記ステップが、前記要
求をＶＧＡグラフィックス支援ハードウェアに経路指定
するステップと、前記ＶＧＡグラフィックス支援ハード
ウェアを使用し、ＶＧＡグラフィックス支援機能を前記
要求のアドレス及びデータに対して実行するステップ
と、前記グラフィックス支援機能が実行された後、前記
要求を前記ビデオ・メモリに接続されるメモリ制御装置
に転送するステップと、前記メモリ制御装置により、前
記ＶＧＡメモリ・オペレーションを前記仮想ＶＧＡメモ
リ・バッファに対して実行するステップと、を含む、前
記（１５）記載の方法。 （１８）前記ＸＧＡアパーチャ・アドレス範囲を示す値
を第１のレジスタに記憶するステップと、前記ＶＧＡア
パーチャ・アドレス範囲を示す値を第２のレジスタに記
憶するステップと、を含む、前記（１５）記載の方法。 （１９）前記ＸＧＡメモリ部分の開始アドレスをレジス
タに記憶するステップを含む、前記（１５）記載の方
法。 （２０）前記ＶＧＡグラフィックス・モード仮想化を可
能にするために、ＸＧＡ動作モード・レジスタの少なく
とも１制御ビットをセットするステップを含む、前記
（１５）記載の方法。 （２１）前記仮想ＶＧＡメモリ・バッファがオフスクリ
ーン・ビデオ・メモリを含み、前記方法が前記仮想ＶＧ
Ａメモリ・バッファを少なくとも１つのＶＧＡ用アプリ
ケーションにより仮想メモリ・バッファとして使用され
るように、１６ＫＢブロックの倍数単位で割当てる、前
記（１５）記載の方法。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ＸＧＡディスプレイ・アダプタのネイティブ・モード・
オペレーションの間に、ＶＧＡグラフィックス・モード
の仮想化をサポートする方法及び装置が提供される。
ＸＧＡディスプレイ・アダプタのネイティブ・モード・
オペレーションの間に、ＶＧＡグラフィックス・モード
の仮想化をサポートする方法及び装置が提供される。
【図１】本発明の機構を実現するパーソナル・コンピュ
ータ（ＰＣ）のブロック図である。
ータ（ＰＣ）のブロック図である。
【図２】図１のＰＣの拡張グラフィックス・アレイ（Ｘ
ＧＡ）制御装置のブロック図である。
ＧＡ）制御装置のブロック図である。
【図３】図１のＰＣのメモリ・マップを示す図である。
【図４】ＶＧＡグラフィックス支援ハードウェアへのア
クセスを可能にする、図２のＸＧＡ制御装置の論理比較
器回路を表す図である。
クセスを可能にする、図２のＸＧＡ制御装置の論理比較
器回路を表す図である。
【図５】図１のＰＣのビデオ・ランダム・アクセス・メ
モリ（ＶＲＡＭ）のメモリ・マップを示す図である。
モリ（ＶＲＡＭ）のメモリ・マップを示す図である。
【図６】ＸＧＡがネイティブ・モードで、仮想ＶＧＡが
本発明によりイネーブルされる時に使用可能なＶＧＡレ
ジスタ・ビットのテーブルを表す図である。
本発明によりイネーブルされる時に使用可能なＶＧＡレ
ジスタ・ビットのテーブルを表す図である。
１０ パーソナル・コンピュータ（ＰＣ） １４ 関連メモリ １７ ＣＰＵローカル・バス １６ バス制御装置 １８ 入出力チャネル ２０ ＸＧＡディスプレイ・アダプタ ２２ 双方向バス ２４ ＸＧＡ制御装置 ３０ ＲＡＭＤＡＣ ３２ ディスプレイ ２００ ホスト・インタフェース ２０４ ディスプレイ・インタフェース ２０８ ＶＧＡグラフィックス支援ハードウェア ３００ システム・メモリ・マップ ３１０ ４ＭＢアパーチャ ５００ メモリ・マップ ５０２ 仮想ＶＧＡメモリ・バッファ ５０４ ＸＧＡネイティブ・モード・フレーム・バッフ
ァ
ァ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダーウィン・ピィ・ラックレイ アメリカ合衆国33487、フロリダ州ボカ・ ラトン、エンフィールド・ストリート 756 (72)発明者 シャーウッド・ブランノン アメリカ合衆国33487、フロリダ州ボカ・ ラトン、ウエスト・カントリー・クラブ・ ブールバード 7360
Claims (21)
- 【請求項１】コンピュータ・ディスプレイ・サブシステ
ムの拡張グラフィックス・アレイ（ＸＧＡ）・ネイティ
ブ・モード・オペレーションの間に、仮想ビデオ・グラ
フィックス・アレイ（ＶＧＡ）・グラフィックス・モー
ドのサポートを選択的に可能にする前記ディスプレイ・
サブシステムのためのＸＧＡ制御装置であって、 ＸＧＡメモリ部分及びＶＧＡメモリ部分を含むビデオ・
メモリの入力に電気的に接続され、中央処理ユニット
（ＣＰＵ）による要求に応答して、前記ビデオ・メモリ
に対して読出しまたは書込みオペレーションを実行する
出力を有するメモリ制御装置と、 前記メモリ制御装置の入力に電気的に接続される出力を
有するＶＧＡグラフィックス支援ハードウェアと、 前記ＣＰＵ要求を受信するための前記ＣＰＵに電気的に
接続される入力、前記メモリ制御装置に電気的に接続さ
れる第１の出力、及び前記ＶＧＡグラフィックス支援ハ
ードウェアに電気的に接続される第２の出力を有するホ
スト・インタフェースであって、前記ホスト・インタフ
ェースが各前記ＣＰＵ要求がＸＧＡメモリ・オペレーシ
ョン要求またはＶＧＡメモリ・オペレーション要求を含
むかを判断し、ＸＧＡメモリ・オペレーション要求を前
記メモリ制御装置に直接経路指定し、ＶＧＡメモリ・オ
ペレーション要求を前記ＶＧＡグラフィックス支援ハー
ドウェアを介して前記メモリ制御装置に経路指定する回
路を含む、前記ホスト・インタフェースと、 を含み、前記ＶＧＡグラフィックス支援ハードウェアが
各前記ＶＧＡメモリ・オペレーション要求のアドレス及
びデータに対して、ＶＧＡグラフィックス支援機能を実
行する回路、 を含む、制御装置。 - 【請求項２】前記ＸＧＡメモリ部分が少なくとも１つの
ＸＧＡアパーチャを通じてアドレス可能であり、前記Ｖ
ＧＡメモリ部分がＶＧＡアパーチャを通じてアドレス可
能であり、前記ＸＧＡ制御装置が前記少なくとも１つの
ＸＧＡアパーチャを定義するアドレス範囲を示す値、及
び前記ＶＧＡアパーチャを定義するアドレス範囲を示す
値をそれぞれ記憶する、前記ホスト・インタフェース回
路に電気的に接続される第１及び第２の記憶手段を含
む、請求項１記載の制御装置。 - 【請求項３】前記ホスト・インタフェース回路が、 前記第１の記憶手段に接続される第１の入力と、前記Ｃ
ＰＵアドレスをＸＧＡアパーチャ・アドレスの前記範囲
と比較するために、前記ＣＰＵ要求のＣＰＵアドレスを
受信するように接続される第２の入力とを有する第１の
比較器と、 前記第２の記憶手段に接続される第１の入力と、前記Ｃ
ＰＵアドレスをＶＧＡアパーチャ・アドレスの前記範囲
と比較するために、前記ＣＰＵアドレスを受信するよう
に接続される第２の入力とを有する第２の比較器と、 を含み、各前記ＣＰＵ要求に関連し、前記ホスト・イン
タフェース回路が、前記ＣＰＵ要求の前記ＣＰＵアドレ
スが前記少なくとも１つのＸＧＡメモリ・アパーチャ内
に入ると、ＸＧＡメモリ・オペレーション要求を示す第
１の信号を出力し、前記ＣＰＵ要求の前記ＣＰＵアドレ
スが前記ＶＧＡメモリ・アパーチャ内に入ると、ＶＧＡ
メモリ・オペレーション要求を示す第２の信号を出力す
る、 請求項２記載の制御装置。 - 【請求項４】前記ＸＧＡメモリ部分の開始アドレスを記
憶する手段を含む、請求項１記載の制御装置。 - 【請求項５】前記ＶＧＡメモリ部分がオフスクリーン・
ビデオ・メモリを含む、請求項１記載の制御装置。 - 【請求項６】デバイス・ドライバが前記ＶＧＡメモリ部
分に記憶されるデータをＶＧＡ画素形式からＸＧＡ画素
形式に周期的に変換し、前記再フォーマット化されたデ
ータを前記ディスプレイ・サブシステムの表示画面上に
表示するために、前記ＸＧＡメモリ部分にコピーする、
請求項１記載の制御装置。 - 【請求項７】ＸＧＡモードの動作モード・レジスタが前
記ディスプレイ・サブシステムの動作モードを制御する
少なくとも１つの書込み可能な制御ビットを有する、請
求項１記載の制御装置。 - 【請求項８】前記ＶＧＡメモリ部分が、前記ＣＰＵによ
り実行される少なくとも１つのＶＧＡ用アプリケーショ
ンに１６ＫＢメモリ・ブロックの倍数単位で割当てら
れ、該ＶＧＡ用アプリケーションにより使用される、請
求項１記載の制御装置。 - 【請求項９】ディスプレイ・アダプタのネイティブ・モ
ード・オペレーションの間にＶＧＡグラフィックス・モ
ード仮想化を可能にする装置であって、 前記ディスプレイ・アダプタのネイティブ・メモリ部分
及び仮想ＶＧＡメモリ・バッファ部分を含むビデオ・メ
モリ手段に対して実行されるオペレーションの要求を生
成する手段と、 前記生成手段から前記要求を受信し、前記要求のアドレ
スを前記ネイティブ・メモリ部分をアドレスするための
第１のアパーチャを定義するアドレス範囲、及び前記仮
想ＶＧＡメモリ・バッファ部分をアドレスするための第
２のアパーチャを定義するアドレス範囲と比較する手段
と、 前記要求アドレスが前記第１のメモリ・アパーチャ・ア
ドレス範囲に入ると、第１の信号を出力し、前記要求ア
ドレスが前記第２のメモリ・アパーチャ・アドレス範囲
に入ると、第２の信号を生成する手段と、 前記比較手段に接続されて、前記ビデオ・メモリ手段に
対して読出し及び書込みオペレーションを実行する制御
装置手段と、 前記比較手段と前記制御装置手段との間に接続され、各
要求のアドレス及びデータに対してグラフィックス支援
機能を実行するグラフィックス支援手段と、 前記制御装置手段が前記要求オペレーションを前記ネイ
ティブ・メモリ部分に対して実行するように、前記第１
の信号に応答して、前記要求を前記制御装置手段に直接
経路指定する手段と、 前記制御装置手段が前記要求オペレーションを前記仮想
ＶＧＡメモリ・バッファ部分に対して実行するように、
前記第２の信号に応答して、前記要求を前記グラフィッ
クス支援手段を介して前記制御装置手段に経路指定する
手段と、 を含む装置。 - 【請求項１０】前記比較手段に接続され、それぞれ前記
第１のメモリ・アパーチャ・アドレス範囲を示す値及び
第２のメモリ・アパーチャ・アドレス範囲を示す値を記
憶する第１及び第２の手段を含む、請求項９記載の装
置。 - 【請求項１１】前記仮想ＶＧＡメモリ・バッファ部分が
オフスクリーン・メモリを含み、少なくとも１つのＶＧ
Ａ用アプリケーションに１６ＫＢブロックの倍数単位で
割当てられ、仮想ビデオ・バッファとして使用される、
請求項９記載の装置。 - 【請求項１２】前記仮想ＶＧＡメモリ・バッファ部分に
記憶されるデータをＶＧＡ画素データ形式からネイティ
ブ・モード画素データ形式に周期的に変換し、前記変換
データを表示のために前記ネイティブ・メモリ部分にコ
ピーするデバイス・ドライバ手段を含む、請求項９記載
の装置。 - 【請求項１３】前記ビデオ・メモリの前記ネイティブ・
メモリ部分の開始アドレスを記憶する手段を含む、請求
項９記載の装置。 - 【請求項１４】前記ディスプレイ・アダプタの動作モー
ドをセットする手段を含む、請求項９記載の装置。 - 【請求項１５】ディスプレイ・アダプタのＸＧＡネイテ
ィブ・モード・オペレーションの間に、ＶＧＡグラフィ
ックス・モードを仮想化する方法であって、 前記ディスプレイ・アダプタのビデオ・メモリに対して
実行される読出しまたは書込みオペレーションの要求を
生成するステップと、 前記要求のアドレスを、前記ビデオ・メモリのＸＧＡメ
モリ部分をアドレスするためのＸＧＡアパーチャを定義
するアドレス範囲と比較するステップと、 前記要求アドレスを、前記ビデオ・メモリの仮想ＶＧＡ
メモリ・バッファをアドレスするためのＶＧＡアパーチ
ャを定義するアドレス範囲と比較するステップと、 前記要求アドレスが前記ＸＧＡアパーチャ・アドレス範
囲に入ることに応答して、前記ＸＧＡメモリ部分に対し
て前記要求オペレーションを実行するステップと、 前記関連アドレスが前記ＶＧＡアパーチャ・アドレス範
囲に入ることに応答して、前記仮想ＶＧＡメモリ・バッ
ファに対して前記要求オペレーションを実行するステッ
プと、 を含む方法。 - 【請求項１６】前記要求オペレーションを前記ＸＧＡメ
モリ部分に対して実行する前記ステップが、 前記要求を前記ビデオ・メモリに接続されるメモリ制御
装置に経路指定するステップと、 前記メモリ制御装置により前記要求オペレーションを前
記ＸＧＡメモリ部分に対して実行するステップと、 を含む、請求項１５記載の方法。 - 【請求項１７】前記要求オペレーションを前記仮想ＶＧ
Ａメモリ・バッファに対して実行する前記ステップが、 前記要求をＶＧＡグラフィックス支援ハードウェアに経
路指定するステップと、 前記ＶＧＡグラフィックス支援ハードウェアを使用し、
ＶＧＡグラフィックス支援機能を前記要求のアドレス及
びデータに対して実行するステップと、 前記グラフィックス支援機能が実行された後、前記要求
を前記ビデオ・メモリに接続されるメモリ制御装置に転
送するステップと、 前記メモリ制御装置により、前記ＶＧＡメモリ・オペレ
ーションを前記仮想ＶＧＡメモリ・バッファに対して実
行するステップと、 を含む、請求項１５記載の方法。 - 【請求項１８】前記ＸＧＡアパーチャ・アドレス範囲を
示す値を第１のレジスタに記憶するステップと、 前記ＶＧＡアパーチャ・アドレス範囲を示す値を第２の
レジスタに記憶するステップと、 を含む、請求項１５記載の方法。 - 【請求項１９】前記ＸＧＡメモリ部分の開始アドレスを
レジスタに記憶するステップを含む、請求項１５記載の
方法。 - 【請求項２０】前記ＶＧＡグラフィックス・モード仮想
化を可能にするために、ＸＧＡ動作モード・レジスタの
少なくとも１制御ビットをセットするステップを含む、
請求項１５記載の方法。 - 【請求項２１】前記仮想ＶＧＡメモリ・バッファがオフ
スクリーン・ビデオ・メモリを含み、前記方法が前記仮
想ＶＧＡメモリ・バッファを少なくとも１つのＶＧＡ用
アプリケーションにより仮想メモリ・バッファとして使
用されるように、１６ＫＢブロックの倍数単位で割当て
る、請求項１５記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/177,105 US5477242A (en) | 1994-01-03 | 1994-01-03 | Display adapter for virtual VGA support in XGA native mode |
| US177105 | 1994-01-03 |
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|---|---|
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| JP2755378B2 JP2755378B2 (ja) | 1998-05-20 |
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ID=22647212
Family Applications (1)
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|---|---|
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| EP (1) | EP0661681A1 (ja) |
| JP (1) | JP2755378B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3514893A1 (de) * | 1985-04-25 | 1986-11-06 | Rheinmetall GmbH, 4000 Düsseldorf | Verfahren zur betaetigung eines annaeherungszuenders und einrichtung zur durchfuehrung des verfahrens |
| US5748866A (en) * | 1994-06-30 | 1998-05-05 | International Business Machines Corporation | Virtual display adapters using a digital signal processing to reformat different virtual displays into a common format and display |
| US5764964A (en) * | 1994-10-13 | 1998-06-09 | International Business Machines Corporation | Device for protecting selected information in multi-media workstations |
| US5903752A (en) * | 1994-10-13 | 1999-05-11 | Intel Corporation | Method and apparatus for embedding a real-time multi-tasking kernel in a non-real-time operating system |
| US5745761A (en) * | 1994-12-15 | 1998-04-28 | International Business Machines Corporation | Advanced graphics driver architecture with extension capability |
| US7720672B1 (en) | 1995-12-29 | 2010-05-18 | Wyse Technology Inc. | Method and apparatus for display of windowing application programs on a terminal |
| US6728313B1 (en) | 1998-01-08 | 2004-04-27 | Intel Corporation | Method and apparatus for performing MPEG II dequantization and IDCT |
| US6836885B1 (en) * | 1998-09-21 | 2004-12-28 | Wyse Technology Inc. | Method and apparatus for display of windowing application programs on a terminal |
| US6240468B1 (en) * | 1998-12-18 | 2001-05-29 | International Business Machines Corporation | Interposed graphics device driver module processing function requests within module in standard mode, and passing function requests to specialized mode device driver in specialized mode |
| US6807620B1 (en) * | 2000-02-11 | 2004-10-19 | Sony Computer Entertainment Inc. | Game system with graphics processor |
| US6778178B1 (en) * | 2000-11-13 | 2004-08-17 | Ati International, Srl | Memory range access flags for performance optimization |
| GB0304807D0 (en) * | 2003-03-03 | 2003-04-09 | Cambridge Internetworking Ltd | Data protocol |
| US7248267B2 (en) * | 2003-03-20 | 2007-07-24 | International Business Machines Corporation | Method and apparatus for simulated direct frame buffer access for graphics adapters |
| US20060036775A1 (en) * | 2004-08-16 | 2006-02-16 | Konstantin Levit-Gurevich | Apparatus and methods for video graphics array (VGA) virtualization in system exploiting multiple operating systems |
| US7830388B1 (en) * | 2006-02-07 | 2010-11-09 | Vitie Inc. | Methods and apparatus of sharing graphics data of multiple instances of interactive application |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282126A (ja) * | 1992-03-31 | 1993-10-29 | Toshiba Corp | 表示制御装置 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484302A (en) * | 1980-11-20 | 1984-11-20 | International Business Machines Corporation | Single screen display system with multiple virtual display having prioritized service programs and dedicated memory stacks |
| US4533910A (en) * | 1982-11-02 | 1985-08-06 | Cadtrak Corporation | Graphics display system with viewports of arbitrary location and content |
| US4651146A (en) * | 1983-10-17 | 1987-03-17 | International Business Machines Corporation | Display of multiple data windows in a multi-tasking system |
| US4653020A (en) * | 1983-10-17 | 1987-03-24 | International Business Machines Corporation | Display of multiple data windows in a multi-tasking system |
| US4823108A (en) * | 1984-05-02 | 1989-04-18 | Quarterdeck Office Systems | Display system and memory architecture and method for displaying images in windows on a video display |
| GB8508668D0 (en) * | 1985-04-03 | 1985-05-09 | British Telecomm | Video display apparatus |
| FR2582132B1 (fr) * | 1985-05-15 | 1987-07-17 | O Donnell Ciaran | Circuit de memoire d'image virtuelle permettant le multifenetrage |
| US4918436A (en) * | 1987-06-01 | 1990-04-17 | Chips And Technology, Inc. | High resolution graphics system |
| DE3852148T2 (de) * | 1987-06-19 | 1995-04-06 | Toshiba Kawasaki Kk | Anzeigemodusumschaltsystem für ein Plasmaanzeigegerät. |
| US5113180A (en) * | 1988-04-20 | 1992-05-12 | International Business Machines Corporation | Virtual display adapter |
| US5062057A (en) * | 1988-12-09 | 1991-10-29 | E-Machines Incorporated | Computer display controller with reconfigurable frame buffer memory |
| JP2796329B2 (ja) * | 1989-02-08 | 1998-09-10 | 株式会社日立製作所 | 表示メモリとそれを備えた画像処理装置 |
| US5047958A (en) * | 1989-06-15 | 1991-09-10 | Digital Equipment Corporation | Linear address conversion |
| WO1991015841A1 (en) * | 1990-03-30 | 1991-10-17 | Tower Tech S.R.L. | Video display for digital images at high frequency of frame refresh |
| GB9027678D0 (en) * | 1990-12-20 | 1991-02-13 | Ncr Co | Videographics display system |
| US5189401A (en) * | 1991-06-14 | 1993-02-23 | Unisys Corporation | AX and EGA video display apparatus utilizing a VGA monitor |
| US5291188A (en) * | 1991-06-17 | 1994-03-01 | Sun Microsystems, Inc. | Method and apparatus for allocating off-screen display memory |
| EP0524362B1 (en) * | 1991-07-24 | 2000-05-17 | Texas Instruments France | Display adapter |
| US5379052A (en) * | 1992-03-26 | 1995-01-03 | Unisys Corporation | VGA and EGA video controller apparatus using shared common video memory |
| US5396597A (en) * | 1992-04-03 | 1995-03-07 | International Business Machines Corporation | System for transferring data between processors via dual buffers within system memory with first and second processors accessing system memory directly and indirectly |
| JP2760731B2 (ja) * | 1992-04-30 | 1998-06-04 | 株式会社東芝 | グラフィックス互換性を可能にする高性能グラフィックスアダプタ用外部インターフェース回路 |
-
1994
- 1994-01-03 US US08/177,105 patent/US5477242A/en not_active Expired - Fee Related
- 1994-10-31 JP JP6266570A patent/JP2755378B2/ja not_active Expired - Lifetime
- 1994-12-28 EP EP94309870A patent/EP0661681A1/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282126A (ja) * | 1992-03-31 | 1993-10-29 | Toshiba Corp | 表示制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5477242A (en) | 1995-12-19 |
| JP2755378B2 (ja) | 1998-05-20 |
| EP0661681A1 (en) | 1995-07-05 |
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