JPH09223973A - 可変長復号化器のメモリインタフェース方法及び回路 - Google Patents
可変長復号化器のメモリインタフェース方法及び回路Info
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- JPH09223973A JPH09223973A JP27030796A JP27030796A JPH09223973A JP H09223973 A JPH09223973 A JP H09223973A JP 27030796 A JP27030796 A JP 27030796A JP 27030796 A JP27030796 A JP 27030796A JP H09223973 A JPH09223973 A JP H09223973A
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Abstract
(57)【要約】
【課題】 LD と外部メモリ間の頻繁なメモリアクセス
による信号処理の複雑度を軽減させることができる可変
長復号化器のメモリインタフェース方法及び回路を提供
する。 【解決手段】 可変長復号化器から出力される第１リク
エスト信号から読出チップイネーブル信号と読出アドレ
スを生成し、読出アドレスが所定レベル以上に至ると第
２リクエスト信号を生成するための読出制御部と、第２
リクエスト信号に対するアクセプト信号が発生される
と、アクセプト信号から書込みアドレス及び書込み区間
を生成するための書き込み制御部と、内部メモリを具備
し、外部メモリから供されるデータを書込み制御部から
生成された書込みアドレスと書込み区間信号に応じて書
き込まれるように制御する内部メモリ制御部とから構成
される。
による信号処理の複雑度を軽減させることができる可変
長復号化器のメモリインタフェース方法及び回路を提供
する。 【解決手段】 可変長復号化器から出力される第１リク
エスト信号から読出チップイネーブル信号と読出アドレ
スを生成し、読出アドレスが所定レベル以上に至ると第
２リクエスト信号を生成するための読出制御部と、第２
リクエスト信号に対するアクセプト信号が発生される
と、アクセプト信号から書込みアドレス及び書込み区間
を生成するための書き込み制御部と、内部メモリを具備
し、外部メモリから供されるデータを書込み制御部から
生成された書込みアドレスと書込み区間信号に応じて書
き込まれるように制御する内部メモリ制御部とから構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は画像の圧縮及び復元
装置に係り、特に可変長復号化器(Variable Length Dec
oder：以下、VLD と称する）のメモリインタフェース方
法及び回路に関する。
装置に係り、特に可変長復号化器(Variable Length Dec
oder：以下、VLD と称する）のメモリインタフェース方
法及び回路に関する。
【０００２】
【従来の技術】従来、アナログ方式であったデータ貯蔵
及び復元システム及びイメージプロセッサがディジタル
方式に変換されるに伴い、処理される情報量が増加する
ようになった。従って、貯蔵媒体及び伝送チャンネルを
効率よく用いるためには、情報量を減少（圧縮）させな
ければならない。MPEG(Moving Picture Experts Group)
ではこの課題を達成するための標準案に同意した。MPEG
−符号化されたビットストリームの一般的な圧縮方法、
即ち、可変長符号化によると、反復的な（剰余）情報は
画像情報の有する時間的及び空間的な相関関係を用いて
取り除かれる。そこで、画像圧縮装置に用いられる可変
長符号化器(Variable Length Coder：以下、VLC と称す
る）は頻繁に発生するシンボルに対して短いコードを割
り当てる。可変長圧縮された信号を元通りの形態に復元
するために、符号化された画像信号は復元動作を行う可
変長復号化器(VLD）を具備する画像復元装置に印加され
る。従って、可変長復号化器はリクエスト信号を発生
し、また、これを適切な方法にて外部メモリに供給する
ことにより、短いコードは徐々に読出され、長いコード
は素早く読出されるように外部メモリを制御する。従っ
て、リクエスト信号が可変長復号化器から受信される時
毎に外部メモリはコードの長さに問わずデータを可変長
復号化器に即時に伝送する。
及び復元システム及びイメージプロセッサがディジタル
方式に変換されるに伴い、処理される情報量が増加する
ようになった。従って、貯蔵媒体及び伝送チャンネルを
効率よく用いるためには、情報量を減少（圧縮）させな
ければならない。MPEG(Moving Picture Experts Group)
ではこの課題を達成するための標準案に同意した。MPEG
−符号化されたビットストリームの一般的な圧縮方法、
即ち、可変長符号化によると、反復的な（剰余）情報は
画像情報の有する時間的及び空間的な相関関係を用いて
取り除かれる。そこで、画像圧縮装置に用いられる可変
長符号化器(Variable Length Coder：以下、VLC と称す
る）は頻繁に発生するシンボルに対して短いコードを割
り当てる。可変長圧縮された信号を元通りの形態に復元
するために、符号化された画像信号は復元動作を行う可
変長復号化器(VLD）を具備する画像復元装置に印加され
る。従って、可変長復号化器はリクエスト信号を発生
し、また、これを適切な方法にて外部メモリに供給する
ことにより、短いコードは徐々に読出され、長いコード
は素早く読出されるように外部メモリを制御する。従っ
て、リクエスト信号が可変長復号化器から受信される時
毎に外部メモリはコードの長さに問わずデータを可変長
復号化器に即時に伝送する。
【０００３】しかしながら、外部メモリは処理しようと
する各種データを蓄え、優先順位の高いリクエスト信号
がシステムの他所から受信されると可変長復号化器から
受信されたリクエスト信号は待機していなければならな
い。可変長復号化器がインタフェース回路無しに直接外
部メモリに連結されているため、このような短い待機期
間に、画像圧縮／復元処理がインタラプトされるように
なる。
する各種データを蓄え、優先順位の高いリクエスト信号
がシステムの他所から受信されると可変長復号化器から
受信されたリクエスト信号は待機していなければならな
い。可変長復号化器がインタフェース回路無しに直接外
部メモリに連結されているため、このような短い待機期
間に、画像圧縮／復元処理がインタラプトされるように
なる。
【０００４】
【発明が解決しようとする課題】本発明は前述した従来
の問題点を解決するために案出されたものであり、画像
圧縮及び復元装置において、VLD のリクエスト信号を内
部メモリで処理し、内部メモリが所定レベル以上空く
と、外部メモリに高速ページモードアクセスを再びリク
エストするための可変長復号化器のメモリインタフェー
ス方法及び回路を提供することにその目的がある。
の問題点を解決するために案出されたものであり、画像
圧縮及び復元装置において、VLD のリクエスト信号を内
部メモリで処理し、内部メモリが所定レベル以上空く
と、外部メモリに高速ページモードアクセスを再びリク
エストするための可変長復号化器のメモリインタフェー
ス方法及び回路を提供することにその目的がある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明による可変長復号化器のメモリインタフェース
方法は、可変長復号化器から出力される第１リクエスト
信号から読出クロックと読出アドレスを生成して内部メ
モリからデータを読出する段階と、前記内部メモリから
所定レベル以上のデータが読出されると第２リクエスト
信号を生成する段階と、前記第２リクエスト信号に対す
るアクセプト信号が発生されると前記内部メモリの書込
みアドレス及び書込み区間を生成して、前記外部メモリ
から供されるデータを前記内部メモリに書き込む段階と
を含むことを特徴とする。
に本発明による可変長復号化器のメモリインタフェース
方法は、可変長復号化器から出力される第１リクエスト
信号から読出クロックと読出アドレスを生成して内部メ
モリからデータを読出する段階と、前記内部メモリから
所定レベル以上のデータが読出されると第２リクエスト
信号を生成する段階と、前記第２リクエスト信号に対す
るアクセプト信号が発生されると前記内部メモリの書込
みアドレス及び書込み区間を生成して、前記外部メモリ
から供されるデータを前記内部メモリに書き込む段階と
を含むことを特徴とする。
【０００６】前記目的を達成するために本発明による可
変長復号化器のメモリインタフェース回路は、可変長復
号化器から出力される第１リクエスト信号から読出チッ
プイネーブル信号と読出アドレスを生成し、前記読出ア
ドレスが所定レベルに至ると第２リクエスト信号を生成
して外部メモリに連結された外部メモリコントローラに
供するための読出制御部と、前記外部メモリコントロー
ラから前記第２リクエスト信号に対するアクセプト信号
が発生されると前記アクセプト信号から書込みアドレス
と書込み区間信号を生成するための書込み制御部と、内
部メモリを具備し、外部メモリから供給されるデータを
前記書込み制御部から生成された書込みアドレスと書込
み区間信号に応じて書き込まれるように制御する内部メ
モリ制御部とを含むことを特徴とする。
変長復号化器のメモリインタフェース回路は、可変長復
号化器から出力される第１リクエスト信号から読出チッ
プイネーブル信号と読出アドレスを生成し、前記読出ア
ドレスが所定レベルに至ると第２リクエスト信号を生成
して外部メモリに連結された外部メモリコントローラに
供するための読出制御部と、前記外部メモリコントロー
ラから前記第２リクエスト信号に対するアクセプト信号
が発生されると前記アクセプト信号から書込みアドレス
と書込み区間信号を生成するための書込み制御部と、内
部メモリを具備し、外部メモリから供給されるデータを
前記書込み制御部から生成された書込みアドレスと書込
み区間信号に応じて書き込まれるように制御する内部メ
モリ制御部とを含むことを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。図１は本発明による
可変長復号化器のメモリインタフェース回路１０を示し
たブロック図であり、VLD21 から出力される第１リクエ
スト信号から読出チップイネーブル信号と読出アドレス
を生成し、読出アドレスが所定レベルに至ると第２リク
エスト信号を生成して外部メモリコントローラ13に供す
るための読出制御部15、外部メモリコントローラ13から
第２リクエスト信号に対するアクセプト信号が発生され
るとアクセプト信号から書込みアドレスと書込み区間信
号を生成するための書込み制御部17と、外部メモリ11か
ら供されるデータを書込み制御部17から生成された書込
みアドレスと書込み区間信号に応じて書き込まれるよう
に制御する内部メモリ制御部19とから構成される。
図面に基づき更に詳細に説明する。図１は本発明による
可変長復号化器のメモリインタフェース回路１０を示し
たブロック図であり、VLD21 から出力される第１リクエ
スト信号から読出チップイネーブル信号と読出アドレス
を生成し、読出アドレスが所定レベルに至ると第２リク
エスト信号を生成して外部メモリコントローラ13に供す
るための読出制御部15、外部メモリコントローラ13から
第２リクエスト信号に対するアクセプト信号が発生され
るとアクセプト信号から書込みアドレスと書込み区間信
号を生成するための書込み制御部17と、外部メモリ11か
ら供されるデータを書込み制御部17から生成された書込
みアドレスと書込み区間信号に応じて書き込まれるよう
に制御する内部メモリ制御部19とから構成される。
【０００８】ここで、内部メモリ制御部19を具備し、便
宜上その容量が64ビット×64ワードであるFIFO(First-I
n First-Out)又はRAM を例に挙げることにする。図２は
図１に示されたメモリインタフェース回路10の細部ブロ
ック図であり、読出制御部15は五つのＤフリップフロッ
プ(D1-D5）、一つのマルチプレクサ(MUX1)、第１カウン
タ151 、第１及び第２デコーダー152,153 、一つのORゲ
ート(O1)、一つのAND ゲート(A1)、一つのNANDゲート(N
A1) から構成され、書込み制御部17は五つのＤフリップ
フロップ(D6-D10)、一つのNANDゲート(NA2）、第２カウ
ンタ171 、一つのインバーター11、一つのAND ゲート(A
2)、二つのORゲート(O2,O3) から構成され、内部メモリ
制御部19はRMA191、二つの64ビットシフトレジスター19
2,193 、二つのＤフリップフロップ(D11,D12）、二つの
マルチプレクサ(MUX2,MUX3）、一つのバッファー(B1)か
ら構成される。
宜上その容量が64ビット×64ワードであるFIFO(First-I
n First-Out)又はRAM を例に挙げることにする。図２は
図１に示されたメモリインタフェース回路10の細部ブロ
ック図であり、読出制御部15は五つのＤフリップフロッ
プ(D1-D5）、一つのマルチプレクサ(MUX1)、第１カウン
タ151 、第１及び第２デコーダー152,153 、一つのORゲ
ート(O1)、一つのAND ゲート(A1)、一つのNANDゲート(N
A1) から構成され、書込み制御部17は五つのＤフリップ
フロップ(D6-D10)、一つのNANDゲート(NA2）、第２カウ
ンタ171 、一つのインバーター11、一つのAND ゲート(A
2)、二つのORゲート(O2,O3) から構成され、内部メモリ
制御部19はRMA191、二つの64ビットシフトレジスター19
2,193 、二つのＤフリップフロップ(D11,D12）、二つの
マルチプレクサ(MUX2,MUX3）、一つのバッファー(B1)か
ら構成される。
【０００９】図３（Ａ）−（Ｇ）は図２に示されたメモ
リインタフェース回路の書込み動作に対する動作タイミ
ング図であり、図３（Ａ）はCLK40 、（Ｂ）はCLK20 、
（Ｃ）は第２AND ゲート(A2)から出力される書込み区
間、（Ｄ）は第11D フリップフロップ(D11) でCLK20 を
CLK40 の立下りエッジ（↓）でラッチした結果、（Ｅ）
は第12D フリップフロップ(D12) の
リインタフェース回路の書込み動作に対する動作タイミ
ング図であり、図３（Ａ）はCLK40 、（Ｂ）はCLK20 、
（Ｃ）は第２AND ゲート(A2)から出力される書込み区
間、（Ｄ）は第11D フリップフロップ(D11) でCLK20 を
CLK40 の立下りエッジ（↓）でラッチした結果、（Ｅ）
は第12D フリップフロップ(D12) の
【００１０】
【外１】
【００１１】出力、（Ｆ）は第３ORゲート(O3)でCLK40
、書込み区間（Ｃ）、（Ｅ）の信号に対して論理和を
行った結果出力される書込み用のチップイネーブル信号
(WCEN)、（Ｇ）は第２ORゲート(O2)で書込み区間（Ｃ）
と（Ｅ）の信号に対して論理和を行った結果出力される
読出／書込み制御信号(R/W）をそれぞれ示す。図４
（Ａ）−（Ｈ）は図２に示されたメモリインタフェース
回路において、読出動作に対する動作タイミング図であ
り、図４（Ａ）はCLK40 、（Ｂ）はCLK20、（Ｃ）は第
１AND ゲート(A1)から出力されるVLD-リクエスト信号、
（Ｄ）は第１マルチプレクサ(MUX1)から出力される第３
マルチプレクサ(MUX3)の選択信号、（Ｅ）は第4Dフリッ
プフロップ(D4)のＱ端子から出力される信号、（Ｆ）は
第5Dフリップフロップ(D5)の
、書込み区間（Ｃ）、（Ｅ）の信号に対して論理和を
行った結果出力される書込み用のチップイネーブル信号
(WCEN)、（Ｇ）は第２ORゲート(O2)で書込み区間（Ｃ）
と（Ｅ）の信号に対して論理和を行った結果出力される
読出／書込み制御信号(R/W）をそれぞれ示す。図４
（Ａ）−（Ｈ）は図２に示されたメモリインタフェース
回路において、読出動作に対する動作タイミング図であ
り、図４（Ａ）はCLK40 、（Ｂ）はCLK20、（Ｃ）は第
１AND ゲート(A1)から出力されるVLD-リクエスト信号、
（Ｄ）は第１マルチプレクサ(MUX1)から出力される第３
マルチプレクサ(MUX3)の選択信号、（Ｅ）は第4Dフリッ
プフロップ(D4)のＱ端子から出力される信号、（Ｆ）は
第5Dフリップフロップ(D5)の
【００１２】
【外２】
【００１３】端子から出力される信号、（Ｇ）は第１NA
NDゲート(NA1）から出力される読出用のチップイネーブ
ル信号(RCEN)、（Ｈ）は第１カウンタ151 から出力され
る読出アドレス(RADDR) をそれぞれ示す。図５（Ａ）−
（Ｋ）は図２に示されたメモリインタフェース回路にお
いて、アクセプト信号発生後の書込み動作に対する動作
タイミング図であり、図５（Ａ）はCLK20 、（Ｂ）は第
6Dフリップフロップ(D6)に入力されるVLD-アクセプト信
号、（Ｃ）は第6Dフリップフロップ(D6)でVLD-アクセプ
ト信号をCLK20 の立下りエッジ（↓）でラッチした結
果、（Ｄ）は第7Dフリップフロップ(D7)で第6Dフリップ
フロップ(D6)のＱ端子で出力される信号（Ｃ）をCLK20
の立下りエッジ（↓）でラッチした結果、（Ｅ）は第２
NANDゲート(NA2）の出力信号、（Ｆ）は第２カウンタ17
1 から出力される書込みアドレスWADDR 4;0 （この際、
WADDR 4:0 のMSB は自動発生) 、（Ｇ）は第9Dフリップ
フロップ(D9)で第２カウンタ171 の
NDゲート(NA1）から出力される読出用のチップイネーブ
ル信号(RCEN)、（Ｈ）は第１カウンタ151 から出力され
る読出アドレス(RADDR) をそれぞれ示す。図５（Ａ）−
（Ｋ）は図２に示されたメモリインタフェース回路にお
いて、アクセプト信号発生後の書込み動作に対する動作
タイミング図であり、図５（Ａ）はCLK20 、（Ｂ）は第
6Dフリップフロップ(D6)に入力されるVLD-アクセプト信
号、（Ｃ）は第6Dフリップフロップ(D6)でVLD-アクセプ
ト信号をCLK20 の立下りエッジ（↓）でラッチした結
果、（Ｄ）は第7Dフリップフロップ(D7)で第6Dフリップ
フロップ(D6)のＱ端子で出力される信号（Ｃ）をCLK20
の立下りエッジ（↓）でラッチした結果、（Ｅ）は第２
NANDゲート(NA2）の出力信号、（Ｆ）は第２カウンタ17
1 から出力される書込みアドレスWADDR 4;0 （この際、
WADDR 4:0 のMSB は自動発生) 、（Ｇ）は第9Dフリップ
フロップ(D9)で第２カウンタ171 の
【００１４】
【外３】
【００１５】出力をCLK20 の立下りエッジ（↓）でラッ
チした結果、（Ｈ）は第10D フリップフロップ(D10) で
第9Dフリップフロップ(D9)の出力（Ｇ）をCLK20 の立上
りエッジ（↑）でラッチした結果、（Ｉ）は第8Dフリッ
プフロップ(D8)で第２NANDゲート(NA2）の出力信号をCL
K20 の立上りエッジ（↑）でラッチした結果、（Ｊ）は
AND ゲート(A2)で出力される書込み区間信号、（Ｋ）は
CLK20 の立下りエッジ（↓）で内部メモリ19に書き込ま
れるデータをそれぞれ示す。
チした結果、（Ｈ）は第10D フリップフロップ(D10) で
第9Dフリップフロップ(D9)の出力（Ｇ）をCLK20 の立上
りエッジ（↑）でラッチした結果、（Ｉ）は第8Dフリッ
プフロップ(D8)で第２NANDゲート(NA2）の出力信号をCL
K20 の立上りエッジ（↑）でラッチした結果、（Ｊ）は
AND ゲート(A2)で出力される書込み区間信号、（Ｋ）は
CLK20 の立下りエッジ（↓）で内部メモリ19に書き込ま
れるデータをそれぞれ示す。
【００１６】そこで、本発明の動作について図１乃至図
５を参照して説明すると次の通りである。VLD-アクセプ
ト信号が発生される以前のメモリインタフェース回路10
の書込み動作は次の通りである。まず、内部メモリ制御
部19から、クロック信号CLK20(図３（Ａ））はＤフリッ
プフロップ(D11) によりクロック信号CLK40(図３
（Ｂ））の立下りエッジでラッチされて図３（Ｄ）に示
されたような信号を出力する。次に、この信号は再びＤ
フリップフロップ(D12）によりクロック信号CLK40(図３
（Ｂ））の立上りエッジで更にラッチされて図３（Ｅ）
に示されたような信号を出力する。Ｄフリップフロップ
(D12）の出力（図３（Ｅ））はインバーター(B1)により
反転される。
５を参照して説明すると次の通りである。VLD-アクセプ
ト信号が発生される以前のメモリインタフェース回路10
の書込み動作は次の通りである。まず、内部メモリ制御
部19から、クロック信号CLK20(図３（Ａ））はＤフリッ
プフロップ(D11) によりクロック信号CLK40(図３
（Ｂ））の立下りエッジでラッチされて図３（Ｄ）に示
されたような信号を出力する。次に、この信号は再びＤ
フリップフロップ(D12）によりクロック信号CLK40(図３
（Ｂ））の立上りエッジで更にラッチされて図３（Ｅ）
に示されたような信号を出力する。Ｄフリップフロップ
(D12）の出力（図３（Ｅ））はインバーター(B1)により
反転される。
【００１７】書込み制御部17で、クロック信号CLK40(図
３（Ｂ））、Ｄフリップフロップ(D12) の出力（図３
（Ｅ））と書込み区間信号（図３（Ｃ））はORゲート(O
3)で論理和が行われ、図３（Ｆ）に示されたような書込
みチップイネーブル信号WCENを出力する。かつ、書込み
区間信号（図３（Ｃ））とＤフリップフロップ(D12) の
３（Ｂ））、Ｄフリップフロップ(D12) の出力（図３
（Ｅ））と書込み区間信号（図３（Ｃ））はORゲート(O
3)で論理和が行われ、図３（Ｆ）に示されたような書込
みチップイネーブル信号WCENを出力する。かつ、書込み
区間信号（図３（Ｃ））とＤフリップフロップ(D12) の
【００１８】
【外４】
【００１９】出力（図３（Ｅ））はORゲート(O2)で論理
和が行われて読出／書込み制御信号R/W を出力する。読
出制御部15ではVLD21 から発生されるリクエスト信号が
‘ハイ’になると前記リクエスト信号をCLK20(20MHz シ
ステムクロックであってCLK40(図４（Ｂ））を２分周し
た信号である: 図４（Ａ））レートでラッチして再び２
分周し、この際２分周されたリクエスト信号が‘ハイ’
であると内部メモリ制御部19でRAM191のデータを読出す
る動作を行う。このために、第１マルチプレクサ(MUX1)
ではリクエスト信号が‘ハイ’であると第1Dフリップフ
ロップ(D1)の出力信号をトグルし、‘ロー’であると以
前値を保つ等図４（Ｄ）に示されたような信号を出力す
る。前記のような方式によりリクエスト信号が２回発生
する時毎に読出アドレス(RADDR: 図４（Ｈ））を発生さ
せる第１カウンタ151 の出力値が１づつ増加され内部メ
モリ19のデータを読出する。この際、読出アドレス(RAD
DR) と共に読出／書込み制御パルスも生成される。即
ち、VLD21 から発生するリクエスト信号をＮ回トグルし
て内部メモリの読出クロックとして用いるが、ここで、
Ｎの値は内部メモリの一個のデータビット数とVLD 処理
ビット数と関係がある。例えば、内部メモリの一個のデ
ータビット数：VLD 処理ビット数が64ビット：32ビット
であるとＮは１になる。
和が行われて読出／書込み制御信号R/W を出力する。読
出制御部15ではVLD21 から発生されるリクエスト信号が
‘ハイ’になると前記リクエスト信号をCLK20(20MHz シ
ステムクロックであってCLK40(図４（Ｂ））を２分周し
た信号である: 図４（Ａ））レートでラッチして再び２
分周し、この際２分周されたリクエスト信号が‘ハイ’
であると内部メモリ制御部19でRAM191のデータを読出す
る動作を行う。このために、第１マルチプレクサ(MUX1)
ではリクエスト信号が‘ハイ’であると第1Dフリップフ
ロップ(D1)の出力信号をトグルし、‘ロー’であると以
前値を保つ等図４（Ｄ）に示されたような信号を出力す
る。前記のような方式によりリクエスト信号が２回発生
する時毎に読出アドレス(RADDR: 図４（Ｈ））を発生さ
せる第１カウンタ151 の出力値が１づつ増加され内部メ
モリ19のデータを読出する。この際、読出アドレス(RAD
DR) と共に読出／書込み制御パルスも生成される。即
ち、VLD21 から発生するリクエスト信号をＮ回トグルし
て内部メモリの読出クロックとして用いるが、ここで、
Ｎの値は内部メモリの一個のデータビット数とVLD 処理
ビット数と関係がある。例えば、内部メモリの一個のデ
ータビット数：VLD 処理ビット数が64ビット：32ビット
であるとＮは１になる。
【００２０】一方、第１デコーダー152 と第２デコーダ
ー153 はそれぞれ第１カウンタ151のカウント値のうち
‘32’と‘０’をデコーディングして第１ORゲート(O1)
で論理和を行い、第１ORゲート(O1)の出力信号から第2D
フリップフロップ(D2)、第3Dフリップフロップ(D3)と第
１AND ゲート(A1)を通してVLD リクエスト信号(VLD-REQ
UEST：図４（Ｃ））を発生させて外部メモリコントロー
ラ13に供する。即ち、読出アドレス(RADDR) が‘32’又
は‘０’になりRAM191から適正レベル以上のデータが読
出されると外部メモリコントローラ13にVLD リクエスト
信号(VLD-REQUEST) を供する。
ー153 はそれぞれ第１カウンタ151のカウント値のうち
‘32’と‘０’をデコーディングして第１ORゲート(O1)
で論理和を行い、第１ORゲート(O1)の出力信号から第2D
フリップフロップ(D2)、第3Dフリップフロップ(D3)と第
１AND ゲート(A1)を通してVLD リクエスト信号(VLD-REQ
UEST：図４（Ｃ））を発生させて外部メモリコントロー
ラ13に供する。即ち、読出アドレス(RADDR) が‘32’又
は‘０’になりRAM191から適正レベル以上のデータが読
出されると外部メモリコントローラ13にVLD リクエスト
信号(VLD-REQUEST) を供する。
【００２１】そして、第１マルチプレクサ(MUX1)の出力
信号（図４（Ｄ））は第4Dフリップフロップ(D4)により
CLK40(図４（Ａ））の立下りエッジ（↓）でラッチさ
れ、図４（Ｅ）に示されたような信号を信号を出力し、
再び第5Dフリップフロップ(D5)によりCLK40(図４
（Ａ））の立上りエッジ（↑）でラッチされ、図４
（Ｆ）に示されたような信号を出力する。第4Dフリップ
フロップ(D4)のＱ端子の出力信号と図５（Ｄ）フリップ
フロップ(D5)の
信号（図４（Ｄ））は第4Dフリップフロップ(D4)により
CLK40(図４（Ａ））の立下りエッジ（↓）でラッチさ
れ、図４（Ｅ）に示されたような信号を信号を出力し、
再び第5Dフリップフロップ(D5)によりCLK40(図４
（Ａ））の立上りエッジ（↑）でラッチされ、図４
（Ｆ）に示されたような信号を出力する。第4Dフリップ
フロップ(D4)のＱ端子の出力信号と図５（Ｄ）フリップ
フロップ(D5)の
【００２２】
【外５】
【００２３】端子の出力信号は第１NANDゲート(NA1) で
負論理積が行われCLK40 レートで読出用のチップイネー
ブル信号(RCEN:図４（Ｇ））を発生する。外部メモリコ
ントローラ13ではこのVLD リクエスト信号(VLD-REQUES
T) を入力して他のブロックから供されるリクエスト信
号の状況に応じて有効な時間に合わせてアクセプト信号
(VLE-ACCEPT;VWR)を生成して書込み制御部17に印加す
る。
負論理積が行われCLK40 レートで読出用のチップイネー
ブル信号(RCEN:図４（Ｇ））を発生する。外部メモリコ
ントローラ13ではこのVLD リクエスト信号(VLD-REQUES
T) を入力して他のブロックから供されるリクエスト信
号の状況に応じて有効な時間に合わせてアクセプト信号
(VLE-ACCEPT;VWR)を生成して書込み制御部17に印加す
る。
【００２４】書込み制御部17では読出制御部15で生成さ
れたVLD-REQUEST 信号に対するアクセプト信号が発生さ
れると、このアクセプト信号(VWL：図５（Ｂ））は第6D
フリップフロップ(D6)によりCLK20(図５（Ａ））の立下
りエッジ（↓）でラッチされ図５（Ｃ）に示されたよう
な信号を出力し、再び第7Dフリップフロップ(D7)により
CLK20(図５（Ａ））の立下りエッジ（↓）でラッチされ
図５（Ｄ）に示されたような信号を出力する。第6Dフリ
ップフロップ(D6)のＱ端子の出力信号と第7Dフリップフ
ロップ(D7)の
れたVLD-REQUEST 信号に対するアクセプト信号が発生さ
れると、このアクセプト信号(VWL：図５（Ｂ））は第6D
フリップフロップ(D6)によりCLK20(図５（Ａ））の立下
りエッジ（↓）でラッチされ図５（Ｃ）に示されたよう
な信号を出力し、再び第7Dフリップフロップ(D7)により
CLK20(図５（Ａ））の立下りエッジ（↓）でラッチされ
図５（Ｄ）に示されたような信号を出力する。第6Dフリ
ップフロップ(D6)のＱ端子の出力信号と第7Dフリップフ
ロップ(D7)の
【００２５】
【外６】
【００２６】端子の出力信号は第２NANDゲート(DN2) で
負論理積が行われ第２カウンタ171 のリセット信号に供
される。第２カウンタ171 は第２NANDゲート(NA2) の出
力信号（図５（Ｅ））によりリセットされた後、図５
（Ｆ）のようなカウント値を出力し、このカウント値は
反転された読出アドレスRADDR 5 と共に書込みアドレス
WADDR 5:0 を生成する。
負論理積が行われ第２カウンタ171 のリセット信号に供
される。第２カウンタ171 は第２NANDゲート(NA2) の出
力信号（図５（Ｅ））によりリセットされた後、図５
（Ｆ）のようなカウント値を出力し、このカウント値は
反転された読出アドレスRADDR 5 と共に書込みアドレス
WADDR 5:0 を生成する。
【００２７】一方、第２カウンタ171 のRC信号は第9Dフ
リップフロップ(D9)によりCLK20(図５（Ａ））の立下り
エッジ（↓）でラッチされて第9Dフリップフロップ(D9)
の
リップフロップ(D9)によりCLK20(図５（Ａ））の立下り
エッジ（↓）でラッチされて第9Dフリップフロップ(D9)
の
【００２８】
【外７】
【００２９】端子に図５（Ｇ）に示されたような信号を
出力し、更にこの信号（図５（Ｇ））は第10D フリップ
フロップ105 によりCLK20(図５（Ａ））の立上りエッジ
（↑）でラッチされて図５（Ｈ）に示されたような信号
を出力する。この際、第9Dフリップフロップ(D9)の
出力し、更にこの信号（図５（Ｇ））は第10D フリップ
フロップ105 によりCLK20(図５（Ａ））の立上りエッジ
（↑）でラッチされて図５（Ｈ）に示されたような信号
を出力する。この際、第9Dフリップフロップ(D9)の
【００３０】
【外８】
【００３１】端子に出力される信号（図５（Ｇ））は第
２カウンタ171 のイネーブル端子(EN)に印加される。こ
こで、第9Dフリップフロップ(D9)はグリッチ(glitch)を
取り除くためのものである。一方、第２NANDゲート(NA
2) の出力信号（図５（Ｅ））は第8Dフリップフロップ
(D8)によりCLK20 の立上りエッジ（↑）でラッチされて
図５（Ｉ）に示されたような信号を出力し、第２AND ゲ
ート(A2)で第8Dフリップフロップ(D8)のＱ端子から出力
される信号（図５（Ｉ））、第9Dフリップフロップ(D9)
の
２カウンタ171 のイネーブル端子(EN)に印加される。こ
こで、第9Dフリップフロップ(D9)はグリッチ(glitch)を
取り除くためのものである。一方、第２NANDゲート(NA
2) の出力信号（図５（Ｅ））は第8Dフリップフロップ
(D8)によりCLK20 の立上りエッジ（↑）でラッチされて
図５（Ｉ）に示されたような信号を出力し、第２AND ゲ
ート(A2)で第8Dフリップフロップ(D8)のＱ端子から出力
される信号（図５（Ｉ））、第9Dフリップフロップ(D9)
の
【００３２】
【外９】
【００３３】端子に出力される信号（図５（Ｇ））と第
10D フリップフロップ(D10) のＱ端子から出力される信
号（図５（Ｈ））に対して論理積を行い、図５（Ｊ）に
示されたような書込み区間信号を出力する。第２ORゲー
ト(O2)は書込み区間信号（図５（Ｊ））と内部メモリ制
御部19の第12D フリップフロップ(D12) の
10D フリップフロップ(D10) のＱ端子から出力される信
号（図５（Ｈ））に対して論理積を行い、図５（Ｊ）に
示されたような書込み区間信号を出力する。第２ORゲー
ト(O2)は書込み区間信号（図５（Ｊ））と内部メモリ制
御部19の第12D フリップフロップ(D12) の
【００３４】
【外１０】
【００３５】端子から出力される信号に対して論理和を
行い、読出／書込み制御信号(R/W) を出力する。ここ
で、書込み区間の書込みスロット以外の区間では読出／
書込み制御信号(R/W) が‘ハイ’状態を保つ。第３ORゲ
ート(O3)は書込み区間信号（図５（Ｊ））と第12D フリ
ップフロップ(D12) の
行い、読出／書込み制御信号(R/W) を出力する。ここ
で、書込み区間の書込みスロット以外の区間では読出／
書込み制御信号(R/W) が‘ハイ’状態を保つ。第３ORゲ
ート(O3)は書込み区間信号（図５（Ｊ））と第12D フリ
ップフロップ(D12) の
【００３６】
【外１１】
【００３７】端子から出力される信号とCLK40 に対して
論理和を行い、CLK40 レートに記出用のチップイネーブ
ル信号(WCEN)を発生する。内部メモリ制御部19におい
て、第1 64ビットシフトレジスター192 は外部メモリコ
ントローラ13から出力されるシリアルデータをシフトし
て64ビットパラレルデータを生成してCLK20 レートでRA
M191に供する。RAM から出力される64ビットパラレルデ
ータは読出用チップイネーブル信号(RCEN)により上位側
の32ビットと下位側の32ビット信号とに分けられ、第３
マルチプレクサ(MUX3)に供される。第３マルチプレクサ
(MUX3)では、読出制御部15の第１マルチプレクサ(MUX1)
から出力される信号に応じて上位側の32ビット又は下位
側の32ビットを選択してVLD21に供する。
論理和を行い、CLK40 レートに記出用のチップイネーブ
ル信号(WCEN)を発生する。内部メモリ制御部19におい
て、第1 64ビットシフトレジスター192 は外部メモリコ
ントローラ13から出力されるシリアルデータをシフトし
て64ビットパラレルデータを生成してCLK20 レートでRA
M191に供する。RAM から出力される64ビットパラレルデ
ータは読出用チップイネーブル信号(RCEN)により上位側
の32ビットと下位側の32ビット信号とに分けられ、第３
マルチプレクサ(MUX3)に供される。第３マルチプレクサ
(MUX3)では、読出制御部15の第１マルチプレクサ(MUX1)
から出力される信号に応じて上位側の32ビット又は下位
側の32ビットを選択してVLD21に供する。
【００３８】本発明では便宜上外部メモリ11の一個アド
レスに対して64ビットが蓄えられると仮定し、VLD21 で
はこれを32ビットに分けてVLD 処理すると仮定する。即
ち、本発明に用いられるメモリは一個のアドレスに64ビ
ットずつ蓄えられる構造になる。従って、外部メモリ11
から内部メモリ制御部19内のRAM191にデータを書込む場
合には64ビットをそのまま書込んでも差し支えないが、
VLD-REQUEST 信号に対する読出アドレスが発生する場合
には64ビットを更に32ビットにて２回分けてVLD21 に供
しなければならない。故に、本発明の一実施例では64ビ
ット×64ワードのRAM191を仮定したが、これは応用する
ことにより変更可能である。
レスに対して64ビットが蓄えられると仮定し、VLD21 で
はこれを32ビットに分けてVLD 処理すると仮定する。即
ち、本発明に用いられるメモリは一個のアドレスに64ビ
ットずつ蓄えられる構造になる。従って、外部メモリ11
から内部メモリ制御部19内のRAM191にデータを書込む場
合には64ビットをそのまま書込んでも差し支えないが、
VLD-REQUEST 信号に対する読出アドレスが発生する場合
には64ビットを更に32ビットにて２回分けてVLD21 に供
しなければならない。故に、本発明の一実施例では64ビ
ット×64ワードのRAM191を仮定したが、これは応用する
ことにより変更可能である。
【００３９】一方、内部メモリ制御部19内のRAM191に蓄
えられる64ビットデータの数も幾つかに変形可能である
が、便宜上64アドレスにする。この値はVLD 処理速度と
VLD-REQUEST 信号に対するアクセプトの最大遅延時間と
関るので応用における変更が用意である。かつ、64個の
データのうちVLD-REQUEST 信号を発生するものは読出ア
ドレスが‘０’と‘32’の中間値を取ったが、この値も
同じく変形可能である。
えられる64ビットデータの数も幾つかに変形可能である
が、便宜上64アドレスにする。この値はVLD 処理速度と
VLD-REQUEST 信号に対するアクセプトの最大遅延時間と
関るので応用における変更が用意である。かつ、64個の
データのうちVLD-REQUEST 信号を発生するものは読出ア
ドレスが‘０’と‘32’の中間値を取ったが、この値も
同じく変形可能である。
【００４０】かつ、表記において、CLK20 とCLK40 は便
宜上20Mhz 、40Mhz クロックを意味するが、勿論他の値
に変形することもできる。但し、CLK40 はCLK20 を２分
周して生成されたものであり、周波数が２倍である関係
を保たなければならない。本発明は入力データの速度に
応じるバッファー制御器として活用することもでき、か
つ、VLD として一番広く用いられるVLD アーキテクチャ
ーと類似な装置に対するメモリインタフェース回路とし
ても活用できる。また、外部とのリクエスト／アクセプ
トという方式を用いてバッファー制御を行うことにより
外部メモリとは関らず容易にインタフェースを行うこと
ができる。
宜上20Mhz 、40Mhz クロックを意味するが、勿論他の値
に変形することもできる。但し、CLK40 はCLK20 を２分
周して生成されたものであり、周波数が２倍である関係
を保たなければならない。本発明は入力データの速度に
応じるバッファー制御器として活用することもでき、か
つ、VLD として一番広く用いられるVLD アーキテクチャ
ーと類似な装置に対するメモリインタフェース回路とし
ても活用できる。また、外部とのリクエスト／アクセプ
トという方式を用いてバッファー制御を行うことにより
外部メモリとは関らず容易にインタフェースを行うこと
ができる。
【００４１】本発明はVLD のほとんどの処理が32ビット
単位で、外部メモリが64ビット単位で構成される標準MP
EGの応用を目標としたものであり、ほとんどの応用がこ
れに適用され、HDTVにも適用させ得る。
単位で、外部メモリが64ビット単位で構成される標準MP
EGの応用を目標としたものであり、ほとんどの応用がこ
れに適用され、HDTVにも適用させ得る。
【００４２】
【発明の効果】以上、説明したように、画像圧縮及び復
元装置において、本発明による可変長複合化器のメモリ
インタフェース方法及び回路ではVLD から発生するリク
エスト信号に対して内部メモリのデータを読出して、内
部メモリの空間が規定値以上に空く場合に外部メモリに
高速データリクエスト信号を供し、アクセプト信号が発
生された後に入力されるデータを内部メモリに書き込む
ことにより、VLD と外部メモリ間の頻繁なメモリアクセ
スによる信号処理の複雑度を軽減させることができる。
元装置において、本発明による可変長複合化器のメモリ
インタフェース方法及び回路ではVLD から発生するリク
エスト信号に対して内部メモリのデータを読出して、内
部メモリの空間が規定値以上に空く場合に外部メモリに
高速データリクエスト信号を供し、アクセプト信号が発
生された後に入力されるデータを内部メモリに書き込む
ことにより、VLD と外部メモリ間の頻繁なメモリアクセ
スによる信号処理の複雑度を軽減させることができる。
【図１】本発明による可変長復号化器のメモリインタフ
ェース回路を示したブロック図である。
ェース回路を示したブロック図である。
【図２】図１に示されたメモリインタフェース回路の細
部回路図である。
部回路図である。
【図３】（Ａ）−（Ｇ）は図２における書込み動作に対
する動作タイミング図である。
する動作タイミング図である。
【図４】（Ａ）−（Ｈ）は図２における読出動作に対す
る動作タイミング図である。
る動作タイミング図である。
【図５】（Ａ）−（Ｋ）は図２におけるアクセプト信号
発生後の書込み動作に対する動作タイミング図である。
発生後の書込み動作に対する動作タイミング図である。
１１ 外部メモリ １３ 外部メモリコントローラ １５ 読出制御部 １７ 書込み制御部 １９ 内部メモリ制御部 ２１ ＶＬＤ
Claims (12)
- 【請求項１】 可変長復号化器から出力される第１リク
エスト信号から読出チップ−イネーブル信号と読出アド
レスを生成して内部メモリからデータを読出する段階
と、 前記内部メモリーから所定レベル以上のデータが読出さ
れると第２リクエスト信号を生成する段階と、 前記第２リクエスト信号に対するアクセプト信号が発生
されると、前記内部メモリの書込みアドレス及び書込み
区間を生成して前記外部メモリから供給されるデータを
前記内部メモリに書き込む段階とを含むことを特徴とす
る可変長復号化器のメモリインタフェース方法。 - 【請求項２】 可変長復号化器から出力される第１リク
エスト信号から読出チップ−イネーブル信号と読出アド
レスを生成し、前記読出アドレスが所定レベルに至ると
第２リクエスト信号を生成して外部メモリに連結された
外部メモリコントローラに供給するための読出制御部
と、 前記外部メモリコントローラから前記第２リクエスト信
号に対するアクセプト信号が発生されると前記アクセプ
ト信号から書込みアドレスと書込み区間信号を生成する
ための書込み制御部と、 内部メモリを具備し、前記外部メモリから供給されるデ
ータを前記書込み制御部から生成された書込みアドレス
と書込み区間信号に応じて書き込まれるように制御する
内部メモリ制御部とを含むことを特徴とする可変長復号
化器のメモリインタフェース回路。 - 【請求項３】 前記読出イネーブル信号は前記第１リク
エスト信号をＮ回トグルして生成することを特徴とする
請求項２に記載の可変長復号化器のメモリインタフェー
ス回路。 - 【請求項４】 前記Ｎの値は前記内部メモリの一個のデ
ータを構成するビット数と前記可変長復号化器の処理ビ
ット数に応じて決定されることを特徴とする請求項３に
記載の可変長復号化器のメモリインタフェース回路。 - 【請求項５】 前記読出制御部は前記第１リクエスト信
号から第１クロックレートにより読出クロックを生成す
る第１マルチプレクサと、 前記読出クロックをカウントして読出アドレスを生成す
る第１カウンタと、 前記読出アドレスが第１所定レベル又は第２所定レベル
かを判別するデコーダー部と、 前記デコーダー部のデコーディング結果から前記第２リ
クエスト信号を生成する第１信号生成器と、 前記読出クロックから第２クロックレートにより読出用
のチップイネーブル信号を生成する第２信号生成器とか
ら構成されることを特徴とする請求項２に記載の可変長
復号化器のメモリインタフェース回路。 - 【請求項６】 前記書込み制御部は前記アクセプト信号
からリセット信号を生成する第３信号生成器と、 前記リセット信号によりリセットされ、前記第１クロッ
クをカウントして書込みアドレスを生成する第２カウン
タと、 前記リセット信号と前記第２カウンタから出力されるリ
セットキャリ(RC)信号により書込み区間信号を生成する
第４信号生成器と、 前記書込み区間信号と前記第１クロックを第２クロック
によりラッチした信号とから読出／書込み選択信号を生
成する第５信号生成器と、 前記第２クロック、前記書込み区間信号及び前記第１ク
ロックを第２クロックによりラッチした信号から書込み
用のチップイネーブル信号を生成する第６信号生成器と
から構成されることを特徴とする請求項５に記載の可変
長復号化器のメモリインタフェース回路。 - 【請求項７】 前記内部メモリ制御部は前記第１クロッ
クを第２クロックにてラッチした信号を選択信号にして
前記読出アドレスと書込みアドレスを切り換えてアドレ
ス信号として出力する第２マルチプレクサと、 前記読出用のチップイネーブル信号と書込み用のチップ
イネーブル信号とからチップイネーブル信号を生成する
第７信号生成器と、 前記外部メモリコントローラから供給されるデータをシ
フトさせる第１シフトレジスターと、 前記第１シフトレジスターから出力されるデータ、チッ
プイネーブル信号、アドレス信号、読出／書込み選択信
号を入力とする内部メモリと、 前記内部メモリから出力されるデータを前記読出クロッ
クに応じて出力する第２シフトレジスターと、 前記第２シフトレジスターから出力されるデータを前記
読出クロックに応じて上位ビットと下位ビットとに分け
て出力する第３マルチプレクサとから構成されることを
特徴とする請求項６に記載の可変長復号化器のメモリイ
ンタフェース回路。 - 【請求項８】 前記第１クロックは前記第２クロックを
２分周した信号であることを特徴とする請求項５に記載
の可変長復号化器のメモリインタフェース回路。 - 【請求項９】 前記第１クロックは前記第２クロックを
２分周した信号であることを特徴とする請求項６に記載
の可変長復号化器のメモリインタフェース回路。 - 【請求項１０】 前記第１クロックは前記第２クロック
を２分周した信号であることを特徴とする請求項７に記
載の可変長復号化器のメモリインタフェース回路。 - 【請求項１１】 前記デコーダー部は前記第１カウンタ
に連結されそれぞれ第１所定レベルと第２所定レベルと
を判別する第１及び第２デコーダーから構成されること
を特徴とする請求項５に記載の可変長復号化器のメモリ
インタフェース回路。 - 【請求項１２】 前記第１所定レベルは‘32’、第２所
定レベルは‘０’であることを特徴とする請求項１１に
記載の可変長復号化器のメモリインタフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035448A KR0176537B1 (ko) | 1995-10-14 | 1995-10-14 | 가변길이복호화기의 메모리 인터페이스방법 및 회로 |
| KR35448/1995 | 1995-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223973A true JPH09223973A (ja) | 1997-08-26 |
| JP3032161B2 JP3032161B2 (ja) | 2000-04-10 |
Family
ID=19430221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27030796A Expired - Fee Related JP3032161B2 (ja) | 1995-10-14 | 1996-10-11 | 可変長復号化器のメモリインタフェース回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5822770A (ja) |
| EP (1) | EP0768763B1 (ja) |
| JP (1) | JP3032161B2 (ja) |
| KR (1) | KR0176537B1 (ja) |
| DE (1) | DE69630764T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016201784A (ja) * | 2015-04-09 | 2016-12-01 | 日本電信電話株式会社 | 参照画像バッファ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6571301B1 (en) * | 1998-08-26 | 2003-05-27 | Fujitsu Limited | Multi processor system and FIFO circuit |
| JP2002218474A (ja) * | 2001-01-24 | 2002-08-02 | Mitsubishi Electric Corp | 画像データ符号化装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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