JPH09219470A - 半導体装置 - Google Patents
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】回路基板の厚さにばらつきがあったとしてもバ
リの発生を抑えることができ、また、樹脂を金型に流し
込む際に樹脂の未充填や回路基板と半導体チップの剥離
を引き起こすなどの不具合を発生することを防止する。 【解決手段】配線15が表面上に形成された回路基板11
と、この回路基板11の表面上に搭載された半導体チップ
13と、この半導体チップ13を封止するように回路基板の
表面側に形成されたモールド樹脂層18と、このモールド
樹脂層18の外周部に沿って形成されたダム枠21とを具備
している。
リの発生を抑えることができ、また、樹脂を金型に流し
込む際に樹脂の未充填や回路基板と半導体チップの剥離
を引き起こすなどの不具合を発生することを防止する。 【解決手段】配線15が表面上に形成された回路基板11
と、この回路基板11の表面上に搭載された半導体チップ
13と、この半導体チップ13を封止するように回路基板の
表面側に形成されたモールド樹脂層18と、このモールド
樹脂層18の外周部に沿って形成されたダム枠21とを具備
している。
Description
【０００１】
【発明の属する技術分野】この発明は回路基板上に半導
体チップを搭載してなる半導体装置に係り、特に半導体
チップ搭載面を樹脂によって封止するようにした半導体
装置に関する。
体チップを搭載してなる半導体装置に係り、特に半導体
チップ搭載面を樹脂によって封止するようにした半導体
装置に関する。
【０００２】
【従来の技術】最近の半導体装置は、薄型化、多ピン化
が要求されると共に、低コスト化が要求されている。こ
のような要求に対し、従来では、ＢＧＡ（Ball Grid Ar
ray ）、ＬＧＡ（Land Grid Array ）等の半導体パッケ
ージ方式のものが良く知られている。図５はこのような
半導体パッケージ方式の半導体装置の構成を示す断面図
である。図示のように半導体チップ41は接着剤42によっ
て回路基板43の表面上に搭載されている。半導体チップ
41上の電極（図示せず）は、ワイヤ44、回路基板43に設
けられたスルーホール45を介して、回路基板43の裏面上
に形成された外部電極端子46と電気的に接続されてい
る。また、回路基板43の半導体チップ搭載面はモールド
樹脂層47によって封止されている。さらに、図６は複数
個（例えば２個）の半導体チップ41ａ、41ｂを回路基板
43上に搭載した例を示しており、図５と対応する箇所に
は同じ符号を付し、その説明は省略する。
が要求されると共に、低コスト化が要求されている。こ
のような要求に対し、従来では、ＢＧＡ（Ball Grid Ar
ray ）、ＬＧＡ（Land Grid Array ）等の半導体パッケ
ージ方式のものが良く知られている。図５はこのような
半導体パッケージ方式の半導体装置の構成を示す断面図
である。図示のように半導体チップ41は接着剤42によっ
て回路基板43の表面上に搭載されている。半導体チップ
41上の電極（図示せず）は、ワイヤ44、回路基板43に設
けられたスルーホール45を介して、回路基板43の裏面上
に形成された外部電極端子46と電気的に接続されてい
る。また、回路基板43の半導体チップ搭載面はモールド
樹脂層47によって封止されている。さらに、図６は複数
個（例えば２個）の半導体チップ41ａ、41ｂを回路基板
43上に搭載した例を示しており、図５と対応する箇所に
は同じ符号を付し、その説明は省略する。
【０００３】上記のような低コスト化、薄型化の要求か
ら、上記モールド樹脂層47は、図７に示すように、上型
51及び下型52からなるモールド用金型53のキャビティ54
内に半導体チップを搭載した前記回路基板43を収納し、
熱硬化樹脂タブレット55を加熱することによって一時的
に軟化させ、プランジャ56によって押圧して、金型ラン
ナ部57、ゲート部58を通してキャビティ54内に注入し、
硬化させるトランスファモールド（移送成形）で形成す
ることが多い。
ら、上記モールド樹脂層47は、図７に示すように、上型
51及び下型52からなるモールド用金型53のキャビティ54
内に半導体チップを搭載した前記回路基板43を収納し、
熱硬化樹脂タブレット55を加熱することによって一時的
に軟化させ、プランジャ56によって押圧して、金型ラン
ナ部57、ゲート部58を通してキャビティ54内に注入し、
硬化させるトランスファモールド（移送成形）で形成す
ることが多い。
【０００４】
【発明が解決しようとする課題】ところで、樹脂からな
る回路基板を用いたＢＧＡ、ＬＧＡ等の半導体パッケー
ジにおいては、回路基板の厚さ自体の寸法公差が±１０
μｍ程度あるために、同一回路基板内で厚さにばらつき
があり、薄い部分では、厚い部分に比べてバリが大きく
発生し、パッケージとしての寸法が満足できなくなるだ
けではなく、外観も損ねていた。すなわち、このような
バリは、回路基板の厚い部分に金型が当たるために、金
型の位置がそこで固定され、反対側の部分に隙間が生
じ、この隙間に樹脂が入り込むことにより発生する。ま
た、仮に基板精度が良好に仕上がり、バリの発生が防げ
たとしても、樹脂を金型に流し込む際にパッケージ内の
空気の逃げ場がなくなり、ゲート部とは反対側に圧縮さ
れた空気が溜まり、樹脂の未充填や回路基板と半導体チ
ップの剥離を引き起こすなどの不具合を発生させてい
た。
る回路基板を用いたＢＧＡ、ＬＧＡ等の半導体パッケー
ジにおいては、回路基板の厚さ自体の寸法公差が±１０
μｍ程度あるために、同一回路基板内で厚さにばらつき
があり、薄い部分では、厚い部分に比べてバリが大きく
発生し、パッケージとしての寸法が満足できなくなるだ
けではなく、外観も損ねていた。すなわち、このような
バリは、回路基板の厚い部分に金型が当たるために、金
型の位置がそこで固定され、反対側の部分に隙間が生
じ、この隙間に樹脂が入り込むことにより発生する。ま
た、仮に基板精度が良好に仕上がり、バリの発生が防げ
たとしても、樹脂を金型に流し込む際にパッケージ内の
空気の逃げ場がなくなり、ゲート部とは反対側に圧縮さ
れた空気が溜まり、樹脂の未充填や回路基板と半導体チ
ップの剥離を引き起こすなどの不具合を発生させてい
た。
【０００５】図８は、上記のトランスファモールドによ
ってモールド樹脂層が形成された従来の半導体装置の平
面図を示している。図中、回路基板43上にはチップ搭載
領域48が設けられている。このチップ搭載領域48上には
少なくとも１個以上の半導体チップが接着剤を介して搭
載されるものであるが、本例では半導体チップの図示は
省略した。また、回路基板43の表面上には、前記ワイヤ
を介して上記半導体チップ上の電極と接続するための複
数の接続端子49及びこれら複数の接続端子49と電気的に
接続された複数の配線50が設けられており、また複数の
配線50は前記スルーホール45と電気的に接続されてい
る。なお、図中、右下り斜線を施した領域が前記モール
ド樹脂層47に対応している。
ってモールド樹脂層が形成された従来の半導体装置の平
面図を示している。図中、回路基板43上にはチップ搭載
領域48が設けられている。このチップ搭載領域48上には
少なくとも１個以上の半導体チップが接着剤を介して搭
載されるものであるが、本例では半導体チップの図示は
省略した。また、回路基板43の表面上には、前記ワイヤ
を介して上記半導体チップ上の電極と接続するための複
数の接続端子49及びこれら複数の接続端子49と電気的に
接続された複数の配線50が設けられており、また複数の
配線50は前記スルーホール45と電気的に接続されてい
る。なお、図中、右下り斜線を施した領域が前記モール
ド樹脂層47に対応している。
【０００６】このような構成の半導体装置において、モ
ールド樹脂層47から露出している部分、つまりパッケー
ジが出来上がった状態で外気に晒される部分の配線50同
志の間隔が０．５ｍｍ以下のような狭ピッチで形成され
た場合に、高温、多湿の状態で通電試験（加速試験）を
行なうと、これら配線間にデンドライト現象と呼ばれる
配線材料（例えばＣｕ、Ａｕ等）が溶け出してリーク電
流が流れる現象が発生し、バッケージとしての信頼性が
乏しいものとなる。この発明は上記のような事情を考慮
してなされたものであり、その目的は、高い信頼性を確
保することができる半導体装置を提供することにある。
ールド樹脂層47から露出している部分、つまりパッケー
ジが出来上がった状態で外気に晒される部分の配線50同
志の間隔が０．５ｍｍ以下のような狭ピッチで形成され
た場合に、高温、多湿の状態で通電試験（加速試験）を
行なうと、これら配線間にデンドライト現象と呼ばれる
配線材料（例えばＣｕ、Ａｕ等）が溶け出してリーク電
流が流れる現象が発生し、バッケージとしての信頼性が
乏しいものとなる。この発明は上記のような事情を考慮
してなされたものであり、その目的は、高い信頼性を確
保することができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、配線が一主面上に形成された基板と、上記基板の一
主面上に搭載された少なくとも１個の半導体チップと、
上記半導体チップを封止するように上記基板の一主面側
に形成された樹脂封止層と、上記樹脂封止層の外周部に
沿って形成されたダム枠とを具備したことを特徴とす
る。
は、配線が一主面上に形成された基板と、上記基板の一
主面上に搭載された少なくとも１個の半導体チップと、
上記半導体チップを封止するように上記基板の一主面側
に形成された樹脂封止層と、上記樹脂封止層の外周部に
沿って形成されたダム枠とを具備したことを特徴とす
る。
【０００８】また、この発明の半導体装置は、前記ダム
枠の一部分が欠けていることを特徴とする。この発明の
半導体装置は、前記ダム枠が、前記樹脂封止層の外周部
に沿って形成された前記配線の一部及び前記基板の一主
面上に形成されたダミー配線によって構成されることを
特徴とする。
枠の一部分が欠けていることを特徴とする。この発明の
半導体装置は、前記ダム枠が、前記樹脂封止層の外周部
に沿って形成された前記配線の一部及び前記基板の一主
面上に形成されたダミー配線によって構成されることを
特徴とする。
【０００９】この発明の半導体装置は、前記ダム枠が、
前記樹脂封止層の外周部に沿って形成されたレジスト層
によって構成されることを特徴とする。この発明の半導
体装置は、前記ダム枠が、前記樹脂封止層の外周部に沿
って形成された前記配線の一部及び前記基板の一主面上
に形成されたダミー配線と、上記配線の一部及び上記ダ
ミー配線上に形成されたレジスト層とによって構成され
ることを特徴とする。
前記樹脂封止層の外周部に沿って形成されたレジスト層
によって構成されることを特徴とする。この発明の半導
体装置は、前記ダム枠が、前記樹脂封止層の外周部に沿
って形成された前記配線の一部及び前記基板の一主面上
に形成されたダミー配線と、上記配線の一部及び上記ダ
ミー配線上に形成されたレジスト層とによって構成され
ることを特徴とする。
【００１０】この発明の半導体装置は、前記樹脂封止層
もしくは前記ダム枠から露出している前記基板上の前記
配線の間隔が、前記樹脂封止層で覆われている部分に存
在する前記基板上の前記配線の間隔のうち最も狭い間隔
よりも広くされていることを特徴とする。
もしくは前記ダム枠から露出している前記基板上の前記
配線の間隔が、前記樹脂封止層で覆われている部分に存
在する前記基板上の前記配線の間隔のうち最も狭い間隔
よりも広くされていることを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明に係る半導
体装置の第１の実施の形態による構成を示すものであ
り、図１（ａ）は平面図、図１（ｂ）は断面図である。
図において、11は例えばガラスエポキシ、ＢＴレジン等
の樹脂材料を用いて構成された回路基板であり、この回
路基板11の表面（一主面）上には、半導体チップが搭載
されるチップ搭載領域12が設けられている。このチップ
搭載領域12上には、少なくとも１個以上の半導体チップ
13（図１（ａ）では半導体チップの図示は省略し、図１
（ｂ）にのみ示した）が接着剤を介して搭載される。ま
た、回路基板表面上の上記チップ搭載領域12の周囲の四
隅に対応した位置にはそれぞれ、前記ワイヤを介して上
記半導体チップ13上の電極と接続される例えばそれぞれ
５個の接続端子14が設けられている。さらに、上記回路
基板11の表面上には、上記複数の接続端子14と電気的に
接続された複数の配線15が設けられている。また、これ
ら複数の配線15は基板11の表裏を貫通するように設けら
れたスルーホール16を介して、回路基板11の裏面に設け
られた複数の配線17と電気的に接続されている。
実施の形態により説明する。図１はこの発明に係る半導
体装置の第１の実施の形態による構成を示すものであ
り、図１（ａ）は平面図、図１（ｂ）は断面図である。
図において、11は例えばガラスエポキシ、ＢＴレジン等
の樹脂材料を用いて構成された回路基板であり、この回
路基板11の表面（一主面）上には、半導体チップが搭載
されるチップ搭載領域12が設けられている。このチップ
搭載領域12上には、少なくとも１個以上の半導体チップ
13（図１（ａ）では半導体チップの図示は省略し、図１
（ｂ）にのみ示した）が接着剤を介して搭載される。ま
た、回路基板表面上の上記チップ搭載領域12の周囲の四
隅に対応した位置にはそれぞれ、前記ワイヤを介して上
記半導体チップ13上の電極と接続される例えばそれぞれ
５個の接続端子14が設けられている。さらに、上記回路
基板11の表面上には、上記複数の接続端子14と電気的に
接続された複数の配線15が設けられている。また、これ
ら複数の配線15は基板11の表裏を貫通するように設けら
れたスルーホール16を介して、回路基板11の裏面に設け
られた複数の配線17と電気的に接続されている。
【００１２】上記回路基板11の表面上には、半導体チッ
プ13を封止するようにモールド樹脂層18（図１（ａ）
中、右下りの斜線を施した部分であり、図１（ｂ）にの
み図示）が形成されている。そして、このモールド樹脂
層18の外周部に沿うように、上記配線15の一部とこの配
線を引き回したダミー配線19と、これら配線14の一部及
びダミー配線19上に塗布形成されたソルダレジスト層20
とにより構成されたダム枠21が設けられている。上記ソ
ルダレジスト層20は、液状熱硬化性のものでもドライフ
ィルムタイプのものでもよい。また、上記ダム枠21の一
部には、ソルダレジスト層20が設けられていない欠け部
分22が複数箇所設けられている。この欠け部分22におけ
るダム枠21が設けられていない部分の寸法は例えば１ｍ
ｍ程度にされている。さらに、上記モールド樹脂層18も
しくはダム枠21から露出している部分における複数の配
線15の間隔は、モールド樹脂層18もしくはダム枠21で覆
われている部分に存在する配線15の間隔のうち最も狭い
間隔よりも広くなるようにされている。
プ13を封止するようにモールド樹脂層18（図１（ａ）
中、右下りの斜線を施した部分であり、図１（ｂ）にの
み図示）が形成されている。そして、このモールド樹脂
層18の外周部に沿うように、上記配線15の一部とこの配
線を引き回したダミー配線19と、これら配線14の一部及
びダミー配線19上に塗布形成されたソルダレジスト層20
とにより構成されたダム枠21が設けられている。上記ソ
ルダレジスト層20は、液状熱硬化性のものでもドライフ
ィルムタイプのものでもよい。また、上記ダム枠21の一
部には、ソルダレジスト層20が設けられていない欠け部
分22が複数箇所設けられている。この欠け部分22におけ
るダム枠21が設けられていない部分の寸法は例えば１ｍ
ｍ程度にされている。さらに、上記モールド樹脂層18も
しくはダム枠21から露出している部分における複数の配
線15の間隔は、モールド樹脂層18もしくはダム枠21で覆
われている部分に存在する配線15の間隔のうち最も狭い
間隔よりも広くなるようにされている。
【００１３】なお、図１ではモールド樹脂を充填後の回
路基板11を個々に切り離した状態を示しているが、通
常、モールド樹脂の充填は、図示しないが回路基板11が
複数個連結された状態で行なわれる。
路基板11を個々に切り離した状態を示しているが、通
常、モールド樹脂の充填は、図示しないが回路基板11が
複数個連結された状態で行なわれる。
【００１４】図２は、上記図１に示す半導体装置におけ
るモールド樹脂層18を形成する際の工程を示す断面図で
ある。図示のように、上型31及び下型32からなるモール
ド用金型33のキャビティ34内に半導体チップを搭載した
前記回路基板11を収納すると、ダム枠21が押し切り面と
なり、ダム枠21が上型32と接触してキャビティ34の気密
性が保たれた状態で、キャビティ34の中にモールド樹脂
が充填される。一般に、樹脂による回路基板11の厚さＡ
の寸法ばらつきが±１０μｍ程度あるために、ダム枠21
の位置における配線15の一部もしくはダミー配線19上に
塗布形成されたソルダレジスト層の厚さＢを１５μｍ程
度とすることで、実際に金型の型締めを行なう際に、回
路基板11が厚い部分については、ソルダレジスト層が潰
れて回路基板11の厚さのばらつきを吸収できるようにな
る。これにより、金型と上記押し切り面全体との密着性
が向上し、モールド樹脂の充填性が良くなり、バリ等の
発生が最小限に抑えられるようになる。この結果、半導
体装置として高い信頼性を確保することができる。
るモールド樹脂層18を形成する際の工程を示す断面図で
ある。図示のように、上型31及び下型32からなるモール
ド用金型33のキャビティ34内に半導体チップを搭載した
前記回路基板11を収納すると、ダム枠21が押し切り面と
なり、ダム枠21が上型32と接触してキャビティ34の気密
性が保たれた状態で、キャビティ34の中にモールド樹脂
が充填される。一般に、樹脂による回路基板11の厚さＡ
の寸法ばらつきが±１０μｍ程度あるために、ダム枠21
の位置における配線15の一部もしくはダミー配線19上に
塗布形成されたソルダレジスト層の厚さＢを１５μｍ程
度とすることで、実際に金型の型締めを行なう際に、回
路基板11が厚い部分については、ソルダレジスト層が潰
れて回路基板11の厚さのばらつきを吸収できるようにな
る。これにより、金型と上記押し切り面全体との密着性
が向上し、モールド樹脂の充填性が良くなり、バリ等の
発生が最小限に抑えられるようになる。この結果、半導
体装置として高い信頼性を確保することができる。
【００１５】なお、上記実施の形態では、ダム枠21に欠
け部分22を設ける場合について説明したが、この欠け部
分22は必ずしも設ける必要はない。従って、この欠け部
分22を設けない場合もこの実施の形態に含まれる。しか
し、この欠け部分22を設けると、モールドの際に前記キ
ャビティの気密性が完全に保たれていた場合に問題にな
っていた、キャビティ内に空気が残存し、それが未充
填、チップ剥離を生じさせる現象を回避することができ
るという効果を得ることができる。
け部分22を設ける場合について説明したが、この欠け部
分22は必ずしも設ける必要はない。従って、この欠け部
分22を設けない場合もこの実施の形態に含まれる。しか
し、この欠け部分22を設けると、モールドの際に前記キ
ャビティの気密性が完全に保たれていた場合に問題にな
っていた、キャビティ内に空気が残存し、それが未充
填、チップ剥離を生じさせる現象を回避することができ
るという効果を得ることができる。
【００１６】また、この欠け部分22を、モールド樹脂が
注入される側の反対側に設けることにより、充填時に残
存空気を効率的に外部に排出することができる。また、
モールド樹脂層18もしくはダム枠21から露出している部
分における複数の配線15の間隔を、モールド樹脂層18も
しくはダム枠21で覆われている部分に存在する配線15の
間隔のうち最も狭い間隔よりも広くなるようにしたの
で、従来で問題になっていた加速試験の際のデンドライ
ト現象の発生を防止することができ、信頼性が大幅に向
上する。
注入される側の反対側に設けることにより、充填時に残
存空気を効率的に外部に排出することができる。また、
モールド樹脂層18もしくはダム枠21から露出している部
分における複数の配線15の間隔を、モールド樹脂層18も
しくはダム枠21で覆われている部分に存在する配線15の
間隔のうち最も狭い間隔よりも広くなるようにしたの
で、従来で問題になっていた加速試験の際のデンドライ
ト現象の発生を防止することができ、信頼性が大幅に向
上する。
【００１７】また、上記実施の形態では、モールド樹脂
層18もしくはダム枠21から露出している部分における複
数の配線15の間隔が、モールド樹脂層18もしくはダム枠
21で覆われている部分に存在する配線15の間隔のうち最
も狭い間隔よりも広くなるようにされている場合につい
て説明したが、これはモールド樹脂層18もしくはダム枠
21から露出している部分における複数の配線15におい
て、その間隔が狭くなっている部分が存在している場合
には、その部分に選択的にソルダレジスト層20を塗布形
成すれば、これらの配線間に生ずるリーク電流の発生を
防止することができる。
層18もしくはダム枠21から露出している部分における複
数の配線15の間隔が、モールド樹脂層18もしくはダム枠
21で覆われている部分に存在する配線15の間隔のうち最
も狭い間隔よりも広くなるようにされている場合につい
て説明したが、これはモールド樹脂層18もしくはダム枠
21から露出している部分における複数の配線15におい
て、その間隔が狭くなっている部分が存在している場合
には、その部分に選択的にソルダレジスト層20を塗布形
成すれば、これらの配線間に生ずるリーク電流の発生を
防止することができる。
【００１８】図３はこの発明に係る半導体装置の第２の
実施の形態による構成を示す平面図である。この実施の
形態では、前記ダミー配線19を設けることなく、前記ダ
ム枠21を実質上、ソルダレジスト層20のみにより構成す
るようにしたものである。従って、図１（ａ）と対応す
る箇所には同じ符号を付してその説明は省略する。また
この第２の実施の形態においても、ダム枠21に欠け部分
22を必ずしも設ける必要はなく、この欠け部分22を設け
ない場合も実施の形態に含まれる。
実施の形態による構成を示す平面図である。この実施の
形態では、前記ダミー配線19を設けることなく、前記ダ
ム枠21を実質上、ソルダレジスト層20のみにより構成す
るようにしたものである。従って、図１（ａ）と対応す
る箇所には同じ符号を付してその説明は省略する。また
この第２の実施の形態においても、ダム枠21に欠け部分
22を必ずしも設ける必要はなく、この欠け部分22を設け
ない場合も実施の形態に含まれる。
【００１９】また、この実施の形態においても、モール
ド樹脂層18もしくはダム枠21から露出している部分にお
ける複数の配線15において、その間隔が狭くなっている
部分が存在している場合には、その部分に選択的にソル
ダレジスト層20を塗布形成すれば、これらの配線間に生
ずるリーク電流の発生を防止することができる。
ド樹脂層18もしくはダム枠21から露出している部分にお
ける複数の配線15において、その間隔が狭くなっている
部分が存在している場合には、その部分に選択的にソル
ダレジスト層20を塗布形成すれば、これらの配線間に生
ずるリーク電流の発生を防止することができる。
【００２０】また、図４はこの発明に係る半導体装置の
第３の実施の形態による構成を示す平面図である。この
実施の形態では、前記ソルダレジスト層20を設けること
なく、前記ダム枠21を前記配線15の一部とこの配線を引
き回したダミー配線19のみにより構成するようにしたも
のである。従って、図１（ａ）と対応する箇所には同じ
符号を付してその説明は省略する。なお、この実施の形
態ではダム枠21を前記配線15の一部とこの配線を引き回
したダミー配線19とで構成している。これら配線15及び
ダミー配線19はソルダレジスト層20に比べて堅く、モー
ルド時の金型の型締めを行なう際の回路基板11の厚さの
ばらつきが吸収される度合いは多少低下するが、金型と
の密着性を上げることはできる。
第３の実施の形態による構成を示す平面図である。この
実施の形態では、前記ソルダレジスト層20を設けること
なく、前記ダム枠21を前記配線15の一部とこの配線を引
き回したダミー配線19のみにより構成するようにしたも
のである。従って、図１（ａ）と対応する箇所には同じ
符号を付してその説明は省略する。なお、この実施の形
態ではダム枠21を前記配線15の一部とこの配線を引き回
したダミー配線19とで構成している。これら配線15及び
ダミー配線19はソルダレジスト層20に比べて堅く、モー
ルド時の金型の型締めを行なう際の回路基板11の厚さの
ばらつきが吸収される度合いは多少低下するが、金型と
の密着性を上げることはできる。
【００２１】
【発明の効果】以上、説明したように、この発明によれ
ば高い信頼性を確保することができる半導体装置を提供
することができる。
ば高い信頼性を確保することができる半導体装置を提供
することができる。
【図１】この発明に係る半導体装置の第１の実施の形態
による構成を示すものであり、（ａ）は平面図、（ｂ）
は断面図。
による構成を示すものであり、（ａ）は平面図、（ｂ）
は断面図。
【図２】図１の半導体装置のモールド樹脂層を形成する
際の工程を示す断面図。
際の工程を示す断面図。
【図３】この発明に係る半導体装置の第２の実施の形態
による構成を示す平面図。
による構成を示す平面図。
【図４】この発明に係る半導体装置の第３の実施の形態
による構成を示す平面図。
による構成を示す平面図。
【図５】従来の半導体装置の構成を示す断面図。
【図６】従来の半導体装置の構成を示す断面図。
【図７】図５及び図６に示す従来の半導体装置のモール
ド樹脂層を形成する際の工程を示す断面図。
ド樹脂層を形成する際の工程を示す断面図。
【図８】トランスファモールドによってモールド樹脂層
が形成された従来の半導体装置の平面図。
が形成された従来の半導体装置の平面図。
11…回路基板、 12…チップ搭載領域、 13…半導体チップ、 14…接続端子、 15…表面上の配線、 16…スルーホール、 17…裏面上の配線、 18…モールド樹脂層、 19…ダミー配線、 20…ソルダレジスト層、 21…ダム枠、 22…欠け部分。
Claims (6)
- 【請求項１】 配線が一主面上に形成された基板と、 上記基板の一主面上に搭載された少なくとも１個の半導
体チップと、 上記半導体チップを封止するように上記基板の一主面側
に形成された樹脂封止層と、 上記樹脂封止層の外周部に沿って形成されたダム枠とを
具備したことを特徴とする半導体装置。 - 【請求項２】 前記ダム枠の一部分が欠けていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ダム枠が、前記樹脂封止層の外周部
に沿って形成された前記配線の一部及び前記基板の一主
面上に形成されたダミー配線によって構成されることを
特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記ダム枠が、前記樹脂封止層の外周部
に沿って形成されたレジスト層によって構成されること
を特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記ダム枠が、前記樹脂封止層の外周部
に沿って形成された前記配線の一部及び前記基板の一主
面上に形成されたダミー配線と、上記配線の一部及び上
記ダミー配線上に形成されたレジスト層とによって構成
されることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記樹脂封止層もしくは前記ダム枠から
露出している前記基板上の前記配線の間隔が、前記樹脂
封止層で覆われている部分に存在する前記基板上の前記
配線の間隔のうち最も狭い間隔よりも広くされているこ
とを特徴とする請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2409496A JP3274343B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2409496A JP3274343B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381523A Division JP2002237551A (ja) | 2001-12-14 | 2001-12-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219470A true JPH09219470A (ja) | 1997-08-19 |
| JP3274343B2 JP3274343B2 (ja) | 2002-04-15 |
Family
ID=12128799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2409496A Expired - Fee Related JP3274343B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274343B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001065601A3 (de) * | 2000-03-03 | 2002-06-20 | Infineon Technologies Ag | Vorrichtung zum verpacken elektronischer bauteile mittels spritzgusstechnik |
| US7084511B2 (en) | 2001-03-27 | 2006-08-01 | Nec Electronics Corporation | Semiconductor device having resin-sealed area on circuit board thereof |
| US7154185B2 (en) | 2003-11-20 | 2006-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Encapsulation method for SBGA |
| WO2012123226A3 (de) * | 2011-03-11 | 2013-04-04 | Robert Bosch Gmbh | Bauteil, insbesondere als bestandteil eines schalt- oder steuergerätes |
| JP2014220305A (ja) * | 2013-05-06 | 2014-11-20 | 株式会社デンソー | 多層基板およびこれを用いた電子装置、電子装置の製造方法 |
| WO2022002669A1 (de) * | 2020-07-02 | 2022-01-06 | Vitesco Technologies Germany Gmbh | Leiterplatte, getriebesteuergerät mit einer leiterplatte und verfahren zur herstellung einer leiterplatte |
-
1996
- 1996-02-09 JP JP2409496A patent/JP3274343B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001065601A3 (de) * | 2000-03-03 | 2002-06-20 | Infineon Technologies Ag | Vorrichtung zum verpacken elektronischer bauteile mittels spritzgusstechnik |
| US7215010B2 (en) | 2000-03-03 | 2007-05-08 | Infineon Technologies Ag | Device for packing electronic components using injection molding technology |
| US7084511B2 (en) | 2001-03-27 | 2006-08-01 | Nec Electronics Corporation | Semiconductor device having resin-sealed area on circuit board thereof |
| US7268439B2 (en) | 2001-03-27 | 2007-09-11 | Nec Electronics Corporation | Semiconductor device having resin-sealed area on circuit board thereof |
| US7154185B2 (en) | 2003-11-20 | 2006-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Encapsulation method for SBGA |
| CN100345267C (zh) * | 2003-11-20 | 2007-10-24 | 台湾积体电路制造股份有限公司 | 集成电路晶片封装及其封装方法 |
| WO2012123226A3 (de) * | 2011-03-11 | 2013-04-04 | Robert Bosch Gmbh | Bauteil, insbesondere als bestandteil eines schalt- oder steuergerätes |
| JP2014220305A (ja) * | 2013-05-06 | 2014-11-20 | 株式会社デンソー | 多層基板およびこれを用いた電子装置、電子装置の製造方法 |
| WO2022002669A1 (de) * | 2020-07-02 | 2022-01-06 | Vitesco Technologies Germany Gmbh | Leiterplatte, getriebesteuergerät mit einer leiterplatte und verfahren zur herstellung einer leiterplatte |
| DE102020208268B4 (de) | 2020-07-02 | 2023-12-28 | Vitesco Technologies Germany Gmbh | Verfahren zur Herstellung einer Leiterplatte, Leiterplatte und Getriebesteuergerät mit einer Leiterplatte |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3274343B2 (ja) | 2002-04-15 |
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