JPH09219405A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09219405A JPH09219405A JP2266596A JP2266596A JPH09219405A JP H09219405 A JPH09219405 A JP H09219405A JP 2266596 A JP2266596 A JP 2266596A JP 2266596 A JP2266596 A JP 2266596A JP H09219405 A JPH09219405 A JP H09219405A
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- JP
- Japan
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- polysilicon
- etching
- region
- mask
- semiconductor device
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】高密度集積回路に適した半導体装置の製造方法
を提供することを目的としている。 【解決手段】本発明は、トランジスタを含む半導体装置
の製造方法であって、半導体基板１の素子領域表面にゲ
ート電極５を形成する工程と、ゲート電極５をマスクに
用いて前記素子領域にソース領域、ドレイン領域として
の高濃度不純物領域６を形成する工程と、全面に層間絶
縁膜７を堆積する工程と、層間絶縁膜７のゲート電極５
及び前記ソース領域、ドレイン領域の高濃度不純物領域
６の少なくとも一か所に対応した位置にコンタクト孔８
を形成する工程と、層間絶縁膜７上全面に配線層となる
ポリシリコン９を堆積する工程と、ポリシリコン９上に
レジストマスク１０を選択的に形成する工程と、レジス
トマスク１０を用いて異方性エッチングを行う工程と、
続いて等方性エッチングによってポリシリコン９を選択
的にエッチングして配線層を形成する工程とを備えてい
る。
を提供することを目的としている。 【解決手段】本発明は、トランジスタを含む半導体装置
の製造方法であって、半導体基板１の素子領域表面にゲ
ート電極５を形成する工程と、ゲート電極５をマスクに
用いて前記素子領域にソース領域、ドレイン領域として
の高濃度不純物領域６を形成する工程と、全面に層間絶
縁膜７を堆積する工程と、層間絶縁膜７のゲート電極５
及び前記ソース領域、ドレイン領域の高濃度不純物領域
６の少なくとも一か所に対応した位置にコンタクト孔８
を形成する工程と、層間絶縁膜７上全面に配線層となる
ポリシリコン９を堆積する工程と、ポリシリコン９上に
レジストマスク１０を選択的に形成する工程と、レジス
トマスク１０を用いて異方性エッチングを行う工程と、
続いて等方性エッチングによってポリシリコン９を選択
的にエッチングして配線層を形成する工程とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特に多層配線構造を有する半導体装置の
製造方法の改良に関する。
造方法に係り、特に多層配線構造を有する半導体装置の
製造方法の改良に関する。
【０００２】
【従来の技術】図５は、従来の例えばスタティックＲＡ
ＭにおけるＭＯＳトランジスタの製造方法を示す図であ
る。図５（ａ）に示すように、まず、半導体基板１上に
ウェル２及びフィールド酸化膜３を形成する。フィール
ド酸化膜３で分離された半導体基板１表面にゲート酸化
膜４、ゲート電極５を形成する。その後、素子領域の半
導体基板１表面にソース領域、ドレイン領域としてのＮ
+またはＰ+不純物領域６を形成する。その上全面に、層
間絶縁膜７を堆積した後、リソグラフィを行い、エッチ
ングによってゲート電極５へのコンタクト孔８を形成す
る。
ＭにおけるＭＯＳトランジスタの製造方法を示す図であ
る。図５（ａ）に示すように、まず、半導体基板１上に
ウェル２及びフィールド酸化膜３を形成する。フィール
ド酸化膜３で分離された半導体基板１表面にゲート酸化
膜４、ゲート電極５を形成する。その後、素子領域の半
導体基板１表面にソース領域、ドレイン領域としてのＮ
+またはＰ+不純物領域６を形成する。その上全面に、層
間絶縁膜７を堆積した後、リソグラフィを行い、エッチ
ングによってゲート電極５へのコンタクト孔８を形成す
る。
【０００３】その後、層間絶縁膜７の上全面に配線層と
なるポリシリコン９を堆積する。図５（ｂ）に示すよう
に、リソグラフィによりレジストマスク１０を形成す
る。その後、図５（ｃ）に示すように、段差部でのパタ
ーニングの容易な等方性エッチングのみでポリシリコン
９の加工を行って、配線層を形成する。
なるポリシリコン９を堆積する。図５（ｂ）に示すよう
に、リソグラフィによりレジストマスク１０を形成す
る。その後、図５（ｃ）に示すように、段差部でのパタ
ーニングの容易な等方性エッチングのみでポリシリコン
９の加工を行って、配線層を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、下記のような問題がある。半導体装置
の高密度化が進むにつれて、下地の段差の深い谷や狭い
谷の部分で、ポリシリコン９のリソグラフィ段階で、レ
ジスト残り１１が発生する。その後のエッチング時、そ
のレジスト残り１１がマスクとなり、ポリシリコン９の
残り１２が発生する。つまり、ポリシリコン９による配
線層がショートしてしまうという問題があった。
ような構成では、下記のような問題がある。半導体装置
の高密度化が進むにつれて、下地の段差の深い谷や狭い
谷の部分で、ポリシリコン９のリソグラフィ段階で、レ
ジスト残り１１が発生する。その後のエッチング時、そ
のレジスト残り１１がマスクとなり、ポリシリコン９の
残り１２が発生する。つまり、ポリシリコン９による配
線層がショートしてしまうという問題があった。
【０００５】図６は、上記の製造方法によって製造され
た半導体装置の配線層９のショートの一例を示す図であ
る。図６に示すように、二つの配線層と交差する幅の狭
い谷の部分の配線層９つまりポリシリコンがエッチング
されずに残り９ａ、二つの配線層９がショートしてい
る。
た半導体装置の配線層９のショートの一例を示す図であ
る。図６に示すように、二つの配線層と交差する幅の狭
い谷の部分の配線層９つまりポリシリコンがエッチング
されずに残り９ａ、二つの配線層９がショートしてい
る。
【０００６】特に、高密度な半導体装置の場合、配線層
の間の距離が近く、下地の段差が大きくなりやすく、ま
た、より深い谷、より幅の狭い谷ができやすい。従っ
て、それらの部分のエッチングにむらが生じやすくな
る。その結果、レジスト残り１１が生じやすくなり、そ
の部分のポリシリコン９が残留しやすくなる。つまり、
ショートによる歩留まりの低下が起こるという問題があ
った。この発明の目的は、高密度集積回路に適した半導
体装置の製造方法を提供することにある。
の間の距離が近く、下地の段差が大きくなりやすく、ま
た、より深い谷、より幅の狭い谷ができやすい。従っ
て、それらの部分のエッチングにむらが生じやすくな
る。その結果、レジスト残り１１が生じやすくなり、そ
の部分のポリシリコン９が残留しやすくなる。つまり、
ショートによる歩留まりの低下が起こるという問題があ
った。この発明の目的は、高密度集積回路に適した半導
体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の半導体装置の製造方法にお
いては以下の手段を講じた。請求項１に記載した本発明
の半導体装置の製造方法は、半導体基板上に電極を形成
する工程と、前記電極を含む表面に層間絶縁膜を堆積す
る工程とを備えている。前記層間絶縁膜の前記電極に対
応した位置にコンタクト孔を形成する工程と、前記層間
絶縁膜上に配線層となるポリシリコンを堆積する工程
と、前記ポリシリコン上にエッチング用のマスクを選択
的に形成する工程とを備えている。前記マスクを用いて
異方性エッチングを行う工程と、続いて等方性エッチン
グによって前記ポリシリコンを選択的にエッチングして
配線層を形成する工程とを備えている。
達成するために、この発明の半導体装置の製造方法にお
いては以下の手段を講じた。請求項１に記載した本発明
の半導体装置の製造方法は、半導体基板上に電極を形成
する工程と、前記電極を含む表面に層間絶縁膜を堆積す
る工程とを備えている。前記層間絶縁膜の前記電極に対
応した位置にコンタクト孔を形成する工程と、前記層間
絶縁膜上に配線層となるポリシリコンを堆積する工程
と、前記ポリシリコン上にエッチング用のマスクを選択
的に形成する工程とを備えている。前記マスクを用いて
異方性エッチングを行う工程と、続いて等方性エッチン
グによって前記ポリシリコンを選択的にエッチングして
配線層を形成する工程とを備えている。
【０００８】上記本発明の半導体装置の製造方法におい
ては、前記配線層になるポリシリコンと前記エッチング
用のマスクとの選択比の比較的低い前記異方性エッチン
グ、及びその選択比の比較的高い前記等方性エッチング
を続いて用いるので、下地の段差の厳しい深い谷、幅の
狭い谷の層間絶縁膜のところでも、前記エッチング用の
マスク及び前記ポリシリコンのエッチングが確実に行わ
れる。従って、配線層を形成する工程において、ポリシ
リコンが残留せず、ショート等の不良が生じない。つま
り、信頼性を低下させず集積回路の高密度化を達成する
ことができる。
ては、前記配線層になるポリシリコンと前記エッチング
用のマスクとの選択比の比較的低い前記異方性エッチン
グ、及びその選択比の比較的高い前記等方性エッチング
を続いて用いるので、下地の段差の厳しい深い谷、幅の
狭い谷の層間絶縁膜のところでも、前記エッチング用の
マスク及び前記ポリシリコンのエッチングが確実に行わ
れる。従って、配線層を形成する工程において、ポリシ
リコンが残留せず、ショート等の不良が生じない。つま
り、信頼性を低下させず集積回路の高密度化を達成する
ことができる。
【０００９】請求項２に記載した本発明の半導体装置の
製造方法は、半導体基板の素子領域表面にゲート電極を
形成する工程と、前記ゲート電極をマスクに用いて前記
素子領域にソース領域、ドレイン領域としての高濃度不
純物領域を形成する工程とを備えている。全面に前記層
間絶縁膜を堆積する工程とを備えている。前記層間絶縁
膜の前記ゲート電極及び前記ソース領域、ドレイン領域
の高濃度不純物領域の少なくとも一か所に対応した位置
にコンタクト孔を形成する工程と、前記層間絶縁膜上全
面に配線層となるポリシリコンを堆積する工程と、前記
ポリシリコン上にエッチング用のマスクを選択的に形成
する工程とを備えている。前記マスクを用いて異方性エ
ッチングを行う工程と、続いて等方性エッチングによっ
て前記ポリシリコンを選択的にエッチングして配線層を
形成する工程とを備えている。
製造方法は、半導体基板の素子領域表面にゲート電極を
形成する工程と、前記ゲート電極をマスクに用いて前記
素子領域にソース領域、ドレイン領域としての高濃度不
純物領域を形成する工程とを備えている。全面に前記層
間絶縁膜を堆積する工程とを備えている。前記層間絶縁
膜の前記ゲート電極及び前記ソース領域、ドレイン領域
の高濃度不純物領域の少なくとも一か所に対応した位置
にコンタクト孔を形成する工程と、前記層間絶縁膜上全
面に配線層となるポリシリコンを堆積する工程と、前記
ポリシリコン上にエッチング用のマスクを選択的に形成
する工程とを備えている。前記マスクを用いて異方性エ
ッチングを行う工程と、続いて等方性エッチングによっ
て前記ポリシリコンを選択的にエッチングして配線層を
形成する工程とを備えている。
【００１０】上記本発明の半導体装置の製造方法におい
ては、前記配線層になるポリシリコンと前記エッチング
用のマスクとの選択比の比較的低い前記異方性エッチン
グ、及びその選択比の比較的高い前記等方性エッチング
を続いて用いるので、下地の段差の厳しい深い谷、幅の
狭い谷が形成されるＦＥＴトランジスタの場合でも、前
記エッチング用のマスク及び前記ポリシリコンのエッチ
ングが確実に行われる。従って、エッチングの際にポリ
シリコンが残留せず、ショート等の不良が生じない。つ
まり、信頼性を低下させず集積回路の高密度化が達成す
ることができる。
ては、前記配線層になるポリシリコンと前記エッチング
用のマスクとの選択比の比較的低い前記異方性エッチン
グ、及びその選択比の比較的高い前記等方性エッチング
を続いて用いるので、下地の段差の厳しい深い谷、幅の
狭い谷が形成されるＦＥＴトランジスタの場合でも、前
記エッチング用のマスク及び前記ポリシリコンのエッチ
ングが確実に行われる。従って、エッチングの際にポリ
シリコンが残留せず、ショート等の不良が生じない。つ
まり、信頼性を低下させず集積回路の高密度化が達成す
ることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１〜図４に、本発明の実
施の形態の構成を示す。図１（ａ）に示すように、半導
体基板１上にウェル２、フィールド酸化膜３を形成し、
フィールド酸化膜３で分離された半導体基板１表面の素
子領域にゲート酸化膜４、その上のゲート電極５を形成
する。図１（ｂ）に示すように、そのゲート酸化膜４、
ゲート電極５の形成部分以外の半導体基板１の素子形成
領域表面にソース領域、ドレイン領域としてのＮ+また
はＰ+不純物領域６を形成する。
て図面を参照して説明する。図１〜図４に、本発明の実
施の形態の構成を示す。図１（ａ）に示すように、半導
体基板１上にウェル２、フィールド酸化膜３を形成し、
フィールド酸化膜３で分離された半導体基板１表面の素
子領域にゲート酸化膜４、その上のゲート電極５を形成
する。図１（ｂ）に示すように、そのゲート酸化膜４、
ゲート電極５の形成部分以外の半導体基板１の素子形成
領域表面にソース領域、ドレイン領域としてのＮ+また
はＰ+不純物領域６を形成する。
【００１２】図２（ａ）に示すように、その上の半導体
基板１表面の全面に層間絶縁膜７を形成する。その後、
図２（ｂ）に示すように、従来と同様のレジストマスク
１３を形成する。
基板１表面の全面に層間絶縁膜７を形成する。その後、
図２（ｂ）に示すように、従来と同様のレジストマスク
１３を形成する。
【００１３】図３（ａ）に示すように、マスク１３によ
ってエッチングを行い、例えばゲート電極５へのコンタ
クト孔８を形成する。その半導体基板上の全面にポリシ
リコン９を堆積させる。図３（ｂ）に示すように、ポリ
シリコン９の上に、エッチング用のレジストマスク１０
を形成する。この時、下地の段差の深い谷や狭い谷にレ
ジスト残り１１が発生する。
ってエッチングを行い、例えばゲート電極５へのコンタ
クト孔８を形成する。その半導体基板上の全面にポリシ
リコン９を堆積させる。図３（ｂ）に示すように、ポリ
シリコン９の上に、エッチング用のレジストマスク１０
を形成する。この時、下地の段差の深い谷や狭い谷にレ
ジスト残り１１が発生する。
【００１４】その後、図４（ａ）に示すように、比較的
レジストとポリシリコン９との選択比の低い例えばＲＩ
Ｅのような異方性エッチングによりレジスト残り１１を
除去する。続いて、例えばウエットエッチング、ドライ
エッチングのような等方性エッチングによってポリシリ
コン９をエッチングして、配線層を形成する。
レジストとポリシリコン９との選択比の低い例えばＲＩ
Ｅのような異方性エッチングによりレジスト残り１１を
除去する。続いて、例えばウエットエッチング、ドライ
エッチングのような等方性エッチングによってポリシリ
コン９をエッチングして、配線層を形成する。
【００１５】尚、上記の実施の形態は、ＦＥＴトランジ
スタによるスタティックＲＡＭの半導体装置に限らず、
段差の大きい層間絶縁膜を含む半導体装置、バイポーラ
トランジスタを含む半導体装置であってもよい。
スタによるスタティックＲＡＭの半導体装置に限らず、
段差の大きい層間絶縁膜を含む半導体装置、バイポーラ
トランジスタを含む半導体装置であってもよい。
【００１６】本発明の実施の形態においては、配線層に
なるポリシリコン９とレジストマスク１０との選択比の
比較的低い異方性エッチング、及びその選択比の比較的
高い等方性エッチングを続いて用いるので、下地の段差
の厳しいところ、深い谷、幅の狭い谷でもレジストマス
ク１０のエッチングによるパターニングが確実に行われ
る。従って、配線層間の距離が近く、またその間に深い
谷、幅の狭い谷があった場合でも、ポリシリコンが残留
せず、ショート等の不良が生じない。つまり、信頼性を
低下させずに集積回路の高密度化を達成することができ
る。
なるポリシリコン９とレジストマスク１０との選択比の
比較的低い異方性エッチング、及びその選択比の比較的
高い等方性エッチングを続いて用いるので、下地の段差
の厳しいところ、深い谷、幅の狭い谷でもレジストマス
ク１０のエッチングによるパターニングが確実に行われ
る。従って、配線層間の距離が近く、またその間に深い
谷、幅の狭い谷があった場合でも、ポリシリコンが残留
せず、ショート等の不良が生じない。つまり、信頼性を
低下させずに集積回路の高密度化を達成することができ
る。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、高密度集積回路に適した半導体装置の製造方法を提
供できる。
ば、高密度集積回路に適した半導体装置の製造方法を提
供できる。
【図１】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図２】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図３】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図４】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図５】従来の半導体装置の製造方法の一例を示す断面
図。
図。
【図６】従来の半導体装置の製造方法により製造された
半導体装置の問題点を説明する図。
半導体装置の問題点を説明する図。
１…半導体基板、４…ゲート酸化膜、５…ゲート電極、
６…ソース領域及びドレイン領域の拡散層、７…層間絶
縁膜、８…コンタクト孔、９…配線層となるポリシリコ
ン、１０、１３…レジストマスク。
６…ソース領域及びドレイン領域の拡散層、７…層間絶
縁膜、８…コンタクト孔、９…配線層となるポリシリコ
ン、１０、１３…レジストマスク。
Claims (2)
- 【請求項１】半導体基板上に電極を形成する工程と、 前記電極を含む表面に層間絶縁膜を堆積する工程と、 前記層間絶縁膜の前記電極に対応した位置にコンタクト
孔を形成する工程と、 前記層間絶縁膜上に配線層となるポリシリコンを堆積す
る工程と、 前記ポリシリコン上にエッチング用のマスクを選択的に
形成する工程と、 前記マスクを用いて異方性エッチングを行う工程と、 続いて等方性エッチングによって前記ポリシリコンを選
択的にエッチングして配線層を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の素子領域表面にゲート電極を
形成する工程と、 前記ゲート電極をマスクに用いて前記素子領域にソース
領域、ドレイン領域としての高濃度不純物領域を形成す
る工程と、 全面に前記層間絶縁膜を堆積する工程と、 前記層間絶縁膜の前記ゲート電極及び前記ソース領域、
ドレイン領域の高濃度不純物領域の少なくとも一か所に
対応した位置にコンタクト孔を形成する工程と、 前記層間絶縁膜上全面に配線層となるポリシリコンを堆
積する工程と、 前記ポリシリコン上にエッチング用のマスクを選択的に
形成する工程と、 前記マスクを用いて異方性エッチングを行う工程と、 続いて等方性エッチングによって前記ポリシリコンを選
択的にエッチングして配線層を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266596A JPH09219405A (ja) | 1996-02-08 | 1996-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266596A JPH09219405A (ja) | 1996-02-08 | 1996-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219405A true JPH09219405A (ja) | 1997-08-19 |
Family
ID=12089154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266596A Pending JPH09219405A (ja) | 1996-02-08 | 1996-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219405A (ja) |
-
1996
- 1996-02-08 JP JP2266596A patent/JPH09219405A/ja active Pending
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