JPH09215335A - 電圧形インバータのスイッチング制御方法及びインバータ装置 - Google Patents
電圧形インバータのスイッチング制御方法及びインバータ装置Info
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- JPH09215335A JPH09215335A JP8020235A JP2023596A JPH09215335A JP H09215335 A JPH09215335 A JP H09215335A JP 8020235 A JP8020235 A JP 8020235A JP 2023596 A JP2023596 A JP 2023596A JP H09215335 A JPH09215335 A JP H09215335A
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Abstract
(57)【要約】
【課題】 半導体スイッチング素子Ｓ１Ｕ・Ｓ２Ｕ等の
損失が少なく、しかも交流負荷電流の歪みが少ないスイ
ッチング制御方法を提供する。 【解決手段】 Ｕ相交流負荷電流ｉＵ中の基本周波数成
分電流ｉＵＭのレベルに応じて、該基本周波数成分電流
ｉＵＭの絶対値が所定値ｉｈ以下の範囲となる中電流期
間と、該基本周波数成分電流ｉＵＭが該範囲（ｉｈから
−ｉｈの範囲）を越えかつ正極性となる大電流期間と、
該基本周波数成分電流ｉＵＭが該範囲（ｉｈから−ｉｈ
の範囲）未満でかつ負極性となる小電流期間との三種期
間に区分する。Ｕ相の大電流期間ではＵ相における正極
側半導体スイッチング素子Ｓ１Ｕの前記オンオフを許容
し、かつ負極側半導体スイッチング素子Ｓ２Ｕをオフ状
態に保つ。Ｕ相の中電流期間ではＵ相における正極側半
導体スイッチング素子Ｓ１Ｕおよび負極側半導体スイッ
チング素子Ｓ２Ｕの前記オンオフを共に許容する。Ｕ相
の小電流期間ではＵ相における正極側半導体スイッチン
グ素子Ｓ１Ｕをオフ状態に保ち、かつ負極側半導体スイ
ッチング素子Ｓ２Ｕの前記オンオフを許容する。
損失が少なく、しかも交流負荷電流の歪みが少ないスイ
ッチング制御方法を提供する。 【解決手段】 Ｕ相交流負荷電流ｉＵ中の基本周波数成
分電流ｉＵＭのレベルに応じて、該基本周波数成分電流
ｉＵＭの絶対値が所定値ｉｈ以下の範囲となる中電流期
間と、該基本周波数成分電流ｉＵＭが該範囲（ｉｈから
−ｉｈの範囲）を越えかつ正極性となる大電流期間と、
該基本周波数成分電流ｉＵＭが該範囲（ｉｈから−ｉｈ
の範囲）未満でかつ負極性となる小電流期間との三種期
間に区分する。Ｕ相の大電流期間ではＵ相における正極
側半導体スイッチング素子Ｓ１Ｕの前記オンオフを許容
し、かつ負極側半導体スイッチング素子Ｓ２Ｕをオフ状
態に保つ。Ｕ相の中電流期間ではＵ相における正極側半
導体スイッチング素子Ｓ１Ｕおよび負極側半導体スイッ
チング素子Ｓ２Ｕの前記オンオフを共に許容する。Ｕ相
の小電流期間ではＵ相における正極側半導体スイッチン
グ素子Ｓ１Ｕをオフ状態に保ち、かつ負極側半導体スイ
ッチング素子Ｓ２Ｕの前記オンオフを許容する。
Description
【０００１】
【発明の属する技術分野】本発明はサイリスタ・トラン
ジスタ等の半導体スイッチング素子を用いる電圧形イン
バータのスイッチング制御方法及びインバータ装置に関
するものである。
ジスタ等の半導体スイッチング素子を用いる電圧形イン
バータのスイッチング制御方法及びインバータ装置に関
するものである。
【０００２】
【従来の技術】特公平４−４６０７３号公報記載の電圧
形インバータのスイッチング制御方法について説明す
る。これはスイッチング用の各トランジスタを適宜にオ
フ状態に保つことを特徴とする。図５（Ａ）はその１相
（Ｕ相）分の交流負荷電流ｉＵの波形を例示したもので
あり、図５（Ａ）に「正側素子オフ」・「負側素子オ
フ」と便宜的に表示した期間を交互に繰り返す時間経過
となる。「正側素子オフ」の期間はＵ相交流負荷電流ｉ
Ｕのレベルを指令する電流指令値ｉＵ０が負極性となる
期間であり、この間はＵ相アーム回路中の正極側トラン
ジスタをオフ状態に保つ。「負側素子オフ」の期間は電
流指令値ｉＵ０が正極性となる期間であり、この間はＵ
相アーム回路中の負極側トランジスタをオフ状態に保
つ。これはトランジスタにオン制御信号（ベース電流）
を与えても、実際には該トランジスタに負荷電流ｉＵが
流れず、逆並列のフライホイールダイオードの方を流れ
る場合のあることに着目したものであり、この場合のオ
ン制御信号を省略しオフ状態とすることにより、無駄な
オン制御信号によるトランジスタ損失等を軽減する効果
を持つ。
形インバータのスイッチング制御方法について説明す
る。これはスイッチング用の各トランジスタを適宜にオ
フ状態に保つことを特徴とする。図５（Ａ）はその１相
（Ｕ相）分の交流負荷電流ｉＵの波形を例示したもので
あり、図５（Ａ）に「正側素子オフ」・「負側素子オ
フ」と便宜的に表示した期間を交互に繰り返す時間経過
となる。「正側素子オフ」の期間はＵ相交流負荷電流ｉ
Ｕのレベルを指令する電流指令値ｉＵ０が負極性となる
期間であり、この間はＵ相アーム回路中の正極側トラン
ジスタをオフ状態に保つ。「負側素子オフ」の期間は電
流指令値ｉＵ０が正極性となる期間であり、この間はＵ
相アーム回路中の負極側トランジスタをオフ状態に保
つ。これはトランジスタにオン制御信号（ベース電流）
を与えても、実際には該トランジスタに負荷電流ｉＵが
流れず、逆並列のフライホイールダイオードの方を流れ
る場合のあることに着目したものであり、この場合のオ
ン制御信号を省略しオフ状態とすることにより、無駄な
オン制御信号によるトランジスタ損失等を軽減する効果
を持つ。
【０００３】
【発明が解決しようとする課題】前記従来例においては
正極性期間・負極性期間の二種期間に区分し、制御す
る。これによればトランジスタ損失等を軽減できるが、
前記図５（Ａ）に例示するように、交流負荷電流ｉＵの
零付近の部分に、歪みが生ずる。この理由は交流負荷電
流ｉＵに上側から接する上側包絡線ｉＵＨの正極性裾野
の領域に局部欠損箇所ｉＵＨｋを生じ、その箇所の交流
負荷電流ｉＵの平均値電流ｉＵＭを負極性側に押し下げ
るためである。また交流負荷電流ｉＵに下側から接する
下側包絡線ｉＵＬの負極性裾野の領域に局部欠損箇所ｉ
ＵＬｋを生じ、その箇所の平均値電流ｉＵＭを正極性側
に押し上げるためである。前記従来例には「正側素子オ
フ」・「負側素子オフ」の相互期間の間に、正極側トラ
ンジスタ・負極側トランジスタを共にオフ状態に保つ期
間を介在させ、上記両トランジスタの同時オンを防止す
る方策も開示されているが、この方策は前記歪みをさら
に増大させる。交流負荷電流ｉＵの前記歪みはほとんど
の交流負荷に対して悪影響を及ぼす。前記従来例の交流
負荷は交流電動機であるが、この場合は有害なトルク脈
動をもたらし、回転ムラの要因となる。本発明の目的
は、半導体スイッチング素子の損失が少なく、しかも交
流負荷電流の歪みが少ないスイッチング制御方法及びイ
ンバータ装置を提供することである。
正極性期間・負極性期間の二種期間に区分し、制御す
る。これによればトランジスタ損失等を軽減できるが、
前記図５（Ａ）に例示するように、交流負荷電流ｉＵの
零付近の部分に、歪みが生ずる。この理由は交流負荷電
流ｉＵに上側から接する上側包絡線ｉＵＨの正極性裾野
の領域に局部欠損箇所ｉＵＨｋを生じ、その箇所の交流
負荷電流ｉＵの平均値電流ｉＵＭを負極性側に押し下げ
るためである。また交流負荷電流ｉＵに下側から接する
下側包絡線ｉＵＬの負極性裾野の領域に局部欠損箇所ｉ
ＵＬｋを生じ、その箇所の平均値電流ｉＵＭを正極性側
に押し上げるためである。前記従来例には「正側素子オ
フ」・「負側素子オフ」の相互期間の間に、正極側トラ
ンジスタ・負極側トランジスタを共にオフ状態に保つ期
間を介在させ、上記両トランジスタの同時オンを防止す
る方策も開示されているが、この方策は前記歪みをさら
に増大させる。交流負荷電流ｉＵの前記歪みはほとんど
の交流負荷に対して悪影響を及ぼす。前記従来例の交流
負荷は交流電動機であるが、この場合は有害なトルク脈
動をもたらし、回転ムラの要因となる。本発明の目的
は、半導体スイッチング素子の損失が少なく、しかも交
流負荷電流の歪みが少ないスイッチング制御方法及びイ
ンバータ装置を提供することである。
【０００４】
【課題を解決するための手段】本発明は次のような電圧
形インバータのスイッチング制御方法を前提とする。直
流電源の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。前記各アーム回路は
前記正極端子寄りの正極側半導体スイッチング素子およ
び前記負極端子寄りの負極側半導体スイッチング素子を
含む直列回路である。前記各半導体スイッチング素子に
フライホイールダイオードを逆並列に接続する。前記各
アーム回路における前記正極側半導体スイッチング素子
と前記負極側半導体スイッチング素子との接続点を交流
出力の各相出力端子とする。前記各相出力端子間に誘導
性交流負荷を接続する。前記各半導体スイッチング素子
をオンオフさせて、該オンオフ周波数よりも低周波の前
記各相出力端子を経由する各相交流負荷電流を形成す
る。更に本発明は中性点クランプ方式に特有な前提要件
をさらに付加する。前記誘導性負荷に蓄積される電磁エ
ネルギは各フライホイールダイオードを経由する電流
（各相交流負荷電流の一部）を形成する。前記各半導体
スイッチング素子にいわゆるスナバ回路を並列に接続す
ることも多いが、スナバ回路の有無は任意選択事項であ
る。
形インバータのスイッチング制御方法を前提とする。直
流電源の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。前記各アーム回路は
前記正極端子寄りの正極側半導体スイッチング素子およ
び前記負極端子寄りの負極側半導体スイッチング素子を
含む直列回路である。前記各半導体スイッチング素子に
フライホイールダイオードを逆並列に接続する。前記各
アーム回路における前記正極側半導体スイッチング素子
と前記負極側半導体スイッチング素子との接続点を交流
出力の各相出力端子とする。前記各相出力端子間に誘導
性交流負荷を接続する。前記各半導体スイッチング素子
をオンオフさせて、該オンオフ周波数よりも低周波の前
記各相出力端子を経由する各相交流負荷電流を形成す
る。更に本発明は中性点クランプ方式に特有な前提要件
をさらに付加する。前記誘導性負荷に蓄積される電磁エ
ネルギは各フライホイールダイオードを経由する電流
（各相交流負荷電流の一部）を形成する。前記各半導体
スイッチング素子にいわゆるスナバ回路を並列に接続す
ることも多いが、スナバ回路の有無は任意選択事項であ
る。
【０００５】本発明は、前記各相出力端子から流出する
方向を正極性とする前記各相交流負荷電流中の基本周波
数成分電流のレベルに応じて、該基本周波数成分電流の
絶対値が所定値以下の範囲となる中電流期間と、該基本
周波数成分電流が該範囲を越えかつ正極性となる大電流
期間と、該基本周波数成分電流が該範囲未満でかつ負極
性となる小電流期間との三種期間に区分する。前記正極
性の定義は極性相互の関連を後に指摘するための便宜的
なものであり、各相出力端子から誘導性交流負荷へ流出
する方向を正極性とし、逆に誘導性交流負荷から各相出
力端子へ向かう方向を負極性とする。各相交流負荷電流
は各半導体スイッチング素子のオンオフ周波数（スイッ
チング周波数）よりも低周波となるが、各相交流負荷電
流中の前記基本周波数成分電流とはこの低周波電流の主
成分の意味であり、オンオフ周波数に同期した高調波成
分電流（リップル電流）を除いた残りである。今が大電
流期間・中電流期間・小電流期間の区分のいずれに属す
るかは、各相交流負荷電流に基づいて検知し得る。ある
いは各相交流負荷電流のレベルを指令する電流指令値に
基づいて検知し得る。そのいずれとするかは任意選択事
項である。
方向を正極性とする前記各相交流負荷電流中の基本周波
数成分電流のレベルに応じて、該基本周波数成分電流の
絶対値が所定値以下の範囲となる中電流期間と、該基本
周波数成分電流が該範囲を越えかつ正極性となる大電流
期間と、該基本周波数成分電流が該範囲未満でかつ負極
性となる小電流期間との三種期間に区分する。前記正極
性の定義は極性相互の関連を後に指摘するための便宜的
なものであり、各相出力端子から誘導性交流負荷へ流出
する方向を正極性とし、逆に誘導性交流負荷から各相出
力端子へ向かう方向を負極性とする。各相交流負荷電流
は各半導体スイッチング素子のオンオフ周波数（スイッ
チング周波数）よりも低周波となるが、各相交流負荷電
流中の前記基本周波数成分電流とはこの低周波電流の主
成分の意味であり、オンオフ周波数に同期した高調波成
分電流（リップル電流）を除いた残りである。今が大電
流期間・中電流期間・小電流期間の区分のいずれに属す
るかは、各相交流負荷電流に基づいて検知し得る。ある
いは各相交流負荷電流のレベルを指令する電流指令値に
基づいて検知し得る。そのいずれとするかは任意選択事
項である。
【０００６】本発明においては、前記大電流期間では該
当相における前記正極側半導体スイッチング素子の前記
オンオフを許容し、かつ前記負極側半導体スイッチング
素子をオフ状態に保つ。中電流期間では該当相における
前記正極側半導体スイッチング素子および前記負極側半
導体スイッチング素子の前記オンオフを共に許容する。
前記小電流期間では該当相における前記正極側半導体ス
イッチング素子をオフ状態に保ち、かつ前記負極側半導
体スイッチング素子の前記オンオフを許容する。半導体
スイッチング素子に対してオンオフを許容する状態は、
本発明による特段の制約を与えない状態であり、この種
インバータにおける通常のオンオフ動作となる。半導体
スイッチング素子をオフ状態に保つというのは、該半導
体スイッチング素子に対してオン制御信号を与えない状
態である。
当相における前記正極側半導体スイッチング素子の前記
オンオフを許容し、かつ前記負極側半導体スイッチング
素子をオフ状態に保つ。中電流期間では該当相における
前記正極側半導体スイッチング素子および前記負極側半
導体スイッチング素子の前記オンオフを共に許容する。
前記小電流期間では該当相における前記正極側半導体ス
イッチング素子をオフ状態に保ち、かつ前記負極側半導
体スイッチング素子の前記オンオフを許容する。半導体
スイッチング素子に対してオンオフを許容する状態は、
本発明による特段の制約を与えない状態であり、この種
インバータにおける通常のオンオフ動作となる。半導体
スイッチング素子をオフ状態に保つというのは、該半導
体スイッチング素子に対してオン制御信号を与えない状
態である。
【０００７】更に本発明は、各相交流負荷電流のレベル
を指令する電流指令値に基づいて、大電流期間と中電流
期間と小電流期間との三種期間に区分する。各相交流負
荷電流がその電流指令値に的確に追随するのであれば、
各相交流負荷電流に基づいて三種期間に区分するのとほ
ぼ同様の結果となる。また、各相交流負荷電流の一時的
変動の影響を受け難くなり、制御系が安定する。
を指令する電流指令値に基づいて、大電流期間と中電流
期間と小電流期間との三種期間に区分する。各相交流負
荷電流がその電流指令値に的確に追随するのであれば、
各相交流負荷電流に基づいて三種期間に区分するのとほ
ぼ同様の結果となる。また、各相交流負荷電流の一時的
変動の影響を受け難くなり、制御系が安定する。
【０００８】更に本発明は、各相交流負荷電流のレベル
を指令する電流指令値が正の所定値以下のときに開き、
かつそれを越えるときに閉じる正極側ゲート回路を備え
る。また、前記電流指令値が負の所定値以上のときに開
き、かつそれ未満のときに閉じる負極側ゲート回路を備
える。該当相における正極側半導体スイッチング素子の
ためのオン制御信号を前記正極側ゲート回路を介して伝
達する。該当相における負極側半導体スイッチング素子
のためのオン制御信号を前記負極側ゲート回路を介して
伝達する。
を指令する電流指令値が正の所定値以下のときに開き、
かつそれを越えるときに閉じる正極側ゲート回路を備え
る。また、前記電流指令値が負の所定値以上のときに開
き、かつそれ未満のときに閉じる負極側ゲート回路を備
える。該当相における正極側半導体スイッチング素子の
ためのオン制御信号を前記正極側ゲート回路を介して伝
達する。該当相における負極側半導体スイッチング素子
のためのオン制御信号を前記負極側ゲート回路を介して
伝達する。
【０００９】更に本発明は、三種期間に区分するための
所定値を、各相交流負荷電流中のリプル成分の波高値と
する。本項の発明は、各相交流負荷電流に歪みを与えな
い限度において、半導体スイッチング素子損失をより少
なくする臨界動作状態となる。
所定値を、各相交流負荷電流中のリプル成分の波高値と
する。本項の発明は、各相交流負荷電流に歪みを与えな
い限度において、半導体スイッチング素子損失をより少
なくする臨界動作状態となる。
【００１０】更に本発明は、中性点クランプ方式の電圧
形インバータに適用したものである。複数の正極側半導
体スイッチング素子および複数の負極側半導体スイッチ
ング素子を用い、前記直流電源における中性点端子と各
半導体スイッチング素子とを適宜に結ぶ正極側クランプ
ダイオード・負極側クランプダイオードを付加する等の
点が、中性点クランプ方式としての回路構成に特有な事
項となる。
形インバータに適用したものである。複数の正極側半導
体スイッチング素子および複数の負極側半導体スイッチ
ング素子を用い、前記直流電源における中性点端子と各
半導体スイッチング素子とを適宜に結ぶ正極側クランプ
ダイオード・負極側クランプダイオードを付加する等の
点が、中性点クランプ方式としての回路構成に特有な事
項となる。
【００１１】更に本発明について補足する。図５（Ｂ）
は前記従来の図５（Ａ）に対応する本発明の動作波形で
ある。この図５（Ｂ）に前記図５（Ａ）の記号をそのま
ま転用し、重複する分の説明を割愛する。以下、従来例
との比較において補足する。図５（Ｂ）にＵ相交流負荷
電流ｉＵの平均値電流ｉＵＭと、交流負荷電流ｉＵにつ
いての上側包絡線ｉＵＨおよび下側包絡線ｉＵＬの都合
３本の正弦波形が描かれている。平均値電流ｉＵＭは正
弦波状であるので、Ｕ相交流負荷電流ｉＵの基本周波数
成分電流と一致する。従来は平均値電流ｉＵＭについて
のゼロクロスポイントを「正側素子オフ」・「負側素子
オフ」相互の期間の境界とする。この両期間の間には隙
間がない。
は前記従来の図５（Ａ）に対応する本発明の動作波形で
ある。この図５（Ｂ）に前記図５（Ａ）の記号をそのま
ま転用し、重複する分の説明を割愛する。以下、従来例
との比較において補足する。図５（Ｂ）にＵ相交流負荷
電流ｉＵの平均値電流ｉＵＭと、交流負荷電流ｉＵにつ
いての上側包絡線ｉＵＨおよび下側包絡線ｉＵＬの都合
３本の正弦波形が描かれている。平均値電流ｉＵＭは正
弦波状であるので、Ｕ相交流負荷電流ｉＵの基本周波数
成分電流と一致する。従来は平均値電流ｉＵＭについて
のゼロクロスポイントを「正側素子オフ」・「負側素子
オフ」相互の期間の境界とする。この両期間の間には隙
間がない。
【００１２】本発明においては、「正側素子オフ」・
「負側素子オフ」の期間を適宜に狭める。図５（Ａ）に
示す局部欠損箇所ｉＵＨｋ・ｉＵＬｋを少なくあるいは
解消する程度に狭める。図５（Ｂ）は解消する限度に合
わせて狭めた理想状態である。図５（Ｂ）の場合の「正
側素子オフ」の期間の始点および終点は上側包絡線ｉＵ
Ｈのゼロクロスポイントである。「負側素子オフ」の期
間の始点および終点は下側包絡線ｉＵＨのゼロクロスポ
イントである。図５（Ｂ）のｉｈ線は交流負荷電流ｉＵ
中のオンオフ周波数成分電流の波高値に相当する正側の
ラインである。−ｉｈ線は同様な負側のラインである。
平均値電流ｉＵＭが正側のｉｈ線と交差するポイントは
「負側素子オフ」の期間の始点および終点となる。平均
値電流ｉＵＭが下側の−ｉｈ線と交差するポイントは
「正側素子オフ」の期間の始点および終点となる。図５
（Ｂ）においては「正側素子オフ」の期間あるいは「負
側素子オフ」の期間として便宜的に表示したが、「正側
素子オフ」の期間は本発明定義の大電流期間に該当し、
「負側素子オフ」の期間は小電流期間に該当し、「正側
素子オフ」・「負側素子オフ」のいずれの表示もないそ
の間の期間は中電流期間に該当する。また、ｉｈ線・−
ｉｈ線間の範囲は、基本周波数成分電流（平均値電流ｉ
ＵＭ）の絶対値が所定値以下となる範囲に該当する。
「負側素子オフ」の期間を適宜に狭める。図５（Ａ）に
示す局部欠損箇所ｉＵＨｋ・ｉＵＬｋを少なくあるいは
解消する程度に狭める。図５（Ｂ）は解消する限度に合
わせて狭めた理想状態である。図５（Ｂ）の場合の「正
側素子オフ」の期間の始点および終点は上側包絡線ｉＵ
Ｈのゼロクロスポイントである。「負側素子オフ」の期
間の始点および終点は下側包絡線ｉＵＨのゼロクロスポ
イントである。図５（Ｂ）のｉｈ線は交流負荷電流ｉＵ
中のオンオフ周波数成分電流の波高値に相当する正側の
ラインである。−ｉｈ線は同様な負側のラインである。
平均値電流ｉＵＭが正側のｉｈ線と交差するポイントは
「負側素子オフ」の期間の始点および終点となる。平均
値電流ｉＵＭが下側の−ｉｈ線と交差するポイントは
「正側素子オフ」の期間の始点および終点となる。図５
（Ｂ）においては「正側素子オフ」の期間あるいは「負
側素子オフ」の期間として便宜的に表示したが、「正側
素子オフ」の期間は本発明定義の大電流期間に該当し、
「負側素子オフ」の期間は小電流期間に該当し、「正側
素子オフ」・「負側素子オフ」のいずれの表示もないそ
の間の期間は中電流期間に該当する。また、ｉｈ線・−
ｉｈ線間の範囲は、基本周波数成分電流（平均値電流ｉ
ＵＭ）の絶対値が所定値以下となる範囲に該当する。
【００１３】
【発明の実施の形態】本発明に適合する実施の形態を図
１・２および前記図５（Ｂ）を使って説明する。この図
１の上段は電圧形インバータの主回路であり、下段はそ
のスイッチング制御回路に相当する。図１装置は直流電
源１１の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。本実施の形態におい
ては、Ｕ相・Ｖ相・Ｗ相の都合３列のアーム回路を備え
る。各アーム回路とそれに付属する制御回路は同等であ
るので、ここではＵ相を例にとって説明する。Ｕ相アー
ム回路は正極端子寄りの正極側半導体スイッチング素子
Ｓ１Ｕおよび負極端子寄りの負極側半導体スイッチング
素子Ｓ２Ｕを含む直列回路である。本実施の形態の各半
導体スイッチング素子Ｓ１Ｕ・Ｓ２Ｕはゲートターンオ
フサイリスタである。各半導体スイッチング素子Ｓ１Ｕ
・Ｓ２ＵにフライホイールダイオードＤ１Ｕ・Ｄ２Ｕを
逆並列に接続する。アーム回路における正極側半導体ス
イッチング素子Ｓ１Ｕと負極側半導体スイッチング素子
Ｓ２Ｕとの接続点を交流出力のＵ相出力端子する。そこ
に誘導性交流負荷２のＵ相端子を接続する。本実施の形
態における誘導性交流負荷２は３相交流電動機である。
Ｕ相の各半導体スイッチング素子Ｓ１Ｕ・Ｓ２Ｕを適宜
にオンオフさせて、該オンオフ周波数（スイッチング周
波数）よりも低周波のＵ相出力端子を経由するＵ相交流
負荷電流ｉＵを形成する。極性説明の便宜上、ここでは
Ｕ相出力端子から流出する方向をＵ相交流負荷電流ｉＵ
についての正極性とする。
１・２および前記図５（Ｂ）を使って説明する。この図
１の上段は電圧形インバータの主回路であり、下段はそ
のスイッチング制御回路に相当する。図１装置は直流電
源１１の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。本実施の形態におい
ては、Ｕ相・Ｖ相・Ｗ相の都合３列のアーム回路を備え
る。各アーム回路とそれに付属する制御回路は同等であ
るので、ここではＵ相を例にとって説明する。Ｕ相アー
ム回路は正極端子寄りの正極側半導体スイッチング素子
Ｓ１Ｕおよび負極端子寄りの負極側半導体スイッチング
素子Ｓ２Ｕを含む直列回路である。本実施の形態の各半
導体スイッチング素子Ｓ１Ｕ・Ｓ２Ｕはゲートターンオ
フサイリスタである。各半導体スイッチング素子Ｓ１Ｕ
・Ｓ２ＵにフライホイールダイオードＤ１Ｕ・Ｄ２Ｕを
逆並列に接続する。アーム回路における正極側半導体ス
イッチング素子Ｓ１Ｕと負極側半導体スイッチング素子
Ｓ２Ｕとの接続点を交流出力のＵ相出力端子する。そこ
に誘導性交流負荷２のＵ相端子を接続する。本実施の形
態における誘導性交流負荷２は３相交流電動機である。
Ｕ相の各半導体スイッチング素子Ｓ１Ｕ・Ｓ２Ｕを適宜
にオンオフさせて、該オンオフ周波数（スイッチング周
波数）よりも低周波のＵ相出力端子を経由するＵ相交流
負荷電流ｉＵを形成する。極性説明の便宜上、ここでは
Ｕ相出力端子から流出する方向をＵ相交流負荷電流ｉＵ
についての正極性とする。
【００１４】図１装置においては、Ｕ相交流負荷電流ｉ
Ｕ中の基本周波数成分電流ｉＵＭのレベルに応じて、該
基本周波数成分電流ｉＵＭの絶対値が所定値ｉｈ以下の
範囲となる中電流期間と、該基本周波数成分電流ｉＵＭ
が該範囲（ｉｈから−ｉｈの範囲）を越えかつ正極性と
なる大電流期間と、該基本周波数成分電流ｉＵＭが該範
囲（ｉｈから−ｉｈの範囲）未満でかつ負極性となる小
電流期間との三種期間に区分する。Ｕ相の大電流期間で
はＵ相における正極側半導体スイッチング素子Ｓ１Ｕの
前記オンオフを許容し、かつ負極側半導体スイッチング
素子Ｓ２Ｕをオフ状態に保つ。Ｕ相の中電流期間ではＵ
相における正極側半導体スイッチング素子Ｓ１Ｕおよび
負極側半導体スイッチング素子Ｓ２Ｕの前記オンオフを
共に許容する。Ｕ相の小電流期間ではＵ相における正極
側半導体スイッチング素子Ｓ１Ｕをオフ状態に保ち、か
つ負極側半導体スイッチング素子Ｓ２Ｕの前記オンオフ
を許容する。図１における電圧指令発生回路３中の電流
指令発生回路３１はＵ相交流負荷電流ｉＵのレベルを指
令する電流指令値ｉＵ０を形成する。この電流指令値ｉ
Ｕ０に基づいて、Ｕ相アーム回路についての動作モード
を大電流期間・中電流期間・小電流期間の三種期間に区
分する。
Ｕ中の基本周波数成分電流ｉＵＭのレベルに応じて、該
基本周波数成分電流ｉＵＭの絶対値が所定値ｉｈ以下の
範囲となる中電流期間と、該基本周波数成分電流ｉＵＭ
が該範囲（ｉｈから−ｉｈの範囲）を越えかつ正極性と
なる大電流期間と、該基本周波数成分電流ｉＵＭが該範
囲（ｉｈから−ｉｈの範囲）未満でかつ負極性となる小
電流期間との三種期間に区分する。Ｕ相の大電流期間で
はＵ相における正極側半導体スイッチング素子Ｓ１Ｕの
前記オンオフを許容し、かつ負極側半導体スイッチング
素子Ｓ２Ｕをオフ状態に保つ。Ｕ相の中電流期間ではＵ
相における正極側半導体スイッチング素子Ｓ１Ｕおよび
負極側半導体スイッチング素子Ｓ２Ｕの前記オンオフを
共に許容する。Ｕ相の小電流期間ではＵ相における正極
側半導体スイッチング素子Ｓ１Ｕをオフ状態に保ち、か
つ負極側半導体スイッチング素子Ｓ２Ｕの前記オンオフ
を許容する。図１における電圧指令発生回路３中の電流
指令発生回路３１はＵ相交流負荷電流ｉＵのレベルを指
令する電流指令値ｉＵ０を形成する。この電流指令値ｉ
Ｕ０に基づいて、Ｕ相アーム回路についての動作モード
を大電流期間・中電流期間・小電流期間の三種期間に区
分する。
【００１５】図１装置はＵ相交流負荷電流ｉＵのレベル
を指令する電流指令値ｉＵ０が正の所定値ｉｈ以下のと
きに開き、かつそれを越えるときに閉じる正極側ゲート
回路８１Ｕを備える。また、電流指令値ｉＵ０が負の所
定値−ｉｈ以上のときに開き、かつそれ未満のときに閉
じる負極側ゲート回路８２Ｕを備える。Ｕ相における正
極側半導体スイッチング素子Ｓ１Ｕのためのオン制御信
号５１１Ｕは正極側ゲート回路８１Ｕを介して伝達され
る。Ｕ相における負極側半導体スイッチング素子Ｓ２Ｕ
のためのオン制御信号５１２Ｕは負極側ゲート回路８２
Ｕを介して伝達される。本実施の形態における、三種期
間に区分するための前記所定値ｉｈ（−ｉｈ）はＵ相交
流負荷電流ｉＵ中の前記オンオフ周波数成分電流の波高
値に等しい。図１の電圧指令発生回路３に属する電流減
算器３２Ｕは、電流指令発生回路３１で形成されたＵ相
電流指令値ｉＵ０と、Ｕ相交流負荷電流ｉＵを検出する
電流検出器９Ｕの出力信号９１Ｕとを比較し、両者の偏
差を求める。この偏差信号を受けた電流制御器３３Ｕは
図２（ａ）に示すＵ相電圧指令信号ＶＵ０を形成する。
搬送波信号発生回路４は図２（ａ）に示す搬送波信号Ｅ
ｃ１を出力する。比較器５１ＵはＵ相電圧指令信号ＶＵ
０と搬送波信号Ｅｃ１を比較し、正極側半導体スイッチ
ング素子Ｓ１Ｕのための図２（ｂ）に示すオン制御信号
５１１Ｕを出力する。ＮＯＴ回路５１０Ｕはオン制御信
号５１１Ｕのを反転させ、負極側半導体スイッチング素
子Ｓ２Ｕのための図２（ｃ）に示すオン制御信号５１２
Ｕを出力する。
を指令する電流指令値ｉＵ０が正の所定値ｉｈ以下のと
きに開き、かつそれを越えるときに閉じる正極側ゲート
回路８１Ｕを備える。また、電流指令値ｉＵ０が負の所
定値−ｉｈ以上のときに開き、かつそれ未満のときに閉
じる負極側ゲート回路８２Ｕを備える。Ｕ相における正
極側半導体スイッチング素子Ｓ１Ｕのためのオン制御信
号５１１Ｕは正極側ゲート回路８１Ｕを介して伝達され
る。Ｕ相における負極側半導体スイッチング素子Ｓ２Ｕ
のためのオン制御信号５１２Ｕは負極側ゲート回路８２
Ｕを介して伝達される。本実施の形態における、三種期
間に区分するための前記所定値ｉｈ（−ｉｈ）はＵ相交
流負荷電流ｉＵ中の前記オンオフ周波数成分電流の波高
値に等しい。図１の電圧指令発生回路３に属する電流減
算器３２Ｕは、電流指令発生回路３１で形成されたＵ相
電流指令値ｉＵ０と、Ｕ相交流負荷電流ｉＵを検出する
電流検出器９Ｕの出力信号９１Ｕとを比較し、両者の偏
差を求める。この偏差信号を受けた電流制御器３３Ｕは
図２（ａ）に示すＵ相電圧指令信号ＶＵ０を形成する。
搬送波信号発生回路４は図２（ａ）に示す搬送波信号Ｅ
ｃ１を出力する。比較器５１ＵはＵ相電圧指令信号ＶＵ
０と搬送波信号Ｅｃ１を比較し、正極側半導体スイッチ
ング素子Ｓ１Ｕのための図２（ｂ）に示すオン制御信号
５１１Ｕを出力する。ＮＯＴ回路５１０Ｕはオン制御信
号５１１Ｕのを反転させ、負極側半導体スイッチング素
子Ｓ２Ｕのための図２（ｃ）に示すオン制御信号５１２
Ｕを出力する。
【００１６】図１のスイッチング選択回路７は正極側半
導体スイッチング素子Ｓ１Ｕ・負極側半導体スイッチン
グ素子Ｓ２Ｕに対して、前記オン制御信号５１１Ｕ・５
１２Ｕに応じたオンオフを許容するか、あるいはオフ状
態に保持するかどうかを選択する。スイッチング選択回
路７に属する調整可能な基準電流設定器７１は図２
（ｄ）に示す基準信号７１１を出力する。符号反転器７
０は基準信号７１１の符号を反転した図２（ｄ）に示す
基準信号７１２を出力する。基準信号７１１・７１２は
前記所定値−ｉｈ・ｉｈに対応する。比較器７２Ｕは電
流指令値ｉＵ０と基準信号７１１を比較し、図２（ｅ）
に示すスイッチング選択信号７２１Ｕを出力する。スイ
ッチング選択信号７２１Ｕは電流指令値ｉＵ０が所定値
−ｉｈ未満の小電流期間か否かを表す。比較器７３Ｕは
電流指令値ｉＵ０と基準信号７１２を比較し、図２
（ｆ）に示すスイッチング選択信号７３１Ｕを出力す
る。スイッチング選択信号７３１Ｕは電流指令値ｉＵ０
が所定値ｉｈを越えた大電流期間か否かを表す。スイッ
チング選択信号７２１Ｕ・７３１Ｕはそれぞれ正極側ゲ
ート回路８１Ｕ・負極側ゲート回路８２Ｕに入力され
る。正極側ゲート回路８１Ｕ・負極側ゲート回路８２Ｕ
は共にＡＮＤ回路であり、図２（ｇ）（ｈ）に示すゲー
ト信号８１１Ｕ・８２１Ｕを出力する。ゲートアンプ６
１Ｕ・６２Ｕはゲート信号８１１Ｕ・８２１Ｕを増幅
し、正極側半導体スイッチング素子Ｓ１Ｕ・負極側半導
体スイッチング素子Ｓ２Ｕに供給してそのオンオフを制
御する。
導体スイッチング素子Ｓ１Ｕ・負極側半導体スイッチン
グ素子Ｓ２Ｕに対して、前記オン制御信号５１１Ｕ・５
１２Ｕに応じたオンオフを許容するか、あるいはオフ状
態に保持するかどうかを選択する。スイッチング選択回
路７に属する調整可能な基準電流設定器７１は図２
（ｄ）に示す基準信号７１１を出力する。符号反転器７
０は基準信号７１１の符号を反転した図２（ｄ）に示す
基準信号７１２を出力する。基準信号７１１・７１２は
前記所定値−ｉｈ・ｉｈに対応する。比較器７２Ｕは電
流指令値ｉＵ０と基準信号７１１を比較し、図２（ｅ）
に示すスイッチング選択信号７２１Ｕを出力する。スイ
ッチング選択信号７２１Ｕは電流指令値ｉＵ０が所定値
−ｉｈ未満の小電流期間か否かを表す。比較器７３Ｕは
電流指令値ｉＵ０と基準信号７１２を比較し、図２
（ｆ）に示すスイッチング選択信号７３１Ｕを出力す
る。スイッチング選択信号７３１Ｕは電流指令値ｉＵ０
が所定値ｉｈを越えた大電流期間か否かを表す。スイッ
チング選択信号７２１Ｕ・７３１Ｕはそれぞれ正極側ゲ
ート回路８１Ｕ・負極側ゲート回路８２Ｕに入力され
る。正極側ゲート回路８１Ｕ・負極側ゲート回路８２Ｕ
は共にＡＮＤ回路であり、図２（ｇ）（ｈ）に示すゲー
ト信号８１１Ｕ・８２１Ｕを出力する。ゲートアンプ６
１Ｕ・６２Ｕはゲート信号８１１Ｕ・８２１Ｕを増幅
し、正極側半導体スイッチング素子Ｓ１Ｕ・負極側半導
体スイッチング素子Ｓ２Ｕに供給してそのオンオフを制
御する。
【００１７】今が大電流期間であれば、スイッチング選
択信号７２１Ｕ・７３１Ｕはそれぞれ１・０となり、正
極側ゲート回路８１Ｕは閉じ、負極側ゲート回路８２Ｕ
は開く。この状況下では、正極側半導体スイッチング素
子Ｓ１Ｕはオン制御信号５１１Ｕに応じてオンオフし、
負極側半導体スイッチング素子Ｓ２Ｕはオフ状態に保持
される。今が中電流期間であれば、スイッチング選択信
号７２１Ｕ・７３１Ｕはそれぞれ１・１となり、正極側
ゲート回路８１Ｕ・負極側ゲート回路８２Ｕは共に閉じ
る。この状況下では、正極側半導体スイッチング素子Ｓ
１Ｕはオン制御信号５１１Ｕに応じてオンオフし、負極
側半導体スイッチング素子Ｓ２Ｕはオン制御信号５１２
Ｕに応じてオンオフする。今が小電流期間であれば、ス
イッチング選択信号７２１Ｕ・７３１Ｕはそれぞれ０・
１となり、正極側ゲート回路８１Ｕは開き、負極側ゲー
ト回路８２Ｕはじる。この状況下では、正極側半導体ス
イッチング素子Ｓ１Ｕはオフ状態に保持され、負極側半
導体スイッチング素子Ｓ２Ｕはオン制御信号５１２Ｕに
応じてオンオフする。
択信号７２１Ｕ・７３１Ｕはそれぞれ１・０となり、正
極側ゲート回路８１Ｕは閉じ、負極側ゲート回路８２Ｕ
は開く。この状況下では、正極側半導体スイッチング素
子Ｓ１Ｕはオン制御信号５１１Ｕに応じてオンオフし、
負極側半導体スイッチング素子Ｓ２Ｕはオフ状態に保持
される。今が中電流期間であれば、スイッチング選択信
号７２１Ｕ・７３１Ｕはそれぞれ１・１となり、正極側
ゲート回路８１Ｕ・負極側ゲート回路８２Ｕは共に閉じ
る。この状況下では、正極側半導体スイッチング素子Ｓ
１Ｕはオン制御信号５１１Ｕに応じてオンオフし、負極
側半導体スイッチング素子Ｓ２Ｕはオン制御信号５１２
Ｕに応じてオンオフする。今が小電流期間であれば、ス
イッチング選択信号７２１Ｕ・７３１Ｕはそれぞれ０・
１となり、正極側ゲート回路８１Ｕは開き、負極側ゲー
ト回路８２Ｕはじる。この状況下では、正極側半導体ス
イッチング素子Ｓ１Ｕはオフ状態に保持され、負極側半
導体スイッチング素子Ｓ２Ｕはオン制御信号５１２Ｕに
応じてオンオフする。
【００１８】図３・図４の実施の形態について説明す
る。前記図１・図２の部品符号等をなるべくそのまま転
用し、重複する説明を適宜に割愛する。各アーム回路は
正極端子寄りの複数の正極側半導体スイッチング素子Ｓ
１１Ｕ・Ｓ１２Ｕおよび負極端子寄りの複数の負極側半
導体スイッチング素子Ｓ２１Ｕ・Ｓ２２Ｕを含む直列回
路である。各半導体スイッチング素子Ｓ１１Ｕ・Ｓ１２
Ｕ・Ｓ２１Ｕ・Ｓ２２ＵにフライホイールダイオードＤ
１１Ｕ・Ｄ１２Ｕ・Ｄ２１Ｕ・Ｄ２２Ｕを逆並列に接続
する。直流電源１１は順直列の電源１１１・１１２を含
み、その間に中性点端子を有する。前記中性点端子と各
正極側半導体スイッチング素子Ｓ１１Ｕ・Ｓ１２Ｕ相互
の接続点との間を結ぶ正極側クランプダイオードＣＤ１
Ｕを設ける。前記中性点端子と各負極側半導体スイッチ
ング素子Ｓ２１Ｕ・Ｓ２２Ｕ相互の接続点との間を結ぶ
負極側クランプダイオードＳ２２Ｕを設ける。これら
は、中性点クランプ方式の電圧形インバータとしての一
般的構成である。大電流期間・中電流期間・小電流期間
の三種期間に区分する要領は前述の実施の形態のそれと
同様である。
る。前記図１・図２の部品符号等をなるべくそのまま転
用し、重複する説明を適宜に割愛する。各アーム回路は
正極端子寄りの複数の正極側半導体スイッチング素子Ｓ
１１Ｕ・Ｓ１２Ｕおよび負極端子寄りの複数の負極側半
導体スイッチング素子Ｓ２１Ｕ・Ｓ２２Ｕを含む直列回
路である。各半導体スイッチング素子Ｓ１１Ｕ・Ｓ１２
Ｕ・Ｓ２１Ｕ・Ｓ２２ＵにフライホイールダイオードＤ
１１Ｕ・Ｄ１２Ｕ・Ｄ２１Ｕ・Ｄ２２Ｕを逆並列に接続
する。直流電源１１は順直列の電源１１１・１１２を含
み、その間に中性点端子を有する。前記中性点端子と各
正極側半導体スイッチング素子Ｓ１１Ｕ・Ｓ１２Ｕ相互
の接続点との間を結ぶ正極側クランプダイオードＣＤ１
Ｕを設ける。前記中性点端子と各負極側半導体スイッチ
ング素子Ｓ２１Ｕ・Ｓ２２Ｕ相互の接続点との間を結ぶ
負極側クランプダイオードＳ２２Ｕを設ける。これら
は、中性点クランプ方式の電圧形インバータとしての一
般的構成である。大電流期間・中電流期間・小電流期間
の三種期間に区分する要領は前述の実施の形態のそれと
同様である。
【００１９】大電流期間ではＵ相における各正極側半導
体スイッチング素子Ｓ１１Ｕ・Ｓ１２Ｕのオンオフを許
容し、かつ各負極側半導体スイッチング素子Ｓ２１Ｕ・
Ｓ２２Ｕをオフ状態に保つ。中電流期間ではＵ相におけ
る各正極側半導体スイッチング素子Ｓ１１Ｕ・Ｓ１２Ｕ
および各負極側半導体スイッチング素子Ｓ２１Ｕ・Ｓ２
２Ｕのオンオフを共に許容する。小電流期間ではＵ相に
おける各正極側半導体スイッチング素子Ｓ１１Ｕ・Ｓ１
２Ｕをオフ状態に保ち、かつ各負極側半導体スイッチン
グ素子Ｓ２１Ｕ・Ｓ２２Ｕのオンオフを許容する。図３
の搬送波信号発生回路４は図４（ａ）に示す２種の搬送
波信号Ｅｃ１・Ｅｃ２を出力する。各搬送波信号Ｅｃ１
・Ｅｃ２は各比較器５１Ｕ・５２Ｕに送られ、図４
（ｂ）（ｃ）に示す２種のオン制御信号５１１Ｕ・５２
１Ｕを形成する。各ＮＯＴ回路５１０１Ｕ・５１０２Ｕ
はオン制御信号５１１Ｕ・５２１Ｕを反転して、図４
（ｄ）（ｅ）に示す２種のオン制御信号５１２Ｕ・５２
２Ｕを形成する。各オン制御信号５１１Ｕ・５２１Ｕは
各正極側ゲート回路８１１Ｕ・８１２Ｕを介して後段に
伝達される。各オン制御信号５１２Ｕ・５２２Ｕは各負
極側ゲート回路８２１Ｕ・８２２Ｕを介して後段に伝達
される。各正極側ゲート回路８１１Ｕ・８１２Ｕの出力
端には図４（ｉ）（ｊ）に示すゲート信号８１１１Ｕ・
８１２１Ｕが形成される。各負極側ゲート回路８２１Ｕ
・８２２Ｕの出力端には図４（ｋ）（ｌ）に示すゲート
信号８２１１Ｕ・８２２１Ｕが形成される。各ゲート信
号８１１１Ｕ・８１２１Ｕ・８２１１Ｕ・８２２１Ｕは
各ゲートアンプ６１１Ｕ・６１２Ｕ・６２１Ｕ・６２２
Ｕを介して各正極側半導体スイッチング素子Ｓ１１Ｕ・
Ｓ１２Ｕおよび各負極側半導体スイッチング素子Ｓ２１
Ｕ・Ｓ２２Ｕに供給される。
体スイッチング素子Ｓ１１Ｕ・Ｓ１２Ｕのオンオフを許
容し、かつ各負極側半導体スイッチング素子Ｓ２１Ｕ・
Ｓ２２Ｕをオフ状態に保つ。中電流期間ではＵ相におけ
る各正極側半導体スイッチング素子Ｓ１１Ｕ・Ｓ１２Ｕ
および各負極側半導体スイッチング素子Ｓ２１Ｕ・Ｓ２
２Ｕのオンオフを共に許容する。小電流期間ではＵ相に
おける各正極側半導体スイッチング素子Ｓ１１Ｕ・Ｓ１
２Ｕをオフ状態に保ち、かつ各負極側半導体スイッチン
グ素子Ｓ２１Ｕ・Ｓ２２Ｕのオンオフを許容する。図３
の搬送波信号発生回路４は図４（ａ）に示す２種の搬送
波信号Ｅｃ１・Ｅｃ２を出力する。各搬送波信号Ｅｃ１
・Ｅｃ２は各比較器５１Ｕ・５２Ｕに送られ、図４
（ｂ）（ｃ）に示す２種のオン制御信号５１１Ｕ・５２
１Ｕを形成する。各ＮＯＴ回路５１０１Ｕ・５１０２Ｕ
はオン制御信号５１１Ｕ・５２１Ｕを反転して、図４
（ｄ）（ｅ）に示す２種のオン制御信号５１２Ｕ・５２
２Ｕを形成する。各オン制御信号５１１Ｕ・５２１Ｕは
各正極側ゲート回路８１１Ｕ・８１２Ｕを介して後段に
伝達される。各オン制御信号５１２Ｕ・５２２Ｕは各負
極側ゲート回路８２１Ｕ・８２２Ｕを介して後段に伝達
される。各正極側ゲート回路８１１Ｕ・８１２Ｕの出力
端には図４（ｉ）（ｊ）に示すゲート信号８１１１Ｕ・
８１２１Ｕが形成される。各負極側ゲート回路８２１Ｕ
・８２２Ｕの出力端には図４（ｋ）（ｌ）に示すゲート
信号８２１１Ｕ・８２２１Ｕが形成される。各ゲート信
号８１１１Ｕ・８１２１Ｕ・８２１１Ｕ・８２２１Ｕは
各ゲートアンプ６１１Ｕ・６１２Ｕ・６２１Ｕ・６２２
Ｕを介して各正極側半導体スイッチング素子Ｓ１１Ｕ・
Ｓ１２Ｕおよび各負極側半導体スイッチング素子Ｓ２１
Ｕ・Ｓ２２Ｕに供給される。
【００２０】前記各実施の形態における各半導体スイッ
チング素子はゲートターンオフサイリスタであるが、ス
イッチング用トランジスタあるいはその他の半導体スイ
ッチング素子を用いた電圧形インバータに対しても本発
明は適用可能である。また大電流期間・中電流期間・小
電流期間の三種期間に区分する際に各相交流負荷電流の
レベルを指令する電流指令値を参照したが、各相交流負
荷電流を検出し、そこからローパスフィルタを介して高
調波成分を除いた残りの基本周波数成分電流を参照する
ようにしても同効である。また、各半導体スイッチング
素子と並列にスナバコンデンサを含む既知のスナバ回路
を接続することも可能であり、この場合は各半導体スイ
ッチング素子を適宜にオフ状態に保持し、オンオフ回数
を低減することにより、スナバ回路損失も同時に軽減す
る。
チング素子はゲートターンオフサイリスタであるが、ス
イッチング用トランジスタあるいはその他の半導体スイ
ッチング素子を用いた電圧形インバータに対しても本発
明は適用可能である。また大電流期間・中電流期間・小
電流期間の三種期間に区分する際に各相交流負荷電流の
レベルを指令する電流指令値を参照したが、各相交流負
荷電流を検出し、そこからローパスフィルタを介して高
調波成分を除いた残りの基本周波数成分電流を参照する
ようにしても同効である。また、各半導体スイッチング
素子と並列にスナバコンデンサを含む既知のスナバ回路
を接続することも可能であり、この場合は各半導体スイ
ッチング素子を適宜にオフ状態に保持し、オンオフ回数
を低減することにより、スナバ回路損失も同時に軽減す
る。
【００２１】
【発明の効果】本発明は大電流期間・中電流期間・小電
流期間の三種期間に区分する着想とし、その各期間に応
じて各半導体スイッチング素子のオンオフを許容し、あ
るいはオフ状態に保持するように制御する。これによれ
ば各半導体スイッチング素子の損失が少なく、そのゲー
ト電流形成回路の損失が少なく、しかも交流負荷電流の
歪みが少ない制御をすることができる。
流期間の三種期間に区分する着想とし、その各期間に応
じて各半導体スイッチング素子のオンオフを許容し、あ
るいはオフ状態に保持するように制御する。これによれ
ば各半導体スイッチング素子の損失が少なく、そのゲー
ト電流形成回路の損失が少なく、しかも交流負荷電流の
歪みが少ない制御をすることができる。
【図１】本発明にかかる電圧形インバータのスイッチン
グ制御方法示すブロック図である。
グ制御方法示すブロック図である。
【図２】図１装置の動作波形図である。
【図３】本発明の他の実施の形態にかかる電圧形インバ
ータのスイッチング制御方法示すブロック図である。
ータのスイッチング制御方法示すブロック図である。
【図４】図３装置の動作波形図である。
【図５】従来方法（Ａ）と本発明方法（Ｂ）を比較する
動作波形図である。
動作波形図である。
１１ 直流電源 Ｓ１Ｕ 正極側半導体スイッチング素子 Ｓ２Ｕ 負極側半導体スイッチング素子 Ｄ１Ｕ・Ｄ２Ｕ フライホイールダイオード ２ 誘導性交流負荷 ｉｈ 所定値 ３１ 電流指令発生回路 ８１Ｕ 正極側ゲート回路 ８２Ｕ 負極側ゲート回路 ｉＵ Ｕ相交流負荷電流 ｉＵＨ 基本周波数成分電流 ｉＵ０ 電流指令値 ５１１Ｕ・５１２Ｕ オン制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 潤一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (8)
- 【請求項１】 直流電源の正極端子・負極端子間に複数
のアーム回路を互いに順並列となるように接続し、前記
各アーム回路は前記正極端子寄りの正極側半導体スイッ
チング素子および前記負極端子寄りの負極側半導体スイ
ッチング素子を含む直列回路であり、前記各半導体スイ
ッチング素子にフライホイールダイオードを逆並列に接
続し、前記各アーム回路における前記正極側半導体スイ
ッチング素子と前記負極側半導体スイッチング素子との
接続点を交流出力の各相出力端子とし、前記各相出力端
子間に誘導性交流負荷を接続し、前記各半導体スイッチ
ング素子をオンオフさせて、該オンオフ周波数よりも低
周波の前記各相出力端子を経由する各相交流負荷電流を
形成する電圧形インバータのスイッチング制御方法にお
いて、 前記各相出力端子から流出する方向を正極性とする前記
各相交流負荷電流のレベルに応じて、該交流負荷電流の
絶対値が所定値以下の範囲となる中電流期間と、該電流
が該範囲を越えかつ正極性となる大電流期間と、該電流
が該範囲未満でかつ負極性となる小電流期間との三種期
間に区分し、 前記大電流期間では該当相における前記正極側半導体ス
イッチング素子の前記オンオフを許容しかつ前記負極側
半導体スイッチング素子をオフ状態に保ち、前記中電流
期間では該当相における前記正極側半導体スイッチング
素子および前記負極側半導体スイッチング素子の前記オ
ンオフを共に許容し、前記小電流期間では該当相におけ
る前記正極側半導体スイッチング素子をオフ状態に保ち
かつ前記負極側半導体スイッチング素子の前記オンオフ
を許容することを特徴とした電圧形インバータのスイッ
チング制御方法。 - 【請求項２】 各相交流負荷電流のレベルを指令する電
流指令値に基づいて、大電流期間と中電流期間と小電流
期間との三種期間に区分する請求項１記載の電圧形イン
バータのスイッチング制御方法。 - 【請求項３】 各相交流負荷電流のレベルを指令する電
流指令値が正の所定値以下のときに開きかつそれを越え
るときに閉じる正極側ゲート回路を備え、前記電流指令
値が負の所定値以上のときに開きかつそれ未満のときに
閉じる負極側ゲート回路を備え、該当相における正極側
半導体スイッチング素子のためのオン制御信号を前記正
極側ゲート回路を介して伝達し、該当相における負極側
半導体スイッチング素子のためのオン制御信号を前記負
極側ゲート回路を介して伝達する請求項１記載の電圧形
インバータのスイッチング制御方法。 - 【請求項４】 三種期間に区分するための所定値を、各
相交流負荷電流中のリプル成分の波高値とする請求項１
記載の電圧形インバータのスイッチング制御方法。 - 【請求項５】 直流電源の正極端子・負極端子間に複数
のアーム回路を互いに順並列となるように接続し、前記
各アーム回路は前記正極端子寄りの複数の正極側半導体
スイッチング素子および前記負極端子寄りの複数の負極
側半導体スイッチング素子を含む直列回路であり、前記
各半導体スイッチング素子にフライホイールダイオード
を逆並列に接続し、前記各アーム回路における前記正極
側半導体スイッチング素子と前記負極側半導体スイッチ
ング素子との接続点を交流出力の各相出力端子とし、前
記各相出力端子間に誘導性交流負荷を接続し、前記直流
電源における中性点端子と前記各正極側半導体スイッチ
ング素子相互の接続点との間を結ぶ正極側クランプ方式
ダイオードを設け、前記中性点端子と前記各負極側半導
体スイッチング素子相互の接続点との間を結ぶ負極側ク
ランプダイオードを設け、前記各半導体スイッチング素
子をオンオフさせて、該オンオフ周波数よりも低周波の
前記各相出力端子を経由する各相交流負荷電流を形成す
る中性点クランプ方法の電圧形インバータのスイッチン
グ制御方法において、 前記各相出力端子から流出する方向を正極性とする前記
各相交流負荷電流中の基本周波数成分電流のレベルに応
じて、該基本周波数成分電流の絶対値が所定値以下の範
囲となる中電流期間と、該基本周波数成分電流が該範囲
を越えかつ正極性となる大電流期間と、該基本周波数成
分電流が該範囲未満でかつ負極性となる小電流期間との
三種期間に区分し、 前記大電流期間では該当相における前記各正極側半導体
スイッチング素子の前記オンオフを許容しかつ前記各負
極側半導体スイッチング素子をオフ状態に保ち、前記中
電流期間では該当相における前記各正極側半導体スイッ
チング素子および前記各負極側半導体スイッチング素子
の前記オンオフを共に許容し、前記小電流期間では該当
相における前記各正極側半導体スイッチング素子をオフ
状態に保ちかつ前記各負極側半導体スイッチング素子の
前記オンオフを許容することを特徴とした中性点クラン
プ方式の電圧形インバータのスイッチング制御方法。 - 【請求項６】 ブリッジ接続された複数のスイッチング
素子からなる電圧形インバータ装置において、出力電流
または出力電流に対応した信号Ｉの極性および大きさに
応じて、Ｉが正の所定値以上の時は前記直流電源の負側
端子と前記出力端子間のスイッチング素子をオフの状態
とし、Ｉが負の所定値以下の時は 前記直流電源の正側
端子と前記出力端子間のスイッチング素子をオフの状態
とし、Ｉが負の所定値以上で正の所定値以下の時は全て
のスイッチング素子をオンオフ可能の状態とするゲート
制御手段を備えることを特徴とするインバータ装置。 - 【請求項７】ブリッジ接続された複数のスイッチング素
子からなる電圧形インバータ装置において、出力電圧指
令信号を各スイッチング素子のオンオフ制御パルス信号
に変換するパルス幅変調器と、出力電流または出力電流
に対応した信号Ｉと正の所定値とを比較してＩが正の所
定値以上であることを示す第１の制御信号を出力する第
１の比較器と、Ｉと負の所定値とを比較してＩが負の所
定値以下であることを示す第２の制御信号を出力する第
２の比較器と、Ｉが正の所定値以上の時は前記直流電源
の負側端子と前記出力端子間のスイッチング素子をオフ
の状態とし、Ｉが負の所定値以下の時は 前記直流電源
の正側端子と前記出力端子間のスイッチング素子をオフ
の状態とし、Ｉが負の所定値以上で正の所定値以下の時
は全てのスイッチング素子をオンオフ可能の状態とする
ゲート制御手段とを備えることを特徴とするインバータ
装置。 - 【請求項８】 インバータ回路が中性点クランプ式イン
バータであることを特徴とする、請求項６に記載のイン
バータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8020235A JPH09215335A (ja) | 1996-02-06 | 1996-02-06 | 電圧形インバータのスイッチング制御方法及びインバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8020235A JPH09215335A (ja) | 1996-02-06 | 1996-02-06 | 電圧形インバータのスイッチング制御方法及びインバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09215335A true JPH09215335A (ja) | 1997-08-15 |
Family
ID=12021535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8020235A Pending JPH09215335A (ja) | 1996-02-06 | 1996-02-06 | 電圧形インバータのスイッチング制御方法及びインバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09215335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012153368A1 (ja) * | 2011-05-11 | 2012-11-15 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
-
1996
- 1996-02-06 JP JP8020235A patent/JPH09215335A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012153368A1 (ja) * | 2011-05-11 | 2012-11-15 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
| CN103534924A (zh) * | 2011-05-11 | 2014-01-22 | 日立空调·家用电器株式会社 | 系统互连逆变器装置和具有系统互连逆变器装置的分散型电源系统 |
| JPWO2012153368A1 (ja) * | 2011-05-11 | 2014-07-28 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
| JP5646053B2 (ja) * | 2011-05-11 | 2014-12-24 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
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