JPH09215335A - 電圧形インバータのスイッチング制御方法及びインバータ装置 - Google Patents
電圧形インバータのスイッチング制御方法及びインバータ装置Info
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- JPH09215335A JPH09215335A JP8020235A JP2023596A JPH09215335A JP H09215335 A JPH09215335 A JP H09215335A JP 8020235 A JP8020235 A JP 8020235A JP 2023596 A JP2023596 A JP 2023596A JP H09215335 A JPH09215335 A JP H09215335A
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Abstract
(57)【要約】
【課題】 半導体スイッチング素子S1U・S2U等の
損失が少なく、しかも交流負荷電流の歪みが少ないスイ
ッチング制御方法を提供する。 【解決手段】 U相交流負荷電流iU中の基本周波数成
分電流iUMのレベルに応じて、該基本周波数成分電流
iUMの絶対値が所定値ih以下の範囲となる中電流期
間と、該基本周波数成分電流iUMが該範囲(ihから
−ihの範囲)を越えかつ正極性となる大電流期間と、
該基本周波数成分電流iUMが該範囲(ihから−ih
の範囲)未満でかつ負極性となる小電流期間との三種期
間に区分する。U相の大電流期間ではU相における正極
側半導体スイッチング素子S1Uの前記オンオフを許容
し、かつ負極側半導体スイッチング素子S2Uをオフ状
態に保つ。U相の中電流期間ではU相における正極側半
導体スイッチング素子S1Uおよび負極側半導体スイッ
チング素子S2Uの前記オンオフを共に許容する。U相
の小電流期間ではU相における正極側半導体スイッチン
グ素子S1Uをオフ状態に保ち、かつ負極側半導体スイ
ッチング素子S2Uの前記オンオフを許容する。
損失が少なく、しかも交流負荷電流の歪みが少ないスイ
ッチング制御方法を提供する。 【解決手段】 U相交流負荷電流iU中の基本周波数成
分電流iUMのレベルに応じて、該基本周波数成分電流
iUMの絶対値が所定値ih以下の範囲となる中電流期
間と、該基本周波数成分電流iUMが該範囲(ihから
−ihの範囲)を越えかつ正極性となる大電流期間と、
該基本周波数成分電流iUMが該範囲(ihから−ih
の範囲)未満でかつ負極性となる小電流期間との三種期
間に区分する。U相の大電流期間ではU相における正極
側半導体スイッチング素子S1Uの前記オンオフを許容
し、かつ負極側半導体スイッチング素子S2Uをオフ状
態に保つ。U相の中電流期間ではU相における正極側半
導体スイッチング素子S1Uおよび負極側半導体スイッ
チング素子S2Uの前記オンオフを共に許容する。U相
の小電流期間ではU相における正極側半導体スイッチン
グ素子S1Uをオフ状態に保ち、かつ負極側半導体スイ
ッチング素子S2Uの前記オンオフを許容する。
Description
【0001】
【発明の属する技術分野】本発明はサイリスタ・トラン
ジスタ等の半導体スイッチング素子を用いる電圧形イン
バータのスイッチング制御方法及びインバータ装置に関
するものである。
ジスタ等の半導体スイッチング素子を用いる電圧形イン
バータのスイッチング制御方法及びインバータ装置に関
するものである。
【0002】
【従来の技術】特公平4−46073号公報記載の電圧
形インバータのスイッチング制御方法について説明す
る。これはスイッチング用の各トランジスタを適宜にオ
フ状態に保つことを特徴とする。図5(A)はその1相
(U相)分の交流負荷電流iUの波形を例示したもので
あり、図5(A)に「正側素子オフ」・「負側素子オ
フ」と便宜的に表示した期間を交互に繰り返す時間経過
となる。「正側素子オフ」の期間はU相交流負荷電流i
Uのレベルを指令する電流指令値iU0が負極性となる
期間であり、この間はU相アーム回路中の正極側トラン
ジスタをオフ状態に保つ。「負側素子オフ」の期間は電
流指令値iU0が正極性となる期間であり、この間はU
相アーム回路中の負極側トランジスタをオフ状態に保
つ。これはトランジスタにオン制御信号(ベース電流)
を与えても、実際には該トランジスタに負荷電流iUが
流れず、逆並列のフライホイールダイオードの方を流れ
る場合のあることに着目したものであり、この場合のオ
ン制御信号を省略しオフ状態とすることにより、無駄な
オン制御信号によるトランジスタ損失等を軽減する効果
を持つ。
形インバータのスイッチング制御方法について説明す
る。これはスイッチング用の各トランジスタを適宜にオ
フ状態に保つことを特徴とする。図5(A)はその1相
(U相)分の交流負荷電流iUの波形を例示したもので
あり、図5(A)に「正側素子オフ」・「負側素子オ
フ」と便宜的に表示した期間を交互に繰り返す時間経過
となる。「正側素子オフ」の期間はU相交流負荷電流i
Uのレベルを指令する電流指令値iU0が負極性となる
期間であり、この間はU相アーム回路中の正極側トラン
ジスタをオフ状態に保つ。「負側素子オフ」の期間は電
流指令値iU0が正極性となる期間であり、この間はU
相アーム回路中の負極側トランジスタをオフ状態に保
つ。これはトランジスタにオン制御信号(ベース電流)
を与えても、実際には該トランジスタに負荷電流iUが
流れず、逆並列のフライホイールダイオードの方を流れ
る場合のあることに着目したものであり、この場合のオ
ン制御信号を省略しオフ状態とすることにより、無駄な
オン制御信号によるトランジスタ損失等を軽減する効果
を持つ。
【0003】
【発明が解決しようとする課題】前記従来例においては
正極性期間・負極性期間の二種期間に区分し、制御す
る。これによればトランジスタ損失等を軽減できるが、
前記図5(A)に例示するように、交流負荷電流iUの
零付近の部分に、歪みが生ずる。この理由は交流負荷電
流iUに上側から接する上側包絡線iUHの正極性裾野
の領域に局部欠損箇所iUHkを生じ、その箇所の交流
負荷電流iUの平均値電流iUMを負極性側に押し下げ
るためである。また交流負荷電流iUに下側から接する
下側包絡線iULの負極性裾野の領域に局部欠損箇所i
ULkを生じ、その箇所の平均値電流iUMを正極性側
に押し上げるためである。前記従来例には「正側素子オ
フ」・「負側素子オフ」の相互期間の間に、正極側トラ
ンジスタ・負極側トランジスタを共にオフ状態に保つ期
間を介在させ、上記両トランジスタの同時オンを防止す
る方策も開示されているが、この方策は前記歪みをさら
に増大させる。交流負荷電流iUの前記歪みはほとんど
の交流負荷に対して悪影響を及ぼす。前記従来例の交流
負荷は交流電動機であるが、この場合は有害なトルク脈
動をもたらし、回転ムラの要因となる。本発明の目的
は、半導体スイッチング素子の損失が少なく、しかも交
流負荷電流の歪みが少ないスイッチング制御方法及びイ
ンバータ装置を提供することである。
正極性期間・負極性期間の二種期間に区分し、制御す
る。これによればトランジスタ損失等を軽減できるが、
前記図5(A)に例示するように、交流負荷電流iUの
零付近の部分に、歪みが生ずる。この理由は交流負荷電
流iUに上側から接する上側包絡線iUHの正極性裾野
の領域に局部欠損箇所iUHkを生じ、その箇所の交流
負荷電流iUの平均値電流iUMを負極性側に押し下げ
るためである。また交流負荷電流iUに下側から接する
下側包絡線iULの負極性裾野の領域に局部欠損箇所i
ULkを生じ、その箇所の平均値電流iUMを正極性側
に押し上げるためである。前記従来例には「正側素子オ
フ」・「負側素子オフ」の相互期間の間に、正極側トラ
ンジスタ・負極側トランジスタを共にオフ状態に保つ期
間を介在させ、上記両トランジスタの同時オンを防止す
る方策も開示されているが、この方策は前記歪みをさら
に増大させる。交流負荷電流iUの前記歪みはほとんど
の交流負荷に対して悪影響を及ぼす。前記従来例の交流
負荷は交流電動機であるが、この場合は有害なトルク脈
動をもたらし、回転ムラの要因となる。本発明の目的
は、半導体スイッチング素子の損失が少なく、しかも交
流負荷電流の歪みが少ないスイッチング制御方法及びイ
ンバータ装置を提供することである。
【0004】
【課題を解決するための手段】本発明は次のような電圧
形インバータのスイッチング制御方法を前提とする。直
流電源の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。前記各アーム回路は
前記正極端子寄りの正極側半導体スイッチング素子およ
び前記負極端子寄りの負極側半導体スイッチング素子を
含む直列回路である。前記各半導体スイッチング素子に
フライホイールダイオードを逆並列に接続する。前記各
アーム回路における前記正極側半導体スイッチング素子
と前記負極側半導体スイッチング素子との接続点を交流
出力の各相出力端子とする。前記各相出力端子間に誘導
性交流負荷を接続する。前記各半導体スイッチング素子
をオンオフさせて、該オンオフ周波数よりも低周波の前
記各相出力端子を経由する各相交流負荷電流を形成す
る。更に本発明は中性点クランプ方式に特有な前提要件
をさらに付加する。前記誘導性負荷に蓄積される電磁エ
ネルギは各フライホイールダイオードを経由する電流
(各相交流負荷電流の一部)を形成する。前記各半導体
スイッチング素子にいわゆるスナバ回路を並列に接続す
ることも多いが、スナバ回路の有無は任意選択事項であ
る。
形インバータのスイッチング制御方法を前提とする。直
流電源の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。前記各アーム回路は
前記正極端子寄りの正極側半導体スイッチング素子およ
び前記負極端子寄りの負極側半導体スイッチング素子を
含む直列回路である。前記各半導体スイッチング素子に
フライホイールダイオードを逆並列に接続する。前記各
アーム回路における前記正極側半導体スイッチング素子
と前記負極側半導体スイッチング素子との接続点を交流
出力の各相出力端子とする。前記各相出力端子間に誘導
性交流負荷を接続する。前記各半導体スイッチング素子
をオンオフさせて、該オンオフ周波数よりも低周波の前
記各相出力端子を経由する各相交流負荷電流を形成す
る。更に本発明は中性点クランプ方式に特有な前提要件
をさらに付加する。前記誘導性負荷に蓄積される電磁エ
ネルギは各フライホイールダイオードを経由する電流
(各相交流負荷電流の一部)を形成する。前記各半導体
スイッチング素子にいわゆるスナバ回路を並列に接続す
ることも多いが、スナバ回路の有無は任意選択事項であ
る。
【0005】本発明は、前記各相出力端子から流出する
方向を正極性とする前記各相交流負荷電流中の基本周波
数成分電流のレベルに応じて、該基本周波数成分電流の
絶対値が所定値以下の範囲となる中電流期間と、該基本
周波数成分電流が該範囲を越えかつ正極性となる大電流
期間と、該基本周波数成分電流が該範囲未満でかつ負極
性となる小電流期間との三種期間に区分する。前記正極
性の定義は極性相互の関連を後に指摘するための便宜的
なものであり、各相出力端子から誘導性交流負荷へ流出
する方向を正極性とし、逆に誘導性交流負荷から各相出
力端子へ向かう方向を負極性とする。各相交流負荷電流
は各半導体スイッチング素子のオンオフ周波数(スイッ
チング周波数)よりも低周波となるが、各相交流負荷電
流中の前記基本周波数成分電流とはこの低周波電流の主
成分の意味であり、オンオフ周波数に同期した高調波成
分電流(リップル電流)を除いた残りである。今が大電
流期間・中電流期間・小電流期間の区分のいずれに属す
るかは、各相交流負荷電流に基づいて検知し得る。ある
いは各相交流負荷電流のレベルを指令する電流指令値に
基づいて検知し得る。そのいずれとするかは任意選択事
項である。
方向を正極性とする前記各相交流負荷電流中の基本周波
数成分電流のレベルに応じて、該基本周波数成分電流の
絶対値が所定値以下の範囲となる中電流期間と、該基本
周波数成分電流が該範囲を越えかつ正極性となる大電流
期間と、該基本周波数成分電流が該範囲未満でかつ負極
性となる小電流期間との三種期間に区分する。前記正極
性の定義は極性相互の関連を後に指摘するための便宜的
なものであり、各相出力端子から誘導性交流負荷へ流出
する方向を正極性とし、逆に誘導性交流負荷から各相出
力端子へ向かう方向を負極性とする。各相交流負荷電流
は各半導体スイッチング素子のオンオフ周波数(スイッ
チング周波数)よりも低周波となるが、各相交流負荷電
流中の前記基本周波数成分電流とはこの低周波電流の主
成分の意味であり、オンオフ周波数に同期した高調波成
分電流(リップル電流)を除いた残りである。今が大電
流期間・中電流期間・小電流期間の区分のいずれに属す
るかは、各相交流負荷電流に基づいて検知し得る。ある
いは各相交流負荷電流のレベルを指令する電流指令値に
基づいて検知し得る。そのいずれとするかは任意選択事
項である。
【0006】本発明においては、前記大電流期間では該
当相における前記正極側半導体スイッチング素子の前記
オンオフを許容し、かつ前記負極側半導体スイッチング
素子をオフ状態に保つ。中電流期間では該当相における
前記正極側半導体スイッチング素子および前記負極側半
導体スイッチング素子の前記オンオフを共に許容する。
前記小電流期間では該当相における前記正極側半導体ス
イッチング素子をオフ状態に保ち、かつ前記負極側半導
体スイッチング素子の前記オンオフを許容する。半導体
スイッチング素子に対してオンオフを許容する状態は、
本発明による特段の制約を与えない状態であり、この種
インバータにおける通常のオンオフ動作となる。半導体
スイッチング素子をオフ状態に保つというのは、該半導
体スイッチング素子に対してオン制御信号を与えない状
態である。
当相における前記正極側半導体スイッチング素子の前記
オンオフを許容し、かつ前記負極側半導体スイッチング
素子をオフ状態に保つ。中電流期間では該当相における
前記正極側半導体スイッチング素子および前記負極側半
導体スイッチング素子の前記オンオフを共に許容する。
前記小電流期間では該当相における前記正極側半導体ス
イッチング素子をオフ状態に保ち、かつ前記負極側半導
体スイッチング素子の前記オンオフを許容する。半導体
スイッチング素子に対してオンオフを許容する状態は、
本発明による特段の制約を与えない状態であり、この種
インバータにおける通常のオンオフ動作となる。半導体
スイッチング素子をオフ状態に保つというのは、該半導
体スイッチング素子に対してオン制御信号を与えない状
態である。
【0007】更に本発明は、各相交流負荷電流のレベル
を指令する電流指令値に基づいて、大電流期間と中電流
期間と小電流期間との三種期間に区分する。各相交流負
荷電流がその電流指令値に的確に追随するのであれば、
各相交流負荷電流に基づいて三種期間に区分するのとほ
ぼ同様の結果となる。また、各相交流負荷電流の一時的
変動の影響を受け難くなり、制御系が安定する。
を指令する電流指令値に基づいて、大電流期間と中電流
期間と小電流期間との三種期間に区分する。各相交流負
荷電流がその電流指令値に的確に追随するのであれば、
各相交流負荷電流に基づいて三種期間に区分するのとほ
ぼ同様の結果となる。また、各相交流負荷電流の一時的
変動の影響を受け難くなり、制御系が安定する。
【0008】更に本発明は、各相交流負荷電流のレベル
を指令する電流指令値が正の所定値以下のときに開き、
かつそれを越えるときに閉じる正極側ゲート回路を備え
る。また、前記電流指令値が負の所定値以上のときに開
き、かつそれ未満のときに閉じる負極側ゲート回路を備
える。該当相における正極側半導体スイッチング素子の
ためのオン制御信号を前記正極側ゲート回路を介して伝
達する。該当相における負極側半導体スイッチング素子
のためのオン制御信号を前記負極側ゲート回路を介して
伝達する。
を指令する電流指令値が正の所定値以下のときに開き、
かつそれを越えるときに閉じる正極側ゲート回路を備え
る。また、前記電流指令値が負の所定値以上のときに開
き、かつそれ未満のときに閉じる負極側ゲート回路を備
える。該当相における正極側半導体スイッチング素子の
ためのオン制御信号を前記正極側ゲート回路を介して伝
達する。該当相における負極側半導体スイッチング素子
のためのオン制御信号を前記負極側ゲート回路を介して
伝達する。
【0009】更に本発明は、三種期間に区分するための
所定値を、各相交流負荷電流中のリプル成分の波高値と
する。本項の発明は、各相交流負荷電流に歪みを与えな
い限度において、半導体スイッチング素子損失をより少
なくする臨界動作状態となる。
所定値を、各相交流負荷電流中のリプル成分の波高値と
する。本項の発明は、各相交流負荷電流に歪みを与えな
い限度において、半導体スイッチング素子損失をより少
なくする臨界動作状態となる。
【0010】更に本発明は、中性点クランプ方式の電圧
形インバータに適用したものである。複数の正極側半導
体スイッチング素子および複数の負極側半導体スイッチ
ング素子を用い、前記直流電源における中性点端子と各
半導体スイッチング素子とを適宜に結ぶ正極側クランプ
ダイオード・負極側クランプダイオードを付加する等の
点が、中性点クランプ方式としての回路構成に特有な事
項となる。
形インバータに適用したものである。複数の正極側半導
体スイッチング素子および複数の負極側半導体スイッチ
ング素子を用い、前記直流電源における中性点端子と各
半導体スイッチング素子とを適宜に結ぶ正極側クランプ
ダイオード・負極側クランプダイオードを付加する等の
点が、中性点クランプ方式としての回路構成に特有な事
項となる。
【0011】更に本発明について補足する。図5(B)
は前記従来の図5(A)に対応する本発明の動作波形で
ある。この図5(B)に前記図5(A)の記号をそのま
ま転用し、重複する分の説明を割愛する。以下、従来例
との比較において補足する。図5(B)にU相交流負荷
電流iUの平均値電流iUMと、交流負荷電流iUにつ
いての上側包絡線iUHおよび下側包絡線iULの都合
3本の正弦波形が描かれている。平均値電流iUMは正
弦波状であるので、U相交流負荷電流iUの基本周波数
成分電流と一致する。従来は平均値電流iUMについて
のゼロクロスポイントを「正側素子オフ」・「負側素子
オフ」相互の期間の境界とする。この両期間の間には隙
間がない。
は前記従来の図5(A)に対応する本発明の動作波形で
ある。この図5(B)に前記図5(A)の記号をそのま
ま転用し、重複する分の説明を割愛する。以下、従来例
との比較において補足する。図5(B)にU相交流負荷
電流iUの平均値電流iUMと、交流負荷電流iUにつ
いての上側包絡線iUHおよび下側包絡線iULの都合
3本の正弦波形が描かれている。平均値電流iUMは正
弦波状であるので、U相交流負荷電流iUの基本周波数
成分電流と一致する。従来は平均値電流iUMについて
のゼロクロスポイントを「正側素子オフ」・「負側素子
オフ」相互の期間の境界とする。この両期間の間には隙
間がない。
【0012】本発明においては、「正側素子オフ」・
「負側素子オフ」の期間を適宜に狭める。図5(A)に
示す局部欠損箇所iUHk・iULkを少なくあるいは
解消する程度に狭める。図5(B)は解消する限度に合
わせて狭めた理想状態である。図5(B)の場合の「正
側素子オフ」の期間の始点および終点は上側包絡線iU
Hのゼロクロスポイントである。「負側素子オフ」の期
間の始点および終点は下側包絡線iUHのゼロクロスポ
イントである。図5(B)のih線は交流負荷電流iU
中のオンオフ周波数成分電流の波高値に相当する正側の
ラインである。−ih線は同様な負側のラインである。
平均値電流iUMが正側のih線と交差するポイントは
「負側素子オフ」の期間の始点および終点となる。平均
値電流iUMが下側の−ih線と交差するポイントは
「正側素子オフ」の期間の始点および終点となる。図5
(B)においては「正側素子オフ」の期間あるいは「負
側素子オフ」の期間として便宜的に表示したが、「正側
素子オフ」の期間は本発明定義の大電流期間に該当し、
「負側素子オフ」の期間は小電流期間に該当し、「正側
素子オフ」・「負側素子オフ」のいずれの表示もないそ
の間の期間は中電流期間に該当する。また、ih線・−
ih線間の範囲は、基本周波数成分電流(平均値電流i
UM)の絶対値が所定値以下となる範囲に該当する。
「負側素子オフ」の期間を適宜に狭める。図5(A)に
示す局部欠損箇所iUHk・iULkを少なくあるいは
解消する程度に狭める。図5(B)は解消する限度に合
わせて狭めた理想状態である。図5(B)の場合の「正
側素子オフ」の期間の始点および終点は上側包絡線iU
Hのゼロクロスポイントである。「負側素子オフ」の期
間の始点および終点は下側包絡線iUHのゼロクロスポ
イントである。図5(B)のih線は交流負荷電流iU
中のオンオフ周波数成分電流の波高値に相当する正側の
ラインである。−ih線は同様な負側のラインである。
平均値電流iUMが正側のih線と交差するポイントは
「負側素子オフ」の期間の始点および終点となる。平均
値電流iUMが下側の−ih線と交差するポイントは
「正側素子オフ」の期間の始点および終点となる。図5
(B)においては「正側素子オフ」の期間あるいは「負
側素子オフ」の期間として便宜的に表示したが、「正側
素子オフ」の期間は本発明定義の大電流期間に該当し、
「負側素子オフ」の期間は小電流期間に該当し、「正側
素子オフ」・「負側素子オフ」のいずれの表示もないそ
の間の期間は中電流期間に該当する。また、ih線・−
ih線間の範囲は、基本周波数成分電流(平均値電流i
UM)の絶対値が所定値以下となる範囲に該当する。
【0013】
【発明の実施の形態】本発明に適合する実施の形態を図
1・2および前記図5(B)を使って説明する。この図
1の上段は電圧形インバータの主回路であり、下段はそ
のスイッチング制御回路に相当する。図1装置は直流電
源11の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。本実施の形態におい
ては、U相・V相・W相の都合3列のアーム回路を備え
る。各アーム回路とそれに付属する制御回路は同等であ
るので、ここではU相を例にとって説明する。U相アー
ム回路は正極端子寄りの正極側半導体スイッチング素子
S1Uおよび負極端子寄りの負極側半導体スイッチング
素子S2Uを含む直列回路である。本実施の形態の各半
導体スイッチング素子S1U・S2Uはゲートターンオ
フサイリスタである。各半導体スイッチング素子S1U
・S2UにフライホイールダイオードD1U・D2Uを
逆並列に接続する。アーム回路における正極側半導体ス
イッチング素子S1Uと負極側半導体スイッチング素子
S2Uとの接続点を交流出力のU相出力端子する。そこ
に誘導性交流負荷2のU相端子を接続する。本実施の形
態における誘導性交流負荷2は3相交流電動機である。
U相の各半導体スイッチング素子S1U・S2Uを適宜
にオンオフさせて、該オンオフ周波数(スイッチング周
波数)よりも低周波のU相出力端子を経由するU相交流
負荷電流iUを形成する。極性説明の便宜上、ここでは
U相出力端子から流出する方向をU相交流負荷電流iU
についての正極性とする。
1・2および前記図5(B)を使って説明する。この図
1の上段は電圧形インバータの主回路であり、下段はそ
のスイッチング制御回路に相当する。図1装置は直流電
源11の正極端子・負極端子間に複数のアーム回路を互
いに順並列となるように接続する。本実施の形態におい
ては、U相・V相・W相の都合3列のアーム回路を備え
る。各アーム回路とそれに付属する制御回路は同等であ
るので、ここではU相を例にとって説明する。U相アー
ム回路は正極端子寄りの正極側半導体スイッチング素子
S1Uおよび負極端子寄りの負極側半導体スイッチング
素子S2Uを含む直列回路である。本実施の形態の各半
導体スイッチング素子S1U・S2Uはゲートターンオ
フサイリスタである。各半導体スイッチング素子S1U
・S2UにフライホイールダイオードD1U・D2Uを
逆並列に接続する。アーム回路における正極側半導体ス
イッチング素子S1Uと負極側半導体スイッチング素子
S2Uとの接続点を交流出力のU相出力端子する。そこ
に誘導性交流負荷2のU相端子を接続する。本実施の形
態における誘導性交流負荷2は3相交流電動機である。
U相の各半導体スイッチング素子S1U・S2Uを適宜
にオンオフさせて、該オンオフ周波数(スイッチング周
波数)よりも低周波のU相出力端子を経由するU相交流
負荷電流iUを形成する。極性説明の便宜上、ここでは
U相出力端子から流出する方向をU相交流負荷電流iU
についての正極性とする。
【0014】図1装置においては、U相交流負荷電流i
U中の基本周波数成分電流iUMのレベルに応じて、該
基本周波数成分電流iUMの絶対値が所定値ih以下の
範囲となる中電流期間と、該基本周波数成分電流iUM
が該範囲(ihから−ihの範囲)を越えかつ正極性と
なる大電流期間と、該基本周波数成分電流iUMが該範
囲(ihから−ihの範囲)未満でかつ負極性となる小
電流期間との三種期間に区分する。U相の大電流期間で
はU相における正極側半導体スイッチング素子S1Uの
前記オンオフを許容し、かつ負極側半導体スイッチング
素子S2Uをオフ状態に保つ。U相の中電流期間ではU
相における正極側半導体スイッチング素子S1Uおよび
負極側半導体スイッチング素子S2Uの前記オンオフを
共に許容する。U相の小電流期間ではU相における正極
側半導体スイッチング素子S1Uをオフ状態に保ち、か
つ負極側半導体スイッチング素子S2Uの前記オンオフ
を許容する。図1における電圧指令発生回路3中の電流
指令発生回路31はU相交流負荷電流iUのレベルを指
令する電流指令値iU0を形成する。この電流指令値i
U0に基づいて、U相アーム回路についての動作モード
を大電流期間・中電流期間・小電流期間の三種期間に区
分する。
U中の基本周波数成分電流iUMのレベルに応じて、該
基本周波数成分電流iUMの絶対値が所定値ih以下の
範囲となる中電流期間と、該基本周波数成分電流iUM
が該範囲(ihから−ihの範囲)を越えかつ正極性と
なる大電流期間と、該基本周波数成分電流iUMが該範
囲(ihから−ihの範囲)未満でかつ負極性となる小
電流期間との三種期間に区分する。U相の大電流期間で
はU相における正極側半導体スイッチング素子S1Uの
前記オンオフを許容し、かつ負極側半導体スイッチング
素子S2Uをオフ状態に保つ。U相の中電流期間ではU
相における正極側半導体スイッチング素子S1Uおよび
負極側半導体スイッチング素子S2Uの前記オンオフを
共に許容する。U相の小電流期間ではU相における正極
側半導体スイッチング素子S1Uをオフ状態に保ち、か
つ負極側半導体スイッチング素子S2Uの前記オンオフ
を許容する。図1における電圧指令発生回路3中の電流
指令発生回路31はU相交流負荷電流iUのレベルを指
令する電流指令値iU0を形成する。この電流指令値i
U0に基づいて、U相アーム回路についての動作モード
を大電流期間・中電流期間・小電流期間の三種期間に区
分する。
【0015】図1装置はU相交流負荷電流iUのレベル
を指令する電流指令値iU0が正の所定値ih以下のと
きに開き、かつそれを越えるときに閉じる正極側ゲート
回路81Uを備える。また、電流指令値iU0が負の所
定値−ih以上のときに開き、かつそれ未満のときに閉
じる負極側ゲート回路82Uを備える。U相における正
極側半導体スイッチング素子S1Uのためのオン制御信
号511Uは正極側ゲート回路81Uを介して伝達され
る。U相における負極側半導体スイッチング素子S2U
のためのオン制御信号512Uは負極側ゲート回路82
Uを介して伝達される。本実施の形態における、三種期
間に区分するための前記所定値ih(−ih)はU相交
流負荷電流iU中の前記オンオフ周波数成分電流の波高
値に等しい。図1の電圧指令発生回路3に属する電流減
算器32Uは、電流指令発生回路31で形成されたU相
電流指令値iU0と、U相交流負荷電流iUを検出する
電流検出器9Uの出力信号91Uとを比較し、両者の偏
差を求める。この偏差信号を受けた電流制御器33Uは
図2(a)に示すU相電圧指令信号VU0を形成する。
搬送波信号発生回路4は図2(a)に示す搬送波信号E
c1を出力する。比較器51UはU相電圧指令信号VU
0と搬送波信号Ec1を比較し、正極側半導体スイッチ
ング素子S1Uのための図2(b)に示すオン制御信号
511Uを出力する。NOT回路510Uはオン制御信
号511Uのを反転させ、負極側半導体スイッチング素
子S2Uのための図2(c)に示すオン制御信号512
Uを出力する。
を指令する電流指令値iU0が正の所定値ih以下のと
きに開き、かつそれを越えるときに閉じる正極側ゲート
回路81Uを備える。また、電流指令値iU0が負の所
定値−ih以上のときに開き、かつそれ未満のときに閉
じる負極側ゲート回路82Uを備える。U相における正
極側半導体スイッチング素子S1Uのためのオン制御信
号511Uは正極側ゲート回路81Uを介して伝達され
る。U相における負極側半導体スイッチング素子S2U
のためのオン制御信号512Uは負極側ゲート回路82
Uを介して伝達される。本実施の形態における、三種期
間に区分するための前記所定値ih(−ih)はU相交
流負荷電流iU中の前記オンオフ周波数成分電流の波高
値に等しい。図1の電圧指令発生回路3に属する電流減
算器32Uは、電流指令発生回路31で形成されたU相
電流指令値iU0と、U相交流負荷電流iUを検出する
電流検出器9Uの出力信号91Uとを比較し、両者の偏
差を求める。この偏差信号を受けた電流制御器33Uは
図2(a)に示すU相電圧指令信号VU0を形成する。
搬送波信号発生回路4は図2(a)に示す搬送波信号E
c1を出力する。比較器51UはU相電圧指令信号VU
0と搬送波信号Ec1を比較し、正極側半導体スイッチ
ング素子S1Uのための図2(b)に示すオン制御信号
511Uを出力する。NOT回路510Uはオン制御信
号511Uのを反転させ、負極側半導体スイッチング素
子S2Uのための図2(c)に示すオン制御信号512
Uを出力する。
【0016】図1のスイッチング選択回路7は正極側半
導体スイッチング素子S1U・負極側半導体スイッチン
グ素子S2Uに対して、前記オン制御信号511U・5
12Uに応じたオンオフを許容するか、あるいはオフ状
態に保持するかどうかを選択する。スイッチング選択回
路7に属する調整可能な基準電流設定器71は図2
(d)に示す基準信号711を出力する。符号反転器7
0は基準信号711の符号を反転した図2(d)に示す
基準信号712を出力する。基準信号711・712は
前記所定値−ih・ihに対応する。比較器72Uは電
流指令値iU0と基準信号711を比較し、図2(e)
に示すスイッチング選択信号721Uを出力する。スイ
ッチング選択信号721Uは電流指令値iU0が所定値
−ih未満の小電流期間か否かを表す。比較器73Uは
電流指令値iU0と基準信号712を比較し、図2
(f)に示すスイッチング選択信号731Uを出力す
る。スイッチング選択信号731Uは電流指令値iU0
が所定値ihを越えた大電流期間か否かを表す。スイッ
チング選択信号721U・731Uはそれぞれ正極側ゲ
ート回路81U・負極側ゲート回路82Uに入力され
る。正極側ゲート回路81U・負極側ゲート回路82U
は共にAND回路であり、図2(g)(h)に示すゲー
ト信号811U・821Uを出力する。ゲートアンプ6
1U・62Uはゲート信号811U・821Uを増幅
し、正極側半導体スイッチング素子S1U・負極側半導
体スイッチング素子S2Uに供給してそのオンオフを制
御する。
導体スイッチング素子S1U・負極側半導体スイッチン
グ素子S2Uに対して、前記オン制御信号511U・5
12Uに応じたオンオフを許容するか、あるいはオフ状
態に保持するかどうかを選択する。スイッチング選択回
路7に属する調整可能な基準電流設定器71は図2
(d)に示す基準信号711を出力する。符号反転器7
0は基準信号711の符号を反転した図2(d)に示す
基準信号712を出力する。基準信号711・712は
前記所定値−ih・ihに対応する。比較器72Uは電
流指令値iU0と基準信号711を比較し、図2(e)
に示すスイッチング選択信号721Uを出力する。スイ
ッチング選択信号721Uは電流指令値iU0が所定値
−ih未満の小電流期間か否かを表す。比較器73Uは
電流指令値iU0と基準信号712を比較し、図2
(f)に示すスイッチング選択信号731Uを出力す
る。スイッチング選択信号731Uは電流指令値iU0
が所定値ihを越えた大電流期間か否かを表す。スイッ
チング選択信号721U・731Uはそれぞれ正極側ゲ
ート回路81U・負極側ゲート回路82Uに入力され
る。正極側ゲート回路81U・負極側ゲート回路82U
は共にAND回路であり、図2(g)(h)に示すゲー
ト信号811U・821Uを出力する。ゲートアンプ6
1U・62Uはゲート信号811U・821Uを増幅
し、正極側半導体スイッチング素子S1U・負極側半導
体スイッチング素子S2Uに供給してそのオンオフを制
御する。
【0017】今が大電流期間であれば、スイッチング選
択信号721U・731Uはそれぞれ1・0となり、正
極側ゲート回路81Uは閉じ、負極側ゲート回路82U
は開く。この状況下では、正極側半導体スイッチング素
子S1Uはオン制御信号511Uに応じてオンオフし、
負極側半導体スイッチング素子S2Uはオフ状態に保持
される。今が中電流期間であれば、スイッチング選択信
号721U・731Uはそれぞれ1・1となり、正極側
ゲート回路81U・負極側ゲート回路82Uは共に閉じ
る。この状況下では、正極側半導体スイッチング素子S
1Uはオン制御信号511Uに応じてオンオフし、負極
側半導体スイッチング素子S2Uはオン制御信号512
Uに応じてオンオフする。今が小電流期間であれば、ス
イッチング選択信号721U・731Uはそれぞれ0・
1となり、正極側ゲート回路81Uは開き、負極側ゲー
ト回路82Uはじる。この状況下では、正極側半導体ス
イッチング素子S1Uはオフ状態に保持され、負極側半
導体スイッチング素子S2Uはオン制御信号512Uに
応じてオンオフする。
択信号721U・731Uはそれぞれ1・0となり、正
極側ゲート回路81Uは閉じ、負極側ゲート回路82U
は開く。この状況下では、正極側半導体スイッチング素
子S1Uはオン制御信号511Uに応じてオンオフし、
負極側半導体スイッチング素子S2Uはオフ状態に保持
される。今が中電流期間であれば、スイッチング選択信
号721U・731Uはそれぞれ1・1となり、正極側
ゲート回路81U・負極側ゲート回路82Uは共に閉じ
る。この状況下では、正極側半導体スイッチング素子S
1Uはオン制御信号511Uに応じてオンオフし、負極
側半導体スイッチング素子S2Uはオン制御信号512
Uに応じてオンオフする。今が小電流期間であれば、ス
イッチング選択信号721U・731Uはそれぞれ0・
1となり、正極側ゲート回路81Uは開き、負極側ゲー
ト回路82Uはじる。この状況下では、正極側半導体ス
イッチング素子S1Uはオフ状態に保持され、負極側半
導体スイッチング素子S2Uはオン制御信号512Uに
応じてオンオフする。
【0018】図3・図4の実施の形態について説明す
る。前記図1・図2の部品符号等をなるべくそのまま転
用し、重複する説明を適宜に割愛する。各アーム回路は
正極端子寄りの複数の正極側半導体スイッチング素子S
11U・S12Uおよび負極端子寄りの複数の負極側半
導体スイッチング素子S21U・S22Uを含む直列回
路である。各半導体スイッチング素子S11U・S12
U・S21U・S22UにフライホイールダイオードD
11U・D12U・D21U・D22Uを逆並列に接続
する。直流電源11は順直列の電源111・112を含
み、その間に中性点端子を有する。前記中性点端子と各
正極側半導体スイッチング素子S11U・S12U相互
の接続点との間を結ぶ正極側クランプダイオードCD1
Uを設ける。前記中性点端子と各負極側半導体スイッチ
ング素子S21U・S22U相互の接続点との間を結ぶ
負極側クランプダイオードS22Uを設ける。これら
は、中性点クランプ方式の電圧形インバータとしての一
般的構成である。大電流期間・中電流期間・小電流期間
の三種期間に区分する要領は前述の実施の形態のそれと
同様である。
る。前記図1・図2の部品符号等をなるべくそのまま転
用し、重複する説明を適宜に割愛する。各アーム回路は
正極端子寄りの複数の正極側半導体スイッチング素子S
11U・S12Uおよび負極端子寄りの複数の負極側半
導体スイッチング素子S21U・S22Uを含む直列回
路である。各半導体スイッチング素子S11U・S12
U・S21U・S22UにフライホイールダイオードD
11U・D12U・D21U・D22Uを逆並列に接続
する。直流電源11は順直列の電源111・112を含
み、その間に中性点端子を有する。前記中性点端子と各
正極側半導体スイッチング素子S11U・S12U相互
の接続点との間を結ぶ正極側クランプダイオードCD1
Uを設ける。前記中性点端子と各負極側半導体スイッチ
ング素子S21U・S22U相互の接続点との間を結ぶ
負極側クランプダイオードS22Uを設ける。これら
は、中性点クランプ方式の電圧形インバータとしての一
般的構成である。大電流期間・中電流期間・小電流期間
の三種期間に区分する要領は前述の実施の形態のそれと
同様である。
【0019】大電流期間ではU相における各正極側半導
体スイッチング素子S11U・S12Uのオンオフを許
容し、かつ各負極側半導体スイッチング素子S21U・
S22Uをオフ状態に保つ。中電流期間ではU相におけ
る各正極側半導体スイッチング素子S11U・S12U
および各負極側半導体スイッチング素子S21U・S2
2Uのオンオフを共に許容する。小電流期間ではU相に
おける各正極側半導体スイッチング素子S11U・S1
2Uをオフ状態に保ち、かつ各負極側半導体スイッチン
グ素子S21U・S22Uのオンオフを許容する。図3
の搬送波信号発生回路4は図4(a)に示す2種の搬送
波信号Ec1・Ec2を出力する。各搬送波信号Ec1
・Ec2は各比較器51U・52Uに送られ、図4
(b)(c)に示す2種のオン制御信号511U・52
1Uを形成する。各NOT回路5101U・5102U
はオン制御信号511U・521Uを反転して、図4
(d)(e)に示す2種のオン制御信号512U・52
2Uを形成する。各オン制御信号511U・521Uは
各正極側ゲート回路811U・812Uを介して後段に
伝達される。各オン制御信号512U・522Uは各負
極側ゲート回路821U・822Uを介して後段に伝達
される。各正極側ゲート回路811U・812Uの出力
端には図4(i)(j)に示すゲート信号8111U・
8121Uが形成される。各負極側ゲート回路821U
・822Uの出力端には図4(k)(l)に示すゲート
信号8211U・8221Uが形成される。各ゲート信
号8111U・8121U・8211U・8221Uは
各ゲートアンプ611U・612U・621U・622
Uを介して各正極側半導体スイッチング素子S11U・
S12Uおよび各負極側半導体スイッチング素子S21
U・S22Uに供給される。
体スイッチング素子S11U・S12Uのオンオフを許
容し、かつ各負極側半導体スイッチング素子S21U・
S22Uをオフ状態に保つ。中電流期間ではU相におけ
る各正極側半導体スイッチング素子S11U・S12U
および各負極側半導体スイッチング素子S21U・S2
2Uのオンオフを共に許容する。小電流期間ではU相に
おける各正極側半導体スイッチング素子S11U・S1
2Uをオフ状態に保ち、かつ各負極側半導体スイッチン
グ素子S21U・S22Uのオンオフを許容する。図3
の搬送波信号発生回路4は図4(a)に示す2種の搬送
波信号Ec1・Ec2を出力する。各搬送波信号Ec1
・Ec2は各比較器51U・52Uに送られ、図4
(b)(c)に示す2種のオン制御信号511U・52
1Uを形成する。各NOT回路5101U・5102U
はオン制御信号511U・521Uを反転して、図4
(d)(e)に示す2種のオン制御信号512U・52
2Uを形成する。各オン制御信号511U・521Uは
各正極側ゲート回路811U・812Uを介して後段に
伝達される。各オン制御信号512U・522Uは各負
極側ゲート回路821U・822Uを介して後段に伝達
される。各正極側ゲート回路811U・812Uの出力
端には図4(i)(j)に示すゲート信号8111U・
8121Uが形成される。各負極側ゲート回路821U
・822Uの出力端には図4(k)(l)に示すゲート
信号8211U・8221Uが形成される。各ゲート信
号8111U・8121U・8211U・8221Uは
各ゲートアンプ611U・612U・621U・622
Uを介して各正極側半導体スイッチング素子S11U・
S12Uおよび各負極側半導体スイッチング素子S21
U・S22Uに供給される。
【0020】前記各実施の形態における各半導体スイッ
チング素子はゲートターンオフサイリスタであるが、ス
イッチング用トランジスタあるいはその他の半導体スイ
ッチング素子を用いた電圧形インバータに対しても本発
明は適用可能である。また大電流期間・中電流期間・小
電流期間の三種期間に区分する際に各相交流負荷電流の
レベルを指令する電流指令値を参照したが、各相交流負
荷電流を検出し、そこからローパスフィルタを介して高
調波成分を除いた残りの基本周波数成分電流を参照する
ようにしても同効である。また、各半導体スイッチング
素子と並列にスナバコンデンサを含む既知のスナバ回路
を接続することも可能であり、この場合は各半導体スイ
ッチング素子を適宜にオフ状態に保持し、オンオフ回数
を低減することにより、スナバ回路損失も同時に軽減す
る。
チング素子はゲートターンオフサイリスタであるが、ス
イッチング用トランジスタあるいはその他の半導体スイ
ッチング素子を用いた電圧形インバータに対しても本発
明は適用可能である。また大電流期間・中電流期間・小
電流期間の三種期間に区分する際に各相交流負荷電流の
レベルを指令する電流指令値を参照したが、各相交流負
荷電流を検出し、そこからローパスフィルタを介して高
調波成分を除いた残りの基本周波数成分電流を参照する
ようにしても同効である。また、各半導体スイッチング
素子と並列にスナバコンデンサを含む既知のスナバ回路
を接続することも可能であり、この場合は各半導体スイ
ッチング素子を適宜にオフ状態に保持し、オンオフ回数
を低減することにより、スナバ回路損失も同時に軽減す
る。
【0021】
【発明の効果】本発明は大電流期間・中電流期間・小電
流期間の三種期間に区分する着想とし、その各期間に応
じて各半導体スイッチング素子のオンオフを許容し、あ
るいはオフ状態に保持するように制御する。これによれ
ば各半導体スイッチング素子の損失が少なく、そのゲー
ト電流形成回路の損失が少なく、しかも交流負荷電流の
歪みが少ない制御をすることができる。
流期間の三種期間に区分する着想とし、その各期間に応
じて各半導体スイッチング素子のオンオフを許容し、あ
るいはオフ状態に保持するように制御する。これによれ
ば各半導体スイッチング素子の損失が少なく、そのゲー
ト電流形成回路の損失が少なく、しかも交流負荷電流の
歪みが少ない制御をすることができる。
【図1】本発明にかかる電圧形インバータのスイッチン
グ制御方法示すブロック図である。
グ制御方法示すブロック図である。
【図2】図1装置の動作波形図である。
【図3】本発明の他の実施の形態にかかる電圧形インバ
ータのスイッチング制御方法示すブロック図である。
ータのスイッチング制御方法示すブロック図である。
【図4】図3装置の動作波形図である。
【図5】従来方法(A)と本発明方法(B)を比較する
動作波形図である。
動作波形図である。
11 直流電源 S1U 正極側半導体スイッチング素子 S2U 負極側半導体スイッチング素子 D1U・D2U フライホイールダイオード 2 誘導性交流負荷 ih 所定値 31 電流指令発生回路 81U 正極側ゲート回路 82U 負極側ゲート回路 iU U相交流負荷電流 iUH 基本周波数成分電流 iU0 電流指令値 511U・512U オン制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 潤一 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内
Claims (8)
- 【請求項1】 直流電源の正極端子・負極端子間に複数
のアーム回路を互いに順並列となるように接続し、前記
各アーム回路は前記正極端子寄りの正極側半導体スイッ
チング素子および前記負極端子寄りの負極側半導体スイ
ッチング素子を含む直列回路であり、前記各半導体スイ
ッチング素子にフライホイールダイオードを逆並列に接
続し、前記各アーム回路における前記正極側半導体スイ
ッチング素子と前記負極側半導体スイッチング素子との
接続点を交流出力の各相出力端子とし、前記各相出力端
子間に誘導性交流負荷を接続し、前記各半導体スイッチ
ング素子をオンオフさせて、該オンオフ周波数よりも低
周波の前記各相出力端子を経由する各相交流負荷電流を
形成する電圧形インバータのスイッチング制御方法にお
いて、 前記各相出力端子から流出する方向を正極性とする前記
各相交流負荷電流のレベルに応じて、該交流負荷電流の
絶対値が所定値以下の範囲となる中電流期間と、該電流
が該範囲を越えかつ正極性となる大電流期間と、該電流
が該範囲未満でかつ負極性となる小電流期間との三種期
間に区分し、 前記大電流期間では該当相における前記正極側半導体ス
イッチング素子の前記オンオフを許容しかつ前記負極側
半導体スイッチング素子をオフ状態に保ち、前記中電流
期間では該当相における前記正極側半導体スイッチング
素子および前記負極側半導体スイッチング素子の前記オ
ンオフを共に許容し、前記小電流期間では該当相におけ
る前記正極側半導体スイッチング素子をオフ状態に保ち
かつ前記負極側半導体スイッチング素子の前記オンオフ
を許容することを特徴とした電圧形インバータのスイッ
チング制御方法。 - 【請求項2】 各相交流負荷電流のレベルを指令する電
流指令値に基づいて、大電流期間と中電流期間と小電流
期間との三種期間に区分する請求項1記載の電圧形イン
バータのスイッチング制御方法。 - 【請求項3】 各相交流負荷電流のレベルを指令する電
流指令値が正の所定値以下のときに開きかつそれを越え
るときに閉じる正極側ゲート回路を備え、前記電流指令
値が負の所定値以上のときに開きかつそれ未満のときに
閉じる負極側ゲート回路を備え、該当相における正極側
半導体スイッチング素子のためのオン制御信号を前記正
極側ゲート回路を介して伝達し、該当相における負極側
半導体スイッチング素子のためのオン制御信号を前記負
極側ゲート回路を介して伝達する請求項1記載の電圧形
インバータのスイッチング制御方法。 - 【請求項4】 三種期間に区分するための所定値を、各
相交流負荷電流中のリプル成分の波高値とする請求項1
記載の電圧形インバータのスイッチング制御方法。 - 【請求項5】 直流電源の正極端子・負極端子間に複数
のアーム回路を互いに順並列となるように接続し、前記
各アーム回路は前記正極端子寄りの複数の正極側半導体
スイッチング素子および前記負極端子寄りの複数の負極
側半導体スイッチング素子を含む直列回路であり、前記
各半導体スイッチング素子にフライホイールダイオード
を逆並列に接続し、前記各アーム回路における前記正極
側半導体スイッチング素子と前記負極側半導体スイッチ
ング素子との接続点を交流出力の各相出力端子とし、前
記各相出力端子間に誘導性交流負荷を接続し、前記直流
電源における中性点端子と前記各正極側半導体スイッチ
ング素子相互の接続点との間を結ぶ正極側クランプ方式
ダイオードを設け、前記中性点端子と前記各負極側半導
体スイッチング素子相互の接続点との間を結ぶ負極側ク
ランプダイオードを設け、前記各半導体スイッチング素
子をオンオフさせて、該オンオフ周波数よりも低周波の
前記各相出力端子を経由する各相交流負荷電流を形成す
る中性点クランプ方法の電圧形インバータのスイッチン
グ制御方法において、 前記各相出力端子から流出する方向を正極性とする前記
各相交流負荷電流中の基本周波数成分電流のレベルに応
じて、該基本周波数成分電流の絶対値が所定値以下の範
囲となる中電流期間と、該基本周波数成分電流が該範囲
を越えかつ正極性となる大電流期間と、該基本周波数成
分電流が該範囲未満でかつ負極性となる小電流期間との
三種期間に区分し、 前記大電流期間では該当相における前記各正極側半導体
スイッチング素子の前記オンオフを許容しかつ前記各負
極側半導体スイッチング素子をオフ状態に保ち、前記中
電流期間では該当相における前記各正極側半導体スイッ
チング素子および前記各負極側半導体スイッチング素子
の前記オンオフを共に許容し、前記小電流期間では該当
相における前記各正極側半導体スイッチング素子をオフ
状態に保ちかつ前記各負極側半導体スイッチング素子の
前記オンオフを許容することを特徴とした中性点クラン
プ方式の電圧形インバータのスイッチング制御方法。 - 【請求項6】 ブリッジ接続された複数のスイッチング
素子からなる電圧形インバータ装置において、出力電流
または出力電流に対応した信号Iの極性および大きさに
応じて、Iが正の所定値以上の時は前記直流電源の負側
端子と前記出力端子間のスイッチング素子をオフの状態
とし、Iが負の所定値以下の時は 前記直流電源の正側
端子と前記出力端子間のスイッチング素子をオフの状態
とし、Iが負の所定値以上で正の所定値以下の時は全て
のスイッチング素子をオンオフ可能の状態とするゲート
制御手段を備えることを特徴とするインバータ装置。 - 【請求項7】ブリッジ接続された複数のスイッチング素
子からなる電圧形インバータ装置において、出力電圧指
令信号を各スイッチング素子のオンオフ制御パルス信号
に変換するパルス幅変調器と、出力電流または出力電流
に対応した信号Iと正の所定値とを比較してIが正の所
定値以上であることを示す第1の制御信号を出力する第
1の比較器と、Iと負の所定値とを比較してIが負の所
定値以下であることを示す第2の制御信号を出力する第
2の比較器と、Iが正の所定値以上の時は前記直流電源
の負側端子と前記出力端子間のスイッチング素子をオフ
の状態とし、Iが負の所定値以下の時は 前記直流電源
の正側端子と前記出力端子間のスイッチング素子をオフ
の状態とし、Iが負の所定値以上で正の所定値以下の時
は全てのスイッチング素子をオンオフ可能の状態とする
ゲート制御手段とを備えることを特徴とするインバータ
装置。 - 【請求項8】 インバータ回路が中性点クランプ式イン
バータであることを特徴とする、請求項6に記載のイン
バータ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8020235A JPH09215335A (ja) | 1996-02-06 | 1996-02-06 | 電圧形インバータのスイッチング制御方法及びインバータ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8020235A JPH09215335A (ja) | 1996-02-06 | 1996-02-06 | 電圧形インバータのスイッチング制御方法及びインバータ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09215335A true JPH09215335A (ja) | 1997-08-15 |
Family
ID=12021535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8020235A Pending JPH09215335A (ja) | 1996-02-06 | 1996-02-06 | 電圧形インバータのスイッチング制御方法及びインバータ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09215335A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012153368A1 (ja) * | 2011-05-11 | 2012-11-15 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
-
1996
- 1996-02-06 JP JP8020235A patent/JPH09215335A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012153368A1 (ja) * | 2011-05-11 | 2012-11-15 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
CN103534924A (zh) * | 2011-05-11 | 2014-01-22 | 日立空调·家用电器株式会社 | 系统互连逆变器装置和具有系统互连逆变器装置的分散型电源系统 |
JPWO2012153368A1 (ja) * | 2011-05-11 | 2014-07-28 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
JP5646053B2 (ja) * | 2011-05-11 | 2014-12-24 | 日立アプライアンス株式会社 | 系統連系インバータ装置、および系統連系インバータ装置を備えた分散型電源システム |
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