JPH09213832A - セラミック基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のフリップチップボンディング用セラミ
ック基板においては、厚膜形成技術を用い、その内部に
信号配線層を２層、接地用ベタパターン及び電源用ベタ
パターンをそれぞれ１層形成していた。上記構成のセラ
ミック基板の製造においては、複数のグリーンシート表
面へそれぞれ異なるパターンの導体ペーストを印刷し、
ビアホール等を形成し、これらグリーンシートを積層し
た後焼成を行わなければならず、セラミック基板の製造
コストが高くなるという課題があった。 【解決手段】 半導体素子搭載面１７にフリップチップ
ボンディング用の端子パッド１２ａ、１３ａ、１４ａ及
び信号配線１２が形成されるとともに、接地用ベタパタ
ーン１３が形成され、マザーボード接続面１８に信号用
端子パッド１２ｂ及び接地用の端子パッド１３ｂが形成
されるとともに、電源用のベタパターン１４ｂが形成さ
れた構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセラミック基板及び
その製造方法に関し、より詳細にはフリップチップボン
ディングにより半導体素子等を搭載するためのセラミッ
ク基板及びその製造方法に関する。

【０００２】

【従来の技術】半導体素子を保護すると同時に、マザー
ボード上に形成された配線との容易な接続を図るため
に、前記半導体素子は種々のパッケージに実装される。
該パッケージの中でも、セラミックパッケージ（セラミ
ック基板）は熱伝導性、耐湿性、耐熱性等に優れるため
に信頼性が高く、多くの分野で使用されている。

【０００３】近年、電子機器の高性能化や小型化が急速
に進展しており、それに伴って半導体素子も高集積化し
ている。従って、前記半導体素子をパッケージに実装す
る方法も、従来のワイヤボンディング法による実装方法
から、マルチチップ化や高密度実装に適したフリップチ
ップボンディング法による実装方法等に変わってきてい
る。

【０００４】図５はフリップチップボンディングにより
半導体素子が実装された従来のセラミック基板を模式的
に示した断面図である。

【０００５】セラミック基板５１の内部には、信号配線
層５２が２層、接地用ベタパターン５３及び電源用ベタ
パターン５４がそれぞれ１層づつ形成されている。ま
た、信号配線層５２、接地用ベタパターン５３及び電源
用ベタパターン５４と、図中下面のマザーボード接続面
１８に形成された信号配線用の端子パッド５２ｂ、接地
用の端子パッド５３ｂ、及び電源用の端子パッド５４ｂ
とをそれぞれ接続するため、及び図中上面の半導体素子
搭載面１７に形成された信号配線用の端子パッド５２
ａ、接地用の端子パッド５３ａ、及び電源用の端子パッ
ド５４ａとそれぞれ接続するためにビアホール５２ｃ、
５３ｃ、５４ｃが形成されている。ただし、半導体素子
搭載面１７では端子パッド５２ａ、５３ａ、５４ａが高
密度に形成されていて、これら端子パッド５２ａ、５３
ａ、５４ａにビアホールを直接的に接続するのは難しい
場合があり、その場合には、一旦表層に形成された表層
電極５２ｄ、５３ｄ、５４ｄにビアホール５２ｃ、５３
ｃ、５４ｃを介して接続し、表層電極５２ｄ、５３ｄ、
５４ｄが半導体素子搭載面１７で端子パッド５２ａ、５
３ａ、５４ａに接続されている。

【０００６】半導体素子搭載面１７に形成された端子パ
ッド５２ａ、５３ａ、５４ａはハンダボール電極１５を
介して半導体素子２１に形成された端子パッド２２と接
続されるようになっており、マザーボード接続面１８に
形成された端子パッド５２ｂ、５３ｂ、５４ｂにはマザ
ーボード（図示せず）との接続を図るためのハンダボー
ル電極１６が固着されている。セラミック基板５１に実
装された半導体素子２１は、その後樹脂等により被覆さ
れ、保護される。

【０００７】この半導体素子２１が実装されたセラミッ
ク基板５１をマザーボード（図示せず）に接続する際に
は、セラミック基板５１の下面に固着されたハンダボー
ル電極１６がリフローされる。

【０００８】

【発明が解決しようとする課題】図５に示したようなフ
リップチップボンディング用のセラミック基板５１にお
いては、信号配線層５２等の導体層をスクリーン印刷等
の厚膜形成技術を用いて形成しており、薄膜導体の場合
のようにフォトリソグラフィの手法を用いて微細なパタ
ーンを形成することはできない。そのため、図５に示し
たように、セラミック基板５１の内部に信号配線層５２
を２層形成して信号用のパターンを分散させ、接地用ベ
タパターン５３及び電源用ベタパターン５４をそれぞれ
１層形成し、信号配線層５２をシールドすることにより
インピーダンス特性等の電気的特性をコントロールして
いた。また、端子パッド５２ｂ、５３ｂ、５４ｂと表層
電極５２ｄ、５３ｄ、５４ｄの接続は、ビアホール５２
ｃ、５３ｃ、５４ｃ等を介して行っていた。

【０００９】上記構成のセラミック基板５１を製造する
ためには、複数のグリーンシート表面へ異なるパターン
（ベタパターンを含む）で導体ペーストを印刷し、ビア
ホール等を形成し、これらの処理を行ったグリーンシー
トを積層した後焼成等を行わなければならず、セラミッ
ク基板の製造コストが高くなるという課題があった。

【００１０】本発明は上記課題に鑑みなされたものであ
り、その電気的特性を劣化させることなく、安価に製造
が可能なフリップチップボンディング用のセラミック基
板及びその製造方法を提供することを目的としている。

【００１１】

【課題を解決するための手段及びその効果】上記目的を
達成するための本発明に係るセラミック基板は、半導体
素子搭載面にフリップチップボンディング用の端子パッ
ド及び信号配線が形成されるとともに、電源用又は接地
用のベタパターンが形成され、マザーボード接続面に信
号用及び、電源用又は接地用の端子パッドが形成される
とともに、接地用又は電源用のベタパターンが形成され
ていることを特徴としている。

【００１２】上記構成のセラミック基板によれば、セラ
ミック基板の両主面にそれぞれ電源用又は接地用のベタ
パターンが形成されているので、従来の積層構造のセラ
ミック基板と比較しても信号配線等における電気的特性
の劣化は殆どなく、しかも積層構造ではなく一枚のセラ
ミック基板の両主面のみに端子パッド、信号配線、前記
ベタパターン（以下、これらのものを導体層ともいう）
が形成されているので、製造工程が少なく安価なフリッ
プチップボンディング用のセラミック基板を提供するこ
とができる。

【００１３】また、本発明に係るセラミック基板の製造
方法（１）は、上記セラミック基板の製造方法であっ
て、セラミック基板の両主面に形成したフォトレジスト
層に、フォトリソグラフィの手法を用いて所定パターン
の凹部を形成し、該凹部に導体ペーストを充填、乾燥さ
せた後、前記フォトレジスト層を除去して焼成すること
により、端子パッド、信号配線及びベタパターンを形成
することを特徴としている。

【００１４】上記セラミック基板の製造方法（１）によ
れば、１層のグリーンシートを焼成して製造するセラミ
ック基板の両主面に端子パッド、信号配線及びベタパタ
ーンの全てを含む導体パターンを安価に形成することが
できる。従って、上記セラミック基板及びその製造方法
（１）により、安価なフリップチップボンディング用の
セラミック基板を提供することができる。

【００１５】また、本発明に係るセラミック基板の製造
方法（２）は、上記セラミック基板の製造方法であっ
て、セラミック基板の両主面に薄膜導体層を形成した
後、フォトリソグラフィの手法を用いて所定パターンの
フォトレジスト層を形成し、エッチング処理を施した
後、前記フォトレジスト層を除去することにより端子パ
ッド、信号配線及びベタパターンを形成することを特徴
としている。

【００１６】上記セラミック基板の製造方法（２）によ
れば、１層のグリーンシートを焼成して製造するセラミ
ック基板の両主面に端子パッド、信号配線及びベタパタ
ーンの全てを含む導体パターンを形成することができ、
安価なフリップチップボンディング用のセラミック基板
を提供することができる。

【００１７】また、本発明に係るセラミック基板の製造
方法（３）は、上記セラミック基板の製造方法であっ
て、セラミック基板の両主面にメッキ層を形成した後、
フォトリソグラフィの手法を用いて所定パターンのフォ
トレジスト層を形成し、エッチング処理を施した後、前
記フォトレジスト層を除去することにより端子パッド、
信号配線及びベタパターンを形成することを特徴として
いる。

【００１８】上記セラミック基板の製造方法（３）によ
れば、１層のグリーンシートを焼成して製造するセラミ
ック基板の両主面に端子パッド、信号配線及びベタパタ
ーンの全てを含む導体パターンを形成することができ、
安価なフリップチップボンディング用のセラミック基板
を提供することができる。

【００１９】

【発明の実施の形態】以下、本発明に係るセラミック基
板及びその製造方法の実施の形態を説明する。

【００２０】図１は実施の形態に係るセラミック基板
（半導体素子を搭載した状態）を模式的に示した断面図
である。また、図２（ａ）は図１に示したセラミック基
板の半導体素子搭載面における端子パッド付近の部分拡
大平面図であり、（ｂ）はマザーボード接続面における
部分拡大平面図である。なお、図２は半導体素子が搭載
されておらず、ハンダボール電極も固着されていない状
態のセラミック基板を示している。

【００２１】セラミック基板１１の半導体素子搭載面１
７には、信号配線１２、電源用配線１４及び接地用ベタ
パターン１３が形成されている。電源用配線１４は端子
パッド１４ａの近傍に形成されており、一端は端子パッ
ド１４ａに、他端はビアホール１４ｃを介してマザーボ
ード接続面１８に形成された端子パッド１４ｂに接続さ
れている。信号配線１２は従来の場合と異なり、半導体
素子搭載面１７のみに微細なパターンで形成されてお
り、一端は端子パッド１２ａに接続され、他端はビアホ
ール１２ｃを介してマザーボード接続面１８に形成され
た端子パッド１２ｂに接続されている。一方、信号配線
１２、電源用配線１４及び端子パッド１２ａ、１３ａ、
１４ａが形成された部分以外の殆どの部分の半導体素子
搭載面１７に、信号配線１２、電源用配線１４及び端子
パッド１２ａ、１３ａ、１４ａと接触しないように、接
地用ベタパターン１３が形成されている。これは図５に
示した従来のセラミック基板５１における接地用ベタパ
ターン５３に相当するものであるが、本実施の形態にお
いては、セラミック基板１１の半導体素子搭載面１７に
形成されている。

【００２２】マザーボード接続面１８においては、信号
配線１２に接続された端子パッド１２ｂ及び接地用ベタ
パターン１３に接続された端子パッド１３ｂが形成され
ており、端子パッド１２ｂ、１３ｂが形成された部分以
外のマザーボード接続面１８には、端子パッド１２ｂ、
１３ｂと接触しないように電源用ベタパターン１４ｂが
形成されている。これは図５に示した従来のセラミック
基板５１における電源用ベタパターン５４に相当するも
のであり、本実施の形態においては、セラミック基板１
１のマザーボード接続面１８に形成されている。その他
の部分は図５に示した従来のセラミック基板５１の場合
と同様であるので、ここではその詳しい説明を省略す
る。 次に、上記実施の形態に係るセラミック基板１１
の製造方法について説明する。このセラミック基板１１
の製造方法は特に限定されるものではないが、例えば、
以下の方法により製造する。

【００２３】セラミック基板１１の材質は特に限定され
るものではないが、具体例としては、通常セラミック基
板として使用されるアルミナセラミック基板の他、例え
ばムライトセラミック基板、ガラスセラミック基板、窒
化アルミニウムセラミック基板等が挙げられる。いずれ
の場合も、ドクターブレード法等によりグリーンシート
を形成した後、前記グリーンシートにビアホール１２
ｃ、１３ｃ、１４ｃとなる貫通孔を形成し、導体ペース
トを充填した後、焼成することによりセラミック基板１
１を製造する。ビアホール１２ｃ、１３ｃ、１４ｃを構
成する金属としては、Ｗ、Ｍｏ、Ａｇ、Ｃｕ等が挙げら
れる。前記工程により製造されたビアホール１２ｃ、１
３ｃ、１４ｃを有する焼成後のセラミック基板１１の両
面に所定のパターンを有する導体層を形成するが、この
導体層の形成方法として、以下の２つの方法が挙げられ
る。

【００２４】第１の導体層の形成方法は、セラミック基
板１１の両主面に形成したフォトレジスト層に、フォト
リソグラフィの手法を用いて所定パターンの凹部を形成
し、該凹部に導体ペーストを充填、乾燥させた後、前記
フォトレジスト層を除去して焼成することにより、端子
パッド、信号配線及びベタパターンを形成する方法であ
る。

【００２５】第２の導体層の形成方法は、セラミック基
板の両主面に薄膜導体層又はメッキ層（メッキ導体層）
を形成した後、フォトリソグラフィの手法を用いて所定
パターンのフォトレジスト層を形成し、エッチング処理
を施した後、前記フォトレジスト層を除去することによ
り端子パッド、信号配線及びベタパターンを形成する方
法である。

【００２６】上記した２つの導体層の形成方法は、焼結
体であるセラミック基板１１を用い、かつフォトリソグ
ラフィの手法を利用するので、微細な導体パターンを形
成することができると同時に、導体パターンの位置精度
に優れている。一方、セラミック基板１１の上に、通常
のスクリーン印刷により導体ペーストを印刷したので
は、ペーストだれが発生するため導体パターンの微細化
が困難になり、導体パターンの位置精度がよくない。ま
た、グリーンシート上に導体ペーストのパターンを印刷
し、焼成する方法では、ペーストだれ等の問題は発生し
にくいが、焼成により導体ペーストのパターンが収縮す
るため、やはり導体パターンの位置精度がよくない。

【００２７】次に、上記第１の導体層の形成方法を説明
する。図３（ａ）〜（ｇ）は、実施の形態に係るセラミ
ック基板１１の製造方法（第１の導体層の形成方法）の
各工程を示した断面図である。

【００２８】まずフォトレジスト層形成工程として、セ
ラミック基板１１上にポジ型フォトレジスト層３２を形
成する（図３（ａ））。

【００２９】ポジ型フォトレジスト層３２の形成方法は
特に限定されず、ポジ型フォトレジストのフィルムをセ
ラミック基板１１に接着することによりポジ型フォトレ
ジスト層３２を形成する方法を採用してもよい。しか
し、液状のポジ型フォトレジストを使用し、例えばロー
ルコーター法、バーコーター法、スピンコーター法、デ
ィップ法等によりセラミック基板１１上に前記液状フォ
トレジストを塗布した後、オーブンにより８５〜９０℃
で３０〜４０分程度熱処理して乾燥させ、固体状のポジ
型フォトレジスト層３２を形成する方法が、セラミック
基板１１の面状態の影響を受けず、平坦性に優れたポジ
型フォトレジスト層３２を形成することができ、最終的
に平坦な導体層パターンを形成することができる点から
より好ましい。前記液状のフォトレジストとしては、例
えばヘキストジャパン社製のＡＺ４９０３、ＡＺ４６２
０、東京応化工業社製のＯＰレジスト、東京エレクトロ
ン社製のアキュトレース、日本チバガイギー社製のプロ
ビマー等が挙げられる。

【００３０】形成するポジ型フォトレジスト層３２の厚
さは１０〜４０μｍが好ましい。ポジ型フォトレジスト
層３２の厚さが１０μｍ未満では、後工程においてポジ
型フォトレジスト層３２に形成された凹部３５に導体ペ
ースト３６を充填することが困難になり、また後に形成
される導体層３８の厚みが薄くなり導体特性を満足しな
い。他方ポジ型フォトレジスト層３２の厚さが４０μｍ
を超えると後工程で現像処理した場合、導体層形成パタ
ーン状の凹部３５の形状が悪く、そのため後工程で形成
する導体層３８の形状が悪くなる。なお、前記液状フォ
トレジストを用い、１０μｍから４０μｍのポジ型フォ
トレジスト層３２をセラミック基板１１に均一に形成す
るには、前記塗布方法のうち、ロールコーター法又はバ
ーコーター法による方が好ましい。

【００３１】次に凹部形成工程として、ポジ型フォトレ
ジスト層３２に導体層パターン形成部分３３ａに紫外線
が照射されるようにフォトマスク３３を密着させて紫外
線３４等による露光処理を施し（図３（ｂ））、その後
現像処理を施すことにより、ポジ型フォトレジスト層３
２の導体パターン形成部に凹部３５を形成する（図３
（ｃ））。

【００３２】紫外線３４等による露光処理の条件は特に
限定されず、通常、半導体素子等を形成する際にポジ型
フォトレジスト層に対して施す露光処理の条件で行う。
また現像処理の条件も特に限定されるものではなく、通
常行われるスプレー法又は浸漬揺動法等の方法により現
像する。現像液としては、例えばヘキストジャパン社製
のＡＺ−３１２ＭＦ、ＡＺ４００Ｋ等を希釈液で希釈し
たもの等が挙げられる。

【００３３】上記方法によりポジ型フォトレジスト層３
２にその幅又は直径が１０〜２００μｍ程度で、凹部３
５の間隔が１０〜２００μｍ程度の凹部３５を形成す
る。

【００３４】次に全面露光処理工程として、凹部３５が
形成されたポジ型フォトレジスト層３２の全面に紫外線
３４等を照射する全面露光処理を施す（図３（ｄ））。
この露光処理の条件も特に限定されず、通常行われてい
る条件でよい。

【００３５】ポジ型フォトレジスト層３２に全面露光処
理を施す目的は、後工程で現像処理を施すことにより、
このポジ型フォトレジスト層３２を溶解、消失させるた
めである。この全面露光処理工程は、次工程である導体
ペースト充填工程を終了した後に行っても同様の効果が
得られる。また、後工程であるポジ型フォトレジスト層
消失工程において、溶解液として、例えばＮａＯＨの３
％溶液を使用すれば、この全面露光処理工程を行わなく
てもポジ型フォトレジスト層３２を溶解させることがで
きる。

【００３６】次に導体ペースト充填工程として、スキー
ジ３７を用い、ポジ型フォトレジスト層３２に形成され
た凹部３５に導体パターン形成用の導体ペースト３６を
充填する（図３（ｅ））。

【００３７】導体パターン形成用の導体としては、例え
ばＷ、Ｍｏ−Ｍｎ、Ａｕ、Ａｇ、Ａｇ−Ｐｄ、Ｃｕ等が
挙げられる。

【００３８】また導体ペースト３６の溶剤には、ポジ型
フォトレジスト層３２を溶解しないものを用いる必要が
ある。これは、ポジ型フォトレジスト層３２を溶解する
溶剤を用いて導体ペースト３６を調製した場合、ポジ型
フォトレジスト層３２の凹部３５に導体ペースト３６を
充填すると、ポジ型フォトレジスト層３２が前記溶剤に
溶解し、凹部３５の形状が崩れるためである。ポジ型フ
ォトレジスト層３２を溶解しない溶剤としては、例えば
トルエン、キシレン、ショウノウ油、テレビン油、パイ
ン油等、誘電率の低い炭化水素系溶剤が挙げられる。

【００３９】また、導体ペースト３６に使用される樹脂
（バインダー）は、後工程で用いられる現像液に溶解し
ないものである必要がある。これは、ポジ型フォトレジ
スト層３２に形成された凹部３５に導体ペースト３６を
充填し、乾燥させた後、このポジ型フォトレジスト層３
２を現像液に接触させて溶解、消失させる工程におい
て、導体ペースト３６が現像液に溶解しないようにする
ためである。現像液は通常水溶液であるので、導体ペー
スト３６に用いられる樹脂は非水溶性の樹脂である必要
がある。前記樹脂の具体例としては、例えばエチルセル
ロース、アクリル樹脂、メタクリル樹脂等が挙げられ
る。

【００４０】以上の理由から導体ペースト３６として
は、例えば上記導体粉末を８０〜９２ｗｔ％、前記アク
リル樹脂等の樹脂を２〜６ｗｔ％及びトルエン等の溶剤
を２〜１８ｗｔ％含む組成からなるものが好ましく、そ
の他に基板との密着性を向上させるためにガラスやＴｉ
Ｏ₂ 、ＳｉＯ₂ 等の材料が少量添加されていてもよい。

【００４１】前記組成の導体ペースト３６を凹部３５に
充填するには、スキージ３７を用い、導体ペースト３６
を凹部３５に擦り込むようにする。なお、凹部３５以外
のポジ型フォトレジスト層３２の表面に導体ペースト３
６が残存した場合には、導体ペースト３６が付着してい
ないスキージ３７を用いて掻き取ることにより、殆ど除
去することができる。さらに、前記操作によっても除去
できない極く薄い導体ペースト３６の層が残存した場合
には、導体ペースト３６を乾燥させた後、サンドペーパ
ーにより研磨して除去する。

【００４２】次に接着工程として、凹部３５に充填され
た導体ペースト３６を乾燥させ、導体ペースト３６中の
固体成分をセラミック基板１１に接着させる。

【００４３】その後フォトレジスト層消失工程として、
ポジ型フォトレジスト層３２に現像処理を施すことによ
りポジ型フォトレジスト層３２を消失させる（図３
（ｆ））。

【００４４】前述した全面露光処理工程において、ポジ
型フォトレジスト層３２には露光処理が施されているの
で、現像液を用いて現像処理を施すことにより、このポ
ジ型フォトレジスト層３２は溶解、消失する。前記現像
処理の条件として特別の条件は必要ない。また導体ペー
スト３６の溶剤には非水溶性樹脂が使用されているた
め、導体層形成パターン状に形成された導体ペースト３
６の乾燥体の形状が崩れることはない。

【００４５】最後に焼付工程として、焼成を行うことに
より、セラミック基板１１に接着された導体を含む導体
ペースト３６中の有機成分を分解、消失させ、導体ペー
スト３６中の導体成分をセラミック基板１１に焼き付
け、導体層３８のパターンを形成する（図３（ｇ））。

【００４６】この場合の焼成条件は、セラミック基板１
１の種類や導体材料の種類により異なるが、導体ペース
ト中に含まれていた有機物質が十分に分解、消失し、さ
らに前記導体がセラミック基板１１にしっかり接着され
る条件が必要となる。

【００４７】本実施の形態においては、セラミック基板
１１の両面に導体層３８を形成する必要があるが、その
場合には一主面に導体層３８を形成した後、他の主面に
つき同様の工程を繰り返す。

【００４８】上記した工程を経ることにより、セラミッ
ク基板１１上に導体層３８のパターン（図１に示したセ
ラミック基板１１の場合には、端子パッド１２ａ、１３
ａ、１４ａ、１２ｂ、１３ｂ、信号配線１２、電源用配
線１４、接地用ベタパターン１３、及び電源用ベタパタ
ーン１４ｂに相当）を形成する。

【００４９】次に、上記第２の導体層の形成方法につい
て説明する。図４（ａ）〜（ｆ）は、実施の形態に係る
セラミック基板の製造方法（第２の導体層の形成方法）
の各工程を示した断面図である。

【００５０】まず、薄膜形成工程として、セラミック基
板１１上に薄膜導体層４２を形成する（図４（ａ））。

【００５１】薄膜導体層４２の形成方法は真空蒸着法や
スパッタリング法のような物理的方法とプラズマＣＶＤ
法のような化学的方法とに大別される。本実施の形態に
おいてはいずれの方法を採用してもよいが、凹凸のある
表面においても比較的被覆性のよい被膜を形成すること
ができるプラズマＣＶＤ法が好ましい。

【００５２】薄膜導体層４２を形成する場合には、下地
のセラミック基板１１との密着性や薄膜導体層４２の上
に固着するハンダボール電極１５、１６との密着性等を
考慮し、複数の薄膜層を形成する。本実施の形態におい
ては、第１薄膜層４２ａと第２薄膜層４２ｂとの２層か
らなる薄膜導体層４２を形成しているが、４層〜５層程
度からなる薄膜導体層４２を形成してもよい。薄膜導体
層４２の材質としては、例えばＴｉ、ＴｉＮ、Ｍｏ、Ｃ
ｕ等が挙げられる。形成する薄膜導体層の厚さは数μｍ
程度が好ましい。

【００５３】次に、フォトレジスト層形成工程として、
薄膜導体層４２の上にフォトレジスト層４４を形成する
（図４（ｂ））。

【００５４】フォトレジストは第１の導体層の形成方法
の場合と同種のもの（ポジ型フォトレジスト）が好まし
い。ポジ型フォトレジストの塗布も第１の導体層の形成
方法の場合と同様に行ってフォトレジスト層４４を形成
する。

【００５５】次に、フォトレジストパターンの形成工程
として、導体層と同形状のパターンを有するフォトマス
クを介して紫外線による露光処理を施し（図４
（ｃ））、その後現像処理を施すことにより導体層と同
形状のパターンを有するフォトレジスト層４４を形成す
る（図４（ｄ））。

【００５６】第１の導体層の形成方法と異なる点は、フ
ォトマスク４３の形状が導体層と同形状であり、その他
の部分が開口部４３ａとなっている点である。従って、
フォトレジスト層４４は、導体層のパターン以外の部分
が露光される。その後、現像液に前記工程を経たセラミ
ック基板１１を浸漬して露光された部分を溶解、除去
し、導体層のパターン状のフォトレジスト層４４を形成
する。露光の条件及び現像の条件は第１の導体層の形成
方法の場合と同様でよい。

【００５７】次に、エッチング工程として、薄膜導体層
４２の上に導体層のパターン状のフォトレジスト層４４
が形成されたセラミック基板１１にエッチング処理を施
し、導体層のパターン状の薄膜導体層４２を形成する
（図４（ｅ））。

【００５８】エッチングの方法としては、ディッピング
法、スプレー法等の湿式法、プラズマエッチング、イオ
ンエッチング等の乾式法とに大別され、本実施の形態で
はいずれの方法を用いてもよいが、比較的容易に行うこ
とができる点からディッピング法等が好ましい。この場
合に、Ｃｕ用のエッチング液としては、例えばエンプレ
ート ＡＤ−４８５（メルテックス社製）、アルカリ・
エッチ液（ヤマト商会製）等が挙げられる。また、Ｔｉ
用のエッチング液としては、例えばＨＦと硝酸と純水と
を１：１：５０の割合で混合したもの等が挙げられ、Ｍ
ｏ用のエッチング液としては、フェリシアン化カリウム
を１００ｇ／リットル、水酸化カリウムを３０ｇ／リッ
トル、純水を８００ミリリットル／リットルの濃度にな
るように混合したもの等が挙げられる。

【００５９】次に、フォトレジスト層剥離工程として、
前記工程を経たセラミック基板１１を剥離液に浸漬し
て、フォトレジスト層を剥離する（図４（ｆ））。

【００６０】この場合、剥離液として、例えば有機アル
カリ系のＡＺリムーバー １００、２００（ヘキスト社
製）、ハクリ液−１０（東京応化工業製）が挙げられ
る。

【００６１】図１に示したセラミック基板１１の場合、
両面について上記工程を繰り返すことにより、端子パッ
ド１２ａ、１３ａ、１４ａ、１２ｂ、１３ｂ、信号配線
１２、電源用配線１４、接地用ベタパターン１３、及び
電源用ベタパターン１４ｂを形成する。

【００６２】上記第２の導体層の形成方法における薄膜
形成工程として、セラミック基板１１上に薄膜導体層４
２を形成する代わりに、セラミック基板１１にメッキ処
理を施すことにより、メッキ層を形成してもよい。ま
た、複数回メッキ処理を施すことにより、複数のメッキ
層を形成してもよい。メッキ層の材質は、配線等を形成
することができる導体であれば特に限定されない。その
後は、上記第２の導体層の形成方法と同様の処理を行う
ことにより、所定パターンの導体層を形成することがで
きる。

【００６３】

【実施例】以下、本発明に係るセラミック基板及びその
製造方法の実施例を説明する。なお、本実例において
は、上記実施の形態において第１の導体層の形成方法と
して説明した方法により導体層のパターンを形成した。

【００６４】（１）導体層形成の対象となるセラミック
基板 材質：アルミナ 寸法：１７ｍｍ×１７ｍｍ×０．３ｍｍ ビアホールの導体：Ａｇ （２）導体層の形成 フォトレジスト層３２形成工程 液状ポジ型レジスト：ヘキストジャパン社製 ＡＺ４９
０３ 塗布法：バーコーター法 乾燥条件 ９０℃、３０分 膜厚：２５μｍ 凹部３５形成工程 紫外線の露光量：３０００ｍＪ／ｃｍ² 現像液：ヘキストジャパン社製 ＡＺ−３１２ＭＦ 全面露光処理工程 紫外線の露光量：３０００ｍＪ／ｃｍ² 導体ペースト３６充填工程 導体ペースト３６の組成 Ｍｏ粉末（平均粒径 １．０μｍ）：７５重量部 Ｍｎ粉末（平均粒径 ２．１μｍ）：１５重量部 ＴｉＯ₂ 粉末（平均粒径が０．５μｍ）：５重量部 ＳｉＯ₂ 粉末（平均粒径が２．５μｍ）：５重量部 プリンティングオイル（デグサジャパン社製 ８０８１
０）：２３重量部 接着工程 加熱条件：９０℃、３０分 フォトレジスト層消失工程 現像液：ヘキストジャパン社製 ＡＺ−３１２ＭＦ 焼付工程 雰囲気：微量水蒸気を含む窒素−水素混合ガス雰囲気 焼成温度：１５００℃ （３） 形成された導体層の観察 上記工程を経て両面に図２に示したパターンの導体層
（端子パッド１２ａ、１３ａ、１４ａ、１２ｂ、１３
ｂ、信号配線１２、電源用配線１４、接地用ベタパター
ン１３、及び電源用ベタパターン１４ｂ）が形成された
セラミック基板１１を製造した。信号配線１２の幅は約
２０μｍ、半導体素子搭載面１７の端子パッド１２ａ、
１３ａ、１４ａの幅は約７０μｍ、マザーボード接続面
１８の端子パッド１２ｂ、１３ｂの幅は約７００μｍで
あった。また、導体層間の間隔は約８０μｍであった。

【００６５】これら導体層の精度を走査電子顕微鏡にて
調査したところ、線幅２０μｍ±３μｍと極めて高い精
度であった。また配線間が短絡しているか否かを、光学
顕微鏡により調べたところ、配線間の短絡は全くなかっ
た。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るセラミック基板を模
式的に示した断面図である。

【図２】（ａ）は図１に示したセラミック基板の半導体
素子搭載面における端子パッド付近の部分拡大平面図で
あり、（ｂ）はマザーボード接続面における部分拡大平
面図である。

【図３】（ａ）〜（ｇ）は、実施の形態に係るセラミッ
ク基板及びその製造方法（第１の導体層の形成方法）の
各工程を示した断面図である。

【図４】（ａ）〜（ｆ）は、実施の形態に係るセラミッ
ク基板及びその製造方法（第２の導体層の形成方法）の
各工程を示した断面図である。

【図５】従来のセラミック基板を模式的に示した断面図
である。

【符号の説明】

１１ セラミック基板 １２ 信号配線 １３ 接地用ベタパターン １２ａ、１３ａ、１４ａ、１２ｂ、１３ｂ 端子パッド １４ｂ 電源用ベタパターン １７ 半導体素子搭載面 １８ マザーボード接続面 ３２ ポジ型フォトレジスト層 ３５ 凹部 ３６ 導体ペースト ３８ 導体層 ４２ 薄膜導体層 ４４ フォトレジスト層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 隅田 玲子 山口県美祢市大嶺町東分字岩倉2701番１ 株式会社住友金属セラミックス内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体素子搭載面にフリップチップボン
   ディング用の端子パッド及び信号配線が形成されるとと
   もに、電源用又は接地用のベタパターンが形成され、マ
   ザーボード接続面に信号用及び、電源用又は接地用の端
   子パッドが形成されるとともに、接地用又は電源用のベ
   タパターンが形成されていることを特徴とするセラミッ
   ク基板。
2. 【請求項２】 セラミック基板の両主面に形成したフォ
   トレジスト層に、フォトリソグラフィの手法を用いて所
   定パターンの凹部を形成し、該凹部に導体ペーストを充
   填、乾燥させた後、前記フォトレジスト層を除去して焼
   成することにより、端子パッド、信号配線及びベタパタ
   ーンを形成することを特徴とする請求項１記載のセラミ
   ック基板の製造方法。
3. 【請求項３】 セラミック基板の両主面に薄膜導体層を
   形成した後、フォトリソグラフィの手法を用いて所定パ
   ターンのフォトレジスト層を形成し、エッチング処理を
   施した後、前記フォトレジスト層を除去することにより
   端子パッド、信号配線及びベタパターンを形成すること
   を特徴とする請求項１記載のセラミック基板の製造方
   法。
4. 【請求項４】 セラミック基板の両主面にメッキ層を形
   成した後、フォトリソグラフィの手法を用いて所定パタ
   ーンのフォトレジスト層を形成し、エッチング処理を施
   した後、前記フォトレジスト層を除去することにより端
   子パッド、信号配線及びベタパターンを形成することを
   特徴とする請求項１記載のセラミック基板の製造方法。