JPH09191297A - マルチチャネル集積回路及びマルチチャネルデータ処理方法 - Google Patents
マルチチャネル集積回路及びマルチチャネルデータ処理方法Info
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Abstract
路によって処理されるマルチチャネルデータのフレーム
に固有の群遅延を除去する構成を提供する。 【解決手段】 固有の群遅延すなわちフレーム蓄積時間
遅延は、共有回路との間の転送に係る各々のチャネルデ
ータを配列するフェーズによる個別のチャネル遅延の蓄
積に起因する。この種の遅延を避ける目的で、本発明に
係る装置は、望ましくは集積回路(IC)の形態を有す
るデータ処理ストラクチャを提供する。当該ストラクチ
ャは、前記IC内の各々のチャネルのデータを処理し、
共有回路から処理済みデータを、当該データのやり取り
がなされる先である時分割多重化バス(TDMB)のタ
イミングと同期して出力する。バス要求と同期した処理
により、各々のチャネルのデータをバスとの間でやり取
りする際に生ずる遅延を実質的に避けることができ、そ
れゆえ蓄積群遅延を除去することが出来る。
Description
有回路データ処理環境におけるデータの処理に起因する
群遅延を低減する装置及びその方法に関する。
ルによって共有される機能回路を含むマルチチャネル集
積回路の設計に多くの興味が持たれている。マルチチャ
ネル内に”共有される”回路の動作を(例えば単一のチ
ップあるいはチップセットに)集積化することによっ
て、集積回路の製造コストが低減される。より詳細に述
べれば、集積回路内で必要とされる回路が少なければ少
ないほど、その回路のデザイン及び物理的な大きさがよ
り小さくかつより複雑ではなくなる。
テムは、各々の電話加入者回線においてデータのデジタ
ルとアナログとの間の変換を行なうコーダ/デコーダ
(コーデック)をしばしば利用する。コーデックは、例
えば音声信号等のアナログ信号をパルス符号化変調(P
CM)デジタル信号に変換し、デジタルPCM信号をア
ナログ信号に変換する。進展しつつある回路技術によ
り、まず単一のコーデックからなる(単一チャネルによ
る利用向けの)集積回路が実現され、次いでマルチチャ
ネル集積コーデックが実現された(従来技術、図1及び
2)。その後、ある種の(各々のチャネルの処理に関し
て)一般的な機能回路がコーデックの複数個のチャネル
の各々によって時分割共有されるようなマルチチャネル
集積コーデックが開発された(従来技術、図3)。N個
の機能回路の代わりに単一の共有機能回路による処理を
集積化することによって、チャネルあたりのコストの低
減が実現される。なぜなら、従来技術に係るマルチチャ
ネルデバイス内に(N−1)個の複製回路を製造するた
めに必要となる空間及び努力が削減されるからである。
よって、共有回路コーデックが用いられるシステムのイ
ンプリメンテーションコストが低減されることになる。
するデシメータ2、4、6、8を含む、従来技術に係る
マルチチャネル集積回路のブロック図である。デシメー
タの各々は、デシメータ同期信号によって同時にストロ
ーブがかけられて複数個の同時出力が生成される。これ
らの出力は個別のバッファ12、14、16、18に供
給され、これらのバッファはタイムスロットインターチ
ェンジ10によって生成されて伝達されたタイムスロッ
ト同期信号に従ってバッファリングされたデータを(時
分割多重化バスに)リリースする。
ル回路を示したブロック図であり、各々チャネルはデシ
メータ同期信号によって独立してストローブされるデシ
メータ32、34、36、38を有している。デシメー
トされたデータは、各々のチャネルに係るPCMバス定
義に従って、相異なった時点で出力される。しかしなが
ら、このような設計においても、各々のチャネルに専用
のデシメータ回路を必要とする。
て共有されるデシメータ40を有する、従来技術に係る
マルチチャネルコーデックの一部を示した図である。各
々のチャネルのデータは、一般には、タイムシェアリン
グされたデシメータによって、時間上で均等に配置され
た均一のレートで、あるいはバースト状に、デッドタイ
ムをはさんで各チャネル毎に次々に出力される。各々の
チャネルにおいてオーバーサンプリングされたデータ
は、チャネルのデータの位相を調節するタイムスロット
インターチェンジ(TSI)10へと導かれる。サンプ
リングされた信号は、図1に関して前述されているよう
に、TDMBに関するニーズとコンシステントなタイミ
ングとなるように、TSIを通過させられる。
路コーデックが、例えばフィルタリングあるいはエンコ
ーディング等の少なくとも一つの機能回路をタイムシェ
アリングする(時間的に共有する)ことが可能であると
いう点で魅力的である一方、共用回路から出力される
(あるいは共用回路に供給される)PCMデータは、シ
ステムの通信パラメータを適応させるために、通常、何
等かの時間あるいは位相調節を必要とする。このことを
実現するために、共有回路からのあるチャネルへのデー
タあるいは共有回路へのあるチャネルからのデータは、
一般的にはタイムスロットインターチェンジに供給され
る。タイムスロットインターチェンジは、時分割多重化
バス(TDMB)上でのデータの位相配置を調節する。
この種のマルチチャネル共有回路処理に固有の問題点
は、バス上の特定のタイムスロットに対して位相が調節
される間に各々のチャネルのデータに遅延がもたらされ
ることである。群遅延は遅延の蓄積を招き、システム性
能を制限する。
各々の加入者回線内のコーデックは、通常、通信システ
ムのパラメータに依存して、与えられたタイムスロット
内で8kHzのデータレートでPCMデジタルデータの
符号化/復号化を行なう。あるシステムにおいては固定
された割り当てが用いられるが、他のシステムにおいて
は、タイムスロットは、通話がなされる度に動的に割り
当てられる。従来技術に係る共有回路マルチチャネルコ
ーデック構造の問題点は、これらのコーデックが共有回
路との間でデータのやり取りを、例えば先入れ先出しと
いった特定の時間順序で行なうことである。処理された
データは、通常、時間に従って配列されなければなら
ず、処理遅延が生ずる。時間割り当てすなわちリソート
により、ワーストケースでは、デシメートされた/イン
タポレートされたマルチチャネルデータに対して最大8
kHzフレーム全体(すなわち125マイクロ秒)の付
加遅延が加えられ、リモートスイッチングシステムがホ
スト交換機から配置される距離に影響を与える。
るマルチチャネルデバイスにおける共有機能回路によっ
て処理されるマルチチャネルデータのフレームに固有の
群遅延を実質的に除去する。固有の群遅延すなわちフレ
ーム蓄積時間遅延は、共有回路との間の転送に係る各々
のチャネルデータを配列するフェーズによる個別のチャ
ネル遅延の蓄積に起因する。この種の遅延を避ける目的
で、本発明に係る装置は、望ましくは集積回路(IC)
の形態を有するデータ処理ストラクチャを提供する。当
該ストラクチャは、前記IC内の各々のチャネルのデー
タを処理し、共有回路から処理済みデータを、当該デー
タのやり取りがなされる先である時分割多重化バス(T
DMB)のタイミングと同期して出力する。バス要求と
同期した処理により、各々のチャネルのデータをバスと
の間でやり取りする際に生ずる遅延を実質的に避けるこ
とができ、それゆえ蓄積群遅延を除去することが出来
る。言い換えれば、各々のチャネル処理及びデータ転送
の”フェーズ”が、各々のチャネルデータのTDMBタ
イムスロット定義と同期している。
マルチチャネルコーデック内の共有回路とマルチチャネ
ルとの間でのデータフローをアレンジする回路及び方法
を提供する。各々のチャネルのデータは、共有回路とT
DMBとの間でやり取りされる。共有機能回路は、デシ
メータ/インタポレータ機能を実行することが望まし
い。この際、デシメートされたチャネルデータは直接時
分割多重化バスに出力され、デコードされるべきデータ
はバスから共有機能回路に直接供給される。
スの共有機能回路との間のチャネルデータの転送を可能
にするストラクチャを含む集積回路を提供する。各チャ
ネルのデータは、各チャネルのデータをやり取りする時
分割多重化バス(TDMB)のタイミングに同期して共
有回路内で処理される。このことは、データが共有機能
回路のいずれの側における設定されたタイミングとも同
期していない従来技術に係る共有機能回路マルチチャネ
ルデバイスとは相異なっている。
ーレーシングは、デジタルデータ(チャネル固有のデー
タ)が共有回路との間でやり取りされる接続点に配置さ
れる本発明に係るストラクチャの具体的な実施例におい
て実行される。言い換えれば、データはバスタイミング
と同期して処理され、共有回路との間で直接やり取りさ
れる。
施例における共有機能はデシメーション/インタポレー
タ機能であるとする。コーデック内で用いられるデシメ
ータ/インタポレータ機能の動作は、アナログ時計にお
いては、時針(メジャーサイクル)が分針と共に回転し
ているアナログ時計に類似している。分針は、時針の各
々の単一の回転に対する回転(マイナーサイクル)の総
数を示している。デシメータ/インタポレータも同様に
マイナー及びメジャーサイクルを有している。マイナー
サイクルにおいては、デシメータは、複数個(例えばN
個)のチャネルの各々の入力をアクセスし、処理のため
に各々のチャネルからオーバーサンプリングされたAD
Cデータストリームの単一サンプルを受容する。メジャ
ーサイクルにおいては、例えば、デシメータは、与えら
れたチャネルからの200ビットを処理した後に、TD
MBへ転送される出力ワードを生成する。200サイク
ルは”200分”時計サイクルに類似のものであり、各
々の”200分”時間が共有チャネルの各々に対応する
出力ワードを生成する。出力ワードは(この”200
分”時間の例では)、例えば一秒間に16000回発生
する。
ョン動作を実現するために、3つの相異なったクロック
ストローブが用いられる。最速すなわち最大のストロー
ブはデシメータ内の個々の機能を駆動する。最大ストロ
ーブの周波数は、入力データストリームのサンプルレー
トにチャネル数を乗じたものと同じオーダーである。例
えば、16チャネル、毎秒1Mサンプルのデータレート
を有するストリームは、16MHzのストローブを必要
とする。中間すなわち中庸のクロックストローブは、マ
イナーサイクルのフェージングを駆動する。マイナーサ
イクルストローブは、第一チャネルからのビット、第二
チャネルからのビット等々の、各々のチャネルデータの
処理目的でのデシメータ入力への供給の準備度を同期さ
せる。言い換えれば、中間すなわちマイナーサイクルス
トローブは、出力ビットの準備が整った際にデシメータ
の注意を各々のチャネルに向けさせる。最小すなわち最
低周波数のクロックストローブは、メジャーサイクルの
フェージングを駆動する。最小クロックストローブは、
出力ワードが時分割多重化バスへ供給される準備が整っ
たことをデシメータに通知する。言い換えれば、最小ス
トローブは、各々のチャネルからの各々のデータワード
の適切なバスタイミングでの収集の同期を取る。
タをリセットすることにより、必要とされる時刻におけ
る各チャネルのデシメータ出力の同期が実現される。
に示されている。ここに示されているマルチチャネルデ
バイスは、共有デバイスを利用するマルチチャネルコー
デック400である。この例においては、デシメータ4
50が共有デバイスである。デシメータ450は、入力
in0−in15を受信する複数個のオーバーサンプリ
ングA/Dコンバータ410415との間でデータをや
り取りする。オーバーサンプリングコンバータ(図示せ
ず)は、非常に高いサンプリングレートでアナログ信号
をサンプリングして符号化するために、非常に低い分解
能(例えば1ビット)を利用する。オーバーサンプリン
グされたデータは、出力PCMデータ(tsa_dat
a_out)中のサンプルの実効数を低減するためにデ
シメートされる。デシメートされたデータは、直接TD
Mバス490に出力される。共有デシメータ機能は、バ
ッファリングされたり遅延させられたりすることなく、
TDMリセットすなわち同期パルス(pcmsync)
に同期して出力される。
動作は、図5に示されたタイミング図を参照することに
よってより容易に理解される。
c)は、最小すなわち最も遅いクロックサイクルであ
る。シンクパルスは、TDMバスに出力データを配置す
るサイクルの開始を通知するものであり、本実施例にお
いては1MHzのレートを有している。pcmsync
パルスは、データチャネルをリセットする、すなわちデ
ータチャネルの同期を取るためにも用いられる。
ャネルから出力される16チャネルデータに関しては、
このチャネルデータは、TDMバスデータレートの16
倍のスピードで出力されなければならない。よって、チ
ャネルデータクロック(ck_latch)はおよそ1
6MHzで動作する。ck_latchクロックはカウ
ンタ420で分割されて16MHzのカウントが生成さ
れ、TSA RAMメモリ430のアドレスラインに出
力される。TSA RAM430の出力は、TSA M
UX425を制御するために用いられる。
ムスロット割り当てに係るデータをストアするが、この
データは、外部アドレスライン435及び外部書き込み
ストローブライン440を介して外部ソースから入力さ
れる、すなわち書き込まれる。データがTSA MUX
425から出力される順序は、TSA RAMにストア
されたチャネル−タイムスロット割り当てデータによっ
て制御される。よって、チャネル−タイムスロット順序
割り当ては、カスタマイズされること及び外部から制御
されることが可能である。
当てられたチャネルをラッチ445を介してTDMバス
490に順次出力させるための、TSA RAM430
へのポインタとして機能する。TDMバス490へ出力
されるデータストリームは、図5においてシーケンシャ
ルにチャネル/タイムスロット順序で示されている。し
かしながら、上述されているように、チャネル/タイム
スロット出力は、TSA RAM430にストアされた
チャネル/タイムスロットデータに依存して、いかよう
な順序にもカスタマイズされ得る。
ているデータ選択及び処理を同期させるためにカウンタ
420をリセットする。
ャネルにおいてデジタルデータから再構成される。デー
タは、TDMBから、バッファリングや時間遅延無く、
共用回路のインタポレータ部分に供給される。データは
インタポレータに到達し、TDMバスに同期して処理さ
れる。これは、インタポレータが”正しい”パルスを検
出するまでデータが(例えば図3に示された従来技術に
係る実施例におけるバッファ内に)保持されるという従
来技術に係る方法とは異なっている。
機能回路内で所定の通信タイミングと同期してデータを
処理する方法をも企図している。詳細に述べれば、本発
明に係る方法は、マルチチャネルコーデックの各チャネ
ルからのオーバーサンプリングされたビットストリーム
データを受信してデシメートする方法を包含している。
各チャネルからのデシメートされたデータは処理され、
各チャネルの特定のタイムスロットに関して同期が取ら
れた状態において時分割多重化バスに出力される。逆
に、(デジタル−アナログ変換の一部としての)インタ
ポレーションのためにバスによって供給されたデータ
は、デスティネーションのタイミングニーズ及び/ある
いはバスタイミングと同期して、アナログデータ信号に
変換されるために共用回路宛に転送される。
チチャネルコーデック内での複数個のチャネルと共用機
能回路との間のデータフローをアレンジする回路及び方
法を提供する。各チャネルのデータは、共用回路とTD
MBとの間でやり取りされる。よって、マルチチャネル
共用回路コーデック処理の間に通常生ずる群遅延が実質
的に除去される。共用機能回路はデシメータ/インタポ
レータ機能を実行することが望ましく、デシメートされ
たチャネルデータは時分割多重化バスに直接出力され、
復号化されるべきデータはバスから共用機能回路に直接
供給される。しかしながら、伝送経路を介した伝送時間
をイコライズする際などのように、遅延を追加すること
が望ましい場合が存在する。このことは、TSA RA
M内のタイムスロット位置を適切に選択することによっ
て実現される。
もので,この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
ルチチャネルコーデック内の共有回路とマルチチャネル
との間でのデータフローをアレンジする回路及び方法が
提供される。
の一部を示すブロック図。
示す図。
示す図。
一実施例を示すブロック図。
図。
Claims (17)
- 【請求項1】 N個の入力及び出力バスへ接続するため
の出力とを有するマルチチャネル集積回路において、 (A)前記N個の入力を処理するN個の対応する処理デ
バイスを有するN個のチャネルと、 (B)前記処理されたN個の入力を単一の時分割共有機
能回路に対して選択的に多重化するマルチプレクサと、 (C)第一クロックパルス及び第二クロックパルスと、
ここで、前記第一クロックパルスは前記第二クロックパ
ルスよりも高いクロックレートを有しており、 (D)前記処理されたN個の入力が前記時分割共有機能
回路へ多重化される順序を割り当てるための割り当てデ
ータを供給する、前記マルチプレクサに接続されたタイ
ムスロット割り当てデバイスと、ここで、前記タイムス
ロット割り当てデバイスは、前記第一クロックによって
クロックがかけられており、 (E)前記共有機能デバイスから前記出力バスへデータ
を出力する出力手段と、ここで、前記出力手段は、前記
第二クロックの連続するクロックの間に最大N個のデー
タを出力するように前記第一クロックによってクロック
がかけられており、 (F)前記第一クロックと
前記第二クロックとの同期を取る手段と、を有すること
を特徴とするマルチチャネル集積回路。 - 【請求項2】 前記(D)タイムスロット割り当てデバ
イスが、前記割り当てデータをストアするメモリを有す
ることを特徴とする請求項第1項に記載のマルチチャネ
ル集積回路。 - 【請求項3】 前記メモリへ割り当てデータを供給する
外部ソースを更に有することを特徴とする請求項第2項
に記載のマルチチャネル集積回路。 - 【請求項4】 前記N個の対応する処理デバイスが、A
/Dコンバータであることを特徴とする請求項第1項に
記載のマルチチャネル集積回路。 - 【請求項5】 前記時分割共有機能回路が、前記N個の
チャネルからの出力に関するデシメーション機能を実行
することを特徴とする請求項第1項に記載のマルチチャ
ネル集積回路。 - 【請求項6】 前記同期手段が、前記第一及び第二クロ
ックの双方に対する固定された時間関係で前記出力バス
へデータを出力するための前記第一及び第二クロックの
双方を受信する手段を有していることを特徴とする請求
項第2項に記載のマルチチャネル集積回路。 - 【請求項7】 複数個のアナログ入力及び単一のデジタ
ル出力バスを有するデジタルスイッチングシステムにお
いて用いられる集積回路において、 (A)前記アナログ入力を対応するデジタルデータに変
換するA/Dコンバータと、 (B)前記対応するデジタルデータの各々に関して、前
記対応するデジタルデータを表現する機能データを生成
する目的及び前記機能データを前記デジタル出力バスへ
出力する目的である種の機能を実行する機能デバイス
と、 (C)前記対応するデジタルデータをタイムスロット順
序によって前記機能デバイスへ割り当てる手段と、 (D)周期的なクロック信号及び周期的なストローブ信
号と、を有し、前記ストローブ信号は、前記機能データ
を前記デジタル出力バスへ出力させるように機能し、 前記クロック信号は、前記割り当て手段に対して前記ス
トローブ信号よりも高い周波数でクロックをかけ、その
際に前記対応するデジタルデータの各々が前記機能デバ
イスに割り当てられ、さらに前記ストローブ信号の連続
する2ストローブの間に前記デジタル出力に出力される
ことを特徴とするマルチチャネル集積回路。 - 【請求項8】 前記クロック信号を前記ストローブ信号
に同期させる手段を更に有することを特徴とする請求項
第7項に記載のマルチチャネル集積回路。 - 【請求項9】 前記機能デバイスが、前記対応するデジ
タルデータに対してデシメーション機能を実行すること
を特徴とする請求項第7項に記載のマルチチャネル集積
回路。 - 【請求項10】 前記割り当て手段が、タイムスロット
割り当てデータをストアしていて前記クロック信号のタ
イミング制御下でアクセスされるメモリを有することを
特徴とする請求項第7項に記載のマルチチャネル集積回
路。 - 【請求項11】 前記メモリ内に前記タイムスロット割
り当てデータを書き込む目的で前記メモリを前記集積回
路の外部に位置するソースからアクセスする手段を更に
有することを特徴とする請求項第10項に記載のマルチ
チャネル集積回路。 - 【請求項12】 前記割り当て手段が、前記メモリから
の前記タイムスロット割り当てデータ出力の制御下で前
記対応するデジタルデータを前記機能デバイスに対して
多重化するマルチプレクサを有することを特徴とする請
求項第10項に記載のマルチチャネル集積回路。 - 【請求項13】 前記集積回路が、さらに、前記機能デ
バイスに接続されていて前記クロック信号によって駆動
され、前記クロック信号と同期して前記デジタルバスに
前記機能データを出力する出力デバイスを有することを
特徴とする請求項第7項に記載のマルチチャネル集積回
路。 - 【請求項14】 共有回路内で時分割多重化バスから得
られるNチャネルデータを処理する方法において、 前記処理は前記時分割多重化バスのタイミング定義に同
期して実現され、その結果、前記共有回路内の処理の間
に前記データに対して導入されて前記N個のチャネルの
各々に出力される群遅延が所望の値を有しており、 a)前記時分割多重化バスから前記共有回路に対してデ
ータを処理目的で転送する段階と、 b)前記転送されたデータを処理する段階と、 c)前記処理されたデータを前記N個のチャネルの各々
に対して出力する段階と、ここで、前記転送段階、処理
段階及び出力段階は、前記タイミング定義と同期して実
行される、 d)周期的ストローブ信号によって前記タイミング定義
を開始/反復し、前記ストローブ信号の連続するストロ
ーブ内に前記N個のチャネルの各々に前記処理されたデ
ータを出力する段階と、を有することを特徴とするマル
チチャネルデータ処理方法。 - 【請求項15】 前記処理段階が前記データのインタポ
レートをする段階を有することを特徴とする請求項第1
4項に記載のマルチチャネルデータ処理方法。 - 【請求項16】 前記タイミング定義を選択的に変更す
る段階を有することを特徴とする請求項第14項に記載
のマルチチャネルデータ処理方法。 - 【請求項17】 前記所望の値が最小化されていること
を特徴とする請求項第14項に記載のマルチチャネルデ
ータ処理方法。
Applications Claiming Priority (2)
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---|---|---|---|
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