JPH09191297A - マルチチャネル集積回路及びマルチチャネルデータ処理方法 - Google Patents
マルチチャネル集積回路及びマルチチャネルデータ処理方法Info
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- JPH09191297A JPH09191297A JP8254386A JP25438696A JPH09191297A JP H09191297 A JPH09191297 A JP H09191297A JP 8254386 A JP8254386 A JP 8254386A JP 25438696 A JP25438696 A JP 25438696A JP H09191297 A JPH09191297 A JP H09191297A
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- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
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Abstract
(57)【要約】
【課題】 マルチチャネルデバイスにおける共有機能回
路によって処理されるマルチチャネルデータのフレーム
に固有の群遅延を除去する構成を提供する。 【解決手段】 固有の群遅延すなわちフレーム蓄積時間
遅延は、共有回路との間の転送に係る各々のチャネルデ
ータを配列するフェーズによる個別のチャネル遅延の蓄
積に起因する。この種の遅延を避ける目的で、本発明に
係る装置は、望ましくは集積回路（ＩＣ）の形態を有す
るデータ処理ストラクチャを提供する。当該ストラクチ
ャは、前記ＩＣ内の各々のチャネルのデータを処理し、
共有回路から処理済みデータを、当該データのやり取り
がなされる先である時分割多重化バス（ＴＤＭＢ）のタ
イミングと同期して出力する。バス要求と同期した処理
により、各々のチャネルのデータをバスとの間でやり取
りする際に生ずる遅延を実質的に避けることができ、そ
れゆえ蓄積群遅延を除去することが出来る。
路によって処理されるマルチチャネルデータのフレーム
に固有の群遅延を除去する構成を提供する。 【解決手段】 固有の群遅延すなわちフレーム蓄積時間
遅延は、共有回路との間の転送に係る各々のチャネルデ
ータを配列するフェーズによる個別のチャネル遅延の蓄
積に起因する。この種の遅延を避ける目的で、本発明に
係る装置は、望ましくは集積回路（ＩＣ）の形態を有す
るデータ処理ストラクチャを提供する。当該ストラクチ
ャは、前記ＩＣ内の各々のチャネルのデータを処理し、
共有回路から処理済みデータを、当該データのやり取り
がなされる先である時分割多重化バス（ＴＤＭＢ）のタ
イミングと同期して出力する。バス要求と同期した処理
により、各々のチャネルのデータをバスとの間でやり取
りする際に生ずる遅延を実質的に避けることができ、そ
れゆえ蓄積群遅延を除去することが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチチャネル共
有回路データ処理環境におけるデータの処理に起因する
群遅延を低減する装置及びその方法に関する。
有回路データ処理環境におけるデータの処理に起因する
群遅延を低減する装置及びその方法に関する。
【０００２】
【従来の技術】最近では、集積回路内の複数個のチャネ
ルによって共有される機能回路を含むマルチチャネル集
積回路の設計に多くの興味が持たれている。マルチチャ
ネル内に”共有される”回路の動作を（例えば単一のチ
ップあるいはチップセットに）集積化することによっ
て、集積回路の製造コストが低減される。より詳細に述
べれば、集積回路内で必要とされる回路が少なければ少
ないほど、その回路のデザイン及び物理的な大きさがよ
り小さくかつより複雑ではなくなる。
ルによって共有される機能回路を含むマルチチャネル集
積回路の設計に多くの興味が持たれている。マルチチャ
ネル内に”共有される”回路の動作を（例えば単一のチ
ップあるいはチップセットに）集積化することによっ
て、集積回路の製造コストが低減される。より詳細に述
べれば、集積回路内で必要とされる回路が少なければ少
ないほど、その回路のデザイン及び物理的な大きさがよ
り小さくかつより複雑ではなくなる。
【０００３】通信システム、特にデジタル音声伝送シス
テムは、各々の電話加入者回線においてデータのデジタ
ルとアナログとの間の変換を行なうコーダ／デコーダ
（コーデック）をしばしば利用する。コーデックは、例
えば音声信号等のアナログ信号をパルス符号化変調（Ｐ
ＣＭ）デジタル信号に変換し、デジタルＰＣＭ信号をア
ナログ信号に変換する。進展しつつある回路技術によ
り、まず単一のコーデックからなる（単一チャネルによ
る利用向けの）集積回路が実現され、次いでマルチチャ
ネル集積コーデックが実現された（従来技術、図１及び
２）。その後、ある種の（各々のチャネルの処理に関し
て）一般的な機能回路がコーデックの複数個のチャネル
の各々によって時分割共有されるようなマルチチャネル
集積コーデックが開発された（従来技術、図３）。Ｎ個
の機能回路の代わりに単一の共有機能回路による処理を
集積化することによって、チャネルあたりのコストの低
減が実現される。なぜなら、従来技術に係るマルチチャ
ネルデバイス内に（Ｎ−１）個の複製回路を製造するた
めに必要となる空間及び努力が削減されるからである。
よって、共有回路コーデックが用いられるシステムのイ
ンプリメンテーションコストが低減されることになる。
テムは、各々の電話加入者回線においてデータのデジタ
ルとアナログとの間の変換を行なうコーダ／デコーダ
（コーデック）をしばしば利用する。コーデックは、例
えば音声信号等のアナログ信号をパルス符号化変調（Ｐ
ＣＭ）デジタル信号に変換し、デジタルＰＣＭ信号をア
ナログ信号に変換する。進展しつつある回路技術によ
り、まず単一のコーデックからなる（単一チャネルによ
る利用向けの）集積回路が実現され、次いでマルチチャ
ネル集積コーデックが実現された（従来技術、図１及び
２）。その後、ある種の（各々のチャネルの処理に関し
て）一般的な機能回路がコーデックの複数個のチャネル
の各々によって時分割共有されるようなマルチチャネル
集積コーデックが開発された（従来技術、図３）。Ｎ個
の機能回路の代わりに単一の共有機能回路による処理を
集積化することによって、チャネルあたりのコストの低
減が実現される。なぜなら、従来技術に係るマルチチャ
ネルデバイス内に（Ｎ−１）個の複製回路を製造するた
めに必要となる空間及び努力が削減されるからである。
よって、共有回路コーデックが用いられるシステムのイ
ンプリメンテーションコストが低減されることになる。
【０００４】図１は、回路の５つのチャネルの各々に対
するデシメータ２、４、６、８を含む、従来技術に係る
マルチチャネル集積回路のブロック図である。デシメー
タの各々は、デシメータ同期信号によって同時にストロ
ーブがかけられて複数個の同時出力が生成される。これ
らの出力は個別のバッファ１２、１４、１６、１８に供
給され、これらのバッファはタイムスロットインターチ
ェンジ１０によって生成されて伝達されたタイムスロッ
ト同期信号に従ってバッファリングされたデータを（時
分割多重化バスに）リリースする。
するデシメータ２、４、６、８を含む、従来技術に係る
マルチチャネル集積回路のブロック図である。デシメー
タの各々は、デシメータ同期信号によって同時にストロ
ーブがかけられて複数個の同時出力が生成される。これ
らの出力は個別のバッファ１２、１４、１６、１８に供
給され、これらのバッファはタイムスロットインターチ
ェンジ１０によって生成されて伝達されたタイムスロッ
ト同期信号に従ってバッファリングされたデータを（時
分割多重化バスに）リリースする。
【０００５】図２は、従来技術に係る別のマルチチャネ
ル回路を示したブロック図であり、各々チャネルはデシ
メータ同期信号によって独立してストローブされるデシ
メータ３２、３４、３６、３８を有している。デシメー
トされたデータは、各々のチャネルに係るＰＣＭバス定
義に従って、相異なった時点で出力される。しかしなが
ら、このような設計においても、各々のチャネルに専用
のデシメータ回路を必要とする。
ル回路を示したブロック図であり、各々チャネルはデシ
メータ同期信号によって独立してストローブされるデシ
メータ３２、３４、３６、３８を有している。デシメー
トされたデータは、各々のチャネルに係るＰＣＭバス定
義に従って、相異なった時点で出力される。しかしなが
ら、このような設計においても、各々のチャネルに専用
のデシメータ回路を必要とする。
【０００６】図３は、コーデックチャネルの各々によっ
て共有されるデシメータ４０を有する、従来技術に係る
マルチチャネルコーデックの一部を示した図である。各
々のチャネルのデータは、一般には、タイムシェアリン
グされたデシメータによって、時間上で均等に配置され
た均一のレートで、あるいはバースト状に、デッドタイ
ムをはさんで各チャネル毎に次々に出力される。各々の
チャネルにおいてオーバーサンプリングされたデータ
は、チャネルのデータの位相を調節するタイムスロット
インターチェンジ（ＴＳＩ）１０へと導かれる。サンプ
リングされた信号は、図１に関して前述されているよう
に、ＴＤＭＢに関するニーズとコンシステントなタイミ
ングとなるように、ＴＳＩを通過させられる。
て共有されるデシメータ４０を有する、従来技術に係る
マルチチャネルコーデックの一部を示した図である。各
々のチャネルのデータは、一般には、タイムシェアリン
グされたデシメータによって、時間上で均等に配置され
た均一のレートで、あるいはバースト状に、デッドタイ
ムをはさんで各チャネル毎に次々に出力される。各々の
チャネルにおいてオーバーサンプリングされたデータ
は、チャネルのデータの位相を調節するタイムスロット
インターチェンジ（ＴＳＩ）１０へと導かれる。サンプ
リングされた信号は、図１に関して前述されているよう
に、ＴＤＭＢに関するニーズとコンシステントなタイミ
ングとなるように、ＴＳＩを通過させられる。
【０００７】
【発明が解決しようとする課題】マルチチャネル共有回
路コーデックが、例えばフィルタリングあるいはエンコ
ーディング等の少なくとも一つの機能回路をタイムシェ
アリングする（時間的に共有する）ことが可能であると
いう点で魅力的である一方、共用回路から出力される
（あるいは共用回路に供給される）ＰＣＭデータは、シ
ステムの通信パラメータを適応させるために、通常、何
等かの時間あるいは位相調節を必要とする。このことを
実現するために、共有回路からのあるチャネルへのデー
タあるいは共有回路へのあるチャネルからのデータは、
一般的にはタイムスロットインターチェンジに供給され
る。タイムスロットインターチェンジは、時分割多重化
バス（ＴＤＭＢ）上でのデータの位相配置を調節する。
この種のマルチチャネル共有回路処理に固有の問題点
は、バス上の特定のタイムスロットに対して位相が調節
される間に各々のチャネルのデータに遅延がもたらされ
ることである。群遅延は遅延の蓄積を招き、システム性
能を制限する。
路コーデックが、例えばフィルタリングあるいはエンコ
ーディング等の少なくとも一つの機能回路をタイムシェ
アリングする（時間的に共有する）ことが可能であると
いう点で魅力的である一方、共用回路から出力される
（あるいは共用回路に供給される）ＰＣＭデータは、シ
ステムの通信パラメータを適応させるために、通常、何
等かの時間あるいは位相調節を必要とする。このことを
実現するために、共有回路からのあるチャネルへのデー
タあるいは共有回路へのあるチャネルからのデータは、
一般的にはタイムスロットインターチェンジに供給され
る。タイムスロットインターチェンジは、時分割多重化
バス（ＴＤＭＢ）上でのデータの位相配置を調節する。
この種のマルチチャネル共有回路処理に固有の問題点
は、バス上の特定のタイムスロットに対して位相が調節
される間に各々のチャネルのデータに遅延がもたらされ
ることである。群遅延は遅延の蓄積を招き、システム性
能を制限する。
【０００８】例えば、現在のデジタルシステムにおける
各々の加入者回線内のコーデックは、通常、通信システ
ムのパラメータに依存して、与えられたタイムスロット
内で８ｋＨｚのデータレートでＰＣＭデジタルデータの
符号化／復号化を行なう。あるシステムにおいては固定
された割り当てが用いられるが、他のシステムにおいて
は、タイムスロットは、通話がなされる度に動的に割り
当てられる。従来技術に係る共有回路マルチチャネルコ
ーデック構造の問題点は、これらのコーデックが共有回
路との間でデータのやり取りを、例えば先入れ先出しと
いった特定の時間順序で行なうことである。処理された
データは、通常、時間に従って配列されなければなら
ず、処理遅延が生ずる。時間割り当てすなわちリソート
により、ワーストケースでは、デシメートされた／イン
タポレートされたマルチチャネルデータに対して最大８
ｋＨｚフレーム全体（すなわち１２５マイクロ秒）の付
加遅延が加えられ、リモートスイッチングシステムがホ
スト交換機から配置される距離に影響を与える。
各々の加入者回線内のコーデックは、通常、通信システ
ムのパラメータに依存して、与えられたタイムスロット
内で８ｋＨｚのデータレートでＰＣＭデジタルデータの
符号化／復号化を行なう。あるシステムにおいては固定
された割り当てが用いられるが、他のシステムにおいて
は、タイムスロットは、通話がなされる度に動的に割り
当てられる。従来技術に係る共有回路マルチチャネルコ
ーデック構造の問題点は、これらのコーデックが共有回
路との間でデータのやり取りを、例えば先入れ先出しと
いった特定の時間順序で行なうことである。処理された
データは、通常、時間に従って配列されなければなら
ず、処理遅延が生ずる。時間割り当てすなわちリソート
により、ワーストケースでは、デシメートされた／イン
タポレートされたマルチチャネルデータに対して最大８
ｋＨｚフレーム全体（すなわち１２５マイクロ秒）の付
加遅延が加えられ、リモートスイッチングシステムがホ
スト交換機から配置される距離に影響を与える。
【０００９】
【課題を解決するための手段】本発明は、従来技術に係
るマルチチャネルデバイスにおける共有機能回路によっ
て処理されるマルチチャネルデータのフレームに固有の
群遅延を実質的に除去する。固有の群遅延すなわちフレ
ーム蓄積時間遅延は、共有回路との間の転送に係る各々
のチャネルデータを配列するフェーズによる個別のチャ
ネル遅延の蓄積に起因する。この種の遅延を避ける目的
で、本発明に係る装置は、望ましくは集積回路（ＩＣ）
の形態を有するデータ処理ストラクチャを提供する。当
該ストラクチャは、前記ＩＣ内の各々のチャネルのデー
タを処理し、共有回路から処理済みデータを、当該デー
タのやり取りがなされる先である時分割多重化バス（Ｔ
ＤＭＢ）のタイミングと同期して出力する。バス要求と
同期した処理により、各々のチャネルのデータをバスと
の間でやり取りする際に生ずる遅延を実質的に避けるこ
とができ、それゆえ蓄積群遅延を除去することが出来
る。言い換えれば、各々のチャネル処理及びデータ転送
の”フェーズ”が、各々のチャネルデータのＴＤＭＢタ
イムスロット定義と同期している。
るマルチチャネルデバイスにおける共有機能回路によっ
て処理されるマルチチャネルデータのフレームに固有の
群遅延を実質的に除去する。固有の群遅延すなわちフレ
ーム蓄積時間遅延は、共有回路との間の転送に係る各々
のチャネルデータを配列するフェーズによる個別のチャ
ネル遅延の蓄積に起因する。この種の遅延を避ける目的
で、本発明に係る装置は、望ましくは集積回路（ＩＣ）
の形態を有するデータ処理ストラクチャを提供する。当
該ストラクチャは、前記ＩＣ内の各々のチャネルのデー
タを処理し、共有回路から処理済みデータを、当該デー
タのやり取りがなされる先である時分割多重化バス（Ｔ
ＤＭＢ）のタイミングと同期して出力する。バス要求と
同期した処理により、各々のチャネルのデータをバスと
の間でやり取りする際に生ずる遅延を実質的に避けるこ
とができ、それゆえ蓄積群遅延を除去することが出来
る。言い換えれば、各々のチャネル処理及びデータ転送
の”フェーズ”が、各々のチャネルデータのＴＤＭＢタ
イムスロット定義と同期している。
【００１０】その望ましい形態においては、本発明は、
マルチチャネルコーデック内の共有回路とマルチチャネ
ルとの間でのデータフローをアレンジする回路及び方法
を提供する。各々のチャネルのデータは、共有回路とＴ
ＤＭＢとの間でやり取りされる。共有機能回路は、デシ
メータ／インタポレータ機能を実行することが望まし
い。この際、デシメートされたチャネルデータは直接時
分割多重化バスに出力され、デコードされるべきデータ
はバスから共有機能回路に直接供給される。
マルチチャネルコーデック内の共有回路とマルチチャネ
ルとの間でのデータフローをアレンジする回路及び方法
を提供する。各々のチャネルのデータは、共有回路とＴ
ＤＭＢとの間でやり取りされる。共有機能回路は、デシ
メータ／インタポレータ機能を実行することが望まし
い。この際、デシメートされたチャネルデータは直接時
分割多重化バスに出力され、デコードされるべきデータ
はバスから共有機能回路に直接供給される。
【００１１】
【発明の実施の形態】本発明は、マルチチャネルデバイ
スの共有機能回路との間のチャネルデータの転送を可能
にするストラクチャを含む集積回路を提供する。各チャ
ネルのデータは、各チャネルのデータをやり取りする時
分割多重化バス（ＴＤＭＢ）のタイミングに同期して共
有回路内で処理される。このことは、データが共有機能
回路のいずれの側における設定されたタイミングとも同
期していない従来技術に係る共有機能回路マルチチャネ
ルデバイスとは相異なっている。
スの共有機能回路との間のチャネルデータの転送を可能
にするストラクチャを含む集積回路を提供する。各チャ
ネルのデータは、各チャネルのデータをやり取りする時
分割多重化バス（ＴＤＭＢ）のタイミングに同期して共
有回路内で処理される。このことは、データが共有機能
回路のいずれの側における設定されたタイミングとも同
期していない従来技術に係る共有機能回路マルチチャネ
ルデバイスとは相異なっている。
【００１２】データ処理の同期、すなわちタイムインタ
ーレーシングは、デジタルデータ（チャネル固有のデー
タ）が共有回路との間でやり取りされる接続点に配置さ
れる本発明に係るストラクチャの具体的な実施例におい
て実行される。言い換えれば、データはバスタイミング
と同期して処理され、共有回路との間で直接やり取りさ
れる。
ーレーシングは、デジタルデータ（チャネル固有のデー
タ）が共有回路との間でやり取りされる接続点に配置さ
れる本発明に係るストラクチャの具体的な実施例におい
て実行される。言い換えれば、データはバスタイミング
と同期して処理され、共有回路との間で直接やり取りさ
れる。
【００１３】以下、説明のために、本発明の具体的な実
施例における共有機能はデシメーション／インタポレー
タ機能であるとする。コーデック内で用いられるデシメ
ータ／インタポレータ機能の動作は、アナログ時計にお
いては、時針（メジャーサイクル）が分針と共に回転し
ているアナログ時計に類似している。分針は、時針の各
々の単一の回転に対する回転（マイナーサイクル）の総
数を示している。デシメータ／インタポレータも同様に
マイナー及びメジャーサイクルを有している。マイナー
サイクルにおいては、デシメータは、複数個（例えばＮ
個）のチャネルの各々の入力をアクセスし、処理のため
に各々のチャネルからオーバーサンプリングされたＡＤ
Ｃデータストリームの単一サンプルを受容する。メジャ
ーサイクルにおいては、例えば、デシメータは、与えら
れたチャネルからの２００ビットを処理した後に、ＴＤ
ＭＢへ転送される出力ワードを生成する。２００サイク
ルは”２００分”時計サイクルに類似のものであり、各
々の”２００分”時間が共有チャネルの各々に対応する
出力ワードを生成する。出力ワードは（この”２００
分”時間の例では）、例えば一秒間に１６０００回発生
する。
施例における共有機能はデシメーション／インタポレー
タ機能であるとする。コーデック内で用いられるデシメ
ータ／インタポレータ機能の動作は、アナログ時計にお
いては、時針（メジャーサイクル）が分針と共に回転し
ているアナログ時計に類似している。分針は、時針の各
々の単一の回転に対する回転（マイナーサイクル）の総
数を示している。デシメータ／インタポレータも同様に
マイナー及びメジャーサイクルを有している。マイナー
サイクルにおいては、デシメータは、複数個（例えばＮ
個）のチャネルの各々の入力をアクセスし、処理のため
に各々のチャネルからオーバーサンプリングされたＡＤ
Ｃデータストリームの単一サンプルを受容する。メジャ
ーサイクルにおいては、例えば、デシメータは、与えら
れたチャネルからの２００ビットを処理した後に、ＴＤ
ＭＢへ転送される出力ワードを生成する。２００サイク
ルは”２００分”時計サイクルに類似のものであり、各
々の”２００分”時間が共有チャネルの各々に対応する
出力ワードを生成する。出力ワードは（この”２００
分”時間の例では）、例えば一秒間に１６０００回発生
する。
【００１４】上述されたような一般化されたデシメーシ
ョン動作を実現するために、３つの相異なったクロック
ストローブが用いられる。最速すなわち最大のストロー
ブはデシメータ内の個々の機能を駆動する。最大ストロ
ーブの周波数は、入力データストリームのサンプルレー
トにチャネル数を乗じたものと同じオーダーである。例
えば、１６チャネル、毎秒１Ｍサンプルのデータレート
を有するストリームは、１６ＭＨｚのストローブを必要
とする。中間すなわち中庸のクロックストローブは、マ
イナーサイクルのフェージングを駆動する。マイナーサ
イクルストローブは、第一チャネルからのビット、第二
チャネルからのビット等々の、各々のチャネルデータの
処理目的でのデシメータ入力への供給の準備度を同期さ
せる。言い換えれば、中間すなわちマイナーサイクルス
トローブは、出力ビットの準備が整った際にデシメータ
の注意を各々のチャネルに向けさせる。最小すなわち最
低周波数のクロックストローブは、メジャーサイクルの
フェージングを駆動する。最小クロックストローブは、
出力ワードが時分割多重化バスへ供給される準備が整っ
たことをデシメータに通知する。言い換えれば、最小ス
トローブは、各々のチャネルからの各々のデータワード
の適切なバスタイミングでの収集の同期を取る。
ョン動作を実現するために、３つの相異なったクロック
ストローブが用いられる。最速すなわち最大のストロー
ブはデシメータ内の個々の機能を駆動する。最大ストロ
ーブの周波数は、入力データストリームのサンプルレー
トにチャネル数を乗じたものと同じオーダーである。例
えば、１６チャネル、毎秒１Ｍサンプルのデータレート
を有するストリームは、１６ＭＨｚのストローブを必要
とする。中間すなわち中庸のクロックストローブは、マ
イナーサイクルのフェージングを駆動する。マイナーサ
イクルストローブは、第一チャネルからのビット、第二
チャネルからのビット等々の、各々のチャネルデータの
処理目的でのデシメータ入力への供給の準備度を同期さ
せる。言い換えれば、中間すなわちマイナーサイクルス
トローブは、出力ビットの準備が整った際にデシメータ
の注意を各々のチャネルに向けさせる。最小すなわち最
低周波数のクロックストローブは、メジャーサイクルの
フェージングを駆動する。最小クロックストローブは、
出力ワードが時分割多重化バスへ供給される準備が整っ
たことをデシメータに通知する。言い換えれば、最小ス
トローブは、各々のチャネルからの各々のデータワード
の適切なバスタイミングでの収集の同期を取る。
【００１５】適切な時刻に各々のチャネルの状態カウン
タをリセットすることにより、必要とされる時刻におけ
る各チャネルのデシメータ出力の同期が実現される。
タをリセットすることにより、必要とされる時刻におけ
る各チャネルのデシメータ出力の同期が実現される。
【００１６】本発明に係る装置の具体的な実施例が図４
に示されている。ここに示されているマルチチャネルデ
バイスは、共有デバイスを利用するマルチチャネルコー
デック４００である。この例においては、デシメータ４
５０が共有デバイスである。デシメータ４５０は、入力
ｉｎ０−ｉｎ１５を受信する複数個のオーバーサンプリ
ングＡ／Ｄコンバータ４１０４１５との間でデータをや
り取りする。オーバーサンプリングコンバータ（図示せ
ず）は、非常に高いサンプリングレートでアナログ信号
をサンプリングして符号化するために、非常に低い分解
能（例えば１ビット）を利用する。オーバーサンプリン
グされたデータは、出力ＰＣＭデータ（ｔｓａ＿ｄａｔ
ａ＿ｏｕｔ）中のサンプルの実効数を低減するためにデ
シメートされる。デシメートされたデータは、直接ＴＤ
Ｍバス４９０に出力される。共有デシメータ機能は、バ
ッファリングされたり遅延させられたりすることなく、
ＴＤＭリセットすなわち同期パルス（ｐｃｍｓｙｎｃ）
に同期して出力される。
に示されている。ここに示されているマルチチャネルデ
バイスは、共有デバイスを利用するマルチチャネルコー
デック４００である。この例においては、デシメータ４
５０が共有デバイスである。デシメータ４５０は、入力
ｉｎ０−ｉｎ１５を受信する複数個のオーバーサンプリ
ングＡ／Ｄコンバータ４１０４１５との間でデータをや
り取りする。オーバーサンプリングコンバータ（図示せ
ず）は、非常に高いサンプリングレートでアナログ信号
をサンプリングして符号化するために、非常に低い分解
能（例えば１ビット）を利用する。オーバーサンプリン
グされたデータは、出力ＰＣＭデータ（ｔｓａ＿ｄａｔ
ａ＿ｏｕｔ）中のサンプルの実効数を低減するためにデ
シメートされる。デシメートされたデータは、直接ＴＤ
Ｍバス４９０に出力される。共有デシメータ機能は、バ
ッファリングされたり遅延させられたりすることなく、
ＴＤＭリセットすなわち同期パルス（ｐｃｍｓｙｎｃ）
に同期して出力される。
【００１７】図４に示された本発明の具体的な実施例の
動作は、図５に示されたタイミング図を参照することに
よってより容易に理解される。
動作は、図５に示されたタイミング図を参照することに
よってより容易に理解される。
【００１８】ＴＤＭバスシンクパルス（ｐｃｍｓｙｎ
ｃ）は、最小すなわち最も遅いクロックサイクルであ
る。シンクパルスは、ＴＤＭバスに出力データを配置す
るサイクルの開始を通知するものであり、本実施例にお
いては１ＭＨｚのレートを有している。ｐｃｍｓｙｎｃ
パルスは、データチャネルをリセットする、すなわちデ
ータチャネルの同期を取るためにも用いられる。
ｃ）は、最小すなわち最も遅いクロックサイクルであ
る。シンクパルスは、ＴＤＭバスに出力データを配置す
るサイクルの開始を通知するものであり、本実施例にお
いては１ＭＨｚのレートを有している。ｐｃｍｓｙｎｃ
パルスは、データチャネルをリセットする、すなわちデ
ータチャネルの同期を取るためにも用いられる。
【００１９】各ＴＤＭバスシンクパルス内での各々のチ
ャネルから出力される１６チャネルデータに関しては、
このチャネルデータは、ＴＤＭバスデータレートの１６
倍のスピードで出力されなければならない。よって、チ
ャネルデータクロック（ｃｋ＿ｌａｔｃｈ）はおよそ１
６ＭＨｚで動作する。ｃｋ＿ｌａｔｃｈクロックはカウ
ンタ４２０で分割されて１６ＭＨｚのカウントが生成さ
れ、ＴＳＡ ＲＡＭメモリ４３０のアドレスラインに出
力される。ＴＳＡ ＲＡＭ４３０の出力は、ＴＳＡ Ｍ
ＵＸ４２５を制御するために用いられる。
ャネルから出力される１６チャネルデータに関しては、
このチャネルデータは、ＴＤＭバスデータレートの１６
倍のスピードで出力されなければならない。よって、チ
ャネルデータクロック（ｃｋ＿ｌａｔｃｈ）はおよそ１
６ＭＨｚで動作する。ｃｋ＿ｌａｔｃｈクロックはカウ
ンタ４２０で分割されて１６ＭＨｚのカウントが生成さ
れ、ＴＳＡ ＲＡＭメモリ４３０のアドレスラインに出
力される。ＴＳＡ ＲＡＭ４３０の出力は、ＴＳＡ Ｍ
ＵＸ４２５を制御するために用いられる。
【００２０】ＴＳＡ ＲＡＭ４３０は、チャネル−タイ
ムスロット割り当てに係るデータをストアするが、この
データは、外部アドレスライン４３５及び外部書き込み
ストローブライン４４０を介して外部ソースから入力さ
れる、すなわち書き込まれる。データがＴＳＡ ＭＵＸ
４２５から出力される順序は、ＴＳＡ ＲＡＭにストア
されたチャネル−タイムスロット割り当てデータによっ
て制御される。よって、チャネル−タイムスロット順序
割り当ては、カスタマイズされること及び外部から制御
されることが可能である。
ムスロット割り当てに係るデータをストアするが、この
データは、外部アドレスライン４３５及び外部書き込み
ストローブライン４４０を介して外部ソースから入力さ
れる、すなわち書き込まれる。データがＴＳＡ ＭＵＸ
４２５から出力される順序は、ＴＳＡ ＲＡＭにストア
されたチャネル−タイムスロット割り当てデータによっ
て制御される。よって、チャネル−タイムスロット順序
割り当ては、カスタマイズされること及び外部から制御
されることが可能である。
【００２１】動作の間、カウンタ４２０は、各々の割り
当てられたチャネルをラッチ４４５を介してＴＤＭバス
４９０に順次出力させるための、ＴＳＡ ＲＡＭ４３０
へのポインタとして機能する。ＴＤＭバス４９０へ出力
されるデータストリームは、図５においてシーケンシャ
ルにチャネル／タイムスロット順序で示されている。し
かしながら、上述されているように、チャネル／タイム
スロット出力は、ＴＳＡ ＲＡＭ４３０にストアされた
チャネル／タイムスロットデータに依存して、いかよう
な順序にもカスタマイズされ得る。
当てられたチャネルをラッチ４４５を介してＴＤＭバス
４９０に順次出力させるための、ＴＳＡ ＲＡＭ４３０
へのポインタとして機能する。ＴＤＭバス４９０へ出力
されるデータストリームは、図５においてシーケンシャ
ルにチャネル／タイムスロット順序で示されている。し
かしながら、上述されているように、チャネル／タイム
スロット出力は、ＴＳＡ ＲＡＭ４３０にストアされた
チャネル／タイムスロットデータに依存して、いかよう
な順序にもカスタマイズされ得る。
【００２２】シンクパルスｐｃｍｓｙｎｃは、上述され
ているデータ選択及び処理を同期させるためにカウンタ
４２０をリセットする。
ているデータ選択及び処理を同期させるためにカウンタ
４２０をリセットする。
【００２３】逆に、アナログ信号は、コーデックの各チ
ャネルにおいてデジタルデータから再構成される。デー
タは、ＴＤＭＢから、バッファリングや時間遅延無く、
共用回路のインタポレータ部分に供給される。データは
インタポレータに到達し、ＴＤＭバスに同期して処理さ
れる。これは、インタポレータが”正しい”パルスを検
出するまでデータが（例えば図３に示された従来技術に
係る実施例におけるバッファ内に）保持されるという従
来技術に係る方法とは異なっている。
ャネルにおいてデジタルデータから再構成される。デー
タは、ＴＤＭＢから、バッファリングや時間遅延無く、
共用回路のインタポレータ部分に供給される。データは
インタポレータに到達し、ＴＤＭバスに同期して処理さ
れる。これは、インタポレータが”正しい”パルスを検
出するまでデータが（例えば図３に示された従来技術に
係る実施例におけるバッファ内に）保持されるという従
来技術に係る方法とは異なっている。
【００２４】本発明は、マルチチャネルデバイスの共用
機能回路内で所定の通信タイミングと同期してデータを
処理する方法をも企図している。詳細に述べれば、本発
明に係る方法は、マルチチャネルコーデックの各チャネ
ルからのオーバーサンプリングされたビットストリーム
データを受信してデシメートする方法を包含している。
各チャネルからのデシメートされたデータは処理され、
各チャネルの特定のタイムスロットに関して同期が取ら
れた状態において時分割多重化バスに出力される。逆
に、（デジタル−アナログ変換の一部としての）インタ
ポレーションのためにバスによって供給されたデータ
は、デスティネーションのタイミングニーズ及び／ある
いはバスタイミングと同期して、アナログデータ信号に
変換されるために共用回路宛に転送される。
機能回路内で所定の通信タイミングと同期してデータを
処理する方法をも企図している。詳細に述べれば、本発
明に係る方法は、マルチチャネルコーデックの各チャネ
ルからのオーバーサンプリングされたビットストリーム
データを受信してデシメートする方法を包含している。
各チャネルからのデシメートされたデータは処理され、
各チャネルの特定のタイムスロットに関して同期が取ら
れた状態において時分割多重化バスに出力される。逆
に、（デジタル−アナログ変換の一部としての）インタ
ポレーションのためにバスによって供給されたデータ
は、デスティネーションのタイミングニーズ及び／ある
いはバスタイミングと同期して、アナログデータ信号に
変換されるために共用回路宛に転送される。
【００２５】望ましい形態においては、本発明は、マル
チチャネルコーデック内での複数個のチャネルと共用機
能回路との間のデータフローをアレンジする回路及び方
法を提供する。各チャネルのデータは、共用回路とＴＤ
ＭＢとの間でやり取りされる。よって、マルチチャネル
共用回路コーデック処理の間に通常生ずる群遅延が実質
的に除去される。共用機能回路はデシメータ／インタポ
レータ機能を実行することが望ましく、デシメートされ
たチャネルデータは時分割多重化バスに直接出力され、
復号化されるべきデータはバスから共用機能回路に直接
供給される。しかしながら、伝送経路を介した伝送時間
をイコライズする際などのように、遅延を追加すること
が望ましい場合が存在する。このことは、ＴＳＡ ＲＡ
Ｍ内のタイムスロット位置を適切に選択することによっ
て実現される。
チチャネルコーデック内での複数個のチャネルと共用機
能回路との間のデータフローをアレンジする回路及び方
法を提供する。各チャネルのデータは、共用回路とＴＤ
ＭＢとの間でやり取りされる。よって、マルチチャネル
共用回路コーデック処理の間に通常生ずる群遅延が実質
的に除去される。共用機能回路はデシメータ／インタポ
レータ機能を実行することが望ましく、デシメートされ
たチャネルデータは時分割多重化バスに直接出力され、
復号化されるべきデータはバスから共用機能回路に直接
供給される。しかしながら、伝送経路を介した伝送時間
をイコライズする際などのように、遅延を追加すること
が望ましい場合が存在する。このことは、ＴＳＡ ＲＡ
Ｍ内のタイムスロット位置を適切に選択することによっ
て実現される。
【００２６】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００２７】
【発明の効果】以上述べたごとく、本発明によれば、マ
ルチチャネルコーデック内の共有回路とマルチチャネル
との間でのデータフローをアレンジする回路及び方法が
提供される。
ルチチャネルコーデック内の共有回路とマルチチャネル
との間でのデータフローをアレンジする回路及び方法が
提供される。
【図１】 従来技術に係る共有機能マルチチャネル回路
の一部を示すブロック図。
の一部を示すブロック図。
【図２】 図１に示された回路の従来技術に係る変形を
示す図。
示す図。
【図３】 図１に示された回路の従来技術に係る変形を
示す図。
示す図。
【図４】 本発明に係る共有機能マルチチャネル回路の
一実施例を示すブロック図。
一実施例を示すブロック図。
【図５】 図４に示された回路の動作を示すタイミング
図。
図。
２、４、６、８ デシメータ １０ タイムスロットインターチェンジ １２、１４、１６、１８ バッファ ３２、３４、３６、３８ デシメータ ４０ デシメータ ４１０、４１５ Ａ／Ｄコンバータ ４２０ ４ビットカウンタ ４２５ ＴＳＡ ＭＵＸ ４３０ ＴＳＡ ＲＡＭ ４４０ 外部書き込みストローブ信号 ４４５ ラッチ ４５０ デシメータ ４９０ ｔｓａ＿ｄａｔａ＿ｏｕｔ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サミュエル エッチ．ドウォレツキー アメリカ合衆国，07060 ニュージャージ ー，プレインフィールド，マールボロフ アヴェニュー 1305 (72)発明者 タイホー コー 大韓民国，135−280 ソウル，カンナン− グ，ダエチ−ドン，サングヨン アパート メント １−702
Claims (17)
- 【請求項１】 Ｎ個の入力及び出力バスへ接続するため
の出力とを有するマルチチャネル集積回路において、 （Ａ）前記Ｎ個の入力を処理するＮ個の対応する処理デ
バイスを有するＮ個のチャネルと、 （Ｂ）前記処理されたＮ個の入力を単一の時分割共有機
能回路に対して選択的に多重化するマルチプレクサと、 （Ｃ）第一クロックパルス及び第二クロックパルスと、
ここで、前記第一クロックパルスは前記第二クロックパ
ルスよりも高いクロックレートを有しており、 （Ｄ）前記処理されたＮ個の入力が前記時分割共有機能
回路へ多重化される順序を割り当てるための割り当てデ
ータを供給する、前記マルチプレクサに接続されたタイ
ムスロット割り当てデバイスと、ここで、前記タイムス
ロット割り当てデバイスは、前記第一クロックによって
クロックがかけられており、 （Ｅ）前記共有機能デバイスから前記出力バスへデータ
を出力する出力手段と、ここで、前記出力手段は、前記
第二クロックの連続するクロックの間に最大Ｎ個のデー
タを出力するように前記第一クロックによってクロック
がかけられており、 （Ｆ）前記第一クロックと
前記第二クロックとの同期を取る手段と、を有すること
を特徴とするマルチチャネル集積回路。 - 【請求項２】 前記（Ｄ）タイムスロット割り当てデバ
イスが、前記割り当てデータをストアするメモリを有す
ることを特徴とする請求項第１項に記載のマルチチャネ
ル集積回路。 - 【請求項３】 前記メモリへ割り当てデータを供給する
外部ソースを更に有することを特徴とする請求項第２項
に記載のマルチチャネル集積回路。 - 【請求項４】 前記Ｎ個の対応する処理デバイスが、Ａ
／Ｄコンバータであることを特徴とする請求項第１項に
記載のマルチチャネル集積回路。 - 【請求項５】 前記時分割共有機能回路が、前記Ｎ個の
チャネルからの出力に関するデシメーション機能を実行
することを特徴とする請求項第１項に記載のマルチチャ
ネル集積回路。 - 【請求項６】 前記同期手段が、前記第一及び第二クロ
ックの双方に対する固定された時間関係で前記出力バス
へデータを出力するための前記第一及び第二クロックの
双方を受信する手段を有していることを特徴とする請求
項第２項に記載のマルチチャネル集積回路。 - 【請求項７】 複数個のアナログ入力及び単一のデジタ
ル出力バスを有するデジタルスイッチングシステムにお
いて用いられる集積回路において、 （Ａ）前記アナログ入力を対応するデジタルデータに変
換するＡ／Ｄコンバータと、 （Ｂ）前記対応するデジタルデータの各々に関して、前
記対応するデジタルデータを表現する機能データを生成
する目的及び前記機能データを前記デジタル出力バスへ
出力する目的である種の機能を実行する機能デバイス
と、 （Ｃ）前記対応するデジタルデータをタイムスロット順
序によって前記機能デバイスへ割り当てる手段と、 （Ｄ）周期的なクロック信号及び周期的なストローブ信
号と、を有し、前記ストローブ信号は、前記機能データ
を前記デジタル出力バスへ出力させるように機能し、 前記クロック信号は、前記割り当て手段に対して前記ス
トローブ信号よりも高い周波数でクロックをかけ、その
際に前記対応するデジタルデータの各々が前記機能デバ
イスに割り当てられ、さらに前記ストローブ信号の連続
する２ストローブの間に前記デジタル出力に出力される
ことを特徴とするマルチチャネル集積回路。 - 【請求項８】 前記クロック信号を前記ストローブ信号
に同期させる手段を更に有することを特徴とする請求項
第７項に記載のマルチチャネル集積回路。 - 【請求項９】 前記機能デバイスが、前記対応するデジ
タルデータに対してデシメーション機能を実行すること
を特徴とする請求項第７項に記載のマルチチャネル集積
回路。 - 【請求項１０】 前記割り当て手段が、タイムスロット
割り当てデータをストアしていて前記クロック信号のタ
イミング制御下でアクセスされるメモリを有することを
特徴とする請求項第７項に記載のマルチチャネル集積回
路。 - 【請求項１１】 前記メモリ内に前記タイムスロット割
り当てデータを書き込む目的で前記メモリを前記集積回
路の外部に位置するソースからアクセスする手段を更に
有することを特徴とする請求項第１０項に記載のマルチ
チャネル集積回路。 - 【請求項１２】 前記割り当て手段が、前記メモリから
の前記タイムスロット割り当てデータ出力の制御下で前
記対応するデジタルデータを前記機能デバイスに対して
多重化するマルチプレクサを有することを特徴とする請
求項第１０項に記載のマルチチャネル集積回路。 - 【請求項１３】 前記集積回路が、さらに、前記機能デ
バイスに接続されていて前記クロック信号によって駆動
され、前記クロック信号と同期して前記デジタルバスに
前記機能データを出力する出力デバイスを有することを
特徴とする請求項第７項に記載のマルチチャネル集積回
路。 - 【請求項１４】 共有回路内で時分割多重化バスから得
られるＮチャネルデータを処理する方法において、 前記処理は前記時分割多重化バスのタイミング定義に同
期して実現され、その結果、前記共有回路内の処理の間
に前記データに対して導入されて前記Ｎ個のチャネルの
各々に出力される群遅延が所望の値を有しており、 ａ）前記時分割多重化バスから前記共有回路に対してデ
ータを処理目的で転送する段階と、 ｂ）前記転送されたデータを処理する段階と、 ｃ）前記処理されたデータを前記Ｎ個のチャネルの各々
に対して出力する段階と、ここで、前記転送段階、処理
段階及び出力段階は、前記タイミング定義と同期して実
行される、 ｄ）周期的ストローブ信号によって前記タイミング定義
を開始／反復し、前記ストローブ信号の連続するストロ
ーブ内に前記Ｎ個のチャネルの各々に前記処理されたデ
ータを出力する段階と、を有することを特徴とするマル
チチャネルデータ処理方法。 - 【請求項１５】 前記処理段階が前記データのインタポ
レートをする段階を有することを特徴とする請求項第１
４項に記載のマルチチャネルデータ処理方法。 - 【請求項１６】 前記タイミング定義を選択的に変更す
る段階を有することを特徴とする請求項第１４項に記載
のマルチチャネルデータ処理方法。 - 【請求項１７】 前記所望の値が最小化されていること
を特徴とする請求項第１４項に記載のマルチチャネルデ
ータ処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US537568 | 1995-10-02 | ||
| US08/537,568 US5790072A (en) | 1995-10-02 | 1995-10-02 | Method and apparatus for reducing data delay within a multi-channel shared-circuit date processing environment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191297A true JPH09191297A (ja) | 1997-07-22 |
| JP3088306B2 JP3088306B2 (ja) | 2000-09-18 |
Family
ID=24143172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08254386A Expired - Fee Related JP3088306B2 (ja) | 1995-10-02 | 1996-09-26 | マルチチャネル集積回路及びマルチチャネルデータ処理方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5790072A (ja) |
| EP (1) | EP0767555A3 (ja) |
| JP (1) | JP3088306B2 (ja) |
| KR (1) | KR970022794A (ja) |
| CA (1) | CA2186918C (ja) |
| SE (1) | SE9603405L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003511956A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 拡散スペクトラム受信機 |
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|---|---|---|---|---|
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| US6377558B1 (en) * | 1998-04-06 | 2002-04-23 | Ericsson Inc. | Multi-signal transmit array with low intermodulation |
| US6667994B1 (en) * | 2000-06-09 | 2003-12-23 | Scientific-Atlanta, Inc. | Multiplexing digital communication system |
| US6823053B2 (en) * | 2002-10-03 | 2004-11-23 | Sbc Properties, L.P. | Method and system for displaying customer information |
| JP4457613B2 (ja) * | 2003-09-04 | 2010-04-28 | ソニー株式会社 | 固体撮像装置 |
| EP1701459A1 (en) * | 2005-03-09 | 2006-09-13 | Institute of Electronics and Computer Science of Latvian University | Method for data acquisition from multiple sources of analog signals |
| KR101228934B1 (ko) * | 2007-08-28 | 2013-02-01 | 삼성전자주식회사 | 컴퓨터 시스템, 그 제어 방법 및 데이터 처리 장치 |
| FR3094593B1 (fr) * | 2019-03-29 | 2021-02-19 | Teledyne E2V Semiconductors Sas | Procédé de synchronisation de données numériques envoyées en série |
| TW202107114A (zh) * | 2019-04-03 | 2021-02-16 | 美商蝴蝶網路公司 | 用於超音波資料之仰角波束成型的方法和設備 |
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|---|---|---|---|---|
| JPS515243B1 (ja) * | 1968-07-22 | 1976-02-18 | ||
| US4127742A (en) * | 1977-09-01 | 1978-11-28 | International Telephone And Telegraph Corporation | Time division telecommunication system |
| GB2180430B (en) * | 1985-09-05 | 1989-08-23 | Motorola Inc | Subscriber line card arrangement |
| US4881191A (en) * | 1987-01-13 | 1989-11-14 | Hewlett-Packard Company | Multichannel decimation/interpolation filter |
| ES2083445T3 (es) * | 1990-09-18 | 1996-04-16 | Alcatel Nv | Circuito diezmador de varios canales. |
| US5592480A (en) * | 1995-03-13 | 1997-01-07 | Carney; Ronald R. | Wideband wireless basestation making use of time division multiple-access bus having selectable number of time slots and frame synchronization to support different modulation standards |
-
1995
- 1995-10-02 US US08/537,568 patent/US5790072A/en not_active Expired - Lifetime
-
1996
- 1996-09-18 SE SE9603405A patent/SE9603405L/xx not_active Application Discontinuation
- 1996-09-25 EP EP96306969A patent/EP0767555A3/en not_active Withdrawn
- 1996-09-26 JP JP08254386A patent/JP3088306B2/ja not_active Expired - Fee Related
- 1996-10-01 KR KR1019960043348A patent/KR970022794A/ko not_active Application Discontinuation
- 1996-10-01 CA CA002186918A patent/CA2186918C/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2003511956A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 拡散スペクトラム受信機 |
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| CA2186918A1 (en) | 1997-04-03 |
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| SE9603405D0 (sv) | 1996-09-18 |
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