JPH09191205A - 信号分離マイクロ波スプリッタ／コンバイナ - Google Patents
信号分離マイクロ波スプリッタ／コンバイナInfo
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- JPH09191205A JPH09191205A JP8323653A JP32365396A JPH09191205A JP H09191205 A JPH09191205 A JP H09191205A JP 8323653 A JP8323653 A JP 8323653A JP 32365396 A JP32365396 A JP 32365396A JP H09191205 A JPH09191205 A JP H09191205A
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- ground plane
- ground
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- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P3/00—Waveguides; Transmission lines of the waveguide type
- H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
- H01P3/08—Microstrips; Strip lines
- H01P3/081—Microstriplines
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- H—ELECTRICITY
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- H01P5/00—Coupling devices of the waveguide type
- H01P5/12—Coupling devices having more than two ports
- H01P5/16—Conjugate devices, i.e. devices having at least one port decoupled from one other port
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
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- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
Landscapes
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 Ｇｙｓｅｌの構成においては、数個のインピ
ーダンス同軸伝送ラインを必要としていた。 【解決手段】 マイクロ波装置、例えば、スプリッタ／
コンバイナが、導電性のアース平面を二つの誘電マイク
ロストリップ基板の間に挟むことによって形成される。
これらマイクロストリップ基板の外側表面は、ＲＦトレ
ースを有する。アース平面内に導電性の複数の分散され
た通過ホールが貫通されるが、これらの通過ホールは、
アース平面と接触し、基板を貫通して、これら基板の外
側表面に抜ける。加えて、基板表面上のＲＦトレースの
間の接続が、追加の導電性の通過ホールによって作られ
るが、この追加の通過ホールは、アース平面を、アース
平面内に形成されたこれら追加の通過ホールの通路のた
めの開口内を通り抜ける。
ーダンス同軸伝送ラインを必要としていた。 【解決手段】 マイクロ波装置、例えば、スプリッタ／
コンバイナが、導電性のアース平面を二つの誘電マイク
ロストリップ基板の間に挟むことによって形成される。
これらマイクロストリップ基板の外側表面は、ＲＦトレ
ースを有する。アース平面内に導電性の複数の分散され
た通過ホールが貫通されるが、これらの通過ホールは、
アース平面と接触し、基板を貫通して、これら基板の外
側表面に抜ける。加えて、基板表面上のＲＦトレースの
間の接続が、追加の導電性の通過ホールによって作られ
るが、この追加の通過ホールは、アース平面を、アース
平面内に形成されたこれら追加の通過ホールの通路のた
めの開口内を通り抜ける。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波信号を
扱うための装置およびこのような装置の製造、より詳細
には、信号分離マイクロ波スプリッタ／コンバイナある
いはデバイダ／コンバイナに関する。
扱うための装置およびこのような装置の製造、より詳細
には、信号分離マイクロ波スプリッタ／コンバイナある
いはデバイダ／コンバイナに関する。
【０００２】
【従来の技術】Ulrich H.Gyselは、MIT Symposium Dige
st,1975,pp.116-118に掲載の“A NewN-Way Power Divid
er/Combiner Suitable for High Power Applications”
という名称の論文において、マイクロ波回路（コンバイ
ナ回路であるものと想定される）について開示するが、
この回路は、ポートを逆方向に流れる外来信号の存在を
回避し、また、他の有害な電気的効果を避ける。このマ
イクロ波回路は、回路基板と伝送ラインを含む。これら
伝送ラインは、全て、基板上にストリップラインの形式
にて印刷されるが、ただし、これら伝送ラインの一つ
は、同軸ラインとされる。この回路においては、一次ポ
ートが同軸ラインＺ１によって接合点に接続され、この
接合点には、複数のストリップラインＺ２も接続され
る。これらストリップラインは、この接合点から遠い方
の端は、対応する二次ポートに接続される。これらスト
リップラインＺ２は、二次ポートと前述の接合点との間
のマイクロ波信号の伝送のための主経路を提供する。
st,1975,pp.116-118に掲載の“A NewN-Way Power Divid
er/Combiner Suitable for High Power Applications”
という名称の論文において、マイクロ波回路（コンバイ
ナ回路であるものと想定される）について開示するが、
この回路は、ポートを逆方向に流れる外来信号の存在を
回避し、また、他の有害な電気的効果を避ける。このマ
イクロ波回路は、回路基板と伝送ラインを含む。これら
伝送ラインは、全て、基板上にストリップラインの形式
にて印刷されるが、ただし、これら伝送ラインの一つ
は、同軸ラインとされる。この回路においては、一次ポ
ートが同軸ラインＺ１によって接合点に接続され、この
接合点には、複数のストリップラインＺ２も接続され
る。これらストリップラインは、この接合点から遠い方
の端は、対応する二次ポートに接続される。これらスト
リップラインＺ２は、二次ポートと前述の接合点との間
のマイクロ波信号の伝送のための主経路を提供する。
【０００３】任意の一つの二次ポートの所に受信された
信号が、主経路を通って、任意の他の二次ポートに外来
信号として到達するためには、この信号は、二つの主経
路を通じて、これら二つのポート間の距離、つまり、コ
ンバイナの中心周波数でのマイクロ波信号の半波長であ
る距離を通過することとなり、これら外来信号は、この
通過の過程で、おおむね１８０°の位相シフトを受け
る。Ulrich H.Gyselは、これら外来信号の存在を二次ポ
ートの所で、それぞれ、これらポートを複数の補助的な
信号伝送経路に接続することによって低減させる。これ
ら補助的な信号伝送路は、おのおの、直列のストリップ
ラインＺ３とストリップラインＺ４から構成され、これ
らの全ては、二次ポートから遠い方の端の所で、共通の
浮遊点（floating point）に接続される。これら補助経
路は、おのおの半波長の長さを有する。外来信号は、二
つの主経路を通過するのみでなく、二つの補助経路も通
過することとなり、これら補助経路を通って宛先ポート
に伝わる信号の部分は、３６０°位相シフトを受け、二
つの主経路を通ってこのポートに到達する外来信号の部
分と、位相が完全にずれる。これら二つの信号部分は、
こうして、互いに相殺しあい、このために、結果として
の外来信号のレベルが低減される。
信号が、主経路を通って、任意の他の二次ポートに外来
信号として到達するためには、この信号は、二つの主経
路を通じて、これら二つのポート間の距離、つまり、コ
ンバイナの中心周波数でのマイクロ波信号の半波長であ
る距離を通過することとなり、これら外来信号は、この
通過の過程で、おおむね１８０°の位相シフトを受け
る。Ulrich H.Gyselは、これら外来信号の存在を二次ポ
ートの所で、それぞれ、これらポートを複数の補助的な
信号伝送経路に接続することによって低減させる。これ
ら補助的な信号伝送路は、おのおの、直列のストリップ
ラインＺ３とストリップラインＺ４から構成され、これ
らの全ては、二次ポートから遠い方の端の所で、共通の
浮遊点（floating point）に接続される。これら補助経
路は、おのおの半波長の長さを有する。外来信号は、二
つの主経路を通過するのみでなく、二つの補助経路も通
過することとなり、これら補助経路を通って宛先ポート
に伝わる信号の部分は、３６０°位相シフトを受け、二
つの主経路を通ってこのポートに到達する外来信号の部
分と、位相が完全にずれる。これら二つの信号部分は、
こうして、互いに相殺しあい、このために、結果として
の外来信号のレベルが低減される。
【０００４】
【発明が解決しようとする課題】Gyselの構成は、数個
のインピーダンス同軸伝送ラインを要求するという短所
を有する。
のインピーダンス同軸伝送ラインを要求するという短所
を有する。
【０００５】
【課題を解決するための手段】本発明の一つの実施例に
おいては、導電性のアース平面が二つの誘電マイクロス
トリップ基板の間にサンドイッチ状に挟まれる。この誘
電マイクロストリップ基板の外側面は、ＲＦトレースを
有する。アース平面の効果が、複数の分散された導電性
の通過ホール（via holes）によって延長されるが、こ
の通過ホールは、アース平面と接触し、基板を貫通し
て、基板の外側表面へと抜ける。
おいては、導電性のアース平面が二つの誘電マイクロス
トリップ基板の間にサンドイッチ状に挟まれる。この誘
電マイクロストリップ基板の外側面は、ＲＦトレースを
有する。アース平面の効果が、複数の分散された導電性
の通過ホール（via holes）によって延長されるが、こ
の通過ホールは、アース平面と接触し、基板を貫通し
て、基板の外側表面へと抜ける。
【０００６】これら表面上のＲＦトレース間の接続が、
追加の導電性の通過ホールによって形成されるが、この
追加の通過ホールは、基板を貫通し、さらに、アース平
面の、アース平面内に形成されたこの追加の通過ホール
の通路のための開口内を通り抜ける。
追加の導電性の通過ホールによって形成されるが、この
追加の通過ホールは、基板を貫通し、さらに、アース平
面の、アース平面内に形成されたこの追加の通過ホール
の通路のための開口内を通り抜ける。
【０００７】本発明のさまざまな特徴が、本明細書の一
部分を構成する特許請求の範囲において指摘される。本
発明の長所は、以下の詳細な説明を付録の図面との関連
で読むことによって一層明白になるものである。
部分を構成する特許請求の範囲において指摘される。本
発明の長所は、以下の詳細な説明を付録の図面との関連
で読むことによって一層明白になるものである。
【０００８】
【発明の実施の形態】図１は、コンポジット印刷回路基
板ＣＢ１の形式での本発明の実施例の分解斜視図であ
り、デバイダ／コンバイナＤＣ１を構成する。図２は、
基板ＣＢ１の製造の開始における要素の分解立面図であ
る。
板ＣＢ１の形式での本発明の実施例の分解斜視図であ
り、デバイダ／コンバイナＤＣ１を構成する。図２は、
基板ＣＢ１の製造の開始における要素の分解立面図であ
る。
【０００９】図２に示されるように、コンポジット印刷
回路基板ＣＢ１の製造は、誘電基板ＤＢ１から開始され
るが、誘電基板ＤＢ１は、それぞれ、基板ＤＢ１の上側
表面をカバーする導電性の（例えば、銅の）メッキ層Ｐ
Ｌ１および下側表面をカバーする導電性のメッキ層ＰＬ
２を持つ。第二の誘電基板ＤＢ２の下側表面には、導電
性のメッキ層ＰＬ３がメッキされる。第二の基板ＤＢ２
は、実際には、最初に、上側表面、下側表面の両方をメ
ッキし、その後、上側表面のメッキ層を除去することに
よって製造される。基板ＤＢ１の誘電定数は、εr1にて
表され、基板ＤＢ２の誘電定数はεr2にて表されるが、
一つの実施例においては、εr1＝εr2とされる。粘着剤
ＡＤ１の誘電定数は、εr3にて表されるが、一つの実施
例においては、εr1＝εr2＝εr3とされる。図１および
図２における層の厚さ、特に粘着層ＡＤ１の厚さは、見
易さの目的のために、異なる程度に誇張されていること
に注意する。基板ＤＢ１とＤＢ２の厚さは、用途に応じ
て、等しくされることも、等しくされないこともある。
回路基板ＣＢ１の製造は、誘電基板ＤＢ１から開始され
るが、誘電基板ＤＢ１は、それぞれ、基板ＤＢ１の上側
表面をカバーする導電性の（例えば、銅の）メッキ層Ｐ
Ｌ１および下側表面をカバーする導電性のメッキ層ＰＬ
２を持つ。第二の誘電基板ＤＢ２の下側表面には、導電
性のメッキ層ＰＬ３がメッキされる。第二の基板ＤＢ２
は、実際には、最初に、上側表面、下側表面の両方をメ
ッキし、その後、上側表面のメッキ層を除去することに
よって製造される。基板ＤＢ１の誘電定数は、εr1にて
表され、基板ＤＢ２の誘電定数はεr2にて表されるが、
一つの実施例においては、εr1＝εr2とされる。粘着剤
ＡＤ１の誘電定数は、εr3にて表されるが、一つの実施
例においては、εr1＝εr2＝εr3とされる。図１および
図２における層の厚さ、特に粘着層ＡＤ１の厚さは、見
易さの目的のために、異なる程度に誇張されていること
に注意する。基板ＤＢ１とＤＢ２の厚さは、用途に応じ
て、等しくされることも、等しくされないこともある。
【００１０】次に、メッキ層ＰＬ１、ＰＬ２、ＰＬ３が
エッチングされる。その後、粘着剤ＡＤ１を使用して、
基板ＤＢ２のメッキをされなかった上側表面が、エッチ
ングされた下側メッキ層ＰＬ２に固定される。次に、ホ
ールが、これらメッキされた基板、エッチングされた基
板、および粘着剤を貫通して開けられ、これらホールが
メッキされる。誘電基板ＤＢ１とエッチングされたメッ
キ層ＰＬ１によってマイクロストリップ基板ＭＢ１が構
成され、誘電基板ＤＢ２とエッチングされたメッキ層Ｐ
Ｌ３によってマイクロストリップ基板ＭＢ２が構成され
る。エッチングされたメッキ層ＰＬ２は、導電性のアー
ス平面ＰＧ１を構成する。結果として、図１に示される
ようなコンポジット基板ＣＢ１が製造される。
エッチングされる。その後、粘着剤ＡＤ１を使用して、
基板ＤＢ２のメッキをされなかった上側表面が、エッチ
ングされた下側メッキ層ＰＬ２に固定される。次に、ホ
ールが、これらメッキされた基板、エッチングされた基
板、および粘着剤を貫通して開けられ、これらホールが
メッキされる。誘電基板ＤＢ１とエッチングされたメッ
キ層ＰＬ１によってマイクロストリップ基板ＭＢ１が構
成され、誘電基板ＤＢ２とエッチングされたメッキ層Ｐ
Ｌ３によってマイクロストリップ基板ＭＢ２が構成され
る。エッチングされたメッキ層ＰＬ２は、導電性のアー
ス平面ＰＧ１を構成する。結果として、図１に示される
ようなコンポジット基板ＣＢ１が製造される。
【００１１】図１に示されるように、上側のマイクロス
トリップ基板ＭＢ１と下側のマイクロストリップ基板Ｍ
Ｂ２によって、導電性の共通のアース平面ＧＰ１が、サ
イドイッチ状に、これらの間に、挟まれる。共通のアー
ス平面ＧＰ１が上側の誘電基板ＤＢ１上にメッキされ、
粘着層ＡＤ１によって、下側の誘電基板ＤＢ２が、共通
のアース平面ＧＰ１に固定される。
トリップ基板ＭＢ１と下側のマイクロストリップ基板Ｍ
Ｂ２によって、導電性の共通のアース平面ＧＰ１が、サ
イドイッチ状に、これらの間に、挟まれる。共通のアー
ス平面ＧＰ１が上側の誘電基板ＤＢ１上にメッキされ、
粘着層ＡＤ１によって、下側の誘電基板ＤＢ２が、共通
のアース平面ＧＰ１に固定される。
【００１２】図１に示されるように、マイクロストリッ
プ基板ＭＢ１は、誘電基板ＤＢ１の上側表面上に導電性
のマイクロストリップトレースＭＴ１、ＭＴ１１、ＭＴ
１２、ＭＴ１３を含む（これらは、メッキ層ＰＬ１のエ
ッチングの後に残された部分であり、簡素化のために集
合的にＭＴ１Ｎとして示される）。マイクロストリップ
基板ＭＢ２は、誘電基板ＤＢ２の下側表面上にマイクロ
ストリップトレースＴＭ２、ＭＴ２１、ＭＴ２２、ＭＴ
２３、ＭＴ３１、ＭＴ３２、ＭＴ３３を含む（これら
も、メッキ層ＰＬ３のエッチングの後に残された部分で
あり、簡素化のために集合的にＭＴ２Ｎとして示され
る）。トレースＭＴ１ＮとＭＴ２Ｎとは誘電的に分離さ
れ、それぞれ、基板ＤＢ１の上側表面上には、導電性の
メッキ層ＣＯ１が存在し、基板ＤＢ２の下側表面上に
は、導電性のメッキ層ＣＯ２が存在する。これら導電性
のメッキ層ＣＯ１およびＣＯ２も、メッキ層ＰＬ１およ
びＰＬ３をエッチングして残された部分から形成され
る。
プ基板ＭＢ１は、誘電基板ＤＢ１の上側表面上に導電性
のマイクロストリップトレースＭＴ１、ＭＴ１１、ＭＴ
１２、ＭＴ１３を含む（これらは、メッキ層ＰＬ１のエ
ッチングの後に残された部分であり、簡素化のために集
合的にＭＴ１Ｎとして示される）。マイクロストリップ
基板ＭＢ２は、誘電基板ＤＢ２の下側表面上にマイクロ
ストリップトレースＴＭ２、ＭＴ２１、ＭＴ２２、ＭＴ
２３、ＭＴ３１、ＭＴ３２、ＭＴ３３を含む（これら
も、メッキ層ＰＬ３のエッチングの後に残された部分で
あり、簡素化のために集合的にＭＴ２Ｎとして示され
る）。トレースＭＴ１ＮとＭＴ２Ｎとは誘電的に分離さ
れ、それぞれ、基板ＤＢ１の上側表面上には、導電性の
メッキ層ＣＯ１が存在し、基板ＤＢ２の下側表面上に
は、導電性のメッキ層ＣＯ２が存在する。これら導電性
のメッキ層ＣＯ１およびＣＯ２も、メッキ層ＰＬ１およ
びＰＬ３をエッチングして残された部分から形成され
る。
【００１３】メッキされた貫通する導電性のＦＲトレー
ス用の通過ホール（plated-through,conductive,RF tra
ce via holes ）ＶＨ１が、マイクロストリップ基板Ｍ
Ｂ１の上部のトレースＭＴ１Ｎの特定のポイントを、マ
イクロストリップ基板ＭＢ２の下部のマイクロストリッ
プトレースＭＴ２Ｎの特定のポイントと接続する。これ
ら通過ホールが図３と図４Ａにより拡大して示される
が、図３は、図２の部分の立面図であり、図４Ａは、図
３の断面４−４の平面図である。図４Ａは、通過ホール
ＶＨ１の付近のアース平面ＧＰ１の部分の拡大図であ
る。図３および図４Ａに示されるように、導電性の通過
ホールＶＨ１は、マイクロストリップ基板ＭＢ１の上部
の所の導電性のトレースＭＴ１Ｎを、マイクロストリッ
プ基板ＭＢ２の下部の所のマイクロストリップトレース
ＭＴ２Ｎに接続する。図３および４Ａに示されるよう
に、アース平面ＧＰ１内の開口ＯＰ１のために、通過ホ
ールＶＨ１上の導電性のメッキ層が、マイクロストリッ
プトレースＭＴ１ＮからマイクロストリップトレースＭ
Ｔ２Ｎに、アース平面ＧＰ１への短絡なしに、通ること
が許される。図４Ａに示されるように、開口ＯＰ１は、
誘電基板ＤＢ２（図４Ａには示されてない）の上に横た
わる粘着層ＡＤ１を露出させる。共通のアース平面ＧＰ
１の導電性の材料、例えば、銅によって、メッキされた
貫通する通過ホール（plated-through via holes ）Ｖ
Ｈ１の通路のための各開口ＯＰ１が形成される。
ス用の通過ホール（plated-through,conductive,RF tra
ce via holes ）ＶＨ１が、マイクロストリップ基板Ｍ
Ｂ１の上部のトレースＭＴ１Ｎの特定のポイントを、マ
イクロストリップ基板ＭＢ２の下部のマイクロストリッ
プトレースＭＴ２Ｎの特定のポイントと接続する。これ
ら通過ホールが図３と図４Ａにより拡大して示される
が、図３は、図２の部分の立面図であり、図４Ａは、図
３の断面４−４の平面図である。図４Ａは、通過ホール
ＶＨ１の付近のアース平面ＧＰ１の部分の拡大図であ
る。図３および図４Ａに示されるように、導電性の通過
ホールＶＨ１は、マイクロストリップ基板ＭＢ１の上部
の所の導電性のトレースＭＴ１Ｎを、マイクロストリッ
プ基板ＭＢ２の下部の所のマイクロストリップトレース
ＭＴ２Ｎに接続する。図３および４Ａに示されるよう
に、アース平面ＧＰ１内の開口ＯＰ１のために、通過ホ
ールＶＨ１上の導電性のメッキ層が、マイクロストリッ
プトレースＭＴ１ＮからマイクロストリップトレースＭ
Ｔ２Ｎに、アース平面ＧＰ１への短絡なしに、通ること
が許される。図４Ａに示されるように、開口ＯＰ１は、
誘電基板ＤＢ２（図４Ａには示されてない）の上に横た
わる粘着層ＡＤ１を露出させる。共通のアース平面ＧＰ
１の導電性の材料、例えば、銅によって、メッキされた
貫通する通過ホール（plated-through via holes ）Ｖ
Ｈ１の通路のための各開口ＯＰ１が形成される。
【００１４】図３に詳細に示されるように、さらに、メ
ッキされた貫通するアース用の貫通穴（plated-through
ground via holes）ＶＨ２が、マイクロストリップ基
板ＭＢ１の上側表面上の導電性のメッキ層ＣＯ１から、
アース平面ＧＰ１を経て、マイクロストリップ基板ＭＢ
２の下側の導電性のメッキ層ＣＯ２へと貫通する。全て
の通過ホールＶＨ２は、電気的にメッキ層によって、ア
ース平面ＧＰ１に接続される。このアース用の通過ホー
ルＶＨ２は、トレースＭＴＩＮおよびＭＴ２Ｎによって
占拠されてない所に、小さな間隔のポイントとして配置
され、蜂の巣を形成するが、これによって、アース平面
ＧＰ１が、基板ＤＢ１とＤＢ２へと延長される。こうし
て、アース用の通過ホールＶＨ２は、アース電位を、マ
イクロストリップトレースＭＴ１ＮおよびＭＴ２Ｎのま
わりのメッキ層ＣＯ１およびＣＯ２に運び、結果とし
て、これらのトレースまわりにアース電位によるシール
ド（遮蔽）を形成する。一方、ＦＲトレース用の通過ホ
ールＶＨ１は、上側マイクロストリップ基板ＭＢ１上の
ＦＲトレースＴＭ１Ｎから、下側マイクロストリップ基
板ＭＢ２上のＦＲトレースＭＴ２Ｎへの、ＲＦ信号パワ
ーの輸送を提供する。
ッキされた貫通するアース用の貫通穴（plated-through
ground via holes）ＶＨ２が、マイクロストリップ基
板ＭＢ１の上側表面上の導電性のメッキ層ＣＯ１から、
アース平面ＧＰ１を経て、マイクロストリップ基板ＭＢ
２の下側の導電性のメッキ層ＣＯ２へと貫通する。全て
の通過ホールＶＨ２は、電気的にメッキ層によって、ア
ース平面ＧＰ１に接続される。このアース用の通過ホー
ルＶＨ２は、トレースＭＴＩＮおよびＭＴ２Ｎによって
占拠されてない所に、小さな間隔のポイントとして配置
され、蜂の巣を形成するが、これによって、アース平面
ＧＰ１が、基板ＤＢ１とＤＢ２へと延長される。こうし
て、アース用の通過ホールＶＨ２は、アース電位を、マ
イクロストリップトレースＭＴ１ＮおよびＭＴ２Ｎのま
わりのメッキ層ＣＯ１およびＣＯ２に運び、結果とし
て、これらのトレースまわりにアース電位によるシール
ド（遮蔽）を形成する。一方、ＦＲトレース用の通過ホ
ールＶＨ１は、上側マイクロストリップ基板ＭＢ１上の
ＦＲトレースＴＭ１Ｎから、下側マイクロストリップ基
板ＭＢ２上のＦＲトレースＭＴ２Ｎへの、ＲＦ信号パワ
ーの輸送を提供する。
【００１５】本発明の一つの実施例（図示なし）におい
ては、幾つかあるいは全てのアース用の通過ホールＶＨ
２は、アース平面ＧＰ１にまで伸びるのみで、これを超
えることはない。つまり、幾つかは、基板ＤＢ１を横断
して伸び、アース平面ＧＰ１に接して終端し、他の幾つ
かは、基板ＤＢ２を横断して伸び、これもアース平面Ｇ
Ｐ１に接続される。基板ＤＢ１を横断する通過ホール
は、基板ＤＢ２を横断する通過ホールとオフセットされ
る。
ては、幾つかあるいは全てのアース用の通過ホールＶＨ
２は、アース平面ＧＰ１にまで伸びるのみで、これを超
えることはない。つまり、幾つかは、基板ＤＢ１を横断
して伸び、アース平面ＧＰ１に接して終端し、他の幾つ
かは、基板ＤＢ２を横断して伸び、これもアース平面Ｇ
Ｐ１に接続される。基板ＤＢ１を横断する通過ホール
は、基板ＤＢ２を横断する通過ホールとオフセットされ
る。
【００１６】図１、図３に示されるように、基板ＭＢ１
の上側表面上のメッキされた導体ＣＯ１は、全ての通過
ホールＶＨ２を、基板ＭＢ１のエッジＥＤ１上のエッジ
メッキ層ＥＰ１に接続し、基板ＭＢ２の下側表面上のメ
ッキされた導体ＣＯ２は、全ての通過ホールＶＨ２を基
板ＭＢ２の同一のエッジ上のエッジメッキ層ＥＰ１に接
続する。図１、図４Ｂの誘電基板ＤＢ１およびＤＢ２の
エッジＥＤ１上のメッキ層ＥＰ１は、アース平面ＧＰ１
に接し、このエッジに沿ってアース電位を運ぶ。図４Ｂ
に示されるように、導体ＣＴ１によって、マイクロスト
リップトレースＭＴ１ＮおよびＭＴ２Ｎが、適当なソー
スおよび負荷に接続される。導体ＣＴ２は、導体ＣＯ１
およびＣＯ２、従って、通過ホールＶＨ２、並びにアー
ス平面ＧＰ１を、外部アース、例えば、図７に示される
ケースＣＡ１に接続する。メッキ層ＥＰ１は、図１にお
いては、部分的に示されるのみである。本発明の一つの
実施例においては、メッキ層ＥＰ１は、基板ＤＢ１およ
びＤＢ２の各エッジの全長に沿って伸び、トレースＭＴ
１ＮおよびＭＴ２Ｎに対してのみギャップが設けられ
る。
の上側表面上のメッキされた導体ＣＯ１は、全ての通過
ホールＶＨ２を、基板ＭＢ１のエッジＥＤ１上のエッジ
メッキ層ＥＰ１に接続し、基板ＭＢ２の下側表面上のメ
ッキされた導体ＣＯ２は、全ての通過ホールＶＨ２を基
板ＭＢ２の同一のエッジ上のエッジメッキ層ＥＰ１に接
続する。図１、図４Ｂの誘電基板ＤＢ１およびＤＢ２の
エッジＥＤ１上のメッキ層ＥＰ１は、アース平面ＧＰ１
に接し、このエッジに沿ってアース電位を運ぶ。図４Ｂ
に示されるように、導体ＣＴ１によって、マイクロスト
リップトレースＭＴ１ＮおよびＭＴ２Ｎが、適当なソー
スおよび負荷に接続される。導体ＣＴ２は、導体ＣＯ１
およびＣＯ２、従って、通過ホールＶＨ２、並びにアー
ス平面ＧＰ１を、外部アース、例えば、図７に示される
ケースＣＡ１に接続する。メッキ層ＥＰ１は、図１にお
いては、部分的に示されるのみである。本発明の一つの
実施例においては、メッキ層ＥＰ１は、基板ＤＢ１およ
びＤＢ２の各エッジの全長に沿って伸び、トレースＭＴ
１ＮおよびＭＴ２Ｎに対してのみギャップが設けられ
る。
【００１７】図１から図４Ａ（図４Ｂも含む）のトレー
スＭＴ１、ＭＴ２、および通過ホールＶＨ１によって、
Ｎ方向コンバイナ／デバイダの回路が構成される。図１
から図４Ａの例においては、Ｎ＝３である。図１から図
４Ａの実施例の略等価回路図が図５に示される。この回
路の詳細については、図８および図９との関連で説明さ
れる。（図１−図４Ａおよび図１−図５という言及に
は、図４Ｂも含まれることに注意する）。
スＭＴ１、ＭＴ２、および通過ホールＶＨ１によって、
Ｎ方向コンバイナ／デバイダの回路が構成される。図１
から図４Ａの例においては、Ｎ＝３である。図１から図
４Ａの実施例の略等価回路図が図５に示される。この回
路の詳細については、図８および図９との関連で説明さ
れる。（図１−図４Ａおよび図１−図５という言及に
は、図４Ｂも含まれることに注意する）。
【００１８】図６は、本発明を具現するシステムのブロ
ック図である。ここでは、Ｎ方向デバイダ／コンバイナ
ＤＣ１およびＤＣ２は、コヒーレント信号を持つ並列高
パワー増幅器として機能する。これを達成するために、
デバイダ／コンバイナＤＣ１は、デバイダとして動作
し、入力信号を受信する。デバイダ／コンバイナＤＣ１
は、次に、その出力を、増幅器ＡＭ１、ＡＭ２、ＡＭ
３．．．ＡＭＮに伸びるＮ個のラインの間に分配する。
Ｎ方向デバイダ／コンバイナＤＣ２は、デバイダ／コン
バイナＤＣ１と同一の構成を持つが、そのコンバイナと
しての機能を使用して、並列高パワー増幅器ＡＭ１−Ａ
ＭＮからの出力信号を生成する。デバイダ／コンバイナ
ＤＣ１およびＤＣ２のおのおのが、本発明の特徴を具現
する。これらデバイダ／コンバイナは、例えば、おのお
の、図１から図５に示されるタイプの構造を持つ。
ック図である。ここでは、Ｎ方向デバイダ／コンバイナ
ＤＣ１およびＤＣ２は、コヒーレント信号を持つ並列高
パワー増幅器として機能する。これを達成するために、
デバイダ／コンバイナＤＣ１は、デバイダとして動作
し、入力信号を受信する。デバイダ／コンバイナＤＣ１
は、次に、その出力を、増幅器ＡＭ１、ＡＭ２、ＡＭ
３．．．ＡＭＮに伸びるＮ個のラインの間に分配する。
Ｎ方向デバイダ／コンバイナＤＣ２は、デバイダ／コン
バイナＤＣ１と同一の構成を持つが、そのコンバイナと
しての機能を使用して、並列高パワー増幅器ＡＭ１−Ａ
ＭＮからの出力信号を生成する。デバイダ／コンバイナ
ＤＣ１およびＤＣ２のおのおのが、本発明の特徴を具現
する。これらデバイダ／コンバイナは、例えば、おのお
の、図１から図５に示されるタイプの構造を持つ。
【００１９】図７は、デバイダ／コンバイナＤＣ１ある
いはデバイダ／コンバイナＤＣ２を収容するケース構造
の一例である。ここでは、アースされたケースＣＡ１
は、二つのデバイダ／コンバイナを含み、Ｎ＝３であ
る。コネクタ（図示なし）によって内側デバイダ／コン
バイナ基板ＣＢ１に接続される。ケースＣＡ１内の基板
ＣＢ１によって、入／出力が提供される。例えば、ケー
スＣＡ１内の上側の基板がデバイダとして機能する場合
は、入力は、デバイダ／コンバイナの、上側コネクタＤ
ＩＮ１の所に出現し、出力は、ＤＯＵＴ１、ＤＯＵＴ
２、およびＤＯＵＴ３の所に出現する。一方、下側の基
板がコンバイナとして使用される場合は、入力は、コネ
クタＣＩＮ１、ＣＩＮ２、およびＣＩＮ３の所に出現
し、出力は、コネクタＣＯＵＴ１の所に出現する。
いはデバイダ／コンバイナＤＣ２を収容するケース構造
の一例である。ここでは、アースされたケースＣＡ１
は、二つのデバイダ／コンバイナを含み、Ｎ＝３であ
る。コネクタ（図示なし）によって内側デバイダ／コン
バイナ基板ＣＢ１に接続される。ケースＣＡ１内の基板
ＣＢ１によって、入／出力が提供される。例えば、ケー
スＣＡ１内の上側の基板がデバイダとして機能する場合
は、入力は、デバイダ／コンバイナの、上側コネクタＤ
ＩＮ１の所に出現し、出力は、ＤＯＵＴ１、ＤＯＵＴ
２、およびＤＯＵＴ３の所に出現する。一方、下側の基
板がコンバイナとして使用される場合は、入力は、コネ
クタＣＩＮ１、ＣＩＮ２、およびＣＩＮ３の所に出現
し、出力は、コネクタＣＯＵＴ１の所に出現する。
【００２０】図８は、マイクロストリップ基板ＭＢ１の
上部の図である。ここでは、マイクロストリップトレー
スＭＴ１、ＭＴ２、ＭＴ３、ＭＴ４は、対応するコネク
タポイントＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４から始ま
り、共通のコネクタポイントＣＰＣの所で併合する。マ
イクロストリップトレースＭＴ１１、ＭＴ１２、ＭＴ１
３は、端子抵抗体Ｒ１１、Ｒ１２、Ｒ１３に接続される
が、これら抵抗体は、基板ＭＢ１の一部分とすること
も、一部としないこともできる。導電性のメッキされた
アース用の通過ホールＶＨ２は、導体の蜂の巣を形成
し、これは、マイクロストリップ基板ＭＢ１の誘電基板
ＤＢ１を貫通する。
上部の図である。ここでは、マイクロストリップトレー
スＭＴ１、ＭＴ２、ＭＴ３、ＭＴ４は、対応するコネク
タポイントＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４から始ま
り、共通のコネクタポイントＣＰＣの所で併合する。マ
イクロストリップトレースＭＴ１１、ＭＴ１２、ＭＴ１
３は、端子抵抗体Ｒ１１、Ｒ１２、Ｒ１３に接続される
が、これら抵抗体は、基板ＭＢ１の一部分とすること
も、一部としないこともできる。導電性のメッキされた
アース用の通過ホールＶＨ２は、導体の蜂の巣を形成
し、これは、マイクロストリップ基板ＭＢ１の誘電基板
ＤＢ１を貫通する。
【００２１】図９は、マイクロストリップ基板ＭＢ２の
低部の図である。ここには、マイクロストリップトレー
スＭＴ２１、ＭＴ２２、ＭＴ２３が示されるが、これら
は、端子ＴＥ２０の所で出会う。さらに、マイクロスト
リップトレースＭＴ３１、ＭＴ３２、ＭＴ３３が示され
るが、これらは、それぞれ、トレースＭＴ２１、ＭＴ２
２、ＭＴ２３とトレース用の通過ホールＶＨ１の所で出
会い、トレース用の通過ホールＶＨ１は、基板ＤＢ１を
貫通して、図８に示される対応する通過ホールＶＨ１に
伸びる。同様に、トレースＭＴ２１とＭＴ３１との接合
点、トレースＴＭ２２とＭＴ３２との接合点、およびト
レースＭＴ２３とＭＴ３３との接合点の所のトレース用
の通過ホールＶＨ１は、図８に示されるトレースＭＴ１
１、ＭＴ１２、ＭＴ１３の端のパワー用の通過ホールＶ
Ｈ１に接続される。トレースＭＴ３とＭＴ２２は、要求
される位相変位を生成するためにそれらを延長するため
の湾曲を持つ。
低部の図である。ここには、マイクロストリップトレー
スＭＴ２１、ＭＴ２２、ＭＴ２３が示されるが、これら
は、端子ＴＥ２０の所で出会う。さらに、マイクロスト
リップトレースＭＴ３１、ＭＴ３２、ＭＴ３３が示され
るが、これらは、それぞれ、トレースＭＴ２１、ＭＴ２
２、ＭＴ２３とトレース用の通過ホールＶＨ１の所で出
会い、トレース用の通過ホールＶＨ１は、基板ＤＢ１を
貫通して、図８に示される対応する通過ホールＶＨ１に
伸びる。同様に、トレースＭＴ２１とＭＴ３１との接合
点、トレースＴＭ２２とＭＴ３２との接合点、およびト
レースＭＴ２３とＭＴ３３との接合点の所のトレース用
の通過ホールＶＨ１は、図８に示されるトレースＭＴ１
１、ＭＴ１２、ＭＴ１３の端のパワー用の通過ホールＶ
Ｈ１に接続される。トレースＭＴ３とＭＴ２２は、要求
される位相変位を生成するためにそれらを延長するため
の湾曲を持つ。
【００２２】図１０は、アース平面ＧＰを示す。基板Ｄ
Ｂ１の上部から貫通して基板ＤＢ２の低部に伸びるアー
ス用の通過ホールＶＨ２は、アース平面の所に接続され
る。開口ＯＰ１は、トレース用の通過ホールＶＨ１が、
基板ＤＢ１上のトレースからの基板ＤＢ２上のトレース
に通り抜けることを可能にし、これによって、上側のマ
イクロストリップ基板ＭＢ１上のトレースＭＴ１Ｎか
ら、下側のマイクロストリップ基板ＭＢ２上のトレース
ＭＴ２Ｎに向って、要望されるＲＦ信号パワーを伝送す
るという目的が達成される。
Ｂ１の上部から貫通して基板ＤＢ２の低部に伸びるアー
ス用の通過ホールＶＨ２は、アース平面の所に接続され
る。開口ＯＰ１は、トレース用の通過ホールＶＨ１が、
基板ＤＢ１上のトレースからの基板ＤＢ２上のトレース
に通り抜けることを可能にし、これによって、上側のマ
イクロストリップ基板ＭＢ１上のトレースＭＴ１Ｎか
ら、下側のマイクロストリップ基板ＭＢ２上のトレース
ＭＴ２Ｎに向って、要望されるＲＦ信号パワーを伝送す
るという目的が達成される。
【００２３】図１、図８、図９、図１０内のトレースと
トレース用の通過ホールＶＨ１によって、図５に示され
る回路が構成される。図８のトレースＭＴ１は、接続ポ
イントＣＰ１へと伸びる５Ｏオームのラインである。こ
れは、図１の、デバイダとしての、デバイスへの入力を
表す。ポイントＣＰ１へのこの入力は、ポイントＣＰＣ
の所に到着し、３つの方向に、３つのマイクロストリッ
プトレースＭＴ２、ＭＴ３、ＭＴ４を通るように分割さ
れるが、これらはおのおの８６．６オームを有する。図
１−図５、図８、図９、図１０の構造は、Ｎ方向デバイ
ダ／コンバイナを表すが、ここでは、３方向デバイダ／
コンバイナとして示される。つまり、Ｎ＝３とされる。
トレース用の通過ホールＶＨ１によって、図５に示され
る回路が構成される。図８のトレースＭＴ１は、接続ポ
イントＣＰ１へと伸びる５Ｏオームのラインである。こ
れは、図１の、デバイダとしての、デバイスへの入力を
表す。ポイントＣＰ１へのこの入力は、ポイントＣＰＣ
の所に到着し、３つの方向に、３つのマイクロストリッ
プトレースＭＴ２、ＭＴ３、ＭＴ４を通るように分割さ
れるが、これらはおのおの８６．６オームを有する。図
１−図５、図８、図９、図１０の構造は、Ｎ方向デバイ
ダ／コンバイナを表すが、ここでは、３方向デバイダ／
コンバイナとして示される。つまり、Ｎ＝３とされる。
【００２４】この８６．６という値は、Ｎの平方根（こ
こではＮ＝３）の５０倍に相当する。トレースＭＴ２、
ＭＴ３、ＭＴ４の端の所のトレース用の通過ホールＶＨ
１は、信号ＶＨ１を、２、３、４として識別されるポイ
ントの所から、（５０オームを有する）アース平面ＧＰ
１内の開口ＯＰ１を通じて、図９のＯＰ１、ＯＰ２、Ｏ
Ｐ３として識別されるポイントの所のトレースＭＴ３
１、ＭＴ３２、ＭＴ３３にパスする。トレースＭＴ３
１、ＭＴ３２、ＭＴ３３は、これら信号を、トレースＭ
Ｔ２１、ＭＴ２２、ＭＴ３３にパスするが、これらの全
ては、２８．８オーム、つまり、５０をＮの平方根（こ
こではＮ＝３）にて割った抵抗値を持つ。トレースＭＴ
２１、ＭＴ２２、ＭＴ２３は、端子ＴＥ２０の所で出会
うが、端子ＴＥ２０は、仮想アースを形成する。トレー
スＭＴ２２は、位相変位を保存するために湾曲の経路を
持つ。トレースＭＴ２１とＭＴ３１との合流点、ＭＴ２
２とＭＴ３２との合流点、およびトレースＭＴ２３とＭ
Ｔと３３の合流点の所の導電性のトレース用の通過ホー
ルＶＨ１は、このポイントの所の信号を、逆戻りに、ア
ース平面ＧＰ１を経て、トレースＭＴ１１、ＭＴ１２、
ＭＴ１３に戻し、さらに、５０オーム抵抗端子を経て、
アースへとパスする。
こではＮ＝３）の５０倍に相当する。トレースＭＴ２、
ＭＴ３、ＭＴ４の端の所のトレース用の通過ホールＶＨ
１は、信号ＶＨ１を、２、３、４として識別されるポイ
ントの所から、（５０オームを有する）アース平面ＧＰ
１内の開口ＯＰ１を通じて、図９のＯＰ１、ＯＰ２、Ｏ
Ｐ３として識別されるポイントの所のトレースＭＴ３
１、ＭＴ３２、ＭＴ３３にパスする。トレースＭＴ３
１、ＭＴ３２、ＭＴ３３は、これら信号を、トレースＭ
Ｔ２１、ＭＴ２２、ＭＴ３３にパスするが、これらの全
ては、２８．８オーム、つまり、５０をＮの平方根（こ
こではＮ＝３）にて割った抵抗値を持つ。トレースＭＴ
２１、ＭＴ２２、ＭＴ２３は、端子ＴＥ２０の所で出会
うが、端子ＴＥ２０は、仮想アースを形成する。トレー
スＭＴ２２は、位相変位を保存するために湾曲の経路を
持つ。トレースＭＴ２１とＭＴ３１との合流点、ＭＴ２
２とＭＴ３２との合流点、およびトレースＭＴ２３とＭ
Ｔと３３の合流点の所の導電性のトレース用の通過ホー
ルＶＨ１は、このポイントの所の信号を、逆戻りに、ア
ース平面ＧＰ１を経て、トレースＭＴ１１、ＭＴ１２、
ＭＴ１３に戻し、さらに、５０オーム抵抗端子を経て、
アースへとパスする。
【００２５】これがデバイダとして動作する場合は、図
１−図５、および図８−図１０のデバイダ／コンバイナ
ＤＣ１は、以下のように動作する。トレースＭＴ１に入
る信号は、トレースＭＴ２、ＭＴ３、ＭＴ４の個々の
端、つまり、ポイント２、ポイント３、ポイント４の所
で、四分の一波長だけ遅延され、これらポイントから出
る。ただし、ポイント２、３、４の所の信号は、互い同
士にも接続され、このために外来信号の原因となる。こ
れを回避するために、ポイント２、３、４のおのおのの
間の接続が、個々のケースにおいて、四分の一波長の二
倍、つまり、半波長とされる。トレースＭＴ３１、ＭＴ
３２、ＭＴ３３は、おのおの、対応するＭＴ２１、ＭＴ
２２、ＭＴ２３と直列であり、半波長の遅延を形成し、
これら信号は、これら直列に接続された経路を二つ通過
する必要があり、このために、全体で、４波長の遅延を
受ける。従って、これら外来信号は、ポイント２、３、
４の所の外来信号と１８０°位相がずれ、このためにこ
れら外来信号は相殺しあう。一方、主信号は、３６０°
回転した位相を持つリターン信号とは、９０°だけ位相
がずれ、このために影響を受けない。
１−図５、および図８−図１０のデバイダ／コンバイナ
ＤＣ１は、以下のように動作する。トレースＭＴ１に入
る信号は、トレースＭＴ２、ＭＴ３、ＭＴ４の個々の
端、つまり、ポイント２、ポイント３、ポイント４の所
で、四分の一波長だけ遅延され、これらポイントから出
る。ただし、ポイント２、３、４の所の信号は、互い同
士にも接続され、このために外来信号の原因となる。こ
れを回避するために、ポイント２、３、４のおのおのの
間の接続が、個々のケースにおいて、四分の一波長の二
倍、つまり、半波長とされる。トレースＭＴ３１、ＭＴ
３２、ＭＴ３３は、おのおの、対応するＭＴ２１、ＭＴ
２２、ＭＴ２３と直列であり、半波長の遅延を形成し、
これら信号は、これら直列に接続された経路を二つ通過
する必要があり、このために、全体で、４波長の遅延を
受ける。従って、これら外来信号は、ポイント２、３、
４の所の外来信号と１８０°位相がずれ、このためにこ
れら外来信号は相殺しあう。一方、主信号は、３６０°
回転した位相を持つリターン信号とは、９０°だけ位相
がずれ、このために影響を受けない。
【００２６】図１−図４Ａおよび図８−図１０の構成
が、コンバイナとして動作する場合は、信号は、トレー
スＭＴ２、ＭＴ３、ＭＴ４の端の所、つまり、ポイント
２、３、４の所に出現する。トレースＭＴ２、ＭＴ３、
ＭＴ４は、これら信号を、トレースＭＴ１の所で結合
し、接続ポイントＣＰ１の所に出力を生成する。ポイン
ト２、３、４の所の信号が、互いに干渉して、外来信号
を生成する恐れがある。これを回避するために、これら
ポイント２、３、４は、互いにおのおの二分の一波長だ
け離される。外来信号の波長が、補助経路ＭＴ３１とＭ
Ｔ２１、ＭＴ３２とＭＴ２２、ＭＴ３３とＭＴ２３全体
を通過した時点で、位相が３６０°シフトされ、接続ポ
イント２、３、４の所で外来信号が相殺される。
が、コンバイナとして動作する場合は、信号は、トレー
スＭＴ２、ＭＴ３、ＭＴ４の端の所、つまり、ポイント
２、３、４の所に出現する。トレースＭＴ２、ＭＴ３、
ＭＴ４は、これら信号を、トレースＭＴ１の所で結合
し、接続ポイントＣＰ１の所に出力を生成する。ポイン
ト２、３、４の所の信号が、互いに干渉して、外来信号
を生成する恐れがある。これを回避するために、これら
ポイント２、３、４は、互いにおのおの二分の一波長だ
け離される。外来信号の波長が、補助経路ＭＴ３１とＭ
Ｔ２１、ＭＴ３２とＭＴ２２、ＭＴ３３とＭＴ２３全体
を通過した時点で、位相が３６０°シフトされ、接続ポ
イント２、３、４の所で外来信号が相殺される。
【００２７】図１１、図１２、図１３は、Ｎ＝４のとき
の、Ｎ方向デバイダ／コンバイナの、上側基板ＤＢ１
内、下側基板ＤＢ２内、および基板ＤＢ１とＤＢ２との
間のアース平面ＧＰ１内の、トレースと通過ホールを図
解する。一方、図１４、図１５、図１６は、Ｎ＝６のと
きの、Ｎ方向デバイダ／コンバイナの、上側基板ＤＢ１
内、下側基板ＤＢ２内、および基板ＤＢ１とＤＢ２との
間のアース平面ＧＰ１内の、トレースと通過ホールを図
解する。これらトレースおよび通過ホールは、補助経路
を形成し、これによって、様々な入力および出力ポート
の所での外来信号の相殺が達成される。アース用の通過
ホールは、蜂の巣を形成し、アース平面ＧＰ１内を伸び
る。
の、Ｎ方向デバイダ／コンバイナの、上側基板ＤＢ１
内、下側基板ＤＢ２内、および基板ＤＢ１とＤＢ２との
間のアース平面ＧＰ１内の、トレースと通過ホールを図
解する。一方、図１４、図１５、図１６は、Ｎ＝６のと
きの、Ｎ方向デバイダ／コンバイナの、上側基板ＤＢ１
内、下側基板ＤＢ２内、および基板ＤＢ１とＤＢ２との
間のアース平面ＧＰ１内の、トレースと通過ホールを図
解する。これらトレースおよび通過ホールは、補助経路
を形成し、これによって、様々な入力および出力ポート
の所での外来信号の相殺が達成される。アース用の通過
ホールは、蜂の巣を形成し、アース平面ＧＰ１内を伸び
る。
【００２８】本発明は、一つの共通のアース平面を共有
する二つのマイクロストリップ基板から構成される統合
されたユニットを供給する。中央の共通アース平面への
アースは、メッキされた貫通する通過ホールのパターン
によって得られる。ＲＦ信号パワーは、上側の基板上の
マイクロストリップトレースから下側の基板上のＲＦト
レースに、メッキされた貫通する通過ホールによってパ
スされる。このユニットは、Ｎ方向システムに対するコ
ンバイナあるいはデバイダを構成する。このマイクロス
トリップ基板の積み重ねは方法は、Ｇｙｓｅｌの配置に
固有のラインクロスオーバ問題を軽減する。これは、ま
た、Ｇｙｓｅｌの装置の一つあるいは複数の同軸ケーブ
ルに対する必要性を不要にする。銅が下側の基板からエ
ッチングにて除去され、両方の基板が一つの共通のアー
ス平面を共有できるようにされる。
する二つのマイクロストリップ基板から構成される統合
されたユニットを供給する。中央の共通アース平面への
アースは、メッキされた貫通する通過ホールのパターン
によって得られる。ＲＦ信号パワーは、上側の基板上の
マイクロストリップトレースから下側の基板上のＲＦト
レースに、メッキされた貫通する通過ホールによってパ
スされる。このユニットは、Ｎ方向システムに対するコ
ンバイナあるいはデバイダを構成する。このマイクロス
トリップ基板の積み重ねは方法は、Ｇｙｓｅｌの配置に
固有のラインクロスオーバ問題を軽減する。これは、ま
た、Ｇｙｓｅｌの装置の一つあるいは複数の同軸ケーブ
ルに対する必要性を不要にする。銅が下側の基板からエ
ッチングにて除去され、両方の基板が一つの共通のアー
ス平面を共有できるようにされる。
【００２９】本発明による構成は、ＰＤＰＣ（power di
vider/power combiner）の組立を簡単にする。この多層
マイクロストリップ実現を使用した場合、組立のために
必要とされるのは、単に、基板をケース内にねじ込み、
接続と端子を半田付けすることのみである。これは、Ｇ
ｙｓｅｌによって開示されている個々の同軸ケーブルを
切断し、半田付けする方法と比較して、大きな長所であ
る。
vider/power combiner）の組立を簡単にする。この多層
マイクロストリップ実現を使用した場合、組立のために
必要とされるのは、単に、基板をケース内にねじ込み、
接続と端子を半田付けすることのみである。これは、Ｇ
ｙｓｅｌによって開示されている個々の同軸ケーブルを
切断し、半田付けする方法と比較して、大きな長所であ
る。
【００３０】基板の積み重ねが互いに結合された二つの
マイクロストリップ基板から成るために、中央（共通）
アース平面へのアース遮蔽は、多数のメッキされた通過
ホールを使用して提供される。これは、上側および下側
基板の両方の上の、“蜂の巣”状のパターンを形成す
る。次に、アース電位が、パワーコンバイナ／デバイダ
のケースからこの共通アース平面に供給（伝送）され
る。
マイクロストリップ基板から成るために、中央（共通）
アース平面へのアース遮蔽は、多数のメッキされた通過
ホールを使用して提供される。これは、上側および下側
基板の両方の上の、“蜂の巣”状のパターンを形成す
る。次に、アース電位が、パワーコンバイナ／デバイダ
のケースからこの共通アース平面に供給（伝送）され
る。
【００３１】本発明の一つの実施例によると、基板ＭＢ
１とＭＢ２のエッジに沿ってのメッキ層と、これがアー
ス平面ＧＰ１と接触することによって、中央アース平面
へのアースおよび良好な遮蔽効果が保証される。一方、
信号パワーは、上側の基板と下側の基板との間で、各相
互接続に対して単一の通過ホールを使用して伝送され
る。
１とＭＢ２のエッジに沿ってのメッキ層と、これがアー
ス平面ＧＰ１と接触することによって、中央アース平面
へのアースおよび良好な遮蔽効果が保証される。一方、
信号パワーは、上側の基板と下側の基板との間で、各相
互接続に対して単一の通過ホールを使用して伝送され
る。
【００３２】アース用の通過ホールＶＨ２と、これらの
密度は、有効で等しいアース電位を提供し、かつ、トレ
ースエリアの回りの適当な遮蔽効果を生成するために十
分なものとされる。好ましくは、アース用の通過ホール
ＶＨ２が分散配置される総水平面積が、通過ホールによ
ってカバーされない総面積を超えるようにされる。さら
に、アース用の通過ホールＶＨ２自体によってカバーさ
れる面積、つまり、各通過ホールＶＨ２の水平面積によ
ってカバーされる面積の総和と、アース用の通過ホール
ＶＨ２の数の積が、マイクロストリップトレースの面積
を、０．８５の係数だけ超えるようにされる。
密度は、有効で等しいアース電位を提供し、かつ、トレ
ースエリアの回りの適当な遮蔽効果を生成するために十
分なものとされる。好ましくは、アース用の通過ホール
ＶＨ２が分散配置される総水平面積が、通過ホールによ
ってカバーされない総面積を超えるようにされる。さら
に、アース用の通過ホールＶＨ２自体によってカバーさ
れる面積、つまり、各通過ホールＶＨ２の水平面積によ
ってカバーされる面積の総和と、アース用の通過ホール
ＶＨ２の数の積が、マイクロストリップトレースの面積
を、０．８５の係数だけ超えるようにされる。
【００３３】アース用の通過ホールＶＨ２は、集合的
に、マイクロストリップトレースの回りにアースされた
遮蔽を形成する。この遮蔽は、システムに対して、外部
導体としての同軸ケーブルの効果と類似する動作効果を
提供する。
に、マイクロストリップトレースの回りにアースされた
遮蔽を形成する。この遮蔽は、システムに対して、外部
導体としての同軸ケーブルの効果と類似する動作効果を
提供する。
【００３４】本発明の実施例が詳細に説明されたが、当
業者においては、本発明の精神および範囲から逸脱する
ことなく、本発明は別の形態にも実現できることは明ら
かである。
業者においては、本発明の精神および範囲から逸脱する
ことなく、本発明は別の形態にも実現できることは明ら
かである。
【図１】本発明の一つの実施例の分解斜視図である。
【図２】図１の実施例のエッジの製造の際の分解立面図
である。
である。
【図３】図１に示される実施例の詳細な断面図である。
【図４Ａ】図３の部分の拡大図であり、特に、表面上の
トレースを接続するためのアース平面を通じての通過ホ
ールの通路が示される。
トレースを接続するためのアース平面を通じての通過ホ
ールの通路が示される。
【図４Ｂ】本発明のもう一つの実施例の斜視図であり、
図１のデバイスのエッジ上の導電性のメッキ層が示され
る。
図１のデバイスのエッジ上の導電性のメッキ層が示され
る。
【図５】図１のデバイスの等価回路である。
【図６】本発明の一つの実施例を、図１のデバイダ／コ
ンバイナを利用するシステムの形式にて示す。
ンバイナを利用するシステムの形式にて示す。
【図７】図６のデバイスの斜視図であり、特に、入力ポ
ートおよび出力ポートが示される。
ートおよび出力ポートが示される。
【図８】３方向コンバイナ／デバイダに対する上側基板
の詳細な図であり、ＲＦトレースが示される。
の詳細な図であり、ＲＦトレースが示される。
【図９】３方向コンバイナ／デバイダの下側基板の低面
図である。
図である。
【図１０】図１に示されるようなコンバイナ／デバイダ
内の上側基板のアース平面の平面図である。
内の上側基板のアース平面の平面図である。
【図１１】４方向コンバイナ／デバイダのＲＦトレース
および通過ホールを示す平面図である。
および通過ホールを示す平面図である。
【図１２】図１のデバイスの下側基板の低面図である。
【図１３】図１１および図１２のデバイス内のアース平
面の平面図である。
面の平面図である。
【図１４】Ｎ＝６の場合のＮ方向コンバイナの上側基板
の平面図である。
の平面図である。
【図１５】図１４のＮ方向コンバイナの下側基板の図で
ある。
ある。
【図１６】図１４のＮ方向コンバイナのアース平面の平
面図である。
面図である。
Claims (20)
- 【請求項１】 一対の誘電基板から構成される装置であ
って、この一対の誘電基板が、これらの間にアース平面
をサンドイッチ状に挟み、これらがアース平面から見て
外側の面を形成し、；この装置がさらに前記の外側面上
の複数のマイクロストリップトレース；前記のアース平
面内の複数の開口；および複数の導電性のアース用の通
過ホールを含み、この通過ホールが、前記のアース平面
から前記の各外側面に向って、前記のマイクロストリッ
プトレースの間に伸び、これによって前記のアース平面
の電位が運ばれることを特徴とする装置。 - 【請求項２】 複数の導電性の信号用の通過ホールがさ
らに含まれ、これが前記のアース平面内の開口を通過
し、これが、前記の第一の誘電基板の外側面上の前記の
マイクロストリップトレースを、前記の第二の誘電基板
の外側面上のマイクロストリップトレースに接続するこ
とを特徴とする請求項１の装置。 - 【請求項３】 前記の複数のアース用の通過ホールが前
記のマイクロストリップトレースの回りに蜂の巣形状を
形成することを特徴とする請求項１の装置。 - 【請求項４】 前記の複数のアース用の通過ホールが前
記のマイクロストリップトレースを前記のアース平面の
電位にて包囲することを特徴とする請求項１の装置。 - 【請求項５】 前記の複数のアース用の通過ホールが前
記のマイクロストリップトレースの回りのアース電位遮
蔽を形成することを特徴とする請求項１の装置。 - 【請求項６】 前記の複数のアース用の通過ホールが、
数において、前記の複数の信号用の通過ホールを上回る
ことを特徴とする請求項２の装置。 - 【請求項７】 前記の複数のアース用の通過ホールが、
全エリアを通じて広がり、前記のマイクロストリップト
レースも全エリアを通じて広がり、前記のアース用の通
過ホールが広がる全面積が、前記のマイクロストリップ
トレースが広がる全面積より大きなことを特徴とする請
求項１の装置。 - 【請求項８】 前記の複数のアース用の通過ホールのお
のおのがある面積をカバーし、前記のマイクロストリッ
プトレースのおのおのもある面積をカバーし、前記のア
ース用の通過ホールがカバーする面積の総和が、前記の
マイクロストリップトレースがカバーする面積の総和よ
りも大きなことを特徴とする請求項１の装置。 - 【請求項９】 前記の誘電基板がエッジを持ち、このエ
ッジが、導電性の材料にてコーティングされ、この導電
性の材料が前記のアース平面に導電的に接続されること
を特徴とする請求項１の装置。 - 【請求項１０】 前記のマイクロストリップトレースと
前記の信号用の通過ホールによってデバイダ／コンバイ
ナ回路が構成されることを特徴とする請求項２の装置。 - 【請求項１１】 前記のマイクロストリップトレースと
前記の信号用の通過ホールによって、デバイダ／コンバ
イナ回路が構成され、この回路が接続用の入力コンタク
トと出力コンタクトを持ち、さらに、アース用のコンタ
クトを形成することを特徴とする請求項２の装置。 - 【請求項１２】 前記のマイクロストリップトレースと
前記の信号用の通過ホールによって、デバイダ／コンバ
イナ回路が構成され、この回路が接続用の入力コンタク
トと出力コンタクトを持ち、さらに、アース用のコンタ
クトを形成することを特徴とする請求項３の装置。 - 【請求項１３】 前記のマイクロストリップトレースと
前記の信号用の通過ホールによって、デバイダ／コンバ
イナ回路が構成され、この回路が接続用の入力コンタク
トと出力コンタクトを持ち、さらにアース用のコンタク
トを形成し；さらに前記の誘電基板を包囲およびサポー
トする導電性のアース用のケースが含まれ、このケース
が、前記の入力コンタクトと前記の出力コンタクトに接
続された複数の入力／出力ポートを持ち、このケースが
前記のアースコンタクトに接続されることを特徴とする
請求項２の装置。 - 【請求項１４】 第二の一対の誘電基板がさらに含ま
れ、この第二の一対の誘電基板がこれらの間に第二のア
ース平面をサンドイッチ状に挟み、さらにこのアース平
面から見て外側の第二の面を形成し；さらに前記の第二
の外側面上の第二の複数のマイクロストリップトレー
ス；前記の第二のアース平面内の第二の複数の開口；お
よび第二の複数の導電性の信号用の通過ホールが含ま
れ、この信号用の通過ホールが、前記の第二のアース用
の平面内の前記の第二の開口内を貫通し、前記の第二の
基板の片方の基板の外側面上の前記のマイクロストリッ
プトレースを前記の第二の基板の他方の基板の外側面上
のマイクロストリップトレースに接続し；さらに第二の
複数の導電性のアース用の通過ホールが含まれ、この第
二のアース用の通過ホールが前記の第二のアース平面か
ら前記の第二の基板のおのおのの外側面に向って前記の
第二のマイクロストリップトレースの間に伸び、これに
よって前記の第二のアース平面の電位が運ばれ；前記の
第二のマイクロストリップトレースと前記の第二の信号
用の通過ホールによって、デバイダ／コンバイナ回路が
構成され、この回路が、第二の接続用の入力コンタクト
と出力コンタクトを持ち、さらにアース用のコンタクト
を形成し；前記の導電性のアース用のケースがさらに前
記の第二の誘電基板を包囲およびサポートし、前記の第
二の入力コンタクトおよび出力コンタクトに接続された
複数の第二の入／出力ポートを持ち、このケースが前記
のアース用のコンタクトに接続されることを特徴とする
請求項１３の装置。 - 【請求項１５】 前記の一対の誘電基板が、前記のマイ
クロストリップライン、前記のアース用の通過ホール、
および前記の信号用の通過ホールと共に、一対のマイク
ロストリップ基板を形成し；さらに前記の第一の一対の
マイクロストリップ基板の入力コネクタおよび出力コネ
クタを、前記の第二の一対のマイクロストリップ基板上
の入力コネクタおよび出力コネクタに接続する複数の増
幅器が含まれることを特徴とする請求項１４の装置。 - 【請求項１６】 一対の誘電基板の間に、アース平面
を、アース平面から見て外側の面が形成されるような方
法にてサンドイッチ状に挟むステップ；前記の外側面上
に複数のマイクロストリップトレースを形成するステッ
プ；前記のアース平面内に複数の開口を形成するステッ
プ；前記のアース平面内の開口内を貫通する複数の導電
性の信号用の通過ホールを形成するステップ；前記の第
一の基板の外側面上の前記のマイクロストリップトレー
スを前記の信号用の通過ホールにて前記の第二の基板の
外側面上のマイクロストリップトレースに接続するステ
ップ；および複数の導電性のアース用の通過ホールを、
前記のマイクロストリップトレース間の位置に、前記の
アース平面から前記の各基板の外側面に向けて伸び、前
記のアース平面の電位が運ばれるような方法にて形成す
るステップを、任意の順番にて含むことを特徴とする方
法。 - 【請求項１７】 前記のアース平面をサンドイッチ状に
挟むステップが：前記のおのおの誘電基板の両方の表面
上に導電性の平面を形成するステップ；前記の第一の誘
電基板上の導電性の平面の一つを裸の面が残されるよう
にエッチングにて除去するステップ；および前記の第二
の誘電基板上の導電性の平面を前記の裸の面に粘着剤に
て接着するステップを含むことを特徴とする請求項１６
の方法。 - 【請求項１８】 前記のマイクロストリップライン（ト
レース）を形成するステップが、前記の導電性の平面を
エッチングするステップを含むことを特徴とする請求項
１７の方法。 - 【請求項１９】 前記のアース用の通過ホールおよび前
記の信号用の通過ホールを形成するステップが開口を形
成し、これら開口を導電性の材料にてメッキするステッ
プを含むことを特徴とする請求項１６の方法。 - 【請求項２０】 前記のマイクロストリップトレースを
信号源と負荷に接続するステップ、および前記のアース
平面をアース用のケースに接続するステップがさらに含
まれることを特徴とする請求項１６の方法。
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| US08/566817 | 1995-12-04 | ||
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| JPH09191205A true JPH09191205A (ja) | 1997-07-22 |
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|---|---|---|---|
| JP8323653A Pending JPH09191205A (ja) | 1995-12-04 | 1996-12-04 | 信号分離マイクロ波スプリッタ／コンバイナ |
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| EP (1) | EP0777291A3 (ja) |
| JP (1) | JPH09191205A (ja) |
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