JPH09186084A - 半導体層の絶縁分離方法、半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の目的の一つは、ＳＯＩデバイスの素
子分離を自己整合的に絶縁分離する方法を提供し、簡便
に素子分離を行えるようにすることにある。 【解決手段】 ＳＰＥ法（固相エピタキシャル成長法）
を用いる場合、シード部（種結晶部）を所定の大きさと
しておき、その上に単結晶層が形成された場合において
段差が生じるようにしておく。そして、その段差部にお
ける傾斜した単結晶面（（１００）面以外の面）と平坦
部の単結晶面（（１００）面）との酸化スピードの差
や、単結晶の膜厚の差などを利用して、自己整合的に絶
縁膜を形成する。この方法を用いて、縦型パワーＭＯＳ
ＦＥＴと横型ＭＯＳＦＥＴとを、同時に形成することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体層の絶縁分
離方法，半導体装置の製造方法および半導体装置に関
し、特に、固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈ
ａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）法を使用してＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を
形成し、半導体基板上に半導体デバイスを集積する技術
に関する。

【０００２】

【背景技術】現在、発表されているＳＰＥ法を用いたＳ
ＯＩデバイスは、単体のトランジスタに関するものがほ
とんどである。

【０００３】本願の発明者は、ＳＯＩデバイスを半導体
基板上に集積することを検討した。この場合、各素子の
分離をしなければならない。素子分離の方法としては、
メサエッチング法またはＬＯＣＯＳ法が考えられる。

【０００４】

【発明が解決しようとする課題】メサエッチングによる
素子分離の場合は、分離領域の占有面積が大きく、集積
度の向上が困難である。

【０００５】また、ＳＯＩ構造のパワーＭＯＳＦＥＴ
（単体）の全工程数は６０工程程度であり、このような
工程数が少ないデバイスにとっては、素子分離のみに多
くの工程を費やすのは、コストの低減やプロセスの簡略
化の点から好ましくない。

【０００６】また、メサエッチング，ＬＯＣＯＳ法のい
ずれも、フォトリソグラフィー工程を必要とする。した
がって、マスク合わせ余裕を考慮しなければならず、集
積度の向上の観点から不利である。

【０００７】本発明は、上述の本発明者による検討に基
づきなされたものであり、その目的は、ＳＯＩデバイス
の素子分離を自己整合的に絶縁分離する方法を提供し、
簡便に素子分離を行えるようにすることにある。

【０００８】また、他の目的は、上述の自己整合による
絶縁分離方法を用いて、縦型デバイスと横型デバイスを
基板上に集積する半導体装置の製造方法を提供すること
にある。

【０００９】また、他の目的は、集積度の向上が可能
な、ＳＯＩ構造の半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】

（１）請求項１に記載の本発明の半導体層の絶縁分離方
法は、下記（１）〜（３）の工程により、絶縁膜上の半
導体層を自己整合的に絶縁分離することを特徴とする。

【００１１】工程（１） 下記の条件の下で、半導体単結晶基板の（１００）等価
面上に設けられた絶縁膜の一部に開口部を設けて前記
（１００）等価面の一部を露出させ、前記絶縁膜および
前記（１００）等価面の一部が露出した部分を覆うよう
に非晶質半導体層を形成した後、所定の熱処理を施し、
前記（１００）等価面の一部が露出した部分をシード部
（種結晶部）として使用してこのシード部を起点として
固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前記非晶質半導
体層の少なくとも一部を単結晶化して半導体単結晶層を
形成する。

【００１２】（条件）前記開口部の幅は、その開口部の
端部において前記半導体単結晶層に段差を生じさせるこ
とができる長さとする。

【００１３】工程（２） 前記半導体単結晶層を加工して、その膜厚を所望の厚み
に調整する。加工後の前記半導体単結晶層の段差部分の
膜厚は、前記絶縁膜上の平坦な部分の膜厚よりも小さ
い。

【００１４】工程（３） 前記半導体単結晶層の表面を下記の条件を満たすように
酸化し、酸化膜を形成する。

【００１５】（条件）前記段差部分に形成される酸化膜
が、前記半導体単結晶基板の（１００）等価面上に設け
られた前記絶縁膜に到達し、かつ、前記絶縁膜上には前
記半導体単結晶層が残存するように酸化する。

【００１６】本請求項の発明では、ＳＰＥ法を用いる場
合、シード部（種結晶部）を所定の大きさとしておき、
その上に単結晶層が形成された場合において段差が生じ
るようにしておく。そして、その段差部における傾斜し
た単結晶面（（１００）面以外の面）と平坦部の単結晶
面（（１００）面）との酸化スピードの差や、単結晶の
膜厚の差などを利用して、自己整合的に絶縁膜を形成す
る。

【００１７】つまり、段差部における単結晶層の部分的
な厚みは平坦部の厚みより薄く、かつ、段差部における
（１００）面以外の面の酸化スピードは、平坦部の（１
００）面の酸化スピードの約１．５倍であり、同時に酸
化しても段差部の方が酸化膜がより速く成長する。

【００１８】したがって、単結晶層の膜厚調整後に所定
の条件で単結晶層の表面を熱酸化すれば、段差部おいて
酸化膜が成長して幅広のシード部（種結晶部）の開口の
主要部をふさぎ、下地の半導体基板から絶縁される。ま
た、段差部の単結晶層は段切れをおこして横方向の絶縁
も確保される。これにより素子分離が自動的になされ
る。

【００１９】一方、平坦部の単結晶層は膜厚が厚く、か
つ酸化膜の成長も遅いことから、上記素子分離がなされ
た時点で、なお、単結晶層は残存する。この単結晶層
が、アイランド領域となる。

【００２０】つまり、素子分離のためには、単結晶層の
表面の酸化のみでよく、マスク合わせ等が不要であり、
プロセスの簡略化ならびに集積度の向上が図れる。

【００２１】（２）請求項２に記載の本発明の半導体層
の絶縁分離方法は、請求項１において、前記絶縁膜に選
択的に開口部を形成することによって露出する半導体基
板の表面の幅は、１μｍ以上であり、かつ、前記段差部
分において、傾斜する前記半導体単結晶層の表面が水平
面となす角度（傾斜角）は、３０度〜６０度の範囲であ
ることを特徴とする。

【００２２】本発明者の実験によって、単結晶層に段差
を生じさせるためには、開口の幅を１μｍ以上とするの
がよく、その場合には、段差部の単結晶層の斜面の傾斜
角は３０度〜６０度の範囲にあることがわかった。した
がって、このような条件の下で請求項１の方法を実行す
るのが望ましい。

【００２３】（３）請求項３に記載の半導体層の絶縁分
離方法は、請求項２において、前記半導体単結晶基板の
（１００）等価面上に設けられた前記絶縁膜の膜厚は、
０．５μｍ以上であることを特徴とする。

【００２４】パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉ
ｓｔｏｒ）等の縦型のパワーデバイスでは、チャネル形
成時におけるドレインの電界の影響を緩和するために、
ＣＭＯＳ等に比べ、より厚い熱酸化膜を半導体基板表面
に形成する。その膜厚が０．５μｍ（５００ｎｍ）以上
であれば、電界の影響も緩和でき、かつ、単結晶層の段
差も生じさせることができる。

【００２５】（４）請求項４に記載の本発明の半導体装
置の製造方法は、下記（１）〜（５）の工程により、絶
縁膜上に能動層が形成されてなる縦型の絶縁ゲート型ト
ランジスタと、絶縁膜上に能動層が形成されてなる横型
の絶縁ゲート型トランジスタとを共通の基板に形成する
ことを特徴とする。

【００２６】工程（１） 下記の条件の下で、半導体単結晶基板の（１００）等価
面上に設けられた絶縁膜の一部に、複数の開口部を設け
て前記（１００）等価面の一部を露出させ、前記絶縁膜
および前記（１００）等価面の一部が露出した部分を覆
うように非晶質半導体層を形成した後、所定の熱処理を
施し、前記（１００）等価面の一部が露出した部分をシ
ード部（種結晶部）として使用してこのシード部を起点
として固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓ
ｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前記非晶
質半導体層の少なくとも一部を単結晶化して半導体単結
晶層を形成する。

【００２７】（条件）前記複数の開口部は、第１の幅を
もつ第１の開口部と、前記第１の幅よりも大きな第２の
幅をもつ第２の開口部とを含む。

【００２８】前記第１の開口部の幅は、前記半導体単結
晶層により埋め込まれて、その半導体単結晶層表面の平
坦性が確保できる長さである。

【００２９】前記第２の開口部の幅は、その開口部の端
部において前記半導体単結晶層に段差を生じさせること
ができる長さである。

【００３０】工程（２） 前記半導体単結晶層を加工して、その膜厚を所望の厚み
に調整する。加工後の前記半導体単結晶層の段差部分の
膜厚は、前記絶縁膜上の平坦な部分の膜厚よりも小さ
い。

【００３１】工程（３） 前記半導体単結晶層の表面を下記の条件を満たすように
酸化して酸化膜を形成し、この結果として、前記絶縁膜
上において相互に電気的に分離された複数の半導体単結
晶領域を形成する。

【００３２】（条件）前記第２の開口部における段差部
分に形成される酸化膜が、前記半導体単結晶基板の（１
００）等価面上に設けられた前記絶縁膜に到達し、か
つ、前記絶縁膜上には前記半導体単結晶層が残存するよ
うに酸化する。前記第２の開口部に形成される酸化膜は
絶縁分離用の酸化膜となる。

【００３３】工程（４） 前記絶縁層上に残存する前記半導体単結晶層（相互に電
気的に分離された複数の半導体単結晶領域）に選択的に
不純物を注入してトランジスタの能動層を形成し、しか
る後に、ゲート，ソース，ドレインの各電極を形成して
絶縁ゲート型トランジスタを形成する。

【００３４】このとき、前記複数の半導体単結晶領域の
うちの、前記半導体単結晶基板からも絶縁されてアイラ
ンド化された領域には、横型の絶縁ゲート型トランジス
タを形成する。

【００３５】また、前記複数の半導体単結晶領域のうち
の、前記第１の開口部に埋め込まれている前記半導体単
結晶層を介して前記半導体単結晶基板に電気的に接続さ
れている領域には、縦型の絶縁ゲート型トランジスタを
形成する。この縦型の絶縁ゲート型トランジスタは、前
記第１の開口部に埋め込まれている前記半導体単結晶層
をチャネル領域の一部として使用し、かつ、前記半導体
単結晶基板の裏面に形成される電極をトランジスタの一
極として使用する構造をもつ。

【００３６】本請求項の発明では、幅の異なる複数のシ
ード部（種結晶部）を使用してＳＰＥ法により単結晶層
を形成する。幅の狭い第１の開口部上では単結晶層の段
差がほとんど生じず、一方、幅の広い第２の開口部上で
は段差が生じる。

【００３７】よって、第２の開口部において自己整合的
に素子分離用酸化膜が成長し、一方、第１の開口部上お
よび第１の開口部内に埋め込まれた単結晶層は、膜厚は
減少するものの残存する。

【００３８】そして、残存する単結晶層上の酸化膜をゲ
ート絶縁膜として利用し、第１の開口部内に埋め込まれ
た単結晶層を縦型デバイスのチャネル領域の一部として
利用する。つまり、完全にアイランド化した単結晶層に
は横型の電界効果デバイスを形成し、第１の開口部を介
して半導体基板と接続されているアイランド領域には、
縦型の電界効果デバイスを形成する。この縦型デバイス
が形成される領域では、第１の開口部がＳＰＥ時にシー
ド部として使用され、かつ、その後は、トランジスタの
縦方向のチャネル形成領域としても使用される。

【００３９】（５）請求項５に記載の本発明の半導体装
置の製造方法は、請求項４において、前記絶縁膜に第１
の開口部を形成することによって露出する半導体基板の
表面の幅は１μｍ未満であり、前記第２の開口部を形成
することによって露出する半導体基板の表面の幅は１μ
ｍ以上であり、かつ、前記第２の開口部において生じる
半導体単結晶層の段差部分の、傾斜する前記半導体単結
晶層の表面が水平面となす角度（傾斜角）は、３０度〜
６０度の範囲であることを特徴とする。

【００４０】本請求項は、請求項２に対応しており、同
様の効果が得られる。

【００４１】（６）請求項６に記載の本発明の半導体装
置の製造方法は、請求項５において、前記半導体単結晶
基板の（１００）等価面上に設けられた前記絶縁膜の膜
厚は、０．５μｍ以上であることを特徴とする。

【００４２】本請求項は、請求項３に対応しており、同
様の効果を得ることができる。

【００４３】（７）請求項７に記載の本発明は、請求項
４〜請求項６のいずれかに記載の半導体装置の製造方法
により製造された半導体装置である。

【００４４】小型で、高集積化が可能な半導体装置が得
られる。

【００４５】（８）請求項８に記載の本発明の半導体装
置は、半導体単結晶基板の表面を覆う絶縁膜上に、その
絶縁膜の一部が除去されて半導体単結晶基板が露出した
部分をシード部（種結晶部）として用いた固相エピタキ
シャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘ
ｙ；ＳＰＥ）法により形成された単結晶層が設けられて
おり、前記単結晶層の表面にゲート絶縁膜が形成されて
おり、そのゲート絶縁膜上にはゲート電極が、平面的に
みて前記シード部（種結晶部）と重なりを有するように
設けられており、前記シード部（種結晶部）をチャネル
領域の一部として使用し、前記半導体単結晶基板の裏面
側に設けられた不純物層を能動層として使用する縦型の
絶縁ゲート型トランジスタを具備することを特徴とす
る。

【００４６】本発明の半導体デバイスは、ＳＰＥ時にシ
ード部として使用される開口部を、縦方向のチャネル形
成領域としても使用する新規なＳＯＩ構造をもつ、縦型
の絶縁ゲート型トランジスタである。

【００４７】ＳＯＩ構造をもつ、パワーＭＯＳＦＥＴや
ＩＧＢＴ等の縦型パワーデバイスを実現することができ
る。

【００４８】

【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。

【００４９】（実施例１）図１は、本発明の半導体装置
の一実施の構造を示すデバイス断面図である。図示され
るように、本実施例は、ＳＯＩ縦型パワーＭＯＳＦＥＴ
と、そのパワーＭＯＳＦＥＴの制御用のＳＯＩ横型ＭＯ
ＳＦＥＴとを集積したデバイスである。

【００５０】図１において、半導体基板は、ｎ⁺層１０
０とｎ^-層１１０とからなる。この半導体基板の裏面に
は、ドレイン電極２２０が形成されている。

【００５１】縦型パワーＭＯＳＦＥＴ，横型ＭＯＳＦＥ
Ｔは共に、半導体基板の表面に形成された保護膜（Ｓｉ
Ｏ₂膜）上に形成された単結晶層に、能動層（トランジ
スタを構成する層）が形成されてなっている。

【００５２】縦型パワーＭＯＳＦＥＴにおいて、参照番
号１８０，１８１はソース領域であり、参照番号１９０
はチャネル領域である。このチャネル領域１９０の一部
は、基板表面のＳｉ０₂膜に選択的に設けられた開口部
１２４を介して半導体基板に接続されている。電流は、
図中、矢印で示すように、ソース（Ｓ）からドレイン
（Ｄ）へ流れる。なお、参照番号１５０はゲート絶縁膜
であり、参照番号１７０はポリシリコンゲート（Ｇ）で
あり、参照番号２３０，２３１はソース電極である。

【００５３】開口部１２４は、ＳＰＥ法による単結晶形
成時のシード部（種結晶部）となると共に、縦型トラン
ジスタのチャネル領域ともなる。

【００５４】また、横型ＭＯＳＦＥＴにおいて、参照番
号１８２，１８３はソース領域であり、参照番号１９１
はチャネル領域である。また、参照番号１５１はゲート
絶縁膜であり、参照番号１７１はゲート絶縁膜であり、
参照番号２３２，２３３はソース電極である。なお、参
照番号２００は、Ｐ−ＳｉＮ（プラズマＣＶＤ法により
形成されるシリコン窒化膜）からなる最終保護膜であ
る。

【００５５】（実施例２）次に、図２〜図１６を用い
て、図１の構造の製造方法を説明する。

【００５６】まず、図２に示すように、高濃度ｎ型（ｎ
⁺）のＳｉ単結晶基板１００上に、低濃度ｎ型（ｎ^-）の
Ｓｉエピタキシャル層１１０が設けられた半導体基板を
用意し、その基板の表面（（１００）面）を熱酸化して
酸化膜（絶縁膜）１２０を形成する。この場合、酸化膜
１２０上にさらに重ねて他の膜を形成してもよい。ま
た、酸化膜とは異なる他の絶縁膜を形成してもよい。

【００５７】酸化膜１２０の膜厚は５００ｎｍである。
通常のＣＭＯＳ形成のときよりも厚い酸化膜を設けるの
は、縦型デバイスのドレイン電界の影響を緩和して、し
きい値電圧（Ｖｔｈ）の制御を容易とするためである。

【００５８】次に、図３に示すように、酸化膜１２０の
一部を選択的に除去し、開口部１２３，１２４，１２
５，１２６を形成する。露出した半導体基板表面は、Ｓ
ＰＥ時のシード部（種結晶部）となる。このとき、開口
部１２４の幅はＬ１（Ｌ１＝４００ｎｍ，つまり０．４
μｍ）であり、開口部１２３，１２５，１２６の幅は、
Ｌ２（Ｌ２＝２μｍ）である。

【００５９】図３の下側に開口部の平面パターンが示さ
れている。幅広の開口部１２３，１２５，１２６は平面
的に閉じた形状をしている。図３の一番下に示される領
域（ア）は、後に横型ＭＯＳＦＥＴが形成される領域で
あり、領域（イ）は縦型パワーＭＯＳＦＥＴが形成され
る領域である。つまり、幅広の開口部１２３，１２５，
１２６は後に素子分離用酸化膜で埋め込まれ、一方、幅
の狭い開口部１２４は、単結晶層が埋め込まれて縦型パ
ワーＭＯＳＦＥＴのチャネル部となる。

【００６０】次に、図４に示すように、半導体基板の表
面に、非晶質Ｓｉ膜１３０を６００ｎｍ成膜する。

【００６１】続いて、図５に示すように、６００℃で所
定時間のアニールを行うことにより、種結晶部分を起点
としてＳＰＥを生じせしめ、種結晶部と酸化膜上に、膜
厚６００ｎｍの連続した単結晶層１３５を形成する。

【００６２】次に、図６に示すように、単結晶層１３５
の表面を熱酸化して酸化膜１４０を形成する。この酸化
膜の形成に際し、図７の一点鎖線で示されるＡ部分の、
最も膜厚の薄い部分の膜厚Ｌ３が１０ｎｍになるように
熱処理時間を制御する。

【００６３】次に、図７に示すように、酸化膜１４０を
ＨＦ溶液により除去し、単結晶層１３５の膜厚を調整す
る。膜厚の調整に酸化膜を除去する方法を用いるのは、
高精度の制御が可能だからである。図７中のＢ部分の模
式的な拡大図が図１１に示されている。

【００６４】次に、図８に示すように、単結晶層１３５
の表面を熱酸化し、酸化膜１５０，１５１を形成する。
酸化膜１５０，１５１の平坦な部分の膜厚は、５０ｎｍ
とする。この平坦な部分の酸化膜はゲート酸化膜とな
る。この時、種結晶部分の幅が４００ｎｍの部分（図３
のＬ１の部分）は素子分離されないが、種結晶部分の幅
が２μｍの部分（図３のＬ２の部分）には、自動的に素
子分離用の酸化膜が形成される。

【００６５】図８の一点鎖線で囲まれるＣ部分の模式的
な拡大図が図１２に示されている。

【００６６】ここで、図１１〜図１６を用いて、ゲート
絶縁膜の形成と同時に、自己整合的に素子分離が行える
理由を説明する。

【００６７】まず、酸化前は図１１に示される状態とな
っている。

【００６８】つまり、単結晶層１３５の平坦部の膜厚は
Ｌ５（例えば、Ｌ５＝１５ｎｍ）であり、段差部Ｌ３の
膜厚は、上述のとおりＬ３（＝１０ｎｍ）である。ま
た、幅がＬ１（＝４００ｎｍ）の開口部は単結晶層１３
５により完全に埋め込まれ、このために、単結晶層の表
面の平坦性は、ほぼ維持されている。

【００６９】そして、所定条件の酸化を行うと、段差部
では平坦部より速く酸化がすすみ、一方、平坦部では酸
化は遅く、結果的に図１２に示すように段差部で絶縁分
離が行われ、平坦部ではゲート絶縁膜が形成される。な
お、図１２において、「Ｌ６」は単結晶層が酸化膜によ
り浸食された部分（全体の約４３％）の厚みであり、
「Ｌ７」は酸化前の表面を基準として盛り上がった部分
（全体の約５７％）の厚みを示している。

【００７０】より具体的に説明する。半導体基板の露出
した表面の幅が広い場合には、図１３に示すように、段
差が生じ、その段差部の斜め単結晶面は（１１０）等の
（１００）面以外の面となる。この場合、（１００）面
に比べてその他の面の酸化速度が大きく、特に、傾斜角
θが３０〜６０の範囲では、（１００）面よりも酸化速
度が約１．５倍である。

【００７１】したがって、単結晶層１３５の段差部は平
坦部と比較して酸化速度が速くなり、酸化が進むにつれ
て、図１４に示すように、段差部の単結晶層の膜厚は薄
くなっていき、やがて酸化膜１５０が下地酸化膜１２０
に到達して、段差部の単結晶層は段切れをおこす。この
現象を素子分離に利用している。

【００７２】一方、半導体基板の露出した表面の幅が狭
い場合、図１５に示すように、種結晶となる開口部は単
結晶層で埋め込められ、（１００）面以外の半導体単結
晶層表面が存在しない。

【００７３】このために酸化を行った場合、図１６に示
すように、酸化は均一に進行し、段切れを起こすことは
ない。

【００７４】参考として、図１９〜図２３に、膜厚５０
０ｎｍの下地酸化膜を成膜し、下地酸化膜に幅が０．４
〜３．０μｍの開口部を形成し、ＳＰＥ法により膜厚６
００ｎｍの半導体単結晶層を成膜し、半導体単結晶層を
１．０μｍ酸化し、酸化膜をＨＦ溶液にて除去し、再度
１００ｎｍの酸化膜を形成し、最後にプラズマＣＶＤ法
によりＳｉＮ膜を形成して、単結晶層の形状をＳＥＭ
（走査電子顕微鏡）観察した結果を示す。

【００７５】図１９では、開口部の幅（露出した半導体
基板の幅）は０．４μｍであり、図２０では、開口部の
幅は０．６μｍである。また、図２１では、開口部の幅
は０．８μｍであり、図２２では、開口部の幅は１．０
μｍである。また、図２３では、開口部の幅を３．０μ
ｍとしている。また、各図において、最上層がｐ−Ｓｉ
Ｎ膜であり、その下の層がＳｉＯ₂膜であり、その下の
層がＳＰＥ膜である。

【００７６】開口部の幅が広くなるに従い、単結晶層の
段差が急になり、その段差部の平坦部と比較して膜厚が
薄くなっていく様子が見て取れる。この段差部における
膜厚の減少と、大きな酸化速度とを利用することによっ
て、ＳＰＥ法により形成された単結晶層を段差部におい
て段切れさせて自動的にアイランド領域を形成すること
が可能となる。

【００７７】このように、特別に素子分離工程を設ける
ことなく素子分離を行うことができる。また、種結晶部
分の幅を適当に設定することにより、種結晶部分と絶縁
膜上に形成された半導体単結晶層の絶縁分離に関して、
絶縁分離する場所と絶縁分離しない場所を同時に作製す
ることができる。このため、プロセス工程を大きく削除
することができる。素子分離は自己整合的に行われるの
で、ＬＯＣＯＳ法のようにマスク合わせ余裕を考慮する
必要がない。

【００７８】このようにして、図８の構造が形成され
る。次に、図９に示すようにポリシリコンゲート１７
０，１７１を形成し、そのポリシリコンゲート１７０，
１７１をマスクとして、Ｐ型不純物をイオン打ち込み法
により導入してソース領域（ｐ型層）１８０，１８１，
１８２，１８３を形成する。

【００７９】次に、図１０に示すように、最終保護膜で
あるＰ−ＳｉＮ膜２００を形成し、続いて、電極を形成
して、図１の構造が完成する。

【００８０】（実施例３）図１７は、本実施例のデバイ
スの構造を示す断面図である。

【００８１】本実施例では、図１の半導体基板の裏面側
に設けられたｎ⁺層１００の代わりに、ｐ⁺層３００に置
き換え、これによって、パワーＭＯＳＦＥＴの代わり
に、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）を形成している。

【００８２】ＩＧＢＴは、図１８に等価回路図が示され
るように、ＭＯＳトップのインバーテッドダーリントン
トランジスタであり、ｎＭＯＳトランジスタＭ１と、ｐ
ｎｐトランジスタＢ１とからなる。

【００８３】このように、本発明を用いると、ＳＯＩ構
造の縦型パワーデバイスを実現でき、しかも、横型ＭＯ
ＳＦＥＴも同時に作り込むことができる。

【００８４】

【図面の簡単な説明】

【図１】本発明の第１の実施例であるＳＯＩデバイスの
構造を示す断面図である。

【図２】図１の構造を形成するための、第１の工程を示
すデバイスの断面図である。

【図３】図１の構造を形成するための、第２の工程を示
す図（断面図および平面パターンを示す図）である。

【図４】図１の構造を形成するための、第３の工程を示
すデバイスの断面図である。

【図５】図１の構造を形成するための、第４の工程を示
すデバイスの断面図である。

【図６】図１の構造を形成するための、第５の工程を示
すデバイスの断面図である。

【図７】図１の構造を形成するための、第６の工程を示
すデバイスの断面図である。

【図８】図１の構造を形成するための、第７の工程を示
すデバイスの断面図である。

【図９】図１の構造を形成するための、第８の工程を示
すデバイスの断面図である。

【図１０】図１の構造を形成するための、第９の工程を
示すデバイスの断面図である。

【図１１】図７のＢ部を、模式的に拡大して示す図であ
る。

【図１２】図８のＣ部を、模式的に拡大して示す図であ
る。

【図１３】単結晶層の段差部の状態を示す図である。

【図１４】図１３に示される、単結晶層の段差部の表面
を酸化した場合の状態を示す図である。

【図１５】単結晶層の平坦部の状態を示す図である。

【図１６】図１３に示される、単結晶層の平坦部の表面
を酸化した場合の状態を示す図である。

【図１７】本発明の第３の実施例のデバイスの構造を示
す断面図である。

【図１８】ＩＧＢＴの等価回路図である。

【図１９】ＳＯＩデバイスの断面の、走査型電子顕微鏡
写真である。

【図２０】ＳＯＩデバイスの断面の、走査型電子顕微鏡
写真である。

【図２１】ＳＯＩデバイスの断面の、走査型電子顕微鏡
写真である。

【図２２】ＳＯＩデバイスの断面の、走査型電子顕微鏡
写真である。

【図２３】ＳＯＩデバイスの断面の、走査型電子顕微鏡
写真である。

【符号の説明】

１００ ｎ⁺層（ドレイン領域） １１０ ｎ^-層（ドレイン領域） １２４ 開口部 ２２０ ドレイン電極 １７０，１７１ ポリシリコンゲート １８０，１８１，１８２，１８３ ソース領域 ２３０，２３１，２３２，２３３ ソース電極 ２００ 最終保護膜（Ｐ−ＳｉＮ）

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 9447−4Ｍ Ｈ０１Ｌ 29/78 ６５３Ｄ 21/336 9447−4Ｍ ６５６Ｃ 29/78

Claims (8)

【特許請求の範囲】
1. 【請求項１】 下記（１）〜（３）の工程により、絶縁
   膜上の半導体層を自己整合的に絶縁分離する、半導体層
   の絶縁分離方法。 工程（１） 下記の条件の下で、半導体単結晶基板の（１００）等価
   面上に設けられた絶縁膜の一部に開口部を設けて前記
   （１００）等価面の一部を露出させ、前記絶縁膜および
   前記（１００）等価面の一部が露出した部分を覆うよう
   に非晶質半導体層を形成した後、所定の熱処理を施し、
   前記（１００）等価面の一部が露出した部分をシード部
   （種結晶部）として使用してこのシード部を起点として
   固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
   ｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前記非晶質半導
   体層の少なくとも一部を単結晶化して半導体単結晶層を
   形成する。 （条件）前記開口部の幅は、その開口部の端部において
   前記半導体単結晶層に段差を生じさせることができる長
   さとする。 工程（２） 前記半導体単結晶層を加工して、その膜厚を所望の厚み
   に調整する。加工後の前記半導体単結晶層の段差部分の
   膜厚は、前記絶縁膜上の平坦な部分の膜厚よりも小さ
   い。 工程（３） 前記半導体単結晶層の表面を下記の条件を満たすように
   酸化し、酸化膜を形成する。 （条件）前記段差部分に形成される酸化膜が、前記半導
   体単結晶基板の（１００）等価面上に設けられた前記絶
   縁膜に到達し、かつ、前記絶縁膜上には前記半導体単結
   晶層が残存するように酸化する。
2. 【請求項２】 請求項１において、 前記絶縁膜に選択的に開口部を形成することによって露
   出する半導体基板の表面の幅は、１μｍ以上であり、か
   つ、前記段差部分において、傾斜する前記半導体単結晶
   層の表面が水平面となす角度（傾斜角）は、３０度〜６
   ０度の範囲であることを特徴とする半導体層の絶縁分離
   方法。
3. 【請求項３】 請求項２において、 前記半導体単結晶基板の（１００）等価面上に設けられ
   た前記絶縁膜の膜厚は、０．５μｍ以上であることを特
   徴とする半導体層の絶縁分離方法。
4. 【請求項４】 下記（１）〜（５）の工程により、絶縁
   膜上に能動層が形成されてなる縦型の絶縁ゲート型トラ
   ンジスタと、絶縁膜上に能動層が形成されてなる横型の
   絶縁ゲート型トランジスタとを共通の基板に形成する、
   半導体装置の製造方法。 工程（１） 下記の条件の下で、半導体単結晶基板の（１００）等価
   面上に設けられた絶縁膜の一部に、複数の開口部を設け
   て前記（１００）等価面の一部を露出させ、前記絶縁膜
   および前記（１００）等価面の一部が露出した部分を覆
   うように非晶質半導体層を形成した後、所定の熱処理を
   施し、前記（１００）等価面の一部が露出した部分をシ
   ード部（種結晶部）として使用してこのシード部を起点
   として固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓ
   ｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前記非晶
   質半導体層の少なくとも一部を単結晶化して半導体単結
   晶層を形成する。 （条件）前記複数の開口部は、第１の幅をもつ第１の開
   口部と、前記第１の幅よりも大きな第２の幅をもつ第２
   の開口部とを含む。前記第１の開口部の幅は、前記半導
   体単結晶層により埋め込まれて、その半導体単結晶層表
   面の平坦性が確保できる長さである。前記第２の開口部
   の幅は、その開口部の端部において前記半導体単結晶層
   に段差を生じさせることができる長さである。 工程（２） 前記半導体単結晶層を加工して、その膜厚を所望の厚み
   に調整する。加工後の前記半導体単結晶層の段差部分の
   膜厚は、前記絶縁膜上の平坦な部分の膜厚よりも小さ
   い。 工程（３） 前記半導体単結晶層の表面を下記の条件を満たすように
   酸化して酸化膜を形成し、この結果として、前記絶縁膜
   上において相互に電気的に分離された複数の半導体単結
   晶領域を形成する。 （条件）前記第２の開口部における段差部分に形成され
   る酸化膜が、前記半導体単結晶基板の（１００）等価面
   上に設けられた前記絶縁膜に到達し、かつ、前記絶縁膜
   上には前記半導体単結晶層が残存するように酸化する。
   前記第２の開口部に形成される酸化膜は絶縁分離用の酸
   化膜となる。 工程（４） 前記絶縁層上に残存する前記半導体単結晶層（相互に電
   気的に分離された複数の半導体単結晶領域）に選択的に
   不純物を注入してトランジスタの能動層を形成し、しか
   る後に、ゲート，ソース，ドレインの各電極を形成して
   絶縁ゲート型トランジスタを形成する。このとき、前記
   複数の半導体単結晶領域のうちの、前記半導体単結晶基
   板からも絶縁されてアイランド化された領域には、横型
   の絶縁ゲート型トランジスタを形成する。また、前記複
   数の半導体単結晶領域のうちの、前記第１の開口部に埋
   め込まれている前記半導体単結晶層を介して前記半導体
   単結晶基板に電気的に接続されている領域には、縦型の
   絶縁ゲート型トランジスタを形成する。この縦型の絶縁
   ゲート型トランジスタは、前記第１の開口部に埋め込ま
   れている前記半導体単結晶層をチャネル領域の一部とし
   て使用し、かつ、前記半導体単結晶基板の裏面に形成さ
   れる電極をトランジスタの一極として使用する構造をも
   つ。
5. 【請求項５】 請求項４において、 前記絶縁膜に第１の開口部を形成することによって露出
   する半導体基板の表面の幅は１μｍ未満であり、前記第
   ２の開口部を形成することによって露出する半導体基板
   の表面の幅は１μｍ以上であり、かつ、前記第２の開口
   部において生じる半導体単結晶層の段差部分の、傾斜す
   る前記半導体単結晶層の表面が水平面となす角度（傾斜
   角）は、３０度〜６０度の範囲であることを特徴とする
   半導体装置の製造方法。
6. 【請求項６】 請求項５において、 前記半導体単結晶基板の（１００）等価面上に設けられ
   た前記絶縁膜の膜厚は、０．５μｍ以上であることを特
   徴とする半導体装置の製造方法。
7. 【請求項７】請求項４〜請求項６のいずれかに記載の半
   導体装置の製造方法により製造された半導体装置。
8. 【請求項８】半導体単結晶基板の表面を覆う絶縁膜上
   に、その絶縁膜の一部が除去されて半導体単結晶基板が
   露出した部分をシード部（種結晶部）として用いた固相
   エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉ
   ｔａｘｙ；ＳＰＥ）法により形成された単結晶層が設け
   られており、 前記単結晶層の表面にゲート絶縁膜が形成されており、
   そのゲート絶縁膜上にはゲート電極が、平面的にみて前
   記シード部（種結晶部）と重なりを有するように設けら
   れており、 前記シード部（種結晶部）をチャネル領域の一部として
   使用し、前記半導体単結晶基板の裏面側に設けられた不
   純物層を能動層として使用する縦型の絶縁ゲート型トラ
   ンジスタを具備することを特徴とする半導体装置。