JPH09181585A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH09181585A JPH09181585A JP7341476A JP34147695A JPH09181585A JP H09181585 A JPH09181585 A JP H09181585A JP 7341476 A JP7341476 A JP 7341476A JP 34147695 A JP34147695 A JP 34147695A JP H09181585 A JPH09181585 A JP H09181585A
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- Japan
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- relay circuit
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Abstract
(57)【要約】
【課題】 負荷側に過電流が流れ続けるのを防止する半
導体リレー回路を提供する。 【解決手段】 負過電流が小さいときには、サイリスタ
８ａ，８ｂは遮断状態であるので、出力端子Ｏ１，Ｏ２
間は導通している。次に、負過電流が大きいときには、
負過電流検出用の抵抗７ａ，７ｂの両端に生じる電圧が
増大する。この電圧がサイリスタ８ａ，８ｂを動作させ
る電圧を越えると、サイリスタ８ａ，８ｂのアノード
（Ａ）からカソード（Ｃ）に電流が流れる。これによ
り、出力用のＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・
ソース（Ｓ）間電圧が低下して、ＭＯＳＦＥＴ３ａ，３
ｂに流れる電流が遮断される。サイリスタ８ａ，８ｂの
アノード（Ａ）からカソード（Ｃ）に流れる電流は、Ｍ
ＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）からの電流がなく
なった後でも流れるので、負過電流が遮断した後でもＭ
ＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間
電圧が低下したままである。
導体リレー回路を提供する。 【解決手段】 負過電流が小さいときには、サイリスタ
８ａ，８ｂは遮断状態であるので、出力端子Ｏ１，Ｏ２
間は導通している。次に、負過電流が大きいときには、
負過電流検出用の抵抗７ａ，７ｂの両端に生じる電圧が
増大する。この電圧がサイリスタ８ａ，８ｂを動作させ
る電圧を越えると、サイリスタ８ａ，８ｂのアノード
（Ａ）からカソード（Ｃ）に電流が流れる。これによ
り、出力用のＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・
ソース（Ｓ）間電圧が低下して、ＭＯＳＦＥＴ３ａ，３
ｂに流れる電流が遮断される。サイリスタ８ａ，８ｂの
アノード（Ａ）からカソード（Ｃ）に流れる電流は、Ｍ
ＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）からの電流がなく
なった後でも流れるので、負過電流が遮断した後でもＭ
ＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間
電圧が低下したままである。
Description
【０００１】
【発明の属する技術分野】本発明は、光結合方式を用い
て入出力間を絶縁した半導体リレー回路に関するもので
ある。
て入出力間を絶縁した半導体リレー回路に関するもので
ある。
【０００２】
【従来の技術】図３は、従来例に係る半導体リレー回路
の全体構成を示す回路図である。この半導体リレー回路
にあっては、入力端子Ｉ１，Ｉ２間に接続されたＬＥＤ
等の発光素子１が発生する光信号を、フォトダイオード
アレイ２が受光して光起電力を発生し、フォトダイオー
ドアレイ２の両端に発生した光起電力を出力用のＭＯＳ
ＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間に印
加するものである。ＭＯＳＦＥＴ３ａ，３ｂの一例とし
ては、Ｎチャンネルのエンハンスメント型のＭＯＳＦＥ
Ｔがあり、ＭＯＳＦＥＴ３ａ，３ｂのソース（Ｓ）同士
は抵抗７ａ，７ｂを介して接続されており、ＭＯＳＦＥ
Ｔ３ａ，３ｂのドレイン（Ｄ）は出力端子Ｏ１，Ｏ２に
それぞれ接続されている。このように、２個のＭＯＳＦ
ＥＴ３ａ，３ｂを出力端子Ｏ１，Ｏ２間に逆直列に接続
することにより、ＡＣ／ＤＣ兼用の半導体リレー回路を
実現できる。
の全体構成を示す回路図である。この半導体リレー回路
にあっては、入力端子Ｉ１，Ｉ２間に接続されたＬＥＤ
等の発光素子１が発生する光信号を、フォトダイオード
アレイ２が受光して光起電力を発生し、フォトダイオー
ドアレイ２の両端に発生した光起電力を出力用のＭＯＳ
ＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間に印
加するものである。ＭＯＳＦＥＴ３ａ，３ｂの一例とし
ては、Ｎチャンネルのエンハンスメント型のＭＯＳＦＥ
Ｔがあり、ＭＯＳＦＥＴ３ａ，３ｂのソース（Ｓ）同士
は抵抗７ａ，７ｂを介して接続されており、ＭＯＳＦＥ
Ｔ３ａ，３ｂのドレイン（Ｄ）は出力端子Ｏ１，Ｏ２に
それぞれ接続されている。このように、２個のＭＯＳＦ
ＥＴ３ａ，３ｂを出力端子Ｏ１，Ｏ２間に逆直列に接続
することにより、ＡＣ／ＤＣ兼用の半導体リレー回路を
実現できる。
【０００３】フォトダイオードアレイ２の両端に発生し
た光起電力は、インピーダンス素子としての抵抗５及び
抵抗７ａを介してＭＯＳＦＥＴ３ａのゲート（Ｇ）・ソ
ース（Ｓ）間に印加され、抵抗５及び抵抗７ｂを介して
ＭＯＳＦＥＴ３ｂのゲート（Ｇ）・ソース（Ｓ）間に印
加される。ＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）に
は、デプレッション型のＭＯＳＦＥＴ（あるいはＪＦＥ
ＴまたはＳＩＴ）より成る制御トランジスタ４のドレイ
ン（Ｄ）が接続され、ＭＯＳＦＥＴ３ａのソース（Ｓ）
には、抵抗７ａを介して制御トランジスタ４のソース
（Ｓ）が接続され、ＭＯＳＦＥＴ３ｂのソース（Ｓ）に
は、抵抗７ｂを介して制御トランジスタ４のソース
（Ｓ）が接続されている。また、制御トランジスタ４の
ゲート（Ｇ）及びソース（Ｓ）は、図３に示すようにバ
イアス用の抵抗５の両端に接続されている。
た光起電力は、インピーダンス素子としての抵抗５及び
抵抗７ａを介してＭＯＳＦＥＴ３ａのゲート（Ｇ）・ソ
ース（Ｓ）間に印加され、抵抗５及び抵抗７ｂを介して
ＭＯＳＦＥＴ３ｂのゲート（Ｇ）・ソース（Ｓ）間に印
加される。ＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）に
は、デプレッション型のＭＯＳＦＥＴ（あるいはＪＦＥ
ＴまたはＳＩＴ）より成る制御トランジスタ４のドレイ
ン（Ｄ）が接続され、ＭＯＳＦＥＴ３ａのソース（Ｓ）
には、抵抗７ａを介して制御トランジスタ４のソース
（Ｓ）が接続され、ＭＯＳＦＥＴ３ｂのソース（Ｓ）に
は、抵抗７ｂを介して制御トランジスタ４のソース
（Ｓ）が接続されている。また、制御トランジスタ４の
ゲート（Ｇ）及びソース（Ｓ）は、図３に示すようにバ
イアス用の抵抗５の両端に接続されている。
【０００４】発光素子１に入力信号が印加されて、フォ
トダイオードアレイ２の両端に光起電力が発生すると、
制御トランジスタ４のドレイン（Ｄ）・ソース（Ｓ）間
と抵抗５を介して光電流が流れ、抵抗５の両端に電圧が
発生する。この電圧により、制御用トランジスタ４が高
インピーダンス状態にバイアスされるので、ＭＯＳＦＥ
Ｔ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間に光起電
力が印加されて、ＭＯＳＦＥＴ３ａ，３ｂがオン状態と
なる。
トダイオードアレイ２の両端に光起電力が発生すると、
制御トランジスタ４のドレイン（Ｄ）・ソース（Ｓ）間
と抵抗５を介して光電流が流れ、抵抗５の両端に電圧が
発生する。この電圧により、制御用トランジスタ４が高
インピーダンス状態にバイアスされるので、ＭＯＳＦＥ
Ｔ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間に光起電
力が印加されて、ＭＯＳＦＥＴ３ａ，３ｂがオン状態と
なる。
【０００５】なお、フォトダイオードアレイ２の直列個
数は、ＭＯＳＦＥＴ３ａ，３ｂのスレッショルド電圧を
越える電圧を発生するに足る個数に選定されている。
数は、ＭＯＳＦＥＴ３ａ，３ｂのスレッショルド電圧を
越える電圧を発生するに足る個数に選定されている。
【０００６】発光素子１への入力信号が遮断されると、
フォトダイオードアレイ２の両端の光起電力が消失して
抵抗５の両端の電圧が消失するので、デプレッション型
の制御用トランジスタ４は低インピーダンス状態に戻
り、ＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース
（Ｓ）間の蓄積電荷を放電させることにより、ＭＯＳＦ
ＥＴ３ａ，３ｂはオフ状態となる。
フォトダイオードアレイ２の両端の光起電力が消失して
抵抗５の両端の電圧が消失するので、デプレッション型
の制御用トランジスタ４は低インピーダンス状態に戻
り、ＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース
（Ｓ）間の蓄積電荷を放電させることにより、ＭＯＳＦ
ＥＴ３ａ，３ｂはオフ状態となる。
【０００７】なお、バイアス用の抵抗５と並列に定電圧
素子を接続し、抵抗５の両端に生じる電位差が所定電圧
以上に上昇しないようにしている。ここでは、定電圧素
子として、ゲート（Ｇ）とドレイン（Ｄ）を共通接続し
たエンハンスメント型のＭＯＳＦＥＴ６を用いており、
抵抗５の両端に生じる電位差はＭＯＳＦＥＴ６のスレッ
ショルド電圧以上に上昇しないようになっている。
素子を接続し、抵抗５の両端に生じる電位差が所定電圧
以上に上昇しないようにしている。ここでは、定電圧素
子として、ゲート（Ｇ）とドレイン（Ｄ）を共通接続し
たエンハンスメント型のＭＯＳＦＥＴ６を用いており、
抵抗５の両端に生じる電位差はＭＯＳＦＥＴ６のスレッ
ショルド電圧以上に上昇しないようになっている。
【０００８】また、ＭＯＳＦＥＴ３ａ，３ｂがオン状態
のとき、出力端子Ｏ１，Ｏ２間に流れる負荷電流によっ
て抵抗７ａ，７ｂの両端に電圧が発生し、その電圧があ
る値を超えると、ＮＰＮトランジスタ１０ａ，１０ｂの
ベース（Ｂ）に電流が流れ、ＮＰＮトランジスタ１０
ａ，１０ｂが動作してＭＯＳＦＥＴ３ａ，３ｂのゲート
（Ｇ）・ソース（Ｓ）間の蓄積電荷を放電させ、ＭＯＳ
ＦＥＴ３ａ，３ｂを高インピーダンス状態として、出力
端子Ｏ１，Ｏ２間に流れる負荷電流を制限するようにな
っている。
のとき、出力端子Ｏ１，Ｏ２間に流れる負荷電流によっ
て抵抗７ａ，７ｂの両端に電圧が発生し、その電圧があ
る値を超えると、ＮＰＮトランジスタ１０ａ，１０ｂの
ベース（Ｂ）に電流が流れ、ＮＰＮトランジスタ１０
ａ，１０ｂが動作してＭＯＳＦＥＴ３ａ，３ｂのゲート
（Ｇ）・ソース（Ｓ）間の蓄積電荷を放電させ、ＭＯＳ
ＦＥＴ３ａ，３ｂを高インピーダンス状態として、出力
端子Ｏ１，Ｏ２間に流れる負荷電流を制限するようにな
っている。
【０００９】
【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体リレー回路においては、負荷電流の上限
値は抵抗７ａ，７ｂの値によって決まってしまい、サー
ジ等の瞬時過電流に対しては有効であるが、結線ミス等
による負荷電流の過電流に関しては上限の電流が流れ続
け、負荷側の回路を破壊するという問題があった。
な構成の半導体リレー回路においては、負荷電流の上限
値は抵抗７ａ，７ｂの値によって決まってしまい、サー
ジ等の瞬時過電流に対しては有効であるが、結線ミス等
による負荷電流の過電流に関しては上限の電流が流れ続
け、負荷側の回路を破壊するという問題があった。
【００１０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、負荷側に過電流が流
れ続けるのを防止する半導体リレー回路を提供すること
にある。
であり、その目的とするところは、負荷側に過電流が流
れ続けるのを防止する半導体リレー回路を提供すること
にある。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
入力信号に応答して光信号を発生する発光素子と、前記
光信号を受光して光起電力を発生するフォトダイオード
アレイと、該フォトダイオードアレイと直列的に接続さ
れたインピーダンス素子と、前記光起電力を前記インピ
ーダンス素子を介してゲート・ソース間に印加されて第
１のインピーダンス状態から第２のインピーダンス状態
に変化する２つの出力用のＭＯＳＦＥＴと、２つの該Ｍ
ＯＳＦＥＴのゲート・ソース間にそれぞれ通電電極が接
続され、前記インピーダンス素子と前記フォトダイオー
ドアレイとの接続点に制御電極が接続されて、前記フォ
トダイオードアレイによる光起電力の発生時に前記イン
ピーダンス素子の両端に生じる電圧にて高インピーダン
ス状態にバイアスされるデプレッション型の制御トラン
ジスタとを有して成る半導体リレー回路において、負荷
電流検出用の抵抗を前記ＭＯＳＦＥＴのソースにそれぞ
れ直列的に挿入し、前記抵抗に発生する電圧がゲート・
カソード間に与えられ、アノードが前記ＭＯＳＦＥＴの
ゲートに接続されるようにサイリスタを設けたことを特
徴とするものである。
入力信号に応答して光信号を発生する発光素子と、前記
光信号を受光して光起電力を発生するフォトダイオード
アレイと、該フォトダイオードアレイと直列的に接続さ
れたインピーダンス素子と、前記光起電力を前記インピ
ーダンス素子を介してゲート・ソース間に印加されて第
１のインピーダンス状態から第２のインピーダンス状態
に変化する２つの出力用のＭＯＳＦＥＴと、２つの該Ｍ
ＯＳＦＥＴのゲート・ソース間にそれぞれ通電電極が接
続され、前記インピーダンス素子と前記フォトダイオー
ドアレイとの接続点に制御電極が接続されて、前記フォ
トダイオードアレイによる光起電力の発生時に前記イン
ピーダンス素子の両端に生じる電圧にて高インピーダン
ス状態にバイアスされるデプレッション型の制御トラン
ジスタとを有して成る半導体リレー回路において、負荷
電流検出用の抵抗を前記ＭＯＳＦＥＴのソースにそれぞ
れ直列的に挿入し、前記抵抗に発生する電圧がゲート・
カソード間に与えられ、アノードが前記ＭＯＳＦＥＴの
ゲートに接続されるようにサイリスタを設けたことを特
徴とするものである。
【００１２】請求項２記載の発明は、請求項１記載の半
導体リレー回路において、前記負荷電流検出用の抵抗
に、並列にスパイク電流予防用のコンデンサを設けたこ
とを特徴とするものである。
導体リレー回路において、前記負荷電流検出用の抵抗
に、並列にスパイク電流予防用のコンデンサを設けたこ
とを特徴とするものである。
【００１３】
＝実施形態１＝ 以下、本発明の一実施形態について図面に基づき説明す
る。図１は、本発明の一実施形態に係る半導体リレー回
路の全体構成を示す回路図である。本実施形態に係る半
導体リレー回路は、従来例として図３に示す半導体リレ
ー回路において、過電流通電時に動作するＮＰＮトラン
ジスタ１０ａ，１０ｂの代わりにサイリスタ８ａ，８ｂ
を挿入した構成である。
る。図１は、本発明の一実施形態に係る半導体リレー回
路の全体構成を示す回路図である。本実施形態に係る半
導体リレー回路は、従来例として図３に示す半導体リレ
ー回路において、過電流通電時に動作するＮＰＮトラン
ジスタ１０ａ，１０ｂの代わりにサイリスタ８ａ，８ｂ
を挿入した構成である。
【００１４】以下、本実施形態の動作について説明す
る。先ず、負荷電流が小さいときには、サイリスタ８
ａ，８ｂは遮断状態であるので、出力端子Ｏ１，Ｏ２間
は導通している。次に、負荷電流が大きいときには、負
荷電流検出用の抵抗７ａ，７ｂの両端に生じる電圧が増
大する。この電圧がサイリスタ８ａ，８ｂを動作させる
電圧を越えると、サイリスタ８ａ，８ｂのアノード
（Ａ）からカソード（Ｃ）に電流が流れる。これによ
り、出力用のＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・
ソース（Ｓ）間電圧が低下してＭＯＳＦＥＴ３ａ，３ｂ
に流れる電流が遮断される。サイリスタ８ａ，８ｂのア
ノード（Ａ）からカソード（Ｃ）に流れる電流はＭＯＳ
ＦＥＴ３ａ，３ｂのゲート（Ｇ）からの電流がなくなっ
た後でも流れるので、負荷電流が遮断した後でもＭＯＳ
ＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間電圧
が低下したままである。サイリスタ８ａ，８ｂのアノー
ド（Ａ）からカソード（Ｃ）に流れる電流を遮断するに
は発光素子１への入力信号をなくし、フォトダイオード
アレイ２の光起電力を消失させ、サイリスタ８ａ，８ｂ
のアノード（Ａ）・カソード（Ｃ）間の電圧を下げるこ
とである。
る。先ず、負荷電流が小さいときには、サイリスタ８
ａ，８ｂは遮断状態であるので、出力端子Ｏ１，Ｏ２間
は導通している。次に、負荷電流が大きいときには、負
荷電流検出用の抵抗７ａ，７ｂの両端に生じる電圧が増
大する。この電圧がサイリスタ８ａ，８ｂを動作させる
電圧を越えると、サイリスタ８ａ，８ｂのアノード
（Ａ）からカソード（Ｃ）に電流が流れる。これによ
り、出力用のＭＯＳＦＥＴ３ａ，３ｂのゲート（Ｇ）・
ソース（Ｓ）間電圧が低下してＭＯＳＦＥＴ３ａ，３ｂ
に流れる電流が遮断される。サイリスタ８ａ，８ｂのア
ノード（Ａ）からカソード（Ｃ）に流れる電流はＭＯＳ
ＦＥＴ３ａ，３ｂのゲート（Ｇ）からの電流がなくなっ
た後でも流れるので、負荷電流が遮断した後でもＭＯＳ
ＦＥＴ３ａ，３ｂのゲート（Ｇ）・ソース（Ｓ）間電圧
が低下したままである。サイリスタ８ａ，８ｂのアノー
ド（Ａ）からカソード（Ｃ）に流れる電流を遮断するに
は発光素子１への入力信号をなくし、フォトダイオード
アレイ２の光起電力を消失させ、サイリスタ８ａ，８ｂ
のアノード（Ａ）・カソード（Ｃ）間の電圧を下げるこ
とである。
【００１５】従って、本実施形態においては、負荷側の
過電流で負荷電流を遮断することができる。
過電流で負荷電流を遮断することができる。
【００１６】＝実施形態２＝ 本発明の他の実施形態に係る半導体リレー回路の全体構
成を示す回路図である。本実施形態に係る半導体リレー
回路は、図１に示す半導体リレー回路において、負荷電
流検出用の抵抗７ａ，７ｂに並列にスパイク電流予防用
のコンデンサ９を設けた構成である。本実施形態の動作
は、実施形態１の動作とほとんど同様であるが、実施形
態１では、瞬時のスパイク電流でも一旦過電流が流れる
と、負過電流を遮断するのに対して、本実施形態におい
ては、瞬時のスパイク電流が流れた場合でも、コンデン
サ９により負荷電流検出用の抵抗７ａ，７ｂに発生する
電圧がサイリスタ８ａ，８ｂを動作させる電圧まで上昇
させないようにしている。
成を示す回路図である。本実施形態に係る半導体リレー
回路は、図１に示す半導体リレー回路において、負荷電
流検出用の抵抗７ａ，７ｂに並列にスパイク電流予防用
のコンデンサ９を設けた構成である。本実施形態の動作
は、実施形態１の動作とほとんど同様であるが、実施形
態１では、瞬時のスパイク電流でも一旦過電流が流れる
と、負過電流を遮断するのに対して、本実施形態におい
ては、瞬時のスパイク電流が流れた場合でも、コンデン
サ９により負荷電流検出用の抵抗７ａ，７ｂに発生する
電圧がサイリスタ８ａ，８ｂを動作させる電圧まで上昇
させないようにしている。
【００１７】従って、本実施形態においては、負荷側の
過電流で負荷電流を遮断することができるが、瞬時のス
パイク電流では負荷電流が遮断されることがなくなる。
過電流で負荷電流を遮断することができるが、瞬時のス
パイク電流では負荷電流が遮断されることがなくなる。
【００１８】
【発明の効果】請求項１記載の発明は、入力信号に応答
して光信号を発生する発光素子と、光信号を受光して光
起電力を発生するフォトダイオードアレイと、フォトダ
イオードアレイと直列的に接続されたインピーダンス素
子と、光起電力をインピーダンス素子を介してゲート・
ソース間に印加されて第１のインピーダンス状態から第
２のインピーダンス状態に変化する２つの出力用のＭＯ
ＳＦＥＴと、２つのＭＯＳＦＥＴのゲート・ソース間に
それぞれ通電電極が接続され、インピーダンス素子とフ
ォトダイオードアレイとの接続点に制御電極が接続され
て、前記フォトダイオードアレイによる光起電力の発生
時に前記インピーダンス素子の両端に生じる電圧にて高
インピーダンス状態にバイアスされるデプレッション型
の制御トランジスタとを有して成る半導体リレー回路に
おいて、負荷電流検出用の抵抗をＭＯＳＦＥＴのソース
にそれぞれ直列的に挿入し、抵抗に発生する電圧がゲー
ト・カソード間に与えられ、アノードがＭＯＳＦＥＴの
ゲートに接続されるようにサイリスタを設けたので、一
旦過電流が流れるとサイリスタがオン状態になって出力
電流が遮断され、発光素子への入力をリセットしない限
り負荷側に電流が流れなくなり、負荷側に過電流が流れ
続けるのを防止する半導体リレー回路を提供することが
できた。
して光信号を発生する発光素子と、光信号を受光して光
起電力を発生するフォトダイオードアレイと、フォトダ
イオードアレイと直列的に接続されたインピーダンス素
子と、光起電力をインピーダンス素子を介してゲート・
ソース間に印加されて第１のインピーダンス状態から第
２のインピーダンス状態に変化する２つの出力用のＭＯ
ＳＦＥＴと、２つのＭＯＳＦＥＴのゲート・ソース間に
それぞれ通電電極が接続され、インピーダンス素子とフ
ォトダイオードアレイとの接続点に制御電極が接続され
て、前記フォトダイオードアレイによる光起電力の発生
時に前記インピーダンス素子の両端に生じる電圧にて高
インピーダンス状態にバイアスされるデプレッション型
の制御トランジスタとを有して成る半導体リレー回路に
おいて、負荷電流検出用の抵抗をＭＯＳＦＥＴのソース
にそれぞれ直列的に挿入し、抵抗に発生する電圧がゲー
ト・カソード間に与えられ、アノードがＭＯＳＦＥＴの
ゲートに接続されるようにサイリスタを設けたので、一
旦過電流が流れるとサイリスタがオン状態になって出力
電流が遮断され、発光素子への入力をリセットしない限
り負荷側に電流が流れなくなり、負荷側に過電流が流れ
続けるのを防止する半導体リレー回路を提供することが
できた。
【００１９】請求項２記載の発明は、請求項１記載の半
導体リレー回路において、負荷電流検出用の抵抗に、並
列にスパイク電流予防用のコンデンサを設けたので、負
荷側に過電流が流れても瞬時のスパイク電流では電流制
限が行われない。
導体リレー回路において、負荷電流検出用の抵抗に、並
列にスパイク電流予防用のコンデンサを設けたので、負
荷側に過電流が流れても瞬時のスパイク電流では電流制
限が行われない。
【図１】本発明の一実施形態に係る半導体リレー回路の
全体構成を示す回路図である。
全体構成を示す回路図である。
【図２】本発明の他の実施形態に係る半導体リレー回路
の全体構成を示す回路図である。
の全体構成を示す回路図である。
【図３】従来例に係る半導体リレー回路の全体構成を示
す回路図である。
す回路図である。
１ 発光素子 ２ フォトダイオードアレイ ３ａ，３ｂ，６ ＭＯＳＦＥＴ ４ 制御トランジスタ ５，７ａ，７ｂ 抵抗 ８ａ，８ｂ サイリスタ ９ コンデンサ １０ａ，１０ｂ ＮＰＮトランジスタ Ｉ１，Ｉ２ 入力端子 Ｏ１，Ｏ２ 出力端子
Claims (2)
- 【請求項１】 入力信号に応答して光信号を発生する発
光素子と、前記光信号を受光して光起電力を発生するフ
ォトダイオードアレイと、該フォトダイオードアレイと
直列的に接続されたインピーダンス素子と、前記光起電
力を前記インピーダンス素子を介してゲート・ソース間
に印加されて第１のインピーダンス状態から第２のイン
ピーダンス状態に変化する２つの出力用のＭＯＳＦＥＴ
と、２つの該ＭＯＳＦＥＴのゲート・ソース間にそれぞ
れ通電電極が接続され、前記インピーダンス素子と前記
フォトダイオードアレイとの接続点に制御電極が接続さ
れて、前記フォトダイオードアレイによる光起電力の発
生時に前記インピーダンス素子の両端に生じる電圧にて
高インピーダンス状態にバイアスされるデプレッション
型の制御トランジスタとを有して成る半導体リレー回路
において、負荷電流検出用の抵抗を前記ＭＯＳＦＥＴの
ソースにそれぞれ直列的に挿入し、前記抵抗に発生する
電圧がゲート・カソード間に与えられ、アノードが前記
ＭＯＳＦＥＴのゲートに接続されるようにサイリスタを
設けたことを特徴とする半導体リレー回路。 - 【請求項２】 前記負荷電流検出用の抵抗に、並列にス
パイク電流予防用のコンデンサを設けたことを特徴とす
る請求項１記載の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341476A JPH09181585A (ja) | 1995-12-27 | 1995-12-27 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341476A JPH09181585A (ja) | 1995-12-27 | 1995-12-27 | 半導体リレー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181585A true JPH09181585A (ja) | 1997-07-11 |
Family
ID=18346363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341476A Withdrawn JPH09181585A (ja) | 1995-12-27 | 1995-12-27 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181585A (ja) |
-
1995
- 1995-12-27 JP JP7341476A patent/JPH09181585A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |