JPH09179518A - マトリクス型表示装置の駆動回路 - Google Patents

マトリクス型表示装置の駆動回路

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JPH09179518A
JPH09179518A JP7341876A JP34187695A JPH09179518A JP H09179518 A JPH09179518 A JP H09179518A JP 7341876 A JP7341876 A JP 7341876A JP 34187695 A JP34187695 A JP 34187695A JP H09179518 A JPH09179518 A JP H09179518A
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一成 冨沢
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Abstract

(57)【要約】 【課題】 マトリクス型表示装置において時間分割駆動
方法に適した駆動回路を提供する。 【解決手段】 マトリクス型表示装置は、４つの選択期
間のそれぞれに走査電極Ｌi (i=1〜15) を走査ドライバ
２により１本ずつ選択し、選択された走査電極Ｌi 上の
画素に４ｂｉｔのデータの各ｂｉｔを表示する。走査ド
ライバ２は、４つの選択期間に対応する４個のシフトレ
ジスタ１１〜１４を備えている。シフトレジスタ１１〜
１４に、４つの選択期間の幅を有するクロックＣＫと、
各ｂｉｔを表すビットデータＤＡＴを入力する。ＡＮＤ
回路１０１〜１１５等により、シフトレジスタ１１〜１
４からの１５個のシフト信号と４つのセレクト信号との
論理積をとる。この論理積の総和（論理和）の信号を用
いて、スイッチＸＳＷ1 …（選択電圧出力用）およびス
イッチＹＳＷ1 …（非選択電圧出力用）の開閉を制御す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電性液晶表示
装置のようにメモリ性を有するマトリクス型表示装置に
おいて表示パネルを駆動する駆動回路に関するものであ
る。
【０００２】
【従来の技術】メモリ性を有するマトリクス型表示装置
は、特開平５−１０７５２１号公報に開示されている相
転移形液晶表示装置の他に、特開平３−２０７１５号公
報に開示されている強誘電性液晶表示装置、特開平６−
４３８２９号公報に開示されているプラズマ表示装置な
どがある。
【０００３】一般に、マトリクス型表示装置には、共通
して、走査電極毎に独立した選択期間が必要となるので
同時に複数の走査電極を選択することができないという
特徴がある。また、上記の各マトリクス型表示装置にお
いては、走査電極に印加する電圧を次のように変化させ
て表示を行っている。まず、画素の表示状態を決める選
択電圧を印加した後、画素の表示状態を保持するための
保持電圧を印加し、最後に画素の表示状態を消去するた
めの消去電圧を印加する。または、保持電圧の印加を停
止することによっても画素の表示状態が消去される。
【０００４】このような表示装置の階調表示を実現する
ためには、例えば、特開昭６３−２２６１７８号公報に
開示されている走査方法が用いられる。以下、この走査
方法を図１４を用いて説明する。
【０００５】図１４は、１５本の走査電極Ｌ1 〜Ｌ15か
ら構成されたマトリクス型表示装置の走査方法を模式的
に示している。走査電極Ｌ1 〜Ｌ15は、図１４において
最上段に付された１から６０までの数字（選択期間を表
す）の順に選択されるようになっている。また、それぞ
れのブロックには、走査電極Ｌ1 〜Ｌ15上の画素に与え
るべきデータのｂｉｔ番号が付記されている。
【０００６】この例では、４ｂｉｔで構成されるデータ
の各ｂｉｔが、各選択期間において、選択電圧が印加さ
れることにより指定された走査電極Ｌi 上の画素各に付
与される。これにより、第１から第４までの各選択期間
に、それぞれ、走査電極Ｌ15上の画素が第４ｂｉｔを表
示し、走査電極Ｌ1 上の画素が第１ｂｉｔを表示し、走
査電極Ｌ3 上の画素が第２ｂｉｔを表示し、走査電極Ｌ
7 上の画素が第３ｂｉｔを表示する。
【０００７】なお、図１４において、各選択期間でｂｉ
ｔ番号が付記されていない走査電極Ｌi には非選択電圧
が印加されている。
【０００８】このように、上記の走査方法では、時間分
割で走査を行うことにより階調表示を可能にしている。
【０００９】ここで、上記の走査方法が適用される強誘
電性液晶表示装置（以降、ＦＬＣＤと称する）の一般的
な構成について説明する。このＦＬＣＤは、図１５に示
すような液晶パネル６１を有している。この液晶パネル
６１は、互いに対向する２枚の透光性の例えばガラスか
らなる基板６２・６３を備えている。
【００１０】基板６２の表面には、例えばインジウム錫
酸化物（以降、ＩＴＯと称する）からなる複数の透明な
信号電極Ｓ…が互いに平行に配置されている。これらの
信号電極Ｓ…は、例えば酸化シリコン（SiO2）からなる
透明な絶縁膜６４により被覆されている。
【００１１】一方、基板６３の表面には、例えばＩＴＯ
からなる複数の透明な走査電極Ｌ…が信号電極Ｓ…と直
交するように互いに平行に配置されている。これらの走
査電極Ｌ…は、絶縁膜６４と同じ材料からなる透明な絶
縁膜６５で被覆されている。
【００１２】上記の絶縁膜６４・６５上には、ラビング
処理などの一軸配向処理が施された配向膜６６・６７が
それぞれ形成されている。配向膜６６・６７としては、
ポリビニルアルコール等が用いられる。
【００１３】強誘電性液晶６８は、配向膜６６・６７が
対向するように、封止剤６９で貼り合わされたガラス基
板６２・６３の間の空間内に充填されて液晶層を形成し
ている。強誘電性液晶６８は、封止剤６９に設けられた
図示しない注入口から注入され、その注入口が封止され
ることにより封入される。
【００１４】基板６２・６３は、さらに偏光軸が互いに
直交するように配置された２枚の偏光板７０・７１で挟
まれている。
【００１５】図１６に示すように、走査電極Ｌ…（Ｌ0
〜ＬF ）は走査ドライバ８１に接続され、信号電極Ｓ…
（Ｓ0 〜ＳF ）は信号ドライバ８２に接続されている。
【００１６】走査ドライバ８１では、１ｂｉｔの走査信
号ＹＩが、クロックＣＫに基づいてシフトレジスタ８１
ａにより転送され、シフトレジスタ８１ａの各出力段か
ら出力される。アナログスイッチアレイ８１ｂは、シフ
トレジスタ８１ａから出力される信号がハイレベルであ
るかローレベルであるかに応じて、走査電極Ｌi に選択
電圧ＶC1を印加するか走査電極Ｌk （ｋ≠ｉ）に非選択
電圧ＶC0を印加するかを選択する。
【００１７】信号ドライバ８２では、データ信号ＸＩ
が、クロックＣＫに基づいてシフトレジスタ８２ａによ
り転送され、シフトレジスタ８２ａの各出力段から出力
される。シフトレジスタ８２ａから出力される信号は、
さらに負論理のラッチパルスＬＰに同期してラッチ８２
ｂで保持される。アナログスイッチアレイ８２ｃは、ラ
ッチ８２ｂに保持された値がハイレベルであるかローレ
ベルであるかに応じて、信号電極Ｓi にアクティブ電圧
ＶS1を印加するか信号電極Ｓk （ｋ≠ｊ）にノンアクテ
ィブ電圧ＶS0を印加するかを選択する。
【００１８】上記のように構成されるＦＬＣＤでは、走
査電極Ｌと信号電極Ｓとが交差する部分が画素となって
いる。そして、各画素の点灯および非点灯により、液晶
パネル６１の全体で表示が行われる。
【００１９】図１７（ｂ）に示すように、上記の画素に
含まれる液晶分子９１は、その長軸方向と垂直に自発分
極ＰS を有している。この液晶分子９１は、走査電極Ｌ
への印加電圧と信号電極Ｓへの印加電圧との電位差によ
り発生する電界Ｅおよび自発分極ＰS のベクトル積に比
例した力を受けて、２倍のチルト角２θの頂角を持った
円錐９２の表面上を移動する。
【００２０】また、液晶分子９１は、図１７（ａ）に示
すように、電界Ｅにより軸９３まで移動させられると位
置Ｐ1 で安定した状態になり、電界Ｅにより軸９４まで
移動させられると位置Ｐ2 で安定した状態になる。この
ように、液晶分子９１は、２つの安定した状態をとると
いう性質を備えている。
【００２１】さらに、液晶分子９１が電界Ｅにより動か
されても、位置Ｐ1 ・Ｐ2 が変化しない限り、元の安定
した状態へ戻ろうとする復元力が液晶分子９１に働く。
【００２２】そこで、図１５に示す偏光板７０・７１の
一方の偏光軸を、軸９３・９４のいずれかと一致させる
ことにより、２つの表示状態を得ることができる。すな
わち、一方の安定状態にある液晶分子９１を有する画素
が明るい表示状態となり、他方の安定状態にある液晶分
子９１を有する画素が暗い表示状態となる。
【００２３】液晶分子９１には、前記の電界Ｅによる力
の他に分子長軸の方向と分子短軸の方向との誘電率の差
である誘電異方性Δεおよび電界Ｅの二乗の積に比例し
た力が働く。したがって、液晶分子９１に働く力Ｆは、
次式により表される。
【００２４】Ｆ＝Ｋ0 ×ＰS ×Ｅ＋Ｋ1 ×Δε×Ｅ2 なお、上式において、Ｋ0 およびＫ1 は定数である。
【００２５】このため、誘電率異方性Δεが負のＦＬＣ
材料が封入された液晶パネル６１では、電界Ｅが増加す
れば、ある電界Ｅmin で自発分極ＰS による力の増加よ
り誘電異方性Δεが負であることの効果による力の増加
が大きくなり、液晶分子９１に働く力は、その電界Ｅ
min で最大となる。また、メモリパルス幅は、液晶分子
９１に働く力に逆比例すると考えられるから、その電界
Ｅmin で最小となる。
【００２６】この現象を利用したＦＬＣＤの駆動方法と
して、例えばＦＬＣ国際会議（１９９１）でDefence Re
search Agency から"The JOERS/Alvey Ferroelectric M
ultiplexing Scheme" として発表されたJOERS/Alvey 駆
動法（以降、Ｊ／Ａ駆動法と称する）がある。図１８に
その論文で示されているＢＤＨ社製のＦＬＣ材料である
ＳＣＥ８の電圧−メモリパルス幅の特性を示す。
【００２７】図１８において○でマーキングされたデー
タは、図１９（ａ）に示す±１０Ｖのバイアス電圧を重
畳しながら測定される。一方、図１８において＋でマー
キングされたデータは、図１９（ｂ）に示す±０Ｖのバ
イアス電圧を重畳しながら測定された。
【００２８】上記の駆動方法では、１画面のデータの書
き替えを２フィールドの走査により行う。まず、第１フ
ィールドでは、図２０（ａ）に示すように、選択電圧Ｖ
CAを走査電極Ｌi へ印加するとき、電圧ＶSCを信号電極
Ｓj へ印加することにより、電圧ＶA-C を両電極の交差
部分の画素における液晶分子９１へ印加する。これによ
り、液晶分子９１の安定状態が一方の安定状態に切り替
えられる。
【００２９】第２フィールドでは、図２０（ｂ）に示す
ように、選択電圧ＶCEを走査電極Ｌi へ印加するとき、
電圧ＶSHを信号電極Ｓj へ印加することにより、電圧Ｖ
E-Hを両電極の交差部分の画素における液晶分子９１へ
印加する。これにより、液晶分子９１の安定状態が保持
される。
【００３０】液晶分子９１の安定状態を他方の安定状態
に切り替える場合は、まず、第１フィールドでは、図２
０（ａ）に示すように、選択電圧ＶCAを走査電極Ｌi へ
印加するとき、電圧ＶSGを信号電極Ｓj へ印加すること
により、電圧ＶA-G を上記の画素における液晶分子９１
へ印加する。これにより、液晶分子９１の安定状態を変
化させない。
【００３１】第２フィールドでは、図２０（ｂ）に示す
ように、選択電圧ＶCEを走査電極Ｌi へ印加するとき、
電圧ＶSDを信号電極Ｓj へ印加することにより、電圧Ｖ
E-Dを上記の画素における液晶分子９１へ印加する。こ
れにより、液晶分子９１の安定状態が他方の安定状態に
切り替えられる。
【００３２】上記の画素以外の画素における液晶分子９
１の安定状態を切り替えているときには、次のように電
圧を印加する。
【００３３】まず、第１フィールドでは、図２０（ａ）
に示すように、電圧ＶSCまたは電圧ＶSGを信号電極Ｓj
へ印加するとき、非選択電圧ＶCBを走査電極Ｌk （ｋ≠
ｉ）へ印加することにより、電圧ＶB-C または電圧Ｖ
B-G を両電極の交点の画素における液晶分子９１へ印加
する。第２フィールドでは、図２０（ｂ）に示すよう
に、電圧ＶSDまたは電圧ＶSHを信号電極Ｓj へ印加する
とき、非選択電圧ＶCFを走査電極Ｌk へ印加することに
より、電圧ＶF-D または電圧ＶF-H を両電極の交点の画
素における液晶分子９１へ印加する。これにより、液晶
分子９１の安定状態は、信号電極Ｓj への印加電圧がい
ずれの電圧であっても変化しない。
【００３４】上記の駆動方法が可能となるのは、次の条
件による。
【００３５】第１の条件は、図２０（ａ）（ｂ）に示す
電圧ＶA-C ・ＶE-D をそれぞれ決定する電圧レベル−Ｖ
s ＋Ｖd ・Ｖs −Ｖd の絶対値が、液晶分子９１に働く
力が最大値の近辺となるような４０（Ｖ）近辺の電圧
（図１８参照）であること。第２の条件は、図２０
（ａ）（ｂ）に示す電圧ＶA-G ・ＶE-H をそれぞれ決定
する電圧レベル−Ｖs −Ｖd ・Ｖs ＋Ｖd の絶対値が、
液晶分子９１に働く力が最大値から減少していく領域で
ある６０（Ｖ）近辺の電圧（図１８参照）であること。
それゆえ、第１の条件の電圧により液晶分子９１に働く
力は、第２の条件の電圧により液晶分子９１に働く力よ
り大きくなる。
【００３６】また、上記の駆動方法が可能となるのは、
次の条件にもよる。
【００３７】電圧ＶA-C は、２つの電圧レベル−Ｖd ・
−Ｖs ＋Ｖd が同極性であり、電圧ＶE-D は、２つの電
圧レベルＶd ・Ｖs −Ｖd が同極性である。一方、電圧
ＶA- G は、２つの電圧レベルＶd ・−Ｖs −Ｖd が逆極
性であり、電圧ＶE-H は、２つの電圧レベル−Ｖd ・Ｖ
s ＋Ｖd が逆極性である。このため、同極性の場合、安
定状態の切り替えが容易な電圧レベル−Ｖs ＋Ｖd ・Ｖ
s −Ｖd をとるのに対し、逆極性の場合、安定状態の切
り替えが同極性の場合より容易でない電圧レベル−Ｖs
−Ｖd ・Ｖs ＋Ｖd をとることになる。
【００３８】上記のＪ／Ａ駆動法を拡張した駆動方法と
しては、Liquid Crystals,1993,Vol.13,No.4,597-601に
おける"A new set of high matrix addressing schemes
forferroelectric liquid crystal displays" に開示
されているMalvern 駆動法が挙げられる。図２１に示す
ように、Ｊ／Ａ駆動法（図中、Ｊ／Ａ）は、列電圧波形
における選択電圧の持続時間をタイムスロットＴに等し
く設定している。これに対し、Malvern-2 駆動法（図
中、Ｍ−２）およびMalvern-3 駆動法（図中、Ｍ−３）
は、選択電圧の持続時間をそれぞれタイムスロットＴの
２倍と３倍にまで延長している。
【００３９】マトリックス型表示装置としてＦＬＣＤを
用いる場合、前記のＪ／Ａ駆動法では、１画面のデータ
の書き替えに要する２フィールドの走査において、それ
ぞれ図２０（ａ）（ｂ）に示す波形の駆動電圧を印加す
る。これに対し、SID '92 における"Colour Digital Fe
rroelectric Liquid Crystal Displays For Laptop App
lications"に開示されている駆動方法では、図２２に示
すように、消去電圧（ブランキングパルスＢＰ）を用い
ることにより、１画面のデータの書き替えを第２フィー
ルドだけで行う。
【００４０】
【発明が解決しようとする課題】ところが、上記のよう
な走査方法では、走査電極Ｌi がＬ15→Ｌ1 →Ｌ3 →Ｌ
7 →…のように離散的に選択されていく。このような走
査を既存のドライバＩＣを用いて行う場合、複雑な入力
信号（クロック、データパルス等）が必要であること、
必要以上のドライバＩＣを用意する必要があること等の
不都合が生じる。このため、既存のドライバＩＣにより
構成される駆動回路では、上記の走査方法による時間分
割階調表示を行なうのが困難である。
【００４１】また、図２１に示すMalvern-2 駆動法およ
びMalvern-3 駆動法のように選択電圧の持続時間が選択
期間より長くなる場合にも、既存のドライバＩＣを用い
ると、やはり時間分割階調表示を行なうのが困難であ
る。例えば、走査電極Ｌ1 に印加される選択電圧が選択
期間より長い期間持続するする場合、次に選択される走
査電極Ｌ3 でも、選択電圧Ｌ1 の選択電圧の影響が及
ぶ。この結果、走査電極Ｌ3 には、本来印加されるはず
の選択電圧の他に、選択電圧Ｌ1 の選択期間を越えた選
択電圧が印加されてしまう。
【００４２】さらに、図２２に示す消去電圧を組み合わ
せて走査する場合にも同様に時間分割階調表示を行なう
のが困難である。例えば、この走査方法では、同一の選
択期間内に選択電圧と消去電圧が出力されている（図６
参照）。ところが、既存のドライバＩＣでは、１つのＩ
Ｃから同時に同時に２つの信号を出力することが困難で
ある。
【００４３】本発明は、上記の事情に鑑みてなされたも
のであって、上記の走査方法に適した駆動回路を提供す
ることを第１の目的としている。また、本発明の第２の
目的は、消去電圧を組み合わせる走査方法に適した駆動
回路を提供することにある。さらに、本発明の第３の目
的は、選択電圧の持続時間が選択期間より長い走査方法
に適した駆動回路を提供することにある。
【００４４】
【課題を解決するための手段】本発明のマトリクス型表
示装置の駆動回路は、上記の課題を解決するために、以
下の各構成を採用していることを特徴としている。
【００４５】〔第１の駆動回路〕第１の駆動回路は、ｎ
（ｎは２以上の整数）選択期間の幅を有するデータ信号
をｎ選択期間の周期を有するクロックに同期してシフト
させて走査電極の数と同数のシフト信号を出力するｎ個
のシフトレジスタと、これらのシフトレジスタの１個あ
たりに上記シフト信号と同数設けられ、選択電圧印加期
間を決定するための一定周期のｎ個のセレクト信号のう
ちの１つと上記シフト信号との論理積をとる第１論理積
出力手段（ＡＮＤ回路）と、上記各シフトレジスタから
の出力順位が同じシフト信号に基づく論理積同士の論理
和をとる第１論理和出力手段（ＯＲ回路）とを備えてい
る。なお、上記クロックおよびセレクト信号は、上記各
シフトレジスタ毎に１選択期間ずつずれた位相で入力さ
れる。
【００４６】図１４に示す走査パターンは、前述のよう
に走査電極Ｌi が離散的に選択されるように見えるが、
第１ないし第４ｂｉｔのそれぞれに着目すれば、各ｂｉ
ｔについて順位の小さい走査電極Ｌi から順にＬ1 ，Ｌ
2 ，Ｌ3 …というように選択されるという規則性があ
る。上記の第１の駆動回路は、この規則性を利用してい
る。
【００４７】第１の駆動回路では、入力されたデータ信
号が、ｎ個のシフトレジスタにより順次シフトされ、複
数のシフト信号として出力される。具体的には、第１，
第２ないし第ｎのシフトレジスタからは、それぞれ走査
電極Ｌ1 ，Ｌ2 ，Ｌ3 …に対応したシフト信号ＳＲ(1)1
・ＳＲ(2)1・ＳＲ(3)1…，ＳＲ(1)2・ＳＲ(2)2・ＳＲ
(3)2…〜ＳＲ(1) n ＳＲ(2) n ＳＲ(3) n が出力され
る。
【００４８】すると、第１論理積出力手段により、これ
らのシフト信号とセレクト信号との論理積がとられる。
さらに、第１論理和出力手段により、上記各シフトレジ
スタからの出力順位が同じシフト信号に基づく論理積同
士の論理和がとられる。すなわち、走査電極Ｌi につい
ての論理和は、セレクト信号をＳＥＬ1 〜ＳＥＬn とす
れば次の論理式で表される。 （ＳＲ(i)1×ＳＥＬ1 ）＋（ＳＲ(i) 2 ×ＳＥＬ2 ）＋… ＋（ＳＲ(i) n ×ＳＥＬn ） …（１） なお、上式において、“×”は論理積を表し、“＋”は
論理和を表す。これは、以降の駆動回路の説明で用いら
れる論理式においても同様である。
【００４９】これにより、ｎ選択期間毎に走査電極Ｌ1
・Ｌ2 ・Ｌ3 …と順番にシフトする信号が生成される。
したがって、ｎｂｉｔのデータの各ｂｉｔについて個別
に走査電極を選択することにより時間分割階調表示を行
う場合、各ｂｉｔ毎にシフトレジスタおよびセレクト信
号を用意すれば、図１４の走査パターンによる走査方法
のように、Ｌ1 ，Ｌ2 ，Ｌ3 …の順に４選択期間毎に順
番に走査電極に選択電圧を印加することができる。
【００５０】また、各シフトレジスタに入力されるクロ
ックおよびセレクト信号はそれぞれ１選択期間ずつずれ
ている。これにより、各ｂｉｔについての走査電極の選
択が相互に重なり合うことはない。しかも、階調のレベ
ルは、各シフトレジスタに入力されるデータ信号のタイ
ミングによって決定される。
【００５１】〔第２の駆動回路〕第２の駆動回路は、第
１の駆動回路に適用される回路であって、上記シフトレ
ジスタの１個あたりに上記シフト信号と同数設けられ、
消去電圧印加期間を決定するための一定周期のｎ個のブ
ランク信号のうちの１つと上記シフト信号との論理積を
とる第２論理積出力手段（ＡＮＤ回路）と、上記各シフ
トレジスタからの出力順位が同じシフト信号に基づく上
記第２論理積出力手段からの論理積同士の論理和をとる
第２論理和出力手段（ＯＲ回路）とを備えている。な
お、上記ブランク信号は、有意となる期間が上記セレク
ト信号と重複しないように入力され、かつ上記各シフト
レジスタ毎に１選択期間ずつずれた位相で入力される。
【００５２】ＦＬＣＤのようにメモリ性を有するマトリ
クス型表示装置では、選択電圧を印加する前に消去電圧
を印加しなければならない。そこで、第２の駆動回路で
は、第１の駆動回路において、各シフトレジスタから出
力されるシフト信号にｎ選択期間の幅があることを利用
して消去電圧を印加するための期間を設定するようにな
っている。
【００５３】具体的に第２の駆動回路では、第２論理積
出力手段により、各シフトレジスタから出力されるシフ
ト信号とブランク信号との論理積がとられる。さらに、
第２論理和出力手段により、上記各シフトレジスタから
の出力順位が同じシフト信号に基づく論理積同士の論理
和がとられる。すなわち、走査電極Ｌi についての論理
和は、ブランク信号をＢＬ1 〜ＢＬn とすれば次の論理
式で表される。 （ＳＲ(i)1×ＢＬ1 ）＋（ＳＲ(i) 2 ×ＢＬ2 ）＋… ＋（ＳＲ(i) n ×ＢＬn ） …（２） これにより、ｎ選択期間毎に走査電極Ｌ1 ・Ｌ2 ・Ｌ3
…と順番にシフトする信号が生成される。したがって、
前記のように時間分割階調表示を行う場合、各ｂｉｔ毎
にブランク信号を用意すれば、例えば、図６に示す走査
パターンのように、Ｌ1 ，Ｌ2 ，Ｌ3 …というように４
選択期間毎に順番に走査電極に消去電圧を印加すること
ができる。しかも、セレクト信号とブランク信号との有
意となる期間が重複しないので、消去電圧の印加後に選
択電圧を印加することもできる。また、ブランク信号が
各シフトレジスタ毎に１選択期間ずつずれた位相で入力
されるので、各ｂｉｔについての走査電極への消去電圧
の印加が相互に重なり合うことはない。
【００５４】なお、セレクト信号およびブランク信号の
数を増やすことにより、選択電圧および消去電圧の種類
を増やすことができる。ただし、同時に複数の走査電極
に選択電圧を印加するような選択電圧の設定は避けた方
が好ましい。したがって、選択電圧については、１つの
選択期間内に複数の電位を発生するようにセレクト信号
を考えなければならない。
【００５５】〔第３の駆動回路〕第３の駆動回路は、ｎ
（ｎは２以上の整数）選択期間の幅を有する選択用デー
タ信号をｎ選択期間の周期を有するクロックに同期して
シフトさせて走査電極の数と同数の選択用シフト信号を
出力するｎ個の選択用シフトレジスタと、上記データ信
号と同じ幅で異なる情報を有する消去用データ信号を上
記選択用シフトレジスタと同様にしてシフトさせて消去
用シフト信号を出力するｎ個の消去用シフトレジスタ
と、上記選択用および消去用シフトレジスタの１組あた
りに上記選択用シフト信号と同数設けられ、選択電圧印
加期間を決定するための一定周期のｎ個のセレクト信号
のうちの１つと上記選択用シフト信号との論理積をとる
第１論理積出力手段（ＡＮＤ回路）と、上記選択用およ
び消去用シフトレジスタの１組あたりに上記消去用シフ
ト信号と同数設けられ、消去電圧印加期間を決定するた
めの一定周期のｎ個のブランク信号のうちの１つと上記
消去用シフト信号との論理積をとる第２論理積出力手段
（ＡＮＤ回路）と、上記選択用シフトレジスタからの出
力順位が同じ選択用シフト信号に基づく上記第１論理積
出力手段からの論理積同士の論理和をとる第１論理和出
力手段（ＯＲ回路）と、上記消去用シフトレジスタから
の出力順位が同じ消去用シフト信号に基づく上記第２論
理積出力手段からの論理積同士の論理和をとる第２論理
和出力手段（ＯＲ回路）とを備えている。なお、上記ブ
ランク信号は、有意となる期間が上記セレクト信号と重
複しないように入力され、上記クロック、セレクト信号
およびブランク信号は、上記各組の選択用および消去用
シフトレジスタ毎に１選択期間ずつずれた位相で入力さ
れる。
【００５６】第３の駆動回路では、上記のような構成に
より、選択電圧の印加を制御するための制御信号と消去
電圧を印加するための制御信号とを独立に出力するよう
になっている。このため、第３の駆動回路は、選択用お
よび消去用のシフトレジスタを２つで１組として備えて
いる。
【００５７】このような駆動回路において、選択用デー
タ信号は、ｎ個の選択用シフトレジスタにより順次シフ
トされ、複数の選択用シフト信号として出力される。消
去用データ信号は、ｎ個の消去用シフトレジスタにより
順次シフトされ、複数の消去用シフト信号として出力さ
れる。これにより、第１組ないし第ｎ組のシフトレジス
タから、第２の駆動回路と同様に２種類のシフト信号が
得られる。
【００５８】すると、第１論理積出力手段により、各選
択用シフトレジスタに応じて入力されるセレクト信号と
上記の選択用シフト信号との論理積がとられる。また、
第２論理積出力手段により、各消去用シフトレジスタに
応じて入力されるブランク信号と上記の消去用シフト信
号との論理積がとられる。
【００５９】さらに、第１論理和出力手段により、選択
用シフトレジスタからの出力順位が同じ選択用シフト信
号に基づく第１論理積出力手段からの論理積同士の論理
和が、前記の（１）式に基づいてとられる。一方、第２
論理和出力手段により、消去用シフトレジスタからの出
力順位が同じ消去用シフト信号に基づく第２論理積出力
手段からの論理積同士の論理和が、前記の（２）式に基
づいてとられる。
【００６０】これにより、ｎ選択期間毎に走査電極Ｌ1
・Ｌ2 ・Ｌ3 …と順番にシフトする２種類の信号が生成
される。したがって、本駆動回路では、第２の駆動回路
と同様、上記の信号を用いて４選択期間毎に順番に走査
電極に選択電圧と消去電圧とを印加することができる。
【００６１】また、第３の駆動回路では、上記のように
第１および第２の駆動回路と共通する論理演算が行われ
る。ただし、第３の駆動回路は、第１および第２の駆動
回路と異なり、選択用と消去用にそれぞれ専用のシフト
レジスタを備えている。これにより、選択用シフト信号
と消去用シフト信号が、異なる選択用データ信号と消去
用データ信号を基に得られる。それゆえ、選択用データ
信号と消去用データ信号のタイミングの設定により、選
択電圧と消去電圧の間隔を任意に設定することができ
る。
【００６２】一方、第２の駆動回路では、消去電圧と選
択電圧の間隔が時間分割階調を行うｂｉｔ数によって制
限されてしまう。例えば、４ｂｉｔの時間分割階調で
は、シフトレジスタからの出力が４選択期間しか確保で
きない。このため、消去電圧および選択電圧の幅を１選
択期間とすると、消去電圧と選択電圧の間隔が０から２
選択期間までになる。強誘電性液晶を用いたMalvern 駆
動法では、選択電圧と消去電圧の間隔が狭いと選択時に
誤動作が生じやすいため、第２の駆動回路が利用できな
い。これに対し、第３の駆動回路では、ｂｉｔ数に関わ
らず、選択電圧と消去電圧の間隔を広げることにより、
このような問題を解消することができる。
【００６３】〔第４の駆動回路〕第４の駆動回路は、第
２の駆動回路において、シフトレジスタがｎ選択期間の
整数倍の幅を有し２種類の情報を有するデータ信号をシ
フトさせてシフト信号を出力するようにし、第１および
第２論理積出力手段が、さらに上記データ信号に含まれ
る情報を識別する識別信号を論理積の要素として与えら
れる。第４の駆動回路は、また、上記識別信号の入力状
態を、各順位の上記第１および第２論理積出力手段の間
で互いに否定となるようにし、かつ上記第１および第２
論理積出力手段の奇数順位と偶数順位との間でも互いに
否定となるようにする否定入力手段を備えている。な
お、上記識別信号は、上記データ信号の幅がｎの偶数倍
であるときに２ｎ選択期間分の周期を有し、上記データ
信号の幅がｎの奇数倍であれば３ｎ選択選択期間分の周
期を有するクロックである。
【００６４】第４の駆動回路では、入力されるデータ信
号が、ｎ個のシフトレジスタにより順次シフトされ、複
数のシフト信号として出力される。上記のデータ信号
は、２種類の情報、例えば選択用および消去用の情報を
有しており、信号幅にその情報が含まれる。また、シフ
トレジスタに入力されるデータ信号は、１フレーム内に
選択分と消去分の信号を共存させることができる。この
ようなデータ信号を用いることにより、選択分と消去分
の信号をそれぞれ２フレームに分ける場合に比べて効率
的である。
【００６５】次いで、奇数順位の第１論理積出力手段に
より、各シフトレジスタ（ｂｉｔ）毎に出力されるシフ
ト信号とセレクト信号と識別信号との論理和がとられ、
第２論理積出力手段により、シフト信号とブランク信号
と識別信号との論理和がとられる。また、偶数順位の第
１論理積出力手段により、セレクト信号とシフト信号と
否定入力手段による識別信号の論理否定との論理積がと
られる。一方、奇数順位の第２論理積出力手段により、
シフト信号とブランク信号と否定入力手段による識別信
号の論理否定との論理積がとられる。また、偶数順位の
第２論理積出力手段により、シフト信号とブランク信号
と識別信号との論理積がとられる。
【００６６】さらに、第１論理和出力手段により、シフ
トレジスタからの出力順位が同じシフト信号に基づく第
１論理積出力手段からの論理積同士の論理和がとられ
る。一方、第２論理和出力手段により、シフトレジスタ
からの出力順位が同じシフト信号に基づく第２論理積出
力手段からの論理積同士の論理和がとられる。
【００６７】これにより、走査電極Ｌi についての論理
和は、識別信号をＳ／Ｂとし、識別信号の論理否定を♯
Ｓ／Ｂとすれば、Ｌ1 が偶数順位であるとき、 ｛（SR(i)1×SEL1×S/B1）＋（SR(i) 1 ×BL1 ×♯S/
B1）｝＋…＋｛（SR(i) n ×S/B n ×SEL n ) ＋（SR
(i) n ×♯S/B n ×BLn ）｝ と表される。一方、Ｌ1 が奇数順位であるとき、 ｛（SR(i)1×SEL1×♯S/B1）＋（SR(i)1×BL1 ×S/
B1）｝＋…＋｛（SR(i) n ×SEL n ×♯S/B n ）＋（SR
(i) n ×BLn ×S/B n ）｝ と表される。
【００６８】また、識別信号Ｓ／Ｂは、選択用の情報と
消去用の情報とを区別するための信号であって、データ
信号の幅がｎ選択期間の偶数倍であればその２ｎ選択期
間分の周期を有し、奇数倍であればその３ｎ選択期間分
の周期を有するクロックである。したがって、識別信号
とシフト信号とセレクト信号（ブランク信号）との論理
積をとることにより、図９または図１０に示すように、
選択用の情報（ＳＳ）と消去用の情報（ＳＢ）とを取り
出すことができる。図９はデータ信号の幅がｎ選択期間
の２倍である場合を示し、図１０はデータ信号の幅がｎ
選択期間の１倍である場合を示している。
【００６９】ここで、例えば、データ信号の幅が選択期
間の奇数倍のとき、識別信号Ｓ／Ｂの幅を２ｎ選択期間
分の周期を有するクロックとすれば、本来、選択用（ま
たは消去用）の電圧が出力されるべき期間に消去用（ま
たは選択用）の電圧が出力される。したがって、データ
信号と識別信号Ｓ／Ｂとの関係は前記のように設定する
必要がある。
【００７０】なお、前述のように、識別信号の両論理積
出力手段への入力は、選択側と消去側とで異なり、さら
に第１および第２論理積出力手段に対応する走査電極の
偶数順位と奇数順位とで異なっている。具体的には、識
別信号は、第１（選択側）論理積出力手段と第２（消去
側）論理積出力手段との入力時に互いに否定の関係とな
り、さらに走査電極の偶数順位と奇数順位との間でも互
いに否定の関係となる。
【００７１】したがって、上記の場合と逆の関係で識別
信号を入力することができる。この場合、奇数順位の第
１および第２論理積出力手段にそれぞれ♯Ｓ／ＢとＳ／
Ｂが入力され、偶数順位の第１および第２論理積出力手
段にそれぞれＳ／Ｂと♯Ｓ／Ｂが入力される。
【００７２】このように、第４の駆動回路では、シフト
信号およびセレクト信号に識別信号を加えた３つの信号
の論理積をとるようになっているので、シフトレジスタ
の数を第２の駆動回路と同様にｎ個にすることができ、
かつ選択電圧と消去電圧の間隔を任意に設定することが
できる。それゆえ、第３の駆動回路に比べてシフトレジ
スタの数を半減させることができる。
【００７３】〔第５の駆動回路〕第５の駆動回路は、ク
ロックの２周期以上の幅を有する選択用データ信号をク
ロックに同期してシフトさせて走査電極の数と同数の選
択用シフト信号を出力する選択用シフトレジスタと、こ
の選択用シフトレジスタの隣り合う３つの出力から出力
された上記選択用シフト信号の論理積をとる第１論理積
出力手段と、上記３つの選択用シフト信号のうち出力順
位が第１および第２の選択用シフト信号と隣り合う３本
の走査電極のうちの１本の特定の走査電極に最初に選択
電圧を印加するときに選択電圧印加期間を決定するため
の一定周期の第１セレクト信号との論理積をとる第２論
理積出力手段と、上記３つの選択用シフト信号のうち出
力順位が第２および第３の選択用シフト信号と上記特定
の走査電極に最後に選択電圧を印加するときに選択電圧
印加期間を決定するための一定周期の第２セレクト信号
との論理積をとる第３論理積出力手段と、上記第１ない
し第３論理積出力手段からの論理積同士の論理和をとる
第１論理和出力手段とを備えている。
【００７４】前述のMalvern 駆動法（図２１参照）で
は、選択電圧が２つの選択期間にわたって存在する。こ
れは、例えば、第１ないし第５選択期間のそれぞれにお
いて、３本の走査電極の各グループ（Ｌi-3 ，Ｌi-2 ，
Ｌi-1 ）、（Ｌi-2 ，Ｌi-1 ，Ｌi ）、（Ｌi-1 ，
Ｌi ，Ｌi+1 ）、（Ｌi ，Ｌi+1 ，Ｌi+2 ）、
（Ｌi+1 ，Ｌi+2 ，Ｌi+3 ）に選択電圧が印加されると
いうことである。すなわち、１本の走査電極には、連続
する３つの選択期間で選択電圧が印加されることにな
る。
【００７５】走査電極Ｌi に着目すれば、最初に走査電
極Ｌi に選択電圧が印加される選択期間（上記の第２選
択期間）では、同時に走査電極Ｌi-1 に選択電圧が印加
されるが、走査電極Ｌi+1 には選択電圧が印加されな
い。一方、最後に走査電極Ｌiに選択電圧が印加される
選択期間（上記の第４選択期間）では、同時に走査電極
Ｌi+1 に選択電圧が印加されるが、走査電極Ｌi-1 には
選択電圧が印加されない。その間で走査電極Ｌi に電圧
が印加される選択期間（上記の第３選択期間）では、同
時に走査電極Ｌi+1 と走査電極Ｌi-1 とに選択電圧が印
加される。
【００７６】そこで、隣り合う３本の走査電極のうちの
特定の走査電極Ｌi について、最初に選択電圧が印加さ
れる選択期間と、最後に選択電圧が印加される選択期間
と、その間の選択期間とを区別する。これにより、選択
電圧を２つ以上の選択期間にわたって任意の持続時間で
印加することができる。
【００７７】具体的には、最初と最後とに走査電極Ｌi
に選択電圧が印加される選択期間では、それぞれ最初の
選択期間用のセレクト信号と最後の選択期間用のセレク
ト信号とを用いて選択電圧制御信号を作成する。また、
その間の選択期間ではセレクト信号を用いずにそのまま
選択電圧制御信号を作成する。このようにすれば、上記
のように選択電圧を印加することができる。
【００７８】このため、第５の駆動回路では、入力され
た選択用データ信号が、選択用シフトレジスタにより順
次シフトされ、複数の選択用シフト信号として出力され
る。隣り合う３つのシフト信号は、第１ないし第３論理
積出力手段による論理演算に供される。
【００７９】第１論理積出力手段により、隣り合う３つ
の選択用シフト信号の論理積がとられる。また、第２論
理積出力手段により、３つの選択用シフト信号のうち出
力順位が第１および第２の選択用シフト信号と上記の最
初の選択期間用のセレクト信号である第１セレクト信号
との論理積がとられる。さらに、第３論理積出力手段に
より、３つの選択用シフト信号のうち出力順位が第２お
よび第３の選択用シフト信号と上記の最後の選択期間用
のセレクト信号である第２セレクト信号との論理積がと
られる。そして、第１論理和出力手段では、上記の３つ
の論理積の論理和がとられる。
【００８０】ここで、第１および第２セレクト信号をそ
れぞれＳＬＦ、ＳＬＬとすれば、第１ないし第３論理積
出力手段および第１論理和出力手段による上記の論理演
算は次式により表される。
【００８１】（SRi-1 ×SRi ×（♯SRi+1 ）×SLF ）＋
（SRi-1 ×SRi ×SRi+1 ）＋（（♯SRi-1 ）×SRi ×SR
i+1 ×SLL ）＝（SRi-1 ×SRi ×SLF ）＋（SRi-1 ×SR
i ×SRi+1 ）＋（SRi ×SRi+1 ×SLL ） 上式において♯ＳＲi+1 はＳＲi+1 の論理否定を表し、
♯ＳＲi-1 はＳＲi-1 の論理否定を表す。
【００８２】このようにして得られた論理演算の結果を
制御信号として用いて選択電圧の印加を行えば、選択電
圧の持続時間を選択期間より長くすることができる。
【００８３】〔第６の駆動回路〕第６の駆動回路は、第
５の駆動回路に適用される回路であって、上記クロック
の２周期以上の幅を有し、上記選択用データ信号と位相
の異なる消去用データ信号をクロックに同期してシフト
させて走査電極の数と同数の消去用シフト信号を出力す
る消去用シフトレジスタと、上記消去用シフトレジスタ
の隣り合う３つの出力から出力された上記消去用シフト
信号の論理積をとる第４論理積出力手段と、上記３つの
消去用シフト信号のうち出力順位が第１および第２の消
去用シフト信号と上記特定の走査電極に最初に消去電圧
を印加するときに消去電圧印加期間を決定するための一
定周期の第１ブランク信号との論理積をとる第５論理積
出力手段と、上記３つの消去用シフト信号のうち出力順
位が第２および第３の消去用シフト信号と上記特定の走
査電極に最後に消去電圧を印加するときに消去電圧印加
期間を決定するための一定周期の第２ブランク信号との
論理積をとる第６論理積出力手段と、上記第４ないし第
６論理積出力手段からの論理積同士の論理和をとる第２
論理和出力手段とを備えている。
【００８４】第６の駆動回路は、消去電圧についても、
前記の第１の駆動回路と同様に、選択期間より長い期間
の印加を可能とする構成である。このため、消去用デー
タ信号が消去用シフトレジスタでシフトされた隣り合う
３つの消去用シフト信号と、最初および最後の消去電圧
印加期間用のブランク信号とを用いる。第４ないし第６
論理積出力手段により、上記の消去用シフト信号と、２
つのブランク信号とを基にして３つの論理積がとられ
る。さらに、第２論理和出力手段により、それらの論理
積の論理和がとられる。
【００８５】このようにして得られた論理演算の結果を
制御信号として用いて選択電圧の印加を行えば、消去電
圧の持続時間を選択期間より長くすることができる。
【００８６】〔第７の駆動回路〕第７の駆動回路は、上
記の第２、第３、第４または第６の駆動回路のいずれか
に適用される回路であって、上記第１および第２論理和
出力手段からの論理和に基づいていずれか１つのみ有意
となる３つの信号を出力する信号出力手段と、上記３つ
の信号のそれぞれによりＯＮ／ＯＦＦが制御され、上記
信号が有意のときＯＮすることにより選択電圧、非選択
電圧および消去電圧を個別に上記走査電極に印加する選
択電圧用スイッチ、非選択電圧用スイッチおよび消去電
圧用スイッチとを備えている。選択電圧用、非選択電圧
用および消去電圧用の各スイッチは、例えばアナログス
イッチにより構成される。
【００８７】第７の駆動回路では、信号出力手段によ
り、第１および第２論理和出力手段からの論理和に基づ
いて３つの信号が出力される。その３つの信号のいずれ
か１つが有意となるので、有意となった信号により１つ
のスイッチをＯＮさせることができる。
【００８８】これにより、１つの信号（選択電圧制御信
号）が有意（例えばハイレベル）であるとき、選択電圧
用スイッチがＯＮし、他のスイッチがＯＦＦすることに
より、選択電圧がＯＮした選択電圧用スイッチを介して
出力される。また、他の１つ（非選択電圧制御信号）が
有意であるとき、非選択電圧用スイッチがＯＮし、他の
スイッチがＯＦＦすることにより、非選択電圧がＯＮし
た非選択電圧用スイッチを介して出力される。そして、
さらに他の１つ（消去電圧制御信号）が有意であると
き、消去電圧用スイッチがＯＮし、他のスイッチがＯＦ
Ｆすることにより、消去電圧が消去電圧用スイッチを介
して出力される。
【００８９】このように、第７の駆動回路では、第１お
よび第２論理和出力手段からの２つの論理和に基づいて
３つの信号を得て、その信号により、選択電圧、非選択
電圧および消去電圧のうち１つを出力することができ
る。
【００９０】〔第８の駆動回路〕第８の駆動回路は、上
記の第７の駆動回路に適用される回路であって、上記選
択電圧用スイッチに与えられる上記信号が有意であると
きに、上記選択電圧用スイッチをＯＦＦさせるＯＦＦ手
段を備えている。あるいは、ＯＦＦ手段は、消去電圧用
スイッチに与えられる上記信号が有意であるときに、上
記消去電圧用スイッチをＯＦＦさせるように構成されて
いてもよい。
【００９１】本駆動回路が液晶パネルのような容量性の
負荷を駆動する場合、上記の選択電圧制御信号が有意の
ときでも、選択電圧用スイッチをＯＦＦさせることによ
り、液晶パネルに接続される本駆動回路の選択電圧用出
力端子がハイインピーダンスになる。また、消去電圧用
出力端子も同様にハイインピーダンスになる。
【００９２】これにより、ハイインピーダンスとなった
出力端子では、その直前の電圧レベルが維持される。し
たがって、選択電圧用スイッチまたは消去電圧用スイッ
チをＯＦＦさせるタイミングを調整すれば、任意の電圧
レベルを液晶パネルへ印加することが可能になる。
【００９３】〔第９の駆動回路〕第９の駆動回路は、第
２、第３、第４または第６の駆動回路のいずれかに適用
される回路であって、反転入力端子に入力される上記第
１および第２論理和出力手段からのそれぞれの論理和に
基づく電圧の和と非反転入力端子に入力される基準電圧
との差を所定の増幅度で増幅する反転増幅器をさらに備
えている。反転増幅器は、例えば、オペレーショナルア
ンプの反転入力端子と出力端子の間に抵抗Ｒ0 が接続さ
れる一方、反転入力端子に並列にｍ種類の抵抗Ｒm （抵
抗値は任意）が接続されることで構成される。
【００９４】第９の駆動回路では、第１および第２論理
和出力手段からのそれぞれの論理和に基づく電圧が各抵
抗Ｒm を介して反転入力端子に入力されることにより、
反転入力端子にそれらの電圧の和が入力される。また、
非反転入力端子には基準電圧ＶO が入力される。さら
に、入力電圧は、“Ｈｉｇｈ”または“Ｌｏｗ”のそれ
ぞれのときＶS またはＶO であるとする。このとき出力
される電圧は、次式で表される。 Ｖout ＝（ＶO −ＶS ）ＲO Σ（Ｐm ／Ｒm ）＋ＶO ここで、Ｐm は、各電圧制御信号の状態を表し、“０”
か“１”の値をとる。
【００９５】ｍ個のＰm の組み合わせは２のｍ乗あるた
め、出力電圧は２のｍ乗の種類の電位となる。このた
め、上記のような反転増幅器を用いることにより、少な
い信号で多くの電位を発生することができる。したがっ
て、多種類の出力電圧を得る際に、入力信号数を減らす
とともに、第８の駆動回路で用いたようなスイッチおよ
び選択電圧等の電源ラインを省くことができる。
【００９６】
【発明の実施の形態】
〔第１の実施の形態〕本発明の実施の一形態について図
１ないし図１２に基づいて説明すれば、以下の通りであ
る。
【００９７】（ＦＬＣＤの基本構成）本実施の形態に係
るＦＬＣＤは、図２に示すように、基本的には、従来の
技術で述べたＦＬＣＤ（図１５参照）と同等の構造をな
す液晶パネル１を備えている。この液晶パネル１は、走
査電極Ｌ…と信号電極Ｓ…とを備えている。走査電極Ｌ
…と信号電極Ｓ…とは所定の間隔をおいて互いに交差す
るように配されており、その間に図示しない強誘電性液
晶が封入されている。
【００９８】走査電極Ｌ…は走査ドライバ２に接続さ
れ、信号電極Ｓ…は信号ドライバ３に接続されている。
図２に示す液晶パネル１は、説明を簡単にするために、
１６本ずつの走査電極Ｌ…（Ｌ0 〜ＬF ）と、同数の信
号電極Ｓ…（Ｓ0 〜ＳF ）とを備える構成となってお
り、これらが交差する部分が１６×１６個の画素とな
る。
【００９９】走査ドライバ２は、走査電極Ｌ…に電圧を
印加する回路であり、制御回路２ａと、アナログスイッ
チアレイ２ｂとを有している。この走査ドライバ２は、
後述するように複数のシフトレジスタ１１〜１４等（例
えば図１参照）を備え、アナログスイッチアレイ２ｂの
動作を制御するようになっている。
【０１００】アナログスイッチアレイ２ｂは、制御回路
２ａからの制御信号に基づいて選択信号ＶC1または非選
択電圧ＶC0を走査電極Ｌi に出力するようになってい
る。また、アナログスイッチアレイ２ｂは、必要に応じ
て後述する消去電圧ＶC2（図４参照）を走査電極Ｌi に
出力するようになっている。
【０１０１】信号ドライバ３は、走査電極Ｓ…に電圧を
印加する回路であり、シフトレジスタ３ａと、ラッチ３
ｂと、アナログスイッチアレイ３ｃとを有している。こ
の信号ドライバ３では、データ信号ＸＩが、クロックＣ
Ｋに基づいてシフトレジスタ３ａにより転送され、シフ
トレジスタ３ａの各出力段から出力される。
【０１０２】シフトレジスタ３ａから出力された信号
は、さらに負論理のラッチパルスＬＰに同期してラッチ
３ｂで保持される。
【０１０３】ラッチ３ｂに保持された値が有意（例えば
ハイレベル）のときに、アナログスイッチアレイ３ｃに
より、その値が出力される信号ラインに対応する信号電
極Ｓi にアクティブ電圧ＶS1が印加される。一方、ラッ
チ３ｂに保持された値が非有意（例えばローレベル）の
ときに、アナログスイッチアレイ３ｃにより、その値が
出力される信号ラインに対応する信号電極Ｓk （ｋ≠
ｊ）にノンアクティブ電圧ＶS0が印加される。
【０１０４】なお、本実施の形態においては、ＦＬＣＤ
を例に挙げているが、本発明が他のメモリ性を有するマ
トリクス型表示装置に適用が可能であることは言うまで
もない。
【０１０５】以下に、走査ドライバ２の各種の構成例に
ついて詳細に説明する。なお、以降に説明する各走査ド
ライバ２は、それぞれ４ｂｉｔの時間分割階調表示を行
うように構成されている。
【０１０６】（第１の走査ドライバ）図１に示すよう
に、本走査ドライバ２は、１５本の走査電極Ｌ1 〜Ｌ15
へ４ｂｉｔの時間分割階調表示用の電圧を印加するよう
に構成されている。制御回路２ａは、シフトレジスタ１
１〜１４、ＡＮＤ回路１０１〜１１５・２０１〜２１５
・３０１〜３１５・４０１〜４１５、フリップフロップ
２１〜２３、ＯＲ回路５０１〜５１５およびインバータ
６０１〜６１５を備えている。
【０１０７】シフトレジスタ１１〜１４には、信号ドラ
イバ３に入力されるデータを構成する４つのｂｉｔがそ
れぞれビットデータＤＡＴ1 〜ＤＡＴ4 として入力され
る。シフトレジスタ１１は、ビットデータＤＡＴ1 をク
ロックＣＫに基づいて順次次段の出力にシフトさせて、
１５個の出力端子からシフト信号ＡＳＲ1 〜ＡＳＲ15を
出力するようになっている。シフトレジスタ１２〜１４
は、それぞれフリップフロップ２１〜２３により１選択
期間ずつ順次シフトされたクロックＣＫに基づいて順次
次段の出力に移動させるようになっている。これによ
り、シフトレジスタ１２〜１４のそれぞれの１５個の出
力端子から、シフト信号ＢＳＲ1 〜ＢＳＲ15・ＣＳＲ1
〜ＣＳＲ15・ＤＳＲ1 〜ＤＳＲ15が出力される。
【０１０８】フリップフロップ２１〜２３は、クロック
ＣＫＦに基づいてクロックＣＫをシフトさせるようにな
っている。
【０１０９】第１論理積出力手段としてのＡＮＤ回路１
０１〜１１５は、それぞれシフト信号ＡＳＲ1 〜ＡＳＲ
15とセレクト信号ＳＥＬ1 との論理積をとるようになっ
ている。ＡＮＤ回路２０１〜２１５は、それぞれシフト
信号ＢＳＲ1 〜ＢＳＲ15とセレクト信号ＳＥＬ2 との論
理積をとるようになっている。ＡＮＤ回路３０１〜３１
５は、それぞれシフト信号ＣＳＲ1 〜ＣＳＲ15とセレク
ト信号ＳＥＬ3 との論理積をとるようになっている。Ａ
ＮＤ回路４０１〜４１５は、それぞれシフト信号ＤＳＲ
1 〜ＤＳＲ15とセレクト信号ＳＥＬ4 との論理積をとる
ようになっている。
【０１１０】第１論理和出力手段としてのＯＲ回路５０
１〜５１５は、ＡＮＤ回路１０１〜１１５・２０１〜２
１５・３０１〜３１５・４０１〜４１５からの第ｉ（同
一順位）の４つの積信号ＡＳＳi ・ＳＢＳi ・ＣＳＳi
・ＤＳＳi （ｉ＝１〜１５）の論理和をとるようになっ
ている。ＯＲ回路５０１〜５１５からの各出力信号は、
制御信号ＳＶＳ1 〜ＳＶＳ15としてアナログスイッチア
レイ２ｂに与えられる。
【０１１１】インバータ６０１〜６１５は、ＯＲ回路５
０１〜５１５の次段に設けられている。これらのインバ
ータ６０１〜６１５は、ＯＲ回路５０１〜５１５からの
各制御信号ＳＶＳ1 〜ＳＶＳ15を反転するようになって
いる。
【０１１２】アナログスイッチアレイ２ｂは、スイッチ
ＸＳＷ1 〜ＸＳＷ15・ＹＳＷ1 〜ＹＳＷ15を有してい
る。選択電圧用スイッチとしてのスイッチＸＳＷ1 〜Ｘ
ＳＷ15は、それぞれ制御信号ＳＶＳ1 〜ＳＶＳ15により
ＯＮ・ＯＦＦ制御されるようになっている。非選択電圧
用スイッチとしてのスイッチＹＳＷ1 〜ＹＳＷ15は、そ
れぞれ制御信号ＳＶＳ1 〜ＳＶＳ15がインバータ６０１
〜６１５により反転された反転制御信号によりＯＮ・Ｏ
ＦＦ制御されるようになっている。
【０１１３】また、スイッチＸＳＷ1 ・ＹＳＷ1 、スイ
ッチＸＳＷ2 ・ＹＳＷ2 、…、スイッチＸＳＷ15・ＹＳ
Ｗ15は、それぞれ対をなしており、走査電極Ｌ1 〜Ｌ15
に選択電圧ＶC1または非選択電圧ＶC0を印加するように
なっている。具体的には、スイッチＸＳＷ1 〜ＸＳＷ15
は、ハイレベルの制御信号ＳＶＳ1 〜ＳＶＳ15が入力さ
れるとＯＮして選択電圧ＶC1を走査電極Ｌ1 〜Ｌ15に出
力する。一方、スイッチＹＳＷ1 〜ＹＳＷ15は、ハイレ
ベルの反転制御信号が入力されるとＯＮして非選択電圧
ＶC0を走査電極Ｌ1 〜Ｌ15に出力する。
【０１１４】上記のように構成される走査ドライバ２の
動作を、図３に示すタイムチャートを参照して以下に説
明する。
【０１１５】まず、クロックＣＫは、フリップフロップ
２１〜２３によって１選択期間ずつシフトされることに
より４選択期間を１周期とするクロックＣＫ1 〜ＣＫ4
となり、各シフトレジスタ１１〜１４に入力される。各
ビットデータＤＡＴ1 〜ＤＡＴ4 は、それぞれ必要な階
調レベルに応じたタイミングでシフトレジスタ１１〜１
４に入力される。
【０１１６】シフトレジスタ１１から出力される１５個
のシフト信号ＡＳＲ1 〜ＡＳＲ15・ＢＳＲ1 〜ＢＳＲ15
・ＣＳＲ1 〜ＣＳＲ15・ＤＳＲ1 〜ＤＳＲ15は、４選択
期間の幅を有している。シフト信号ＡＳＲ1 〜ＡＳＲ15
は、ＡＮＤ回路１０１〜１１５で、それぞれセレクト信
号ＳＥＬ1 と ＡＳＲi ×ＳＥＬi ＝ＡＳＳi （ｉ＝１〜１５） なる論理積がとられることにより積信号ＡＳＳ1 〜ＡＳ
Ｓ15に整形される。シフト信号ＢＳＲ1 〜ＢＳＲ15・Ｃ
ＳＲ1 〜ＣＳＲ15・ＤＳＲ1 〜ＤＳＲ15も、同様に、Ａ
ＮＤ回路２０１〜２１５・３０１〜３１５・４０１〜４
１５で、それぞれセレクト信号ＳＥＬ2 〜ＳＥＬ4 と論
理積がとられることにより積信号ＳＢＳ1〜ＳＢＳ15・
ＣＳＳ1 〜ＣＳＳ15・ＤＳＳ1 〜ＤＳＳ15に整形され
る。
【０１１７】続いて、上記の積信号ＡＳＳi ・ＳＳＢi
・ＣＳＳi ・ＤＳＳi （ｉ＝１〜１５）は、ＯＲ回路５
０１〜５１５で ＡＳＳi ＋ＢＳＳi ＋ＣＳＳi ＋ＤＳＳi ＝ＳＶＳi なる論理和がとられることにより、制御信号ＳＶＳi と
してアナログスイッチアレイ２ｂに供給される。また、
制御信号ＳＶＳi は、インバータ６０１〜６１５で反転
されて反転制御信号となり、アナログスイッチアレイ２
ｂに供給される。
【０１１８】アナログスイッチアレイ２ｂでは、スイッ
チＸＳＷi は、制御信号ＳＶＳi がハイレベルのときに
ＯＮする。これにより、選択電圧ＶC1が、スイッチＸＳ
Ｗiを介して走査ドライバ２の出力端子から出力され、
走査電極Ｌi に印加される。このとき、スイッチＹＳＷ
i がＯＦＦしているので、走査電極Ｌi には非選択電圧
ＶC0が印加されない。一方、スイッチＹＳＷi は、制御
信号ＳＶＳi がローレベルのときにＯＮする。これによ
り、非選択電圧ＶC0が、スイッチＹＳＷi を介して走査
ドライバ２の出力端子から出力され、走査電極Ｌi に印
加される。
【０１１９】なお、図３に示すように、クロックＣＫ1
〜ＣＫ4 およびセレクト信号ＳＥＬ1 〜ＳＥＬ4 の位相
がシフトレジスタ１１〜１４毎に１選択期間ずつシフト
しているので、４ｂｉｔの選択電圧は互いに重なり合う
ことはない。
【０１２０】また、図３から分かるように、クロックＣ
Ｋ1 〜ＣＫ4 、ビットデータＤＡＴ1 〜ＤＡＴ4 および
セレクト信号ＳＥＬ1 〜ＳＥＬ4 はいずれも単純な波形
である。
【０１２１】さらに、選択電圧は、上記の波形に基づい
て動作する本走査ドライバ２から、図１４に示された走
査パターンと同じタイミングで出力される。これによ
り、例えば、走査電極Ｌ1 の場合は、第２選択期間に第
１ｂｉｔのデータが表示され、第５選択期間に第４ｂｉ
ｔのデータが表示される。
【０１２２】それゆえ、本走査ドライバ２を用いること
により、単純な波形の入力信号を用いて時間分割階調表
示を行うことができる。
【０１２３】（第２の走査ドライバ）本走査ドライバ２
は、図１に示すように、シフトレジスタ１１〜１４まで
が前記の第１の走査ドライバと同様に構成され、それ以
降が図４に示すように構成されている。
【０１２４】第１の走査ドライバと同等の構成および信
号については、その説明を省略する。また、簡略化のた
め、図４においては、走査電極Ｌ1 についての処理系統
の構成を中心に示す。
【０１２５】本走査ドライバ２における制御回路２ａ
は、ＡＮＤ回路１０１〜１１５と、ＡＮＤ回路１０１’
〜１１５’、ＯＲ回路５０１・５０１’、論理回路群７
０１を備えている。
【０１２６】ＡＮＤ回路１０１’（〜１１５’）は、そ
れぞれ消去用のセレクト信号ＢＬ1とシフト信号ＡＳＲ
1 〜ＡＳＲ15との論理積をとるようになっている。ブラ
ンク信号としてのセレクト信号ＢＬ1 （ＢＬ2 〜Ｂ
Ｌ4 ）は、セレクト信号ＳＥＬ1（ＳＥＬ2 〜ＳＥ
Ｌ4 ）より１選択期間分位相が進んでいる。セレクト信
号ＢＬ1 〜ＢＬ4 は、セレクト信号ＳＥＬ1 〜ＳＥＬ4
と同様に１選択期間ずつシフトしているので、セレクト
信号ＳＥＬ1 〜ＳＥＬ4 と各選択期間内で重なり合わな
いようになっている。
【０１２７】ＯＲ回路５０１’は、ＡＮＤ回路１０１’
からの積信号ＡＳＢ1 およびＡＮＤ回路１０１’と同順
位の第２ないし第４ｂｉｔに対応するＡＮＤ回路からの
積信号ＢＳＢ1 〜ＤＳＢ1 の論理和をとるようになって
いる。
【０１２８】信号出力手段としての論理回路群７０１
は、それぞれＥＸ−ＯＲ回路７０１ａと、ＡＮＤ回路７
０１ｂと、ＡＮＤ回路７０１ｂ’と、インバータ７０１
ｃとからなっている。
【０１２９】論理回路群７０１において、ＥＸ−ＯＲ回
路７０１ａは、ＯＲ回路５０１・５０１’からの出力信
号の排他的論理和をとるようになっている。ＡＮＤ回路
７０１ｂは、ＯＲ回路５０１およびＥＸ−ＯＲ回路７０
１ａからの２つの出力信号の論理積をとり、ＡＮＤ回路
７０１ｂ’は、ＯＲ回路５０１’およびＥＸ−ＯＲ回路
７０１ａからの２つの出力信号の論理積をとるようにな
っている。インバータ７０１ｃは、ＥＸ−ＯＲ回路７０
１ａからの出力信号を反転するようになっている。
【０１３０】一方、アナログスイッチアレイ２ｂは、ス
イッチＸＳＷ1 ・ＹＳＷ1 に加えてスイッチＺＳＷ1 を
備えている。スイッチＸＳＷ1 は、ＡＮＤ回路７０１ｂ
の出力信号に基づいてＯＮ・ＯＦＦ制御され、スイッチ
ＹＳＷ1 は、インバータ７０１ｃの出力信号に基づいて
ＯＮ・ＯＦＦ制御されるようになっている。そして、ス
イッチＺＳＷ1 は、ＡＮＤ回路７０１ｂ’の出力信号に
基づいてＯＮ・ＯＦＦ制御され、走査電極Ｌi へ消去電
圧ＶC2を印加するようになっている。
【０１３１】上記のような構成は、図示はしないが、第
２ないし第４ｂｉｔについても同様に設けられており、
走査電極Ｌ2 〜Ｌ15に対しても、選択電圧ＶC1、非選択
電圧ＶC0および消去電圧ＶC2の印加が行われる。
【０１３２】上記のように構成される走査ドライバ２に
おいては、図１に示すシフトレジスタ１１からのシフト
信号ＡＳＲ1 は、ＡＮＤ回路１０１’〜１１５’で、セ
レクト信号ＢＬ1 と、 ＡＳＲi ×ＢＬ1 ＝ＡＳＢi なる論理積がとられる。このような論理積は、シフトレ
ジスタ１２〜１４からのシフト信号ＢＳＲi ・ＣＳＲi
・ＤＳＲi に対してもとられ、その結果、積信号ＢＳＢ
i ・ＣＳＢi ・ＤＳＢi が出力される。
【０１３３】続いて、ＯＲ回路５０１・５０１’では、
積信号ＡＳＳ1 〜ＤＳＳ1 および積信号ＡＳＢ1 〜ＤＳ
Ｂ1 に対しそれぞれ ＡＳＳ1 ＋ＢＳＳ1 ＋ＣＳＳ1 ＋ＤＳＳ1 ＝ＳＶＳ1 ＡＳＢ1 ＋ＢＳＢ1 ＋ＣＳＢ1 ＋ＤＳＢ1 ＝ＳＶＢ1 なる論理和がとられる。これにより、図５に示すよう
に、選択電圧用の制御信号ＳＶＳ1 と消去電圧用の制御
信号ＳＶＢ1 とがＯＲ回路５０１・５０１’から出力さ
れる。
【０１３４】制御信号ＳＶＳ1 がハイレベルのとき、制
御信号ＳＶＢ1 はローレベルとなる。このとき、ハイレ
ベルの信号がＥＸ−ＯＲ回路７０１ａおよびＡＮＤ回路
７０１ｂから出力され、ローレベルの信号がＡＮＤ回路
７０１ｂ’およびインバータ７０１ｃから出力される。
したがって、スイッチＸＳＷ1 がＯＮし、スイッチＹＳ
Ｗ1 ・ＺＳＷ1 がＯＦＦする。それゆえ、選択電圧ＶC1
が、スイッチＸＳＷ1のＯＮ期間に走査電極Ｌ1 に出力
される。
【０１３５】制御信号ＳＶＢ1 がハイレベルのとき、制
御信号ＳＶＳ1 はローレベルとなる。このとき、ハイレ
ベルの信号がＥＸ−ＯＲ回路７０１ａおよびＡＮＤ回路
７０１ｂ’から出力され、ローレベルの信号がＡＮＤ回
路７０１ｂおよびインバータ７０１ｃから出力される。
したがって、スイッチＺＳＷ1 がＯＮし、スイッチＸＳ
Ｗ1 ・ＹＳＷ1 がＯＦＦする。それゆえ、消去電圧ＶC2
が、スイッチＺＳＷ1のＯＮ期間に走査電極Ｌ1 に出力
される。
【０１３６】制御信号ＳＶＳ1 ・ＳＶＢ1 がともにハイ
レベルまたはローレベルのとき、ローレベルの信号がＥ
Ｘ−ＯＲ回路７０１ａおよびＡＮＤ回路７０１ｂ・７０
１ｂ’から出力され、ハイレベルの信号がインバータ７
０１ｃから出力される。したがって、スイッチＹＳＷ1
がＯＮし、スイッチＸＳＷ1 ・ＺＳＷ1 がＯＦＦする。
それゆえ、非選択電圧ＶC0が、スイッチＹＳＷ1 のＯＮ
期間に走査電極Ｌ1 に出力される。
【０１３７】上記の動作は、走査電極Ｌ2 〜Ｌ15に対し
ても同様に行われる。
【０１３８】このように、本走査ドライバ２では、同一
の走査電極Ｌ1 において、消去電圧が印加された選択期
間の次の選択期間に選択電圧が印加される。したがっ
て、上記のように動作するときの走査パターンは図６に
示すようになる。そして、この走査パターンから、走査
電極Ｌi に、消去電圧（図中、Ｂにて示す）が印加され
る選択期間の次の選択期間に選択電圧が印加され、その
走査電極Ｌi 上の画素には各ｂｉｔのデータが表示され
ることが分かる。
【０１３９】それゆえ、本走査ドライバ２を用いること
により、単純な波形の入力信号を用いて、消去電圧を含
んだ複雑な４ｂｉｔの時間分割階調表示を行うことがで
きる。
【０１４０】また、セレクト信号の数を増やすことによ
り選択電圧および消去電圧の電位を増やすことができ
る。ただし、同時に複数の走査電極Ｌi を選択しない
（例えば、選択電圧が印加される期間内に複数の電位を
発生させる）ようにセレクト信号を制御回路２ａに与え
る必要がある。
【０１４１】（第３の走査ドライバ）第３の走査ドライ
バ２は、図７に示すように、第２の走査ドライバにおけ
るシフト１１〜１４の代わりに、選択用シフトレジスタ
１１ａ〜１４ａと消去用シフトレジスタ１１ｂ〜１４ｂ
とを備えている。
【０１４２】なお、図７では、簡略化のために、第２な
いし第４ｂｉｔに対応する選択用シフトレジスタ１２ａ
〜１４ａおよび消去用シフトレジスタ１２ｂ〜１４ｂを
省略しているが、それらも、シフトレジスタ１１ａ・１
１ｂと同様に構成される。
【０１４３】選択用シフトレジスタ１１ａには選択用の
ビットデータＳＤＡＴ1 が入力され、消去用シフトレジ
スタ１１ｂには消去用のビットデータＢＤＡＴ1 が入力
される。また両シフトレジスタ１１ａ・１１ｂには、と
もに同じクロックＣＫが入力される。
【０１４４】ＡＮＤ回路１０１〜１１５は、選択用シフ
トレジスタ１１ａからのシフト信号ＡＳＲ1 〜ＡＳＲ15
とセレクト信号ＳＥＬ1 との論理積をとるようになって
いる。第２論理積出力手段としてのＡＮＤ回路１０１’
〜１１５’は、消去用シフトレジスタ１１ｂからのシフ
ト信号ＡＢＲ1 〜ＡＢＲ15とセレクト信号ＢＬ1 との論
理積をとるようになっている。
【０１４５】本走査ドライバ２においては、ＡＮＤ回路
１０１〜１１５・１０１’〜１１５’以降の回路が、第
２の走査ドライバと同様に構成されている。したがっ
て、その回路についての説明は省略する。
【０１４６】上記のように構成される走査ドライバ２に
おいては、選択用シフトレジスタ１１ａからのシフト信
号ＡＳＲ1 〜ＡＳＲ15は、ＡＮＤ回路１０１〜１１５に
より、セレクト信号ＳＥＬ1 と、 ＡＳＲi ×ＳＥＬ1 ＝ＡＳＳi なる論理積がとられる。このような論理積は、選択用シ
フトレジスタ１２ａ〜１４ａからのシフト信号ＢＳＲi
・ＣＳＲi ・ＤＳＲi に対してもとられ、その結果、積
信号ＢＳＳi ・ＣＳＳi ・ＤＳＳi が出力される。
【０１４７】一方、消去用シフトレジスタ１１ｂからの
シフト信号ＡＢＲ1 〜ＡＢＲ15は、ＡＮＤ回路１０１’
〜１１５’により、セレクト信号ＢＬ1 と、 ＡＢＲi ×ＢＬ1 ＝ＡＳＢi なる論理積がとられる。このような論理積は、消去用シ
フトレジスタ１２ｂ〜１４ｂからのシフト信号ＢＢＲi
・ＣＢＲi ・ＤＢＲi に対してもとられ、その結果、積
信号ＢＳＢi ・ＣＳＢi ・ＤＳＢi が出力される。
【０１４８】続いて、ＯＲ回路５０１・５０１’では、
積信号ＡＳＳi 〜ＤＳＳi および積信号ＡＳＢi 〜ＤＳ
Ｂi に対し、それぞれ第２の走査ドライバと同様にして
論理和がとられる。これにより、選択電圧用の制御信号
ＳＶＳ1 と消去電圧用の制御信号ＳＶＢ1 とがＯＲ回路
５０１・５０１’から出力される。
【０１４９】このように、本走査ドライバ２は、選択用
シフトレジスタ１１ａ（１２ａ〜１４ａ）および消去用
シフトレジスタ１１ｂ（１２ｂ〜１４ｂ）を備えて、セ
レクト信号ＳＥＬi との論理積をとるためのシフト信号
と、セレクト信号ＢＬi との論理積をとるためのシフト
信号とを個別に得ている。これにより、４ｂｉｔの時間
分割階調表示を行う場合、選択電圧と消去電圧との間隔
を、第２の走査ドライバのように固定（最大で２選択期
間）することなく、任意に設定することができる。それ
ゆえ、選択電圧と消去電圧の間隔を、第２の走査ドライ
バから出力される選択電圧と消去電圧の間隔より大きく
することが可能になる。
【０１５０】（第４の走査ドライバ）第４の走査ドライ
バ２は、図１に示すように、シフトレジスタ１１〜１４
までが前記の第１の走査ドライバと同様に構成され、図
４に示すように、ＡＮＤ回路５０１・５０１’以降の回
路が第２の走査ドライバと同様に構成されている。その
間の回路は、図８に示すように構成されている。
【０１５１】本走査ドライバ２は、図８に示すように、
第１論理積出力手段としてのＡＮＤ回路９０１・９０２
および第２論理積出力手段としてのＡＮＤ回路９０１’
・９０２’と、インバータ９２１・９２２とを備えてい
る。なお、ＡＮＤ回路９０３〜９１５・９０３’〜９１
５’は便宜上図中より省略する。また、シフトレジスタ
１１〜１４には、上記の回路に加えて、それぞれＡＮＤ
回路９０３〜９１５・９０３’〜９１５’とインバータ
９２１・９２２とからなる回路が接続されているものと
する。
【０１５２】奇数順位のＡＮＤ回路９０１・９０３…
は、シフトレジスタ１１〜１４からの奇数順位のシフト
信号ＳＲi （ｉは奇数）と、セレクト信号ＳＥＬk （ｋ
＝１〜４）と、後述する識別信号Ｓ／Ｂk との論理積を
とるようになっている。奇数順位のＡＮＤ回路９０１’
・９０３’…は、上記のシフト信号ＳＲi と、セレクト
信号ＢＬk と、識別信号Ｓ／Ｂk がインバータ９２１に
よる否定出力すなわち否定識別信号♯Ｓ／Ｂk との論理
積をとるようになっている。
【０１５３】偶数順位のＡＮＤ回路９０２・９０４…
は、シフトレジスタ１１〜１４からの偶数順位のシフト
信号ＳＲi+1 と、セレクト信号ＳＥＬk と、識別信号Ｓ
／Ｂkがインバータ９２２による否定出力すなわち否定
識別信号♯Ｓ／Ｂk との論理積をとるようになってい
る。偶数順位のＡＮＤ回路９０２・９０４…は、シフト
レジスタ１１〜１４からの偶数順位のシフト信号ＳＲ
i+1 と、セレクト信号ＢＬkと、識別信号Ｓ／Ｂk との
論理積をとるようになっている。
【０１５４】本走査ドライバ２では、シフトレジスタ１
１〜１４に入力されるビットデータＤＡＴは、１フレー
ム内で選択用と消去用との２種類の情報を含んでいる。
また、識別信号Ｓ／Ｂk における２種類のパルスを識別
するための信号である。識別信号Ｓ／Ｂk は、ビットデ
ータＤＡＴの選択用のパルスおよび消去用のパルスの期
間が４選択期間（基本選択期間）の偶数倍であればその
２倍の８選択期間分の周期を有し、奇数倍であればその
３倍の１２選択期間分の周期を有するクロックである。
【０１５５】上記のように構成される走査ドライバ２に
おいて、シフトレジスタ１１〜１４から出力される奇数
順位のシフト信号ＳＲi （ＡＳＲi 〜ＤＳＲi ）は、奇
数順位のＡＮＤ回路９０１（９０３…）で、セレクト信
号ＳＥＬk および識別信号Ｓ／Ｂk と ＳＲi ×Ｓ／Ｂk ×ＳＥＬk ＝ＳＳi なる論理積がとられる。
【０１５６】また、上記の奇数順位のシフト信号ＳＲi
は、ＡＮＤ回路９０１’（９０３’…）で、セレクト信
号ＢＬk および否定識別信号♯Ｓ／Ｂk と ＳＲi ×♯Ｓ／Ｂk ×ＢＬk ＝ＳＢi なる論理積がとられる。
【０１５７】一方、シフトレジスタ１１〜１４から出力
される偶数順位のシフト信号ＳＲi+ 1 （ＡＳＲi+1 〜Ｄ
ＳＲi+1 ）は、偶数順位のＡＮＤ回路９０２（９０４
…）で、セレクト信号ＳＥＬk および否定識別信号♯Ｓ
／Ｂk と ＳＲi+1 ×♯Ｓ／Ｂk ×ＳＥＬk ＝ＳＳi+1 なる論理積がとられる。
【０１５８】また、上記の偶数順位のシフト信号ＳＲ
i+1 は、ＡＮＤ回路９０２’（９０４’…）で、セレク
ト信号ＢＬk および識別信号Ｓ／Ｂk と ＳＲi+1 ×Ｓ／Ｂk ×ＢＬk ＝ＳＢi+1 なる論理積がとられる。
【０１５９】ここで、図９に示す場合は、ビットデータ
ＤＡＴi における選択用および消去用の情報が同じパル
スに含まれ、その期間（幅）が８選択期間（基本選択期
間の２倍）である。また、識別信号Ｓ／Ｂk は、８選択
期間分の周期となる。この場合では、ビットデータＤＡ
Ｔi の１つのパルスを用いて上記の論理積をとることに
より、選択用の積信号ＳＳi ・ＳＳi+1 および積信号Ｓ
Ｓi ・ＳＳi+1 のそれぞれ前の期間に位置する消去用の
積信号ＳＢi ・ＳＢi+1 が得られる。
【０１６０】また、図１０に示す場合は、ビットデータ
ＤＡＴi における選択用および消去用の情報が異なるパ
ルスに含まれ、その期間（幅）が４選択期間（基本選択
期間の１倍）である。また、識別信号Ｓ／Ｂk は、１２
選択期間分の周期となる。この場合では、ビットデータ
ＤＡＴi の２つのパルスを用いて上記の論理積をとるこ
とにより、選択用の積信号ＳＳi ・ＳＳi+1 および積信
号ＳＳi ・ＳＳi+1 のそれぞれ前の期間に位置する消去
用の積信号ＳＢi ・ＳＢi+1 が得られる。
【０１６１】このようにして得られた積信号ＳＳi は、
偶数順位と奇数順位の違いはなくなり、第３の走査ドラ
イバで得られる積信号と同様に扱われる。したがって、
ＯＲ回路５０１・５０１’で、積信号ＡＳＳi 〜ＤＳＳ
i および積信号ＡＳＢi 〜ＤＳＢi に対しそれぞれ論理
和がとられることにより、選択電圧用の制御信号ＳＶＳ
i と消去電圧用の制御信号ＳＶＢi とが得られる。
【０１６２】上記のように、本走査ドライバ２では、シ
フトレジスタ１１〜１４に与えるビットデータＤＡＴに
選択用および消去用の情報を持たせるとともに、ＡＮＤ
回路の出力を奇数順位と偶数順位とに分けてそれぞれに
ついて個別に論理積をとることにより、選択用の積信号
と消去用の積信号とを得ている。それゆえ、第１の走査
ドライバと同様に構成されるシフトレジスタを用いて、
シフトレジスタの数を増やすことなく第３の走査ドライ
バと同様に選択電圧と消去電圧の間隔を任意に設定する
ことができる。
【０１６３】なお、本走査ドライバ２においても、クロ
ックＣＫ、セレクト信号ＳＥＬ・ＢＬおよび識別信号Ｓ
／Ｂk の位相がシフトレジスタ１１〜１４毎に１選択期
間ずつシフトしているので、４ｂｉｔの選択電圧は互い
に重なり合うことはない。
【０１６４】（第５の走査ドライバ）図１１に示すよう
に、本走査ドライバ２において、制御回路２ａは、フリ
ップフロップ３１…、フリップフロップ３２…、論理回
路群４１…、論理回路群４２…、論理回路群４３…およ
びＮＡＮＤ回路４４を備えている。なお、図１１には、
シフトレジスタの３段分の構成を示している。
【０１６５】本走査ドライバ２には、選択用の信号とし
て、３つの連続する選択期間のうち最初の選択期間用の
セレクト信号ＳＬＦおよび最後の選択期間用のセレクト
信号ＳＬＬが入力される。また、本走査ドライバ２に
は、消去用の信号として、３つの選択期間の最初の選択
期間用のセレクト信号ＢＬＦおよび最後の選択期間用の
セレクト信号ＢＬＬが入力される。さらに、本走査ドラ
イバ２には、ハイインピーダンス信号ＳＨＥが入力され
る。
【０１６６】フリップフロップ３１…は、選択用のシフ
トレジスタを構成しており、図１２に示すクロックＣＫ
S の２周期以上の幅を有するビットデータＤＳをクロッ
クＣＫS に同期して順次シフトさせるようになってい
る。一方、フリップフロップ３２…は、消去用のシフト
レジスタを構成しており、クロックＣＫB の２周期以上
の幅を有するビットデータＢＳをクロックＣＫB に同期
して順次シフトさせるようになっている。
【０１６７】上記のクロックＣＫS ・ＣＫB は、同一周
期であるが、位相はずれていても差し支えない。
【０１６８】論理回路群４１は、ＡＮＤ回路４１ａ〜４
１ｃと、ＯＲ回路４１ｄとからなっており、それぞれは
３つの入力を有している。第１論理積出力手段としての
ＡＮＤ回路４１ａは、隣り合う３つのフリップフロップ
３１・３１・３１に接続されている。
【０１６９】ＡＮＤ回路４１ｂ・４１ｃは、それぞれ１
つの否定入力を有している。ＡＮＤ回路４１ｂの否定入
力には、ＡＮＤ回路４１ａに接続される３つのフリップ
フロップ３１・３１・３１のうち最前段のフリップフロ
ップ３１に接続されている。また、ＡＮＤ回路４１ｃの
否定入力には、上記の３つのフリップフロップ３１・３
１・３１のうち最後段のフリップフロップ３１に接続さ
れている。
【０１７０】第３論理積出力手段としてのＡＮＤ回路４
１ｂは、上記の３つのフリップフロップ３１・３１・３
１のうち前段の２つのフリップフロップ３１・３１とセ
レクト信号ＳＬＬの供給ラインとに接続されている。第
２論理積出力手段としてのＡＮＤ回路４１ｃは、上記の
３つのフリップフロップ３１・３１・３１のうち後段の
２つのフリップフロップ３１・３１とセレクト信号ＳＬ
Ｆの供給ラインとに接続されている。
【０１７１】第１論理和出力手段としてのＯＲ回路４１
ｄは、ＡＮＤ回路４１ａ〜４１ｃの出力に接続されてい
る。
【０１７２】論理回路群４２は、ＡＮＤ回路４２ａ〜４
２ｃと、ＯＲ回路４２ｄとからなっており、それぞれは
３つの入力を有している。第４論理積出力手段としての
ＡＮＤ回路４２ａは、隣り合う３つのフリップフロップ
３２・３２・３２に接続されている。ＡＮＤ回路４２ｂ
・４２ｃは、それぞれ１つの否定入力を有しており、各
論理回路群４２毎に異なる組み合わせで信号が入力され
るようになっている。
【０１７３】第５論理積出力手段としてのＡＮＤ回路４
２ｂは、ＡＮＤ回路４２ａに接続された３つのフリップ
フロップ３２・３２・３２のうち前段の２つのフリップ
フロップ３２・３２とセレクト信号ＢＬＦの供給ライン
とに接続されている。第６論理積出力手段としてのＡＮ
Ｄ回路４２ｃは、上記の３つのフリップフロップ３２・
３２・３２のうち後段の２つのフリップフロップ３２・
３２とセレクト信号ＢＬＬの供給ラインとに接続されて
いる。ＯＲ回路４２ｄは、ＡＮＤ回路４２ａ〜４２ｃの
出力に接続されている。
【０１７４】ＯＦＦ手段としてのＮＡＮＤ回路４４ｄ
は、上記の３つのフリップフロップ３１・３１・３１の
うち後段の２つのフリップフロップ３１・３１とハイイ
ンピーダンス信号ＳＨＥの供給ラインとに接続されてい
る。ただし、ＮＡＮＤ回路４４ｄにおいて、３つのフリ
ップフロップ３１・３１・３１のうち最後段のフリップ
フロップ３１に接続される入力は、否定入力となってい
る。
【０１７５】信号出力手段としての論理回路群４３は、
ＥＸ−ＯＲ回路４３ａと、ＡＮＤ回路４３ｂ〜４３ｅと
からなっている。ＥＸ−ＯＲ回路４３ａは、ＯＲ回路４
１ｄ・４１ｄの出力に接続されている。ＡＮＤ回路４３
ｂ〜４３ｄは、ともにＮＡＮＤ回路４４の出力およびＥ
Ｘ−ＯＲ回路４３ａの出力に接続されている。ただし、
ＡＮＤ回路４３ｄの一方の入力は否定入力である。ま
た、ＡＮＤ回路４３ｂはＯＲ回路４１ｄの出力に接続さ
れ、ＡＮＤ回路４３ｃはＯＲ回路４２ｄの出力に接続さ
れている。
【０１７６】上記のように構成される走査ドライバ２の
動作を図１２に示すタイムチャートを参照に説明する。
【０１７７】ビットデータＤＳがフリップフロップ３１
…により順次にシフトされると、隣り合う３本の図示し
ない走査電極Ｌi-1 ・Ｌi ・Ｌi+1 に対応した信号をシ
フト信号ＳＲi-1 ・ＳＲi ・ＳＲi+1 が出力される。ま
た、論理回路群４１では、シフト信号ＳＲi-1 ・ＳＲi
・ＳＲi+1 とセレクト信号ＳＬＦ・ＳＬＬを用いて、 （ＳＲi-1 ×ＳＲi ×ＳＬＦ）＋（ＳＲi-1 ×ＳＲi ×
ＳＲi+1 ）＋（ＳＲi ×ＳＲi+1 ×ＳＬＬ）＝ＳＳi なる論理演算が行われる。この結果、走査電極Ｌi に対
応した選択電圧用の制御信号ＳＳi が得られる。
【０１７８】一方、ビットデータＤＢがフリップフロッ
プ３２…により順次にシフトされると、３本の走査電極
Ｌi-1 ・Ｌi ・Ｌi+1 に対応した信号をシフト信号ＢＲ
i-1・ＢＲi ・ＢＲi+1 が出力される。また、論理回路
群４２では、シフト信号ＢＲi-1 ・ＢＲi ・ＢＲi+1 と
セレクト信号ＢＬＦ・ＢＬＬとを用いて （ＢＲi-1 ×ＢＲi ×ＢＬＦ）＋（ＢＲi-1 ×ＢＲi ×
ＢＲi+1 ）＋（ＢＲi ×ＢＲi+1 ×ＢＬＬ）＝ＳＢi なる論理演算が行われる。この結果、走査電極Ｌi に対
応した消去電圧用の制御信号ＳＢi が得られる。
【０１７９】また、ＮＡＮＤ回路４４では、シフト信号
ＳＲi ・ＳＲi+1 とハイインピーダンス信号ＳＨＥとを
用いて （ＳＲi ×ＳＲi+1 ×ＳＨＥ）＝ＳＥi なる論理演算が行われる。この結果、走査電極Ｌi に対
応した電圧印加中断用の制御信号ＳＥi が得られる。
【０１８０】論理回路群４３では、上記のようにして得
られた制御信号ＳＳi ・ＳＢi ・ＳＥi を用いて論理演
算が行われる。
【０１８１】これにより、制御信号ＳＳi ・ＳＥi がハ
イレベルであり制御信号ＳＢi がローレベルであると
き、スイッチＸＳＷi がＯＮし、スイッチＺＳＷi がＯ
ＦＦする。これにより、選択電圧ＶC1が本走査ドライバ
２の出力電圧ＨＶi として出力される。一方、制御信号
ＳＢi ・ＳＥi がハイレベルであり制御信号ＳＳi がロ
ーレベルであるとき、スイッチＺＳＷi がＯＮし、スイ
ッチＸＳＷi がＯＦＦするので、消去電圧ＶC2が出力さ
れる。スイッチＹＳＷi は、上記のいずれのときにもＯ
ＦＦしている。
【０１８２】また、制御信号ＳＳi ・ＳＢi ・ＳＥi が
ともにローレベルであるとき、スイッチＸＳＷi ・ＺＳ
Ｗi がＯＦＦし、スイッチＹＳＷi がＯＮするので、非
選択電圧ＶC0が出力される。
【０１８３】このように、本走査ドライバ２では、連続
して出力される３つシフト信号ＳＲi-1 ・ＳＲi ・ＳＲ
i+1 の論理積とセレクト信号ＳＬＦ・ＳＬＬとを組み合
わせることにより、同じ選択期間で隣り合う２つの制御
信号ＳＳをハイレベルにすることができる。また、連続
して出力される３つのシフト信号ＢＲi-1 ・ＢＲi ・Ｂ
Ｒi+1 の論理積とセレクト信号ＢＬＦ・ＢＬＬとを組み
合わせることにより、同じ選択期間で隣り合う２つの制
御信号ＳＢをハイレベルにすることができる。
【０１８４】したがって、同一の走査電極Ｌi に対し２
つ以上の選択期間にわたって電圧を印加することができ
る。
【０１８５】一方、上記の走査ドライバ２では、制御信
号ＳＥi がローレベルであるとき、上記のいずれのとき
もスイッチＸＳＷi ・ＹＳＷi ・ＺＳＷi がＯＦＦす
る。このとき、走査ドライバ２の出力端子がハイインピ
ーダンスになっているので、本走査ドライバ２から電圧
が出力されなくなる。本走査ドライバ２の負荷となる液
晶パネル１が容量性の負荷であることから、ハイインピ
ーダンスの状態では、この容量性負荷に保持された電荷
は容易に放電されずに維持される。したがって、出力端
子がハイインピーダンスとなる直前の電圧を維持するこ
とができる。
【０１８６】また、液晶パネル１（容量性負荷）では、
スイッチＹＳＷi がＯＮからＯＦＦに変化し、スイッチ
ＸＳＷi がＯＦＦからＯＮに変化しても、出力端子の電
圧はすぐに選択電圧ＶC1に達することはなく、数μｓか
けて選択電圧ＶC1に達する。
【０１８７】そこで、図１２に示すように、出力電圧Ｖ
Ｈi が非選択電圧ＶC0から選択電圧ＶC1に変化する途中
でスイッチＸＳＷi をＯＦＦさせれば、スイッチＸＳＷ
i がＯＦＦしている間はそのときの電圧が維持される。
これにより、非選択電圧ＶC0から選択電圧ＶC1までの任
意の電圧レベルを液晶パネル１に印加することができ
る。
【０１８８】また、制御信号ＳＢi がハイレベルである
ときでも、上記と同様に、スイッチＺＳＷi をＯＦＦさ
せれば、非選択電圧ＶC0から消去電圧ＶC2までの任意の
電圧レベルを液晶パネル１に印加することができる。
【０１８９】なお、上記のように出力端子をハイインピ
ーダンスにする構成は、制御回路２ａの出力段にＡＮＤ
回路を備える第２ないし第４の走査ドライバに適用が可
能である。この場合、出力段の２入力のＡＮＤ回路が、
ハイインピーダンス信号ＳＨＥの入力が可能となるよう
に３入力のＡＮＤ回路に置き換えられる。
【０１９０】〔第２の実施の形態〕本発明の実施の他の
形態について図１３に基づいて説明すれば、以下の通り
である。
【０１９１】本実施の形態においては、前述の第１の実
施の形態における第２または第３の走査ドライバ（図４
または図７参照）で用いたＯＲ回路５０１・５０１’ま
での回路と同様に構成されており、それ以降の回路がア
ナログスイッチアレイ２ｂを含めて図１３に示す反転増
幅器５１回路に置き換えられている。
【０１９２】この反転増幅器５１は、オペレーショナル
アンプ（以降、単にＯＰアンプと称する）５２と、抵抗
Ｒ1 〜Ｒ3 とを備えている。ＯＰアンプ５２の反転入力
端子には、抵抗Ｒ1 を介して信号ＳＶ1 が入力されると
ともに、抵抗Ｒ1 と並列に接続される抵抗Ｒ2 を介して
信号ＳＶ2 が入力されるようになっている。また、ＯＰ
アンプ５２の非反転入力端子には、１０Ｖの基準電圧Ｖ
O が入力されている。そして、ＯＰアンプ５２の出力端
子は、走査電極Ｌi に接続されるとともに、抵抗Ｒ3 を
介して上記の反転入力端子に接続されている。
【０１９３】上記の信号ＳＶ1 ・ＳＶ2 は、それぞれ第
２の走査ドライバにおける制御信号ＳＶＳi ・ＳＶＢi
に相当する信号である。なお、本走査ドライバ２におい
ては、選択用、消去用に関係なく制御信号として使用す
るので上記の信号をＳＶ1 ・ＳＶ2 と称している。
【０１９４】本走査ドライバでは、選択電圧として１０
Ｖおよび５Ｖ、消去電圧として−５Ｖ、非選択電圧とし
て０Ｖが得られるように構成されている。このため、抵
抗Ｒ1 ・Ｒ2 ・Ｒ3 の抵抗値は、それぞれＲO とＲO ／
２とＲO に設定されている。また、信号ＳＶ1 ・ＳＶ2
は、“Ｈｉｇｈ”および“Ｌｏｗ”のとき、それぞれＶ
O （１０Ｖ）およびＶS （１５Ｖ）の電圧である。
【０１９５】上記のように構成される本走査ドライバに
おいて、ＯＰアンプ５２の出力電圧Ｖout は、次式にて
表される。
【０１９６】 Ｖout ＝（ＶO −ＶS ）ＲO Σ（Ｐm ／Ｒm ）＋ＶO 上式において、Ｐm は信号ＳＶm の論理状態を表し、
“０”または“１”である。また、Ｒm は上記の回路に
おける各抵抗の抵抗値を表す。さらに、Σ（Ｐm ／
Ｒm ）は、Ｐm ／Ｒm の総和を表す。
【０１９７】例えば、信号ＳＶ1 が“Ｈｉｇｈ”であ
り、信号ＳＶ2 が“Ｌｏｗ”である場合、ＯＰアンプ５
２の出力電圧Ｖout は、ＶO ＝１０Ｖ、ＶS ＝１５Ｖ、
Ｐ1 ＝１およびＰ2 ＝０であることから、 Ｖout ＝（１０−１５）ＲO （１／ＲO ＋０／ＲO ／
２）＋１０＝５Ｖ となる。
【０１９８】このように、本走査ドライバでは、信号Ｓ
Ｖ1 ・ＳＶ2 の値（論理値）を表１のように組み合わせ
ることにより、４つの電圧、すなわち（２つの選択電
圧、非選択電圧および消去電圧を得ることができる。表
１から、入力信号が２つであるにもかかわらず、出力信
号として４（＝２2 ）種類の電圧が出力されることがわ
かる。
【０１９９】
【表１】
【０２００】第１の実施の形態における各走査ドライバ
のようにアナログスイッチアレイを用いた構成では、制
御信号およびそれにより開閉するスイッチが必要な電圧
の数だけ増えるので、回路規模が大きくなりがちであ
る。これに対し、本走査ドライバによれば、信号数を増
やすことなく、走査電極Ｌi に印加するための多種の電
圧を得ることができる。したがって、本走査ドライバを
用いれば、アナログスイッチアレイを用いる走査ドライ
バに比べて回路規模を小さくすることができる。
【０２０１】なお、本実施の形態に係る走査ドライバに
入力される信号の数は、２であるが、これに限定される
ことなく１あるいは３以上であってもよい。信号数が１
である場合、上記の構成を第１の実施の形態における第
１の走査ドライバに適用することができる。この場合、
制御信号ＳＶＳが抵抗を介してＯＰアンプに入力され
る。また、信号数が３である場合、上記の構成を第１の
実施の形態における第５の走査ドライバに適用すること
ができる。この場合、制御信号ＳＳi ・ＳＢi ・ＳＥi
がそれぞれ異なる抵抗を介してＯＰアンプに入力され
る。
【０２０２】
【発明の効果】以上のように、本発明の請求項１に係る
マトリクス型表示装置の駆動回路は、ｎ個のシフトレジ
スタにより、ｎ選択期間の幅を有するデータ信号をｎ選
択期間の周期を有するクロックに同期してシフトさせて
走査電極の数と同数のシフト信号を出力し、第１論理積
出力手段にて、選択電圧印加期間を決定するための一定
周期のｎ個のセレクト信号のうちの１つと上記シフト信
号との論理積をとり、さらに、第１論理和出力手段に
て、上記各シフトレジスタからの出力順位が同じシフト
信号に基づく論理積同士の論理和をとるように構成され
ている。
【０２０３】これにより、ｎ選択期間毎に走査電極に応
じて順番にシフトする信号が生成される。それゆえ、ｎ
ｂｉｔのデータの各ｂｉｔについて個別に走査電極を選
択することにより時間分割階調表示を行う場合、各ｂｉ
ｔ毎にシフトレジスタおよびセレクト信号を用意すれ
ば、図１４の走査パターンによる走査方法のように、４
選択期間毎に順番に走査電極に選択電圧を印加すること
ができる。したがって、請求項１に係る駆動回路を採用
すれば、単純な入力信号によって時間分割階調表示を可
能にすることができるという効果を奏する。
【０２０４】本発明の請求項２に係るマトリクス型表示
装置の駆動回路は、請求項１に係る駆動回路において、
第２論理積出力手段にて、消去電圧印加期間を決定する
ための一定周期のｎ個のブランク信号のうちの１つと上
記シフト信号との論理積をとり、さらに、第２論理和出
力手段にて、上記各シフトレジスタからの出力順位が同
じシフト信号に基づく上記第２論理積出力手段からの論
理積同士の論理和をとるように構成されている。
【０２０５】これにより、請求項１に係る駆動回路と同
様にして、シフト信号およびブランク信号に基づいて、
ｎ選択期間毎に走査電極に応じて順番にシフトする信号
が生成される。それゆえ、その信号により消去電圧の出
力を制御すれば、４選択期間毎に順番に走査電極に消去
電圧を印加することができる。したがって、請求項２に
係る駆動回路を採用すれば、単純な入力信号により、消
去電圧を含んだ複雑なｎｂｉｔの時間分割階調表示を実
現することができるという効果を奏する。
【０２０６】本発明の請求項３に係るマトリクス型表示
装置の駆動回路は、ｎ個の選択用シフトレジスタおよび
ｎ個の消去用シフトレジスタにより、ｎ選択期間の幅を
有する選択用データ信号と消去用データとをそれぞれｎ
選択期間の周期を有するクロックに同期してシフトさせ
て走査電極の数と同数の選択用シフト信号を出力し、第
１論理積出力手段にて、選択電圧印加期間を決定するた
めの一定周期のｎ個のセレクト信号のうちの１つと上記
選択用シフト信号との論理積をとる一方、第２論理積出
力手段にて、消去電圧印加期間を決定するための一定周
期のｎ個のブランク信号のうちの１つと上記消去用シフ
ト信号との論理積をとり、さらに、第１論理和出力手段
にて、上記選択用シフトレジスタからの出力順位が同じ
選択用シフト信号に基づく上記第１論理積出力手段から
の論理積同士の論理和をとる一方、第２論理和出力手段
にて、上記消去用シフトレジスタからの出力順位が同じ
消去用シフト信号に基づく上記第２論理積出力手段から
の論理積同士の論理和をとるように構成されている。
【０２０７】これにより、ｎ選択期間毎に走査電極に応
じて順番にシフトする２種類の信号が生成される。それ
ゆえ、本駆動回路では、請求項２に係る駆動回路と同
様、上記の信号を用いて４選択期間毎に順番に走査電極
に選択電圧と消去電圧とを印加することができる。ま
た、選択用と消去用にそれぞれ専用のシフトレジスタを
備えることにより、選択用データ信号と消去用データ信
号のタイミングの設定を種々組み合わせれば、選択電圧
と消去電圧との間隔を任意に設定することができる。し
たがって、請求項３に係る駆動回路を採用すれば、より
自由度の高い時間分割階調表示を実現することができる
という効果を奏する。
【０２０８】本発明の請求項４に係るマトリクス型表示
装置の駆動回路は、ｎ個のシフトレジスタにより、ｎ選
択期間の整数倍の幅を有し２種類の情報を有するデータ
信号をｎ選択期間の周期を有するクロックに同期してシ
フトさせて走査電極の数と同数のシフト信号を出力し、
第１論理積出力手段にて、選択電圧印加期間を決定する
ための一定周期のｎ個のセレクト信号のうちの１つと上
記シフト信号と上記データ信号に含まれる情報を識別す
る識別信号との論理積をとり、第２論理積出力手段に
て、消去電圧印加期間を決定するための一定周期のｎ個
のブランク信号のうちの１つと上記シフト信号と上記識
別信号との論理積をとり、このとき、否定入力手段によ
り、上記識別信号の入力状態を、各順位の上記第１およ
び第２論理積出力手段の間で互いに否定となるように
し、かつ上記第１および第２論理積出力手段の奇数順位
と偶数順位との間でも互いに否定となるようにし、第１
および第２論理和出力手段にて、上記シフトレジスタか
らの出力順位が同じシフト信号に基づく上記第１および
第２論理積出力手段からの論理積同士の論理和をそれぞ
れとるように構成されている。
【０２０９】これにより、シフト信号およびセレクト信
号に識別信号を加えた３つの信号の論理積がとられるの
で、１種類のデータ信号によっても、ｎ個のシフトレジ
スタを用いて請求項３に係る駆動回路と同様な２種類の
信号を生成することができる。しかも、選択電圧と消去
電圧の間隔を任意に設定することができる。したがっ
て、請求項４に係る駆動回路を採用すれば、簡単な構成
で、より自由度の高い時間分割階調表示を実現すること
ができるという効果を奏する。
【０２１０】本発明の請求項５に係るマトリクス型表示
装置の駆動回路は、選択用シフトレジスタにより、クロ
ックの２周期以上の幅を有する選択用データ信号をクロ
ックに同期してシフトさせて走査電極の数と同数の選択
用シフト信号を出力し、第１論理積出力手段にて隣り合
う３つの上記選択用シフト信号の論理積をとり、第２論
理積出力手段にて上記３つの選択用シフト信号のうち出
力順位が第１および第２の選択用シフト信号と隣り合う
３本の走査電極のうちの１本の特定の走査電極に最初に
選択電圧を印加するときに選択電圧印加期間を決定する
ための一定周期の第１セレクト信号との論理積をとり、
第３論理積出力手段にて上記３つの選択用シフト信号の
うち出力順位が第２および第３の選択用シフト信号と上
記特定の走査電極に最後に選択電圧を印加するときに選
択電圧印加期間を決定するための一定周期の第２セレク
ト信号との論理積をとり、さらにこれらの論理積の論理
和を第１論理和出力手段にてとるように構成されてい
る。
【０２１１】これにより、隣り合う３本の走査電極のう
ちの特定の走査電極について、最初と最後に選択電圧が
印加されるそれぞれ２つの選択期間と、その間の選択期
間とが区別されるので、選択電圧を２つ以上の選択期間
にわたって任意の持続時間で印加することができる。し
たがって、請求項５に係る駆動回路を採用すれば、Malv
ern 駆動法のように選択電圧の持続時間が選択期間より
長くなる駆動方法を適用する場合でも、容易に走査電極
に選択電圧を印加することができ、ドライバＩＣによる
階調表示を実現することができるという効果を奏する。
【０２１２】本発明の請求項６に係るマトリクス型表示
装置の駆動回路は、消去用シフトレジスタにより、上記
クロックの２周期以上の幅を有し、上記選択用データ信
号と位相の異なる消去用データ信号をクロックに同期し
てシフトさせて走査電極の数と同数の消去用シフト信号
を出力し、第４論理積出力手段手段にて隣り合う３つの
上記消去用シフト信号の論理積をとり、第５論理積出力
手段手段にて上記３つの消去用シフト信号のうち出力順
位が第１および第２の消去用シフト信号と上記特定の走
査電極に最初に消去電圧を印加するときに消去電圧印加
期間を決定するための一定周期の第１ブランク信号との
論理積をとり、第６論理積出力手段手段にて上記３つの
消去用シフト信号のうち出力順位が第２および第３の消
去用シフト信号と上記特定の走査電極に最後に消去電圧
を印加するときに消去電圧印加期間を決定するための一
定周期の第２ブランク信号との論理積をとり、さらにこ
れらの論理積の論理和を第２の論理和出力手段にてとる
ように構成されている。
【０２１３】これにより、消去電圧についても、請求項
５に係る駆動回路と同様に、選択期間より長い期間の印
加を可能にすることができる。したがって、請求項７に
係る駆動回路を採用すれば、消去電圧の持続時間が選択
期間より長くなる駆動方法を適用する場合でも、容易に
走査電極に消去電圧を印加することができるという効果
を奏する。
【０２１４】本発明の請求項７に係るマトリクス型表示
装置の駆動回路は、請求項２、３、４または６に係る駆
動回路において、上記第１および第２論理和出力手段か
らの論理和に基づいていずれか１つのみ有意となる３つ
の信号を出力する信号出力手段と、上記３つの信号のそ
れぞれによりＯＮ／ＯＦＦが制御され、上記信号が有意
のときＯＮすることにより選択電圧、非選択電圧および
消去電圧を個別に上記走査電極に印加する選択電圧用ス
イッチ、非選択電圧用スイッチおよび消去電圧用スイッ
チとをさらに備えている構成である。
【０２１５】これにより、２つの論理和に基づいて３つ
の信号を得て、その信号により、選択電圧、非選択電圧
および消去電圧のうち１つを出力することができる。し
たがって、請求項７に係る駆動回路を採用すれば、入力
信号数より多い電圧を走査電極に印加することができ、
入力信号を有効に利用することができるという効果を奏
する。
【０２１６】本発明の請求項８に係るマトリクス型表示
装置の駆動回路は、請求項７に係る駆動回路において、
上記選択電圧用スイッチに与えられる上記信号が有意で
あるときに、上記選択電圧用スイッチをＯＦＦさせるＯ
ＦＦ手段をさらに備えている構成である。また、本発明
の請求項９に係るマトリクス型表示装置の駆動回路は、
請求項７に係る駆動回路において、上記消去電圧用スイ
ッチに与えられる上記信号が有意であるときに、上記消
去電圧用スイッチをＯＦＦさせるＯＦＦ手段をさらに備
えている構成である。
【０２１７】これにより、本駆動回路が液晶パネルのよ
うな容量性の負荷を駆動する場合、上記の選択電圧制御
信号が有意のときでも、選択電圧用スイッチをＯＦＦさ
せると、液晶パネルに接続される本駆動回路の選択電圧
用出力端子がハイインピーダンスになる。また、消去電
圧用出力端子も同様にハイインピーダンスになる。それ
ゆえ、ハイインピーダンスとなった出力端子では、その
直前の電圧レベルが維持される。したがって、選択電圧
用スイッチまたは消去電圧用スイッチをＯＦＦさせるタ
イミングを調整すれば、任意の電圧レベルを液晶パネル
へ印加することが可能になる。したがって、請求項８ま
たは９に係る駆動回路を採用すれば、選択電圧または消
去電圧の電圧レベルを所望の値に容易に設定することが
でき、より多彩な時間分割階調表示を行うことができる
という効果を奏する。
【０２１８】本発明の請求項１０に係るマトリクス型表
示装置の駆動回路は、請求項２、３、４または６に係る
駆動回路において、反転入力端子に入力される上記第１
および第２論理和出力手段からのそれぞれの論理和に基
づく電圧の和と非反転入力端子に入力される基準電圧と
の差を所定の増幅度で増幅する反転増幅器をさらに備え
ている構成である。
【０２１９】これにより、ｍ個の入力電圧を論理レベル
で表すと、その論理レベルの組み合わせは２のｍ乗ある
ため、反転増幅器の出力電圧は２のｍ乗の種類の電位と
なる。それゆえ、少ない信号で多くの電位を発生するこ
とができ、多種類の出力電圧を得る際に、入力信号数を
減らすとともに、請求項７に係る駆動回路で用いたよう
なスイッチ等を省くことができる。したがって、請求項
１０に係る駆動回路を採用すれば、駆動回路の規模縮小
化を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る第１の走査ドライ
バの構成を示す回路図である。
【図２】本発明の実施の一形態に係る液晶表示装置の液
晶パネルを中心とした構成を示すブロック図である。
【図３】上記第１の走査ドライバにより走査電極Ｌ1 に
電圧を印加する場合の動作を示すタイムチャートであ
る。
【図４】本発明の実施の一形態に係る第２の走査ドライ
バの構成の一部を示す回路図である。
【図５】上記第２の走査ドライバにより走査電極Ｌ1 に
電圧を印加する場合の動作を示すタイムチャートであ
る。
【図６】上記第２の走査ドライバによる走査パターンを
示す説明図である。
【図７】本発明の実施の一形態に係る第３の走査ドライ
バの構成の一部を示す回路図である。
【図８】本発明の実施の一形態に係る第４の走査ドライ
バの構成の一部を示す回路図である。
【図９】上記第４の走査ドライバの動作例を示すタイム
チャートである。
【図１０】上記第４の走査ドライバの他の動作例を示す
タイムチャートである。
【図１１】本発明の実施の一形態に係る第５の走査ドラ
イバの構成の一部を示す回路図である。
【図１２】上記第５の走査ドライバの動作例を示すタイ
ムチャートである。
【図１３】本発明の実施の他の形態に係る走査ドライバ
の構成の一部を示す回路図である。
【図１４】従来のＦＬＣＤおよび本発明の実施の一形態
に係るＦＬＣＤの走査ドライバによる走査パターンを示
す説明図である。
【図１５】従来のＦＬＣＤが有する液晶パネルの構成を
示す断面図である。
【図１６】従来のＦＬＣＤの上記液晶パネルを中心とし
た構成を示すブロック図である。
【図１７】上記の液晶パネルに封入される強誘電性液晶
の分子のガラス基板から見た状態を示す説明図および強
誘電性液晶の分子のスメクチックＣ相における状態を示
す斜視図である。
【図１８】上記強誘電性液晶のスイッチング特性を示す
グラフである。
【図１９】図１８のスイッチング特性を測定する際に用
いるパルス電圧の波形を示す波形図である。
【図２０】図１６のＦＬＣＤの駆動方法として好適なJO
ERS/Alvey 駆動法における第１および第２フィールドで
の駆動電圧の波形を示す波形図である。
【図２１】図１６のＦＬＣＤに適用されるMalvern 駆動
法における列電圧およびJOERS/Alvey 駆動法における列
電圧を示す波形図である。
【図２２】図１６のＦＬＣＤに適用されるブランキング
駆動法における非スイッチング状態およびスイッチング
状態での駆動電圧の波形を示す波形図である。
【符号の説明】
１１〜１４ シフトレジスタ １１ａ 選択用シフトレジスタ（第１シフ
トレジスタ） １１ｂ 消去用シフトレジスタ（第２シフ
トレジスタ） ３１ フリップフロップ（選択用シフト
レジスタ） ３２ フリップフロップ（消去用シフト
レジスタ） ４１ａ ＡＮＤ回路（第１論理積出力手
段） ４１ｂ ＡＮＤ回路（第３論理積出力手
段） ４１ｃ ＡＮＤ回路（第２論理積出力手
段） ４１ｄ ＯＲ回路（第１論理和出力手段） ４２ａ ＡＮＤ回路（第４論理積出力手
段） ４２ｂ ＡＮＤ回路（第５論理積出力手
段） ４２ｃ ＡＮＤ回路（第６論理積出力手
段） ４２ｄ ＯＲ回路（第２論理和出力手段） ４３ 論理回路群（信号出力手段） ４４ ＮＡＮＤ回路（ＯＦＦ手段） ５１ 反転増幅器 １０１〜１１５ ＡＮＤ回路（第１論理積手段） ２０１〜２１５ ＡＮＤ回路（第１論理積手段） ３０１〜３１５ ＡＮＤ回路（第１論理積手段） ４０１〜４１５ ＡＮＤ回路（第１論理積手段） １０１’〜１１５’ ＡＮＤ回路（第２論理積手段） ２０１’〜２１５’ ＡＮＤ回路（第２論理積手段） ３０１’〜３１５’ ＡＮＤ回路（第２論理積手段） ４０１’〜４１５’ ＡＮＤ回路（第２論理積手段） ５０１〜５１５ ＯＲ回路（第１論理和手段） ５０１’〜５１５’ ＯＲ回路（第２論理積手段） ７０１ 論理回路群（信号出力手段） ９０１〜９１５ ＡＮＤ回路（第１論理積手段） ９０１’〜９１５’ ＡＮＤ回路（第２論理積手段） １０２１・１０２２ インバータ（否定入力手段） ＸＷＳ1 スイッチ（選択電圧用スイッ
チ） ＹＷＳ1 スイッチ（非選択電圧用スイッ
チ） ＺＷＳ1 スイッチ（消去電圧用スイッ
チ）
フロントページの続き (71)出願人 390040604 イギリス国 ＴＨＥ ＳＥＣＲＥＴＡＲＹ ＯＦ ＳＴ ＡＴＥ ＦＯＲ ＤＥＦＥＮＣＥ ＩＮ ＨＥＲ ＢＲＩＴＡＮＮＩＣ ＭＡＪＥＳ ＴＹ’Ｓ ＧＯＶＥＲＮＭＥＮＴ ＯＦ ＴＨＥ ＵＮＥＴＥＤ ＫＩＮＧＤＯＭ ＯＦ ＧＲＥＡＴ ＢＲＩＴＡＩＮ ＡＮ Ｄ ＮＯＲＴＨＥＲＮ ＩＲＥＬＡＮＤ イギリス国、ジー・ユー・14・６・テイ ー・デイー、ハンツ、フアーンボロー（番 地なし) (72)発明者 冨沢 一成 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 沼尾 孝次 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】ｎ（ｎは２以上の整数）選択期間の幅を有
    するデータ信号をｎ選択期間の周期を有するクロックに
    同期してシフトさせて走査電極の数と同数のシフト信号
    を出力するｎ個のシフトレジスタと、 上記シフトレジスタの１個あたりに上記シフト信号と同
    数設けられ、選択電圧印加期間を決定するための一定周
    期のｎ個のセレクト信号のうちの１つと上記シフト信号
    との論理積をとる第１論理積出力手段と、 上記各シフトレジスタからの出力順位が同じシフト信号
    に基づく論理積同士の論理和をとる第１論理和出力手段
    とを備えており、 上記クロックおよびセレクト信号が上記各シフトレジス
    タ毎に１選択期間ずつずれた位相で入力されることを特
    徴とするマトリクス型表示装置の駆動回路。
  2. 【請求項２】上記シフトレジスタの１個あたりに上記シ
    フト信号と同数設けられ、消去電圧印加期間を決定する
    ための一定周期のｎ個のブランク信号のうちの１つと上
    記シフト信号との論理積をとる第２論理積出力手段と、 上記各シフトレジスタからの出力順位が同じシフト信号
    に基づく上記第２論理積出力手段からの論理積同士の論
    理和をとる第２論理和出力手段とを備えており、 上記ブランク信号は、有意となる期間が上記セレクト信
    号と重複しないように入力され、かつ上記各シフトレジ
    スタ毎に１選択期間ずつずれた位相で入力されることを
    特徴とするマトリクス型表示装置の駆動回路。
  3. 【請求項３】ｎ（ｎは２以上の整数）選択期間の幅を有
    する選択用データ信号をｎ選択期間の周期を有するクロ
    ックに同期してシフトさせて走査電極の数と同数の選択
    用シフト信号を出力するｎ個の選択用シフトレジスタ
    と、 上記データ信号と同じ幅で異なる情報を有する消去用デ
    ータ信号を上記選択用シフトレジスタと同様にしてシフ
    トさせて消去用シフト信号を出力するｎ個の消去用シフ
    トレジスタと、 上記選択用および消去用シフトレジスタの１組あたりに
    上記選択用シフト信号と同数設けられ、選択電圧印加期
    間を決定するための一定周期のｎ個のセレクト信号のう
    ちの１つと上記選択用シフト信号との論理積をとる第１
    論理積出力手段と、 上記選択用および消去用シフトレジスタの１組あたりに
    上記消去用シフト信号と同数設けられ、消去電圧印加期
    間を決定するための一定周期のｎ個のブランク信号のう
    ちの１つと上記消去用シフト信号との論理積をとる第２
    論理積出力手段と、 上記選択用シフトレジスタからの出力順位が同じ選択用
    シフト信号に基づく上記第１論理積出力手段からの論理
    積同士の論理和をとる第１論理和出力手段と、 上記消去用シフトレジスタからの出力順位が同じ消去用
    シフト信号に基づく上記第２論理積出力手段からの論理
    積同士の論理和をとる第２論理和出力手段とを備えてお
    り、 上記ブランク信号は、有意となる期間が上記セレクト信
    号と重複しないように入力され、上記クロック、セレク
    ト信号およびブランク信号は、上記各組の選択用および
    消去用シフトレジスタ毎に１選択期間ずつずれた位相で
    入力されることを特徴とするマトリクス型表示装置の駆
    動回路。
  4. 【請求項４】ｎ（ｎは２以上の整数）選択期間の整数倍
    の幅を有し２種類の情報を有するデータ信号をｎ選択期
    間の周期を有するクロックに同期してシフトさせて走査
    電極の数と同数のシフト信号を出力するｎ個のシフトレ
    ジスタと、 上記シフトレジスタの１個あたりに上記シフト信号と同
    数設けられ、選択電圧印加期間を決定するための一定周
    期のｎ個のセレクト信号のうちの１つと上記シフト信号
    と上記データ信号に含まれる情報を識別する識別信号と
    の論理積をとる第１論理積出力手段と、 上記シフトレジスタの１個あたりにシフト信号と同数設
    けられ、消去電圧印加期間を決定するための一定周期の
    ｎ個のブランク信号のうちの１つと上記シフト信号と上
    記識別信号との論理積をとる第２論理積出力手段と、 上記識別信号の入力状態を、各順位の上記第１および第
    ２論理積出力手段の間で互いに否定となるようにし、か
    つ上記第１および第２論理積出力手段の奇数順位と偶数
    順位との間でも互いに否定となるようにする否定入力手
    段と、 上記シフトレジスタからの出力順位が同じシフト信号に
    基づく上記第１論理積出力手段からの論理積同士の論理
    和をとる第１論理和出力手段と、 上記シフトレジスタからの出力順位が同じシフト信号に
    基づく上記第２論理積出力手段からの論理積同士の論理
    和をとる第２論理和出力手段とを備えており、 上記クロック、セレクト信号およびブランク信号が上記
    各シフトレジスタ毎に１選択期間ずつずれた位相で入力
    される一方、上記識別信号は、上記データ信号の幅がｎ
    の偶数倍であるときに２ｎ選択期間分の周期を有し、上
    記データ信号の幅がｎの奇数倍であれば３ｎ選択選択期
    間分の周期を有するクロックであることを特徴とするマ
    トリクス型表示装置の駆動回路。
  5. 【請求項５】クロックの２周期以上の幅を有する選択用
    データ信号をクロックに同期してシフトさせて走査電極
    の数と同数の選択用シフト信号を出力する選択用シフト
    レジスタと、 上記選択用シフトレジスタの隣り合う３つの出力から出
    力された上記選択用シフト信号の論理積をとる第１論理
    積出力手段と、 上記３つの選択用シフト信号のうち出力順位が第１およ
    び第２の選択用シフト信号と隣り合う３本の走査電極の
    うちの１本の特定の走査電極に最初に選択電圧を印加す
    るときに選択電圧印加期間を決定するための一定周期の
    第１セレクト信号との論理積をとる第２論理積出力手段
    と、 上記３つの選択用シフト信号のうち出力順位が第２およ
    び第３となる選択用シフト信号と上記特定の走査電極に
    最後に選択電圧を印加するときに選択電圧印加期間を決
    定するための一定周期の第２セレクト信号との論理積を
    とる第３論理積出力手段と、 上記第１ないし第３論理積出力手段からの論理積同士の
    論理和をとる第１論理和出力手段とを備えていることを
    特徴とするマトリクス型表示装置の駆動回路。
  6. 【請求項６】上記クロックの２周期以上の幅を有し、上
    記選択用データ信号と位相の異なる消去用データ信号を
    クロックに同期してシフトさせて走査電極の数と同数の
    消去用シフト信号を出力する消去用シフトレジスタと、 上記消去用シフトレジスタの隣り合う３つの出力から出
    力された上記消去用シフト信号の論理積をとる第４論理
    積出力手段と、 上記３つの消去用シフト信号のうち出力順位が第１およ
    び第２の消去用シフト信号と上記特定の走査電極に最初
    に消去電圧を印加するときに消去電圧印加期間を決定す
    るための一定周期の第１ブランク信号との論理積をとる
    第５論理積出力手段と、 上記３つの消去用シフト信号のうち出力順位が第２およ
    び第３の消去用シフト信号と上記特定の走査電極に最後
    に消去電圧を印加するときに消去電圧印加期間を決定す
    るための一定周期の第２ブランク信号との論理積をとる
    第６論理積出力手段と、 上記第４ないし第６論理積出力手段からの論理積同士の
    論理和をとる第２論理和出力手段とをさらに備えている
    ことを特徴とする請求項５に記載のマトリクス型表示装
    置の駆動回路。
  7. 【請求項７】上記第１および第２論理和出力手段からの
    論理和に基づいていずれか１つのみ有意となる３つの信
    号を出力する信号出力手段と、 上記３つの信号のそれぞれによりＯＮ／ＯＦＦが制御さ
    れ、上記信号が有意のときＯＮすることにより選択電
    圧、非選択電圧および消去電圧を個別に上記走査電極に
    印加する選択電圧用スイッチ、非選択電圧用スイッチお
    よび消去電圧用スイッチとをさらに備えていることを特
    徴とする請求項２、３、４または６に記載のマトリクス
    型表示装置の駆動回路。
  8. 【請求項８】上記選択電圧用スイッチに与えられる上記
    信号が有意であるときに、上記選択電圧用スイッチをＯ
    ＦＦさせるＯＦＦ手段をさらに備えていることを特徴と
    する請求項７に記載のマトリクス型表示装置の駆動回
    路。
  9. 【請求項９】上記消去電圧用スイッチに与えられる上記
    信号が有意であるときに、上記消去電圧用スイッチをＯ
    ＦＦさせるＯＦＦ手段をさらに備えていることを特徴と
    する請求項７に記載のマトリクス型表示装置の駆動回
    路。
  10. 【請求項１０】反転入力端子に入力される上記第１およ
    び第２論理和出力手段からのそれぞれの論理和に基づく
    電圧の和と非反転入力端子に入力される基準電圧との差
    を所定の増幅度で増幅する反転増幅器をさらに備えてい
    ることを特徴とする請求項２、３、４または６に記載の
    マトリクス型表示装置の駆動回路。
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