JPH09167845A - 薄膜トランジスタの作製方法 - Google Patents
薄膜トランジスタの作製方法Info
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- JPH09167845A JPH09167845A JP30120696A JP30120696A JPH09167845A JP H09167845 A JPH09167845 A JP H09167845A JP 30120696 A JP30120696 A JP 30120696A JP 30120696 A JP30120696 A JP 30120696A JP H09167845 A JPH09167845 A JP H09167845A
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- Japan
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- film
- forming
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- semiconductor layer
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Abstract
(57)【要約】
【課題】 基板からのナトリウム等のアルカリ金属の拡
散による、半導体層の汚染を抑制する。 【解決手段】 基板と薄膜トランジスタの間に下地保護
膜を形成することにより、薄膜トランジスタ形成工程に
おける熱処理、又は薄膜トランジスタの動作時における
発熱による基板からの不純物の拡散を抑制する。
散による、半導体層の汚染を抑制する。 【解決手段】 基板と薄膜トランジスタの間に下地保護
膜を形成することにより、薄膜トランジスタ形成工程に
おける熱処理、又は薄膜トランジスタの動作時における
発熱による基板からの不純物の拡散を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は非単結晶半導体薄膜
を用いた薄膜トランジスタ（以下にTFT ともいう）及び
その製造方法に関するものであり、特に液晶ディスプレ
ー，イメージセンサー等に適用可能な高信頼性を持つ薄
膜トランジスタの作製方法に関する。
を用いた薄膜トランジスタ（以下にTFT ともいう）及び
その製造方法に関するものであり、特に液晶ディスプレ
ー，イメージセンサー等に適用可能な高信頼性を持つ薄
膜トランジスタの作製方法に関する。
【０００２】
【従来の技術】最近、化学的気相法等によって、作製さ
れた非単結晶半導体薄膜を利用した薄膜トランジスタが
注目されている。この薄膜トランジスタは、絶縁性基板
上に前述の如く化学的気相法等を用いて形成されるの
で、その作製雰囲気温度が最高で500 ℃程度と低温で形
成でき、安価なソーダガラス, ホウケイ酸ガラス等を基
板として用いることができる。
れた非単結晶半導体薄膜を利用した薄膜トランジスタが
注目されている。この薄膜トランジスタは、絶縁性基板
上に前述の如く化学的気相法等を用いて形成されるの
で、その作製雰囲気温度が最高で500 ℃程度と低温で形
成でき、安価なソーダガラス, ホウケイ酸ガラス等を基
板として用いることができる。
【０００３】この薄膜トランジスタは電界効果型であ
り、いわゆるMOSFETと同様の機能を有しているが、前述
の如く安価な絶縁性基板上に低温で形成できる。さら
に、その作製する最大面積は薄膜半導体を形成する装置
の寸法にのみ限定されるもので、容易に大面積基板上に
トランジスタを作製できるという利点を持っていた。こ
のため多量の画素を持つマトリクス構造の液晶ディスプ
レーのスイッチング素子や、一次元又は二次元のイメー
ジセンサー等のスイッチング素子として極めて有望であ
る。
り、いわゆるMOSFETと同様の機能を有しているが、前述
の如く安価な絶縁性基板上に低温で形成できる。さら
に、その作製する最大面積は薄膜半導体を形成する装置
の寸法にのみ限定されるもので、容易に大面積基板上に
トランジスタを作製できるという利点を持っていた。こ
のため多量の画素を持つマトリクス構造の液晶ディスプ
レーのスイッチング素子や、一次元又は二次元のイメー
ジセンサー等のスイッチング素子として極めて有望であ
る。
【０００４】また、この薄膜トランジスタを作製するに
はすでに確立された技術であるフォトリソグラフィーが
応用可能で、いわゆる微細加工が可能であり、IC等と同
様に集積化を図ることも可能であった。この従来より知
られたTFT の代表的な構造を図２に概略的に示す。
はすでに確立された技術であるフォトリソグラフィーが
応用可能で、いわゆる微細加工が可能であり、IC等と同
様に集積化を図ることも可能であった。この従来より知
られたTFT の代表的な構造を図２に概略的に示す。
【０００５】(20)はガラスよりなる絶縁性基板であり、
(21)は非単結晶半導体よりなる薄膜半導体、(22),(23)
はソース／ドレイン領域で、(24),(25) はソース／ドレ
イン電極、(26)はゲート絶縁膜で(27)はゲート電極であ
ります。このように構成された薄膜トランジスタは、ゲ
ート電極(27)に電圧を加えることにより、ソース／ドレ
イン(22),(23) 間に流れる電流を調整するものでありま
す。
(21)は非単結晶半導体よりなる薄膜半導体、(22),(23)
はソース／ドレイン領域で、(24),(25) はソース／ドレ
イン電極、(26)はゲート絶縁膜で(27)はゲート電極であ
ります。このように構成された薄膜トランジスタは、ゲ
ート電極(27)に電圧を加えることにより、ソース／ドレ
イン(22),(23) 間に流れる電流を調整するものでありま
す。
【０００６】この時、この薄膜トランジスタの応答速度
は次式で与えられる。 Ｓ＝μ・Ｖ／Ｌ2 ここでＬはチャネル長，μはキャリアの移動度，Ｖはゲ
ート電圧。
は次式で与えられる。 Ｓ＝μ・Ｖ／Ｌ2 ここでＬはチャネル長，μはキャリアの移動度，Ｖはゲ
ート電圧。
【０００７】
【発明が解決しようとする課題】この薄膜トランジスタ
に用いられる非単結晶半導体層は半導体層中に多量の結
晶粒界等を含んでおり、これらが原因で単結晶の半導体
に比べてキャリアの移動度が非常に小さく、上式より判
るようにトランジスタの応答速度が非常に遅いという問
題が発生していた。特にアモルファスシリコン半導体を
用いた時その移動度はだいたい0.1 〜1 （cm2／V・Sec
）程度で、ほとんどTFT として動作しない程度のもの
であった。
に用いられる非単結晶半導体層は半導体層中に多量の結
晶粒界等を含んでおり、これらが原因で単結晶の半導体
に比べてキャリアの移動度が非常に小さく、上式より判
るようにトランジスタの応答速度が非常に遅いという問
題が発生していた。特にアモルファスシリコン半導体を
用いた時その移動度はだいたい0.1 〜1 （cm2／V・Sec
）程度で、ほとんどTFT として動作しない程度のもの
であった。
【０００８】このような問題を解決するには、上式より
明らかなようにチャネル長を短くすることと、キャリア
移動度を大きくすることが知られ、種々の改良が行われ
ている。
明らかなようにチャネル長を短くすることと、キャリア
移動度を大きくすることが知られ、種々の改良が行われ
ている。
【０００９】特にチャネル長Ｌを短くすると、その２乗
で応答速度に影響するので非常に有効な手段である。し
かしながら、TFT の特徴である大面積基板上に素子を形
成する場合、フォトリソグラフィー技術を用いて、ソー
スドレイン間の間隔（だいたいのチャネル長に対応す
る）を10μm 以下にすることは、その加工精度、歩留ま
り、生産コスト等の面から明らかに困難であり、TFT の
チャネル長を短くする手段として現在のところ有効な手
段は確立されていない。
で応答速度に影響するので非常に有効な手段である。し
かしながら、TFT の特徴である大面積基板上に素子を形
成する場合、フォトリソグラフィー技術を用いて、ソー
スドレイン間の間隔（だいたいのチャネル長に対応す
る）を10μm 以下にすることは、その加工精度、歩留ま
り、生産コスト等の面から明らかに困難であり、TFT の
チャネル長を短くする手段として現在のところ有効な手
段は確立されていない。
【００１０】一方、半導体層自身の持つ移動度（μ）を
大きくする方法としては、ＴＦＴに使用する半導体層と
して単結晶半導体または多結晶半導体を採用したり、Ｔ
ＦＴの活性層部分を単結晶半導体または多結晶半導体と
することが行われている。
大きくする方法としては、ＴＦＴに使用する半導体層と
して単結晶半導体または多結晶半導体を採用したり、Ｔ
ＦＴの活性層部分を単結晶半導体または多結晶半導体と
することが行われている。
【００１１】前者の方法では、半導体層を形成する際の
温度を高くする必要がある。一方、後者の方法は部分的
に温度を高くしてＴＦＴの活性層部分を単結晶半導体ま
たは多結晶半導体とするものであるが、いずれの方法に
おいても通常のＴＦＴ作製工程よりも若干高い温度が必
要である。
温度を高くする必要がある。一方、後者の方法は部分的
に温度を高くしてＴＦＴの活性層部分を単結晶半導体ま
たは多結晶半導体とするものであるが、いずれの方法に
おいても通常のＴＦＴ作製工程よりも若干高い温度が必
要である。
【００１２】例えば、 (1) 非晶質半導体薄膜トランジスタにおいて、非晶質シ
リコンの成膜温度は約２５０℃程度でその後の熱アニー
ル工程の温度は最大で４００℃程度必要である。(2) 熱
再結晶多結晶半導体薄膜トランジスタにおいて、減圧Ｃ
ＶＤ法による多結晶シリコンの成膜温度と熱による再結
晶化工程の必要温度は５００〜６５０℃である。 (3) 活性層のみを多結晶化した薄膜トランジスタにおい
て、半導体層を形成するのに必要なＣＶＤの温度は２５
０℃〜４５０℃程度であるが、ＣＷレーザによる活性層
の再結晶化工程では６００℃を超える温度となる。
リコンの成膜温度は約２５０℃程度でその後の熱アニー
ル工程の温度は最大で４００℃程度必要である。(2) 熱
再結晶多結晶半導体薄膜トランジスタにおいて、減圧Ｃ
ＶＤ法による多結晶シリコンの成膜温度と熱による再結
晶化工程の必要温度は５００〜６５０℃である。 (3) 活性層のみを多結晶化した薄膜トランジスタにおい
て、半導体層を形成するのに必要なＣＶＤの温度は２５
０℃〜４５０℃程度であるが、ＣＷレーザによる活性層
の再結晶化工程では６００℃を超える温度となる。
【００１３】このように薄膜トランジスタの製造工程に
おいては避けられない熱処理工程が存在している。
おいては避けられない熱処理工程が存在している。
【００１４】一方、ＴＦＴはソーダガラス等の基板上に
形成されており、特にスタガ型とコプラナ型はキャリア
の表面導電チャネルを持つ活性層がガラス基板と直接に
接している。
形成されており、特にスタガ型とコプラナ型はキャリア
の表面導電チャネルを持つ活性層がガラス基板と直接に
接している。
【００１５】ＴＦＴ製造工程では前述のように避けられ
ない熱処理工程が存在するので、ガラス基板中に存在す
るナトリウム、カリウム等のアルカリ不純物並びに金属
等が外部に拡散し、活性層やＴＦＴを構成する半導体層
に侵入する。これによりＴＦＴは、移動度の低下やしき
い値の変動等デバイス特性を悪化させたり、長期の信頼
性に悪影響を与える。
ない熱処理工程が存在するので、ガラス基板中に存在す
るナトリウム、カリウム等のアルカリ不純物並びに金属
等が外部に拡散し、活性層やＴＦＴを構成する半導体層
に侵入する。これによりＴＦＴは、移動度の低下やしき
い値の変動等デバイス特性を悪化させたり、長期の信頼
性に悪影響を与える。
【００１６】また、ＴＦＴの動作により、ＴＦＴ自身が
発熱するこれによりガラス基板の温度が上昇し、同様に
基板より不純物が拡散して、ＴＦＴに影響を与える。
発熱するこれによりガラス基板の温度が上昇し、同様に
基板より不純物が拡散して、ＴＦＴに影響を与える。
【００１７】本発明は前述の如き問題を解決するもので
あり、素子特性の良い、長期の信頼性の高いＴＦＴの作
製方法を提供することを課題とする。
あり、素子特性の良い、長期の信頼性の高いＴＦＴの作
製方法を提供することを課題とする。
【００１８】
【課題を解決するための手段】本発明は上記の問題を解
決する為に、ＴＦＴ素子を形成する前にガラス基板上に
ＣＶＤ法またはスパッタ法によりＴＦＴ素子のゲート絶
縁膜に使用可能な絶縁膜と同じ材料からなる膜を下地保
護膜として設け、その下地保護膜上にＴＦＴ素子を形成
していることを特徴とするものであります。
決する為に、ＴＦＴ素子を形成する前にガラス基板上に
ＣＶＤ法またはスパッタ法によりＴＦＴ素子のゲート絶
縁膜に使用可能な絶縁膜と同じ材料からなる膜を下地保
護膜として設け、その下地保護膜上にＴＦＴ素子を形成
していることを特徴とするものであります。
【００１９】すなわち、ガラス基板はゲート絶縁膜に使
用可能な絶縁膜、例えばシリコン酸化膜で覆われている
ためＴＦＴ作製工程等での熱処理工程またはＴＦＴ動作
時の発熱による基板温度上昇時におけるガラス基板より
の不純物の拡散を防止し、ＴＦＴ素子の特性の向上およ
び長期の信頼性向上を実現することができるものであり
ます。以下に実施例を示し本発明を説明する。
用可能な絶縁膜、例えばシリコン酸化膜で覆われている
ためＴＦＴ作製工程等での熱処理工程またはＴＦＴ動作
時の発熱による基板温度上昇時におけるガラス基板より
の不純物の拡散を防止し、ＴＦＴ素子の特性の向上およ
び長期の信頼性向上を実現することができるものであり
ます。以下に実施例を示し本発明を説明する。
【００２０】
〔実施例１〕この実施例１に対応するプレーナ型薄膜ト
ランジスタの概略的な作製工程を図１に示す。
ランジスタの概略的な作製工程を図１に示す。
【００２１】まず、ガラス基板(1) としてソーダガラス
を用い、このソーダガラス(1) 上に公知のスパッタリン
グ法により、全面に下地保護膜として酸化珪素(2) を30
0nmの厚さに形成した。その作成したその作製条件を以
下に示す。 スパッタガス 酸素100% 反応圧力 0.5Pa RFパワー 400W 基板温度 150℃ 成膜速度 5nm/min
を用い、このソーダガラス(1) 上に公知のスパッタリン
グ法により、全面に下地保護膜として酸化珪素(2) を30
0nmの厚さに形成した。その作成したその作製条件を以
下に示す。 スパッタガス 酸素100% 反応圧力 0.5Pa RFパワー 400W 基板温度 150℃ 成膜速度 5nm/min
【００２２】次に、これらの上にＩ型の非単結晶珪素半
導体膜(3) を公知のプラズマＣＶＤ法で約100nmの厚さ
に形成した。その作成したその作製条件を以下に示す。 基板温度 ３００℃ 反応圧力 ０．０５Torr Rfパワー（13.56MHz） ８０Ｗ 使用ガス SiH4
導体膜(3) を公知のプラズマＣＶＤ法で約100nmの厚さ
に形成した。その作成したその作製条件を以下に示す。 基板温度 ３００℃ 反応圧力 ０．０５Torr Rfパワー（13.56MHz） ８０Ｗ 使用ガス SiH4
【００２３】その後、所定のエッチング処理を行い図１
(A)に示す状態を得た。この後この活性層を多結晶化す
る為にエキシマレーザーを使用して、この活性層に対し
てレーザーアニール処理を施した。その条件を以下に示
す。 レーザエネルギー密度 200mJ/cm2 照射ショット数 50回
(A)に示す状態を得た。この後この活性層を多結晶化す
る為にエキシマレーザーを使用して、この活性層に対し
てレーザーアニール処理を施した。その条件を以下に示
す。 レーザエネルギー密度 200mJ/cm2 照射ショット数 50回
【００２４】この上に低抵抗非単結晶半導体層として、
Ｎ型の導電型を有する非単結晶珪素膜(4) を形成する。
この時の作成条件は以下のとおりであった。 基板温度 ２２０℃ 反応圧力 ０．０５Torr Rfパワー（13.56MHz） １２０Ｗ 使用ガス SiH4＋PH3 膜厚 １５００Å
Ｎ型の導電型を有する非単結晶珪素膜(4) を形成する。
この時の作成条件は以下のとおりであった。 基板温度 ２２０℃ 反応圧力 ０．０５Torr Rfパワー（13.56MHz） １２０Ｗ 使用ガス SiH4＋PH3 膜厚 １５００Å
【００２５】このＮ型の非単結晶珪素膜(4) は、その形
成時にＨ2 ガスを多量に導入しRfパワーを高くして、微
結晶化させて電気抵抗を下げたものを使用してもよい。
成時にＨ2 ガスを多量に導入しRfパワーを高くして、微
結晶化させて電気抵抗を下げたものを使用してもよい。
【００２６】次に公知のフォトリソグラフィー技術を用
いて、この非単結晶珪素膜(4) をソース／ドレイン領域
(4) を残しチャネル形成領域(7) をパターニングし、図
１（Ｂ）に示す状態を得た。
いて、この非単結晶珪素膜(4) をソース／ドレイン領域
(4) を残しチャネル形成領域(7) をパターニングし、図
１（Ｂ）に示す状態を得た。
【００２７】この後、チャネル形成領域(7) の活性化の
為に、水素プラズマ処理を下記の条件で行いチャネル領
域の活性化を行った。 基板温度 ２５０℃ ＲＦパワー １００Ｗ 処理時間 ６０分
為に、水素プラズマ処理を下記の条件で行いチャネル領
域の活性化を行った。 基板温度 ２５０℃ ＲＦパワー １００Ｗ 処理時間 ６０分
【００２８】この後、先の下地保護膜(2) と同じ材料で
かつ同じ形成方法にてゲート酸化膜(5)100nmの厚みに形
成後ソース／ドレイン領域のコンタクトホールを公知の
エッチング法により形成し、その上にアルミニウム電極
(6) を形成して、図１(C)の状態を得薄膜トランジスタ
を完成した。
かつ同じ形成方法にてゲート酸化膜(5)100nmの厚みに形
成後ソース／ドレイン領域のコンタクトホールを公知の
エッチング法により形成し、その上にアルミニウム電極
(6) を形成して、図１(C)の状態を得薄膜トランジスタ
を完成した。
【００２９】本実施例の場合、ソース／ドレイン電極
(6) の下にはゲート絶縁膜(5) 、下地保護膜(2) が存在
する。 これらは同じ材料、同じ形成方法により形成さ
れているので薄膜トランジスタ作製工程における熱処理
又は薄膜トランジスタ動作時の発熱によって発生するこ
れら膜の熱膨張に差がなく、その上部に存在するアルミ
ニウム等の金属電極の断線又はピーリングを起こさず長
期の信頼性に優れたものとなった。
(6) の下にはゲート絶縁膜(5) 、下地保護膜(2) が存在
する。 これらは同じ材料、同じ形成方法により形成さ
れているので薄膜トランジスタ作製工程における熱処理
又は薄膜トランジスタ動作時の発熱によって発生するこ
れら膜の熱膨張に差がなく、その上部に存在するアルミ
ニウム等の金属電極の断線又はピーリングを起こさず長
期の信頼性に優れたものとなった。
【００３０】〔実施例２〕図３に本実施例の作製方法の
概略図を示す。まず、ソーダガラス基板(1) 上に、公知
のスパッタリング法により実施例１と同じ作製条件にて
酸化珪素膜を作製した。
概略図を示す。まず、ソーダガラス基板(1) 上に、公知
のスパッタリング法により実施例１と同じ作製条件にて
酸化珪素膜を作製した。
【００３１】次に、この下地保護膜(2) 上にモリブデン
金属(10)を２００nmの厚さに形成した後にこの上に低抵
抗非単結晶半導体層としてＰ型の導電型を有する非単結
晶珪素膜(8) を形成する。この時の作製条件は以下のと
おりであった。 基板温度 ２３０℃ 反応圧力 ０．０５Torr Rfパワー（13.56MHz） １５０Ｗ 使用ガス SiH4＋B2H6 膜厚 ２００Å
金属(10)を２００nmの厚さに形成した後にこの上に低抵
抗非単結晶半導体層としてＰ型の導電型を有する非単結
晶珪素膜(8) を形成する。この時の作製条件は以下のと
おりであった。 基板温度 ２３０℃ 反応圧力 ０．０５Torr Rfパワー（13.56MHz） １５０Ｗ 使用ガス SiH4＋B2H6 膜厚 ２００Å
【００３２】この場合膜厚は200 Åとし後工程で作製す
るＩ型半導体層とのオーミックコンタクトをとる目的だ
けとした。
るＩ型半導体層とのオーミックコンタクトをとる目的だ
けとした。
【００３３】次に、これらを所定のパターンにエッチン
グして図３（Ａ）の状態を得た。そして、これらの上に
Ｉ型の非単結晶珪素半導体膜(3) を公知のスパッタ法で
200nmの厚さに形成した。その作成したその作製条件を
以下に示す。 基板温度 ２５０℃ 反応圧力 ０．２Ｐａ Rfパワー（13.56MHz） ８０Ｗ 使用ガス Ａｒ
グして図３（Ａ）の状態を得た。そして、これらの上に
Ｉ型の非単結晶珪素半導体膜(3) を公知のスパッタ法で
200nmの厚さに形成した。その作成したその作製条件を
以下に示す。 基板温度 ２５０℃ 反応圧力 ０．２Ｐａ Rfパワー（13.56MHz） ８０Ｗ 使用ガス Ａｒ
【００３４】次に、実施例１と同じようにこのＩ型半導
体層(3) の多結晶化と水素プラズマ処理による活性化を
行い図３（Ｂ）に示す状態を得た。
体層(3) の多結晶化と水素プラズマ処理による活性化を
行い図３（Ｂ）に示す状態を得た。
【００３５】さらに、スパッタリング法によりゲート絶
縁膜(5) を実施例１と同様に１００ｎｍ形成した後、モ
リブデン金属によりゲート電極(9) を形成し所定のパタ
ーンに形成した。 このようにして図３（Ｃ）に示す薄
膜トランジスタを完成させた。
縁膜(5) を実施例１と同様に１００ｎｍ形成した後、モ
リブデン金属によりゲート電極(9) を形成し所定のパタ
ーンに形成した。 このようにして図３（Ｃ）に示す薄
膜トランジスタを完成させた。
【００３６】本実施例の場合、低抵抗半導体層下に金属
電極を有しているので、その配線抵抗が非常に小さい特
徴を有する。特に大面積の液晶装置のスイッチング素子
としてTFT を用いる際、この配線抵抗が小さい為に、駆
動信号波形がなまることがなく、多量のTFT を高速で応
答させることができる。また、本発明は、その他のデバ
イス構造を持つ薄膜トランジスタにも当然応用可能であ
る。
電極を有しているので、その配線抵抗が非常に小さい特
徴を有する。特に大面積の液晶装置のスイッチング素子
としてTFT を用いる際、この配線抵抗が小さい為に、駆
動信号波形がなまることがなく、多量のTFT を高速で応
答させることができる。また、本発明は、その他のデバ
イス構造を持つ薄膜トランジスタにも当然応用可能であ
る。
【００３７】
【発明の効果】本発明の構成により、基板としての低温
ガラス中に存在する不純物が薄膜トランジスタの活性層
さらには素子自身へ侵入することを抑えることができ、
高相互コンダクタンスおよび高電界効果移動度を持つ薄
膜トランジスタを提供することができた。
ガラス中に存在する不純物が薄膜トランジスタの活性層
さらには素子自身へ侵入することを抑えることができ、
高相互コンダクタンスおよび高電界効果移動度を持つ薄
膜トランジスタを提供することができた。
【００３８】また、デバイス動作時における発熱により
基板より拡散する不純物をも抑えることができ、薄膜ト
ランジスタの電機的特性の劣化を抑制でき良好で長期の
安定性と信頼性を持つ薄膜トランジスタを実現すること
ができた。
基板より拡散する不純物をも抑えることができ、薄膜ト
ランジスタの電機的特性の劣化を抑制でき良好で長期の
安定性と信頼性を持つ薄膜トランジスタを実現すること
ができた。
【図１】 本発明の一実施例のTFT の製造工程を示す概
略図。
略図。
【図２】 従来のTFT の断面構造図。
【図３】 本発明の一実施例のTFT の製造工程を示す概
略図。
略図。
１ 基板 ２ 下地保護膜 ３ 活性層 ４ ソース／ドレイン領域 ５ ゲート絶縁膜 ６ ゲート並びにソース、ドレイン電極 ７ チャネル形成領域 ８ ソース／ドレイン領域 ９ ゲート電極 １０ ソース／ドレイン電極 ２０ 基板 ２１ 活性層 ２２、２３ ソース／ドレイン領域 ２４、２５ ソース／ドレイン電極 ２６ ゲート絶縁膜 ２７ ゲート電極
Claims (3)
- 【請求項１】 絶縁性基板の上に下地保護膜を形成する
工程と、 前記下地保護膜の上にソース、ドレイン、チャネル領域
を含む半導体層を形成する工程と、 少なくとも前記チャネル領域を覆うゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有し、 前記活性層のソース領域とドレイン領域は微結晶を有す
ることを特徴とする薄膜トランジスタの作製方法 - 【請求項２】 絶縁性基板の上に酸化珪素からなる下地
保護膜を形成する工程と、 前記下地保護膜の上にソース、ドレイン、チャネル領域
を含む多結晶半導体層を形成する工程と、 少なくとも前記チャネル領域を覆うゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有し、 前記活性層のソース領域とドレイン領域は微結晶を有す
ることを特徴とする薄膜トランジスタの作製方法 - 【請求項３】 絶縁性基板の上に下地保護膜を形成する
工程と、 前記下地保護膜の上に活性層を形成する工程と、 前期活性層を結晶化する工程と、 前期活性層の上にソース領域及びドレイン領域を形成す
る工程と、 少なくとも前記活性層の一部を覆うゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有し、 前記ソース領域及びドレイン領域は微結晶を有すること
を特徴とする薄膜トランジスタの作製方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30120696A JPH09167845A (ja) | 1996-10-25 | 1996-10-25 | 薄膜トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30120696A JPH09167845A (ja) | 1996-10-25 | 1996-10-25 | 薄膜トランジスタの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167845A true JPH09167845A (ja) | 1997-06-24 |
Family
ID=17894065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30120696A Pending JPH09167845A (ja) | 1996-10-25 | 1996-10-25 | 薄膜トランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101407289B1 (ko) * | 2007-04-30 | 2014-06-13 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
-
1996
- 1996-10-25 JP JP30120696A patent/JPH09167845A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101407289B1 (ko) * | 2007-04-30 | 2014-06-13 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
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