JPH09163592A

JPH09163592A - 保護機能付スイッチング部材及びこれを用いた制御回路ユニット

Info

Publication number: JPH09163592A
Application number: JP31669295A
Authority: JP
Inventors: Fumiaki Mizuno; 史章水野
Original assignee: Sumitomo Wiring Systems Ltd; Sumitomo Electric Industries Ltd; Harness Sogo Gijutsu Kenkyusho KK
Current assignee: Sumitomo Wiring Systems Ltd; Sumitomo Electric Industries Ltd; Harness Sogo Gijutsu Kenkyusho KK
Priority date: 1995-12-05
Filing date: 1995-12-05
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】過電流や過昇温から半導体スイッチングデバ
イスを確実に保護し、しかもコンパクトな構造で容易に
基板に実装できるようにする。【解決手段】通電端子、例えばドレイン端子を表面に
導出したＦＥＴ１４等の半導体スイッチングデバイス
と、ＰＴＣ１２とを積層し、このＰＴＣ１２を上記通電
端子が導出されたデバイス表面に直接接触させたスイッ
チング部材。また、このスイッチング部材を回路基板１
０等の基板上に実装した制御回路ユニット。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＥＴ（Field Ef
fect Transistor）、ＩＧＢＴ（Insulated GateBipolar
Transistor）、ＢＰＴ（Bipolar Transistor）といっ
た半導体スイッチングデバイスを備えた保護機能付スイ
ッチング部材、及び当該スイッチング部材を用いて電流
制御や電力制御を行う制御回路ユニットに関するもので
ある。

【０００２】

【従来の技術】近年、ＦＥＴ等の半導体スイッチングデ
バイスの改良は目覚ましく、その許容電流範囲の拡大に
伴って、ランプ調光、モータ制御といった幅広い分野に
亘り上記半導体スイッチングデバイスの利用が可能とさ
れている。しかしながら、上記許容電流範囲を少しでも
超えたり、デバイス周辺温度がその規格温度を僅かに超
えたりするだけでも、制御不可能となったり、最悪の場
合にはデバイス自体が破壊されて再使用不能となったり
するおそれがあり、その対策が非常に重要となってい
る。

【０００３】従来、上記のような過電流、過昇温による
不都合を回避する手段として、次のような方法が知られ
ている。

【０００４】ヒューズを利用する。マイクロコンピュータ等を利用して回路を流れる電流
や温度等をモニタし、異常が起こった時点で回路を開放
する。過電流、過昇温、過電圧等を読み取る機能をＦＥＴに
付加し、単一チップとして構成したもの（通称ＩＰＳ）
を用いる。正特性サーミスタ（Positive Temperature Coefficie
nt サーミスタ；以下、単にＰＴＣと称する。）を利用
する。

【０００５】ここで、のヒューズは、過電流発生によ
って一旦溶断されると、交換しない限り再通電ができな
いので、メンテナンスが非常に煩わしい欠点がある。

【０００６】の方法では、具体的には、半導体デバイ
スの周辺にサーミスタを配置し、その電気抵抗の変化
（すなわち温度変化）をマイクロコンピュータで読み取
ったり、半導体デバイスの電流の出入口にシャント抵抗
を配し、このシャント抵抗における電圧降下をマイクロ
コンピュータで読取って電流をモニタし、過電流が発生
した場合に通電を阻止したりすることが行われる。しか
し、上記サーミスタを利用する場合、このサーミスタと
半導体デバイスとの相対位置によって当該サーミスタに
よる読取り温度が変化するため、その配設位置の設定が
非常に難しい欠点がある。また、シャント抵抗を用いる
場合、このシャント抵抗そのものに温度依存性があり、
これを克服するためには複雑な工夫を要する不都合があ
る。

【０００７】のＩＰＳは、各種検出部とＦＥＴとを単
一の集積回路等として単一チップ化するものであるた
め、その製造に微細加工技術を要し、その分コストが高
くなり、また通電量が著しく制約される不都合がある。

【０００８】そこで近年は、のＰＴＣを用いた手段が
注目を集めている。このＰＴＣを用いた制御回路ユニッ
トの一例を図７に示す。図において、電源とアースとの
間には、ＦＥＴ９０、ＰＴＣ９２、及び電子負荷９４が
この順に直列に配され、ＦＥＴ９０の通電端子の一方
（図ではドレイン端子）が電源に接続され、他方（図例
ではソース端子）がＰＴＣ９２に接続されている。より
具体的には、例えばＰＴＣ９２を一対の電極ではさみ込
み（特開平７−８６００６号公報参照）、これらの電極
及びＦＥＴ９０の各端子を基板（プリント基板や半導体
基板等）上の導体部分に接続することにより、これらＦ
ＥＴ９０及びＰＴＣ９２が相互並んだ状態で上記基板上
に実装されている。

【０００９】この回路において、過大電流が流れると、
これに伴うＰＴＣ９２でのジュール熱の発生によって当
該ＰＴＣ９２が昇温し、その電気抵抗が増大する。ま
た、ＦＥＴ９０が発熱して過度に温度が高くなった場合
も、その熱を受けてＰＴＣ９２が昇温することにより、
やはり電気抵抗が増大する。ここで、電源とアースとの
間の電圧が大きく増大しなければ、上記ＰＴＣ９２の抵
抗増加分だけ電流が減少するため、結果的に過電流や過
昇温といった非常事態が続くことが防がれる。

【００１０】

【発明が解決しようとする課題】前記図７に示す回路に
おいて、ＦＥＴ９０を確実に保護するには、その発熱に
鋭敏に反応してＰＴＣ９２が昇温する必要がある。しか
し、上記のようにＰＴＣ９２は上記ＦＥＴ９０と相互に
並んだ状態で基板上に実装された状態にあるので、これ
らＰＴＣ９２とＦＥＴ９０とを互いに近接した位置に配
したとしても、両者が離間していることにかわりはな
く、このため、ＦＥＴ９０が昇温してからこれに対応し
てＰＴＣ９２が昇温するまでにかなりの応答遅れが生じ
る。従って、この遅れ時間中にＦＥＴ９０が制御不能な
状態に陥り、最悪の場合には破損に至るおそれがある。

【００１１】また、この従来技術では、基板上にＦＥＴ
９０とＰＴＣ９２とを個別に実装しなければならないた
め、その分工数が増え、また実装のための必要面積が増
えて回路基板全体の小型化が困難となる欠点もある。

【００１２】本発明は、このような事情に鑑み、過電流
や過昇温から半導体スイッチングデバイスを確実に保護
し、しかもコンパクトな構造で容易に基板に実装できる
保護機能付スイッチング部材、及び当該スイッチング部
材を用いた制御回路ユニットを提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記課題を解決するため
の手段として、本発明は、通電端子の少なくとも一つが
表面に配された半導体スイッチングデバイスと、ＰＴＣ
とからなり、両者を上記ＰＴＣが上記半導体スイッチン
グデバイスにおいて上記通電端子が配された表面に直接
接触する状態で積層した保護機能付スイッチング部材で
ある。

【００１４】上記「通電端子」とは、例えばＦＥＴでは
ドレイン及びソースに相当し、ＩＧＢＴやＢＰＴではエ
ミッタ及びコレクタに相当する。

【００１５】上記スイッチング部材によれば、半導体ス
イッチングデバイスの通電端子はＰＴＣを介して電源も
しくは負荷に接続されるため、過電流や半導体スイッチ
ングデバイスの過昇温が発生した場合には、これに伴っ
てＰＴＣの抵抗が増大して電流が減少することにより、
上記過電流や過昇温といった異常状態が続くことが防が
れる。しかも、上記半導体スイッチングデバイスとＰＴ
Ｃは互いに直接接触した状態で積層されているため、半
導体スイッチングデバイスの昇温に鋭敏に反応してＰＴ
Ｃも昇温することとなり、異常発生時には電流が迅速に
低減される。

【００１６】なお、上記半導体スイッチングデバイスの
表面に導電性を有する放熱フィンを設けてこの放熱フィ
ンに上記通電端子を短絡するとともに、この放熱フィン
と上記正特性サーミスタとが直接接触する状態で両者を
積層するようにしてもよい。この場合、上記放熱フィン
からの放熱によって、半導体スイッチングデバイスの過
昇温自体も抑制できる。

【００１７】上記半導体スイッチングデバイスは、これ
を外部の塵やほこり等から保護するために絶縁性樹脂で
被覆することが好ましく、ＰＴＣも、このＰＴＣに外部
の湿気が吸収されて抵抗が異常に高くならないように絶
縁性樹脂で被覆することが好ましい。ここで、本発明の
スイッチング部材では、上記半導体スイッチングデバイ
スと上記ＰＴＣの双方を絶縁性樹脂で一体にモールドす
ることにより、これら半導体スイッチングデバイスとＰ
ＴＣとを共通の絶縁性樹脂で一括して覆うことができ
る。

【００１８】また、このスイッチング部材は、上記半導
体スイッチングデバイスとＰＴＣとが積層された状態で
基板に実装されるので、これら半導体スイッチングデバ
イスとＰＴＣとが基板上に並んだ状態で当該基板に個別
に実装されるものに比べ、基板の面積は少なくて済み、
その分回路基板全体が小型化できる。

【００１９】この実装は、ＰＴＣと基板との間に半導体
スイッチングデバイスをはさみ込んだ状態で行うように
しても良いが、この場合、上記ＰＴＣと基板の導体部分
とを接続するために配線を要するのに対し、半導体スイ
ッチングデバイスと基板における導体部分との間に上記
ＰＴＣをはさみ込んだ状態で上記基板に実装すれば、上
記ＰＴＣを基板の導体部分に直接接触させることがで
き、両者の接続のための配線が不要になる。

【００２０】また、複数の半導体スイッチングデバイス
の通電端子を共通の電源や負荷に接続する場合、これら
の半導体スイッチングデバイスを相互に並べた状態で共
通のＰＴＣに積層することも可能であり、これにより、
回路基板全体がより高密度化される。

【００２１】

【発明の実施の形態】本発明の第１の実施の形態を図１
（ａ）（ｂ）に基づいて説明する。

【００２２】ここに示す制御回路ユニットは、回路基板
１０を備え、その上にＰＴＣ１２及びＦＥＴ１４が積層
状態で実装されている。すなわち、ＰＴＣ１２が回路基
板１０とＦＥＴ１４との間にはさみ込まれた状態となっ
ている。

【００２３】上記ＰＴＣ１２には、チタン酸バリウム等
のセラミックを主成分とする無機タイプと、ポリエチレ
ン等の絶縁性高分子に導電性カーボンを配合して混練、
成型、架橋処理した樹脂タイプの双方が適用可能であ
り、いずれのタイプも全体を板状に成型することによ
り、ＦＥＴ１４に良好に積層することができる。

【００２４】ここで、上記架橋処理を行う手段として
は、電離放射線を高分子材料に照射して生成したラジカ
ル同士の結合を生じさせる方法や、過酸化物を高分子材
料に配合し、高温高圧雰囲気中でラジカルを発生させて
化学結合を生じさせる方法等も有効である。このような
架橋処理をすれば、過電流異常や加熱異常の状態から正
常状態に戻った際、ＰＴＣ１２の通電性は上記異常状態
が発生する前と同レベルまで復帰することが可能にな
る。

【００２５】上記チタン酸バリウムを用いた場合、バリ
ウム原子の一部をストロンチウム原子や鉛原子に置換す
ることにより、抵抗が増大し始める温度を少なくとも５
０〜２００℃の範囲で制御することができる。一方、樹
脂タイプのものでは、抵抗が増大し始める温度はベース
樹脂の融点に支配される。このベース樹脂の融点は当該
樹脂の結晶性を制御することによって若干調節できる
が、その範囲は無機タイプと比べてかなり小さい。ポリ
エチレンの場合、融点の範囲はその結晶性によって１０
０〜１３５℃程度に変わる。これを用いてＰＴＣを製造
する場合、導電性カーボンを混練するために抵抗増大開
始温度は上述の融点より若干低くなるが、電流値は混練
するカーボン量や面積、厚みにより制御でき、この面積
や厚み、形状制御は無機タイプのものより容易である。
ポリエチレン以外では、ポリフッ化ビニリデン等の使用
も考えられる。この場合、ポリフッ化ビニリデンの結晶
性により融点が１４０〜１５０℃に変化する。よって、
これにカーボンを混練することにより、抵抗増大開始温
度が１３０〜１４０℃のＰＴＣを製造することが可能で
ある。

【００２６】ＦＥＴ１４は、その通電端子の一つである
ドレインがデバイス下面に配されており、このドレイン
面が上記ＰＴＣ１２の上面に接触する状態でこのＰＴＣ
１２と積層されている。上記ドレイン面以外の面は絶縁
性樹脂とのモールドによって当該絶縁性樹脂からなるカ
バー２０で覆われ、これにより、ＦＥＴ１４が外部の塵
やホコリから保護されるとともに、ＦＥＴ１４本体と両
端子１６ｓ，１６ｇとの接合部分が強度的に保護された
状態となっている。ドレイン以外の端子、すなわちソー
ス端子１６ｓ及びゲート端子１６ｇは上記カバー２０の
外部に導出され、回路基板１０上の導体部分にはんだ付
け等によって接続されている。具体的に、上記ソース端
子１６ｓは図略の電源に接続され、ゲート端子１６ｇは
図略の駆動回路に接続されている。

【００２７】一方、上記ドレイン面と接触しているＰＴ
Ｃ１２は、基板上配線１８を介して図略の負荷に接続さ
れている。

【００２８】次に、この制御回路ユニットの作用を説明
する。

【００２９】ＦＥＴ１４において、そのゲート端子１６
ｇに駆動回路から入力されるゲート信号がオンオフされ
ることにより、図略の電源と負荷との接続がオンオフ制
御される。具体的に、上記ゲートに電圧が加えられてＦ
ＥＴ１４がオンになると、上記電源にソース端子１６ｓ
とＦＥＴドレイン面に接触するＰＴＣ１２とを介して上
記負荷が接続され、その通電がなされる一方、上記ゲー
トにかかる電圧を変えることで、ＦＥＴ１４がオフとな
り、上記接続もオフにされる。

【００３０】ここで、ＦＥＴ１４が発熱して過度に昇温
した場合、その熱は当該ＦＥＴ１４と接触するＰＴＣ１
２に直接伝えられ、このＰＴＣ１２の温度も高い応答性
でもって上昇する。このＰＴＣ１２の昇温に伴い、その
電気抵抗が高くなり、その分電流が減少し、過昇温状態
が長く続くことが防がれる。従って、このユニットで
は、ＦＥＴ１４の過昇温に敏感に対応してＰＴＣ１２が
昇温することにより、迅速に電流を低減でき、上記過昇
温に起因するＦＥＴ１４の故障や破損を未然に回避でき
る。

【００３１】また、ＰＴＣ１２とＦＥＴ１４とが積層状
態で回路基板１０に実装されているので、従来のように
ＰＴＣ１２とＦＥＴ１４とを回路基板１０上に並べて個
々に実装する場合に比べ、この実装に要する工数を削減
できるとともに、実装に必要な基板面積も削減でき、制
御回路ユニット全体の小型化に寄与できる。

【００３２】また、ＰＴＣ１２と負荷との間の電位をマ
イコン等でモニタし、ＦＥＴ１４のゲートに当該ＦＥＴ
１４がオンになるような駆動信号が入力されているにも
かかわらず上記電位が電源電位を大きく下回っている場
合には、電流が流れていないと判断してマイコンからド
ライバに異常を知らせることもできる。

【００３３】第２の実施の形態を図２に基づいて説明す
る。ここでは、前記ＦＥＴ１４の下面に、導電性材料
（具体的には銅もしくは銅合金が好ましい。）からなる
薄板状（例えば１〜２mm）の放熱フィン２２が固定さ
れ、この放熱フィン２２に上記ドレイン端子が短絡され
るとともに、この放熱フィン２２と上記ＰＴＣ１２とが
直接接触する状態でこのＰＴＣ１２とＦＥＴ１４とが積
層されている。

【００３４】このような構造においても、図略の電源か
らＦＥＴ１４、放熱フィン２２及びＰＴＣ１２を介して
図略の負荷に電流を流すことができるとともに、ＦＥＴ
１４の発する熱を良好にＰＴＣ１２に伝達でき、過昇温
の際には迅速に電流を低減できる。しかも、上記放熱フ
ィン２２からの放熱によってＦＥＴ１４の過昇温の発生
自体を極力回避できる。

【００３５】第３の実施の形態を図３に基づいて説明す
る。前記各実施形態では、ＦＥＴ１４を絶縁性樹脂でモ
ールド成形したものとＰＴＣ１２とが積層されている
が、ここでは、ＦＥＴ１４とＰＴＣ１２とが積層された
積層物全体が絶縁性樹脂と一体にモールドされ、当該樹
脂からなるカバー２０によって、ＦＥＴ１４だけでなく
ＰＴＣ１２の周囲も一括して覆われた状態となってい
る。

【００３６】この構成によれば、ＰＴＣ１２を外部の湿
気から保護することができ、このＰＴＣ１２に水分が含
まれることにより電気抵抗が異常に高くなるのを防ぐこ
とができる。しかも、ＦＥＴ１４及びＰＴＣ１２を積層
状態で一括してモールドするので、これらＦＥＴ１４及
びＰＴＣ１２をそれぞれ個別に樹脂モールドする場合に
比べ、製造工程が簡略化され、その分コストが削減され
る。

【００３７】次に、第４の実施の形態を図４に基づいて
説明する。

【００３８】ここでは、回路基板１０上に比較的大面積
のシート状に形成された単一のＰＴＣ１２が実装され、
その上に複数のＦＥＴ１４が相互並んだ状態で積層され
ている。前記各実施形態と同様、各ＦＥＴ１４において
はその下面にドレイン端子が導出されており、このドレ
イン端子と上記ＰＴＣ１２が直接接触しており、ＰＴＣ
１２はバッテリー２４のプラス端子に接続され、同バッ
テリー２４のマイナス端子がアース接続されている。

【００３９】また、上記回路基板１０上には、ソース専
用コネクタ２６Ｓ及びゲート専用コネクタ２６Ｇが固定
され、各ＦＥＴ１４のソース端子が上記ソース専用コネ
クタ２６Ｓを介してこれらＦＥＴ１４と同数の負荷２８
にそれぞれ接続され、各ＦＥＴ１４のゲート端子が上記
ゲート専用コネクタ２６Ｇを介して駆動回路に接続され
ている。そして、この駆動回路により各ＦＥＴ１４が個
別にオンオフ制御され、これにより、各負荷２８と共通
電源であるバッテリー２４との接続が個別にオンオフさ
れるようになっている。

【００４０】このユニットによれば、単一のＰＴＣ１２
によって複数のＦＥＴ１４を一括して保護することがで
き、各ＦＥＴ１４に個別にＰＴＣ１２を積層する場合に
比べ、回路をより高密度化できる。

【００４１】なお、上記のように共通のＰＴＣ１２に複
数のＦＥＴ１４を積層する構造は、各ＦＥＴ１４のソー
ス端子をこれと同数の負荷２８にそれぞれ個別に接続す
るものに限らず、第５の実施の形態として図５に示すよ
うに、各ＦＥＴ１４のソース端子を共通の負荷２８に接
続する（すなわち負荷２８とバッテリー２４との間にＦ
ＥＴ１４を並列に配する）とともに、共通のゲート信号
で全ＦＥＴ１４を一斉にオンオフする場合にも適用が可
能である。

【００４２】なお、この図５及び前記図４のいずれの構
造においても、シート状のＰＴＣ１２の裏面に銅、ニッ
ケル、アルミニウム、金などからなる板、箔、導線等を
配し、ドレイン端子出力での電圧降下を低減する工夫を
施すことが好ましい。

【００４３】ところで、本発明における半導体スイッチ
ングデバイスは、上記ＦＥＴに限らず、ＩＧＢＴやＢＰ
Ｔを用いてもよい。この場合も、その通電端子の少なく
とも一方、すなわち、エミッタ、コレクタの少なくとも
一方をデバイス表面に導出し、これと直接接触する状態
でＰＴＣを積層すればよい。

【００４４】また、回路基板１０に対し、この回路基板
１０とＰＴＣ１２とでＦＥＴ１４等の半導体スイッチン
グデバイスをはさみ込む状態（すなわちＰＴＣ１２が上
方に露出する状態）で実装を行うようにしてもよい。た
だし、この場合、上記ＰＴＣ１２と回路基板１０の導体
部分とを接続するために配線を要するのに対し、前記図
１（ｂ）等に示したように、ＦＥＴ１４等の半導体スイ
ッチングデバイスと回路基板１０とでＰＴＣ１２をはさ
み込む状態で実装を行えば、ＰＴＣ１２を回路基板１０
上の導体部分に直接接触させて両者を接続することがで
き、上記配線を不要にして構造をさらに簡略化できる利
点がある。

【００４５】

【実施例】本発明者等は、前記図２に示した構造を用い
た実施例と、前記図６に示した構造を用いた比較例とに
ついて実験を行った。その詳細を以下に説明する。

【００４６】Ａ）実施例図２において、各要素に次のものを用い、大電流通電を
行ってＦＥＴ１４の過昇温及び過電流通電に対する反応
を調査した。ＦＥＴ１４：シリコンＭＯＳＦＥＴ（使用上限温度１５
０℃、使用上限電流８Ａ、放熱フィン２２がドレインと
短絡）であってｐチャンネルのもの。ＰＴＣ１２：高密度ポリエチレン（密度0.956ｇ／cc）
に導電性カーボンブラックを混練し、0.5mm厚のシート
にした後、24Mrad の電子線を照射して架橋処理したも
の。導電性カーボンブラックの混入量は、ＰＴＣ抵抗率
が２Ωcm以下になり、樹脂のフレキシビリティが損なわ
れない値に設定する。成形したシートは１cm角に切り出
して両側をニッケル箔ではさみ込み、その一方のニッケ
ル箔をＦＥＴ１４の放熱フィン２２に圧着し、他方のニ
ッケル箔を基板の導電部に圧着して使用する。そして、
基板に圧着したニッケル箔からリード線を導出し、その
電位をアースに対してモニタする。負荷：通電量制御が可能な負荷。電源：車載用鉛蓄電池（起電力１２Ｖ）この回路において、ソースに鉛蓄電池１２Ｖの電圧を印
加する一方、ゲートに鉛蓄電池の正電極電位を基準とし
て０Ｖ〜−５Ｖの電圧を印加してスイッチング動作さ
せ、電流をモニタした。ゲートに−５Ｖの電圧を印加し
た状態で、５Ａの電流が流れるように負荷の抵抗値を制
御したところ、ＰＴＣ１２の温度は６２℃で平衡となっ
た。また、この時の基板圧着ニッケルの電位は 11.9Ｖ
であった。その後、負荷の抵抗値を減らして通電量を１
０Ａに増加させたところ、1.5秒後にＰＴＣ１２の温度
が 123℃に達して通電量が１Ａとなり、２秒後に実質上
電流が流れなくなった。この時の基板圧着ニッケル箔の
電位は 0.3Ｖであった。

【００４７】Ｂ）比較例この比較例では、図６に示すようにＰＴＣ１２とＦＥＴ
１４とを積層せずに回路基板１０上に並べて個別に実装
し、ＰＴＣ１２とＦＥＴ１４のドレイン端子とを配線で
接続するようにし、各要素には前記実施例のものと全く
同等のものを用いた。ゲートに−５Ｖの電圧を印加した
状態で、５Ａの電流が流れるように負荷の抵抗値を制御
したところ、ＰＴＣ１２の温度は４２℃で平衡に達し
た。この後、負荷の抵抗値を減らして通電量を１０Ａに
増加させたところ、3.5秒後にようやくＰＴＣ１２の温
度が 124℃に達し、５秒後に実質上電流が流れなくなっ
た。

【００４８】これらの実験データによれば、ＰＴＣ１２
とＦＥＴ１４を基板１０上に並べて個別に配置する比較
例に比べ、ＰＴＣ１２とＦＥＴ１４とを積層する実施例
の採用によって、過電流発生時により迅速に電流を低減
できることが理解できる。

【００４９】

【発明の効果】以上のように本発明は、通電端子の少な
くとも一つが表面に配された半導体スイッチングデバイ
スと、ＰＴＣとからなり、両者を上記ＰＴＣが上記半導
体スイッチングデバイスにおいて上記通電端子が配され
た表面に直接接触する状態で積層したものであり、半導
体スイッチングデバイスの昇温に鋭敏に反応してＰＴＣ
も昇温するようにしたものであるので、過昇温や過電流
が発生した非常時に電流を迅速に低減し、半導体スイッ
チングデバイスの故障や破損をより確実に防止できる効
果がある。

【００５０】ここで、上記半導体スイッチングデバイス
の表面に導電性を有する放熱フィンを設けてこの放熱フ
ィンに上記通電端子を短絡するとともに、この放熱フィ
ンと上記正特性サーミスタとが直接接触する状態で両者
を積層したものによれば、上記放熱フィンからの放熱に
よって、半導体スイッチングデバイスの過昇温自体も抑
制できる。

【００５１】また、上記半導体スイッチングデバイスと
上記ＰＴＣの双方を絶縁性樹脂で一体にモールドするこ
とが可能であり、これにより、少ない工数で、半導体ス
イッチングデバイスと上記ＰＴＣとの双方を共通の絶縁
性樹脂で一括して覆い、その保護をすることができる。

【００５２】また、このスイッチング部材は、上記半導
体スイッチングデバイスとＰＴＣとが積層された状態で
基板に実装できるので、これら半導体スイッチングデバ
イスとＰＴＣとを基板上に並べた状態で当該基板に個別
に実装するものに比べ、基板の必要面積を減らし、制御
回路ユニット全体を小型化できる効果が得られる。

【００５３】ここで、半導体スイッチングデバイスと基
板の導体部分との間に上記ＰＴＣをはさみ込んだ状態で
上記基板に実装すれば、上記ＰＴＣを直接基板の導体部
分に接触させることができ、両者の接続のための配線を
不要にして構造をより簡素化できる効果が得られる。

【００５４】また、複数の半導体スイッチングデバイス
の通電端子を共通の電源や負荷に接続する場合、これら
の半導体スイッチングデバイスを相互に並べた状態で共
通のＰＴＣに積層することも可能であり、これにより、
回路基板全体をより高密度化できる効果が得られる。さ
らに、ＰＴＣと負荷との間の電位をモニタすることによ
り、異常を検知することもできる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施の形態における制
御回路基板全体の構成を示す平面図、（ｂ）は（ａ）の
Ａ−Ａ線断面図である。

【図２】本発明の第２の実施の形態の要部を示す断面正
面図である。

【図３】本発明の第３の実施の形態の要部を示す断面正
面図である。

【図４】（ａ）は本発明の第４の実施の形態における制
御回路基板全体の構成を示す平面図、（ｂ）はその回路
図である。

【図５】（ａ）は本発明の第５の実施の形態における制
御回路基板全体の構成を示す平面図、（ｂ）はその回路
図である。

【図６】（ａ）は従来の制御回路基板全体の構成を示す
平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。

【図７】ＦＥＴ及びＰＴＣを用いた従来の制御回路を示
す制御回路図である。

【符号の説明】

１０回路基板１２ＰＴＣ（正特性サーミスタ）１４ＦＥＴ（半導体スイッチングデバイス）２０絶縁性樹脂製カバー２２放熱フィン

Claims

【特許請求の範囲】

【請求項１】通電端子の少なくとも一つが表面に配さ
れた半導体スイッチングデバイスと、正特性サーミスタ
とからなり、両者を上記正特性サーミスタが上記半導体
スイッチングデバイスにおいて上記通電端子が配された
表面に直接接触する状態で積層したことを特徴とする保
護機能付スイッチング部材。
【請求項２】請求項１記載の保護機能付スイッチング
部材において、上記半導体スイッチングデバイスの表面
に導電性を有する放熱フィンを設けてこの放熱フィンに
上記通電端子を短絡するとともに、この放熱フィンと上
記正特性サーミスタとが直接接触する状態で両者を積層
したことを特徴とする保護機能付スイッチング部材。
【請求項３】請求項１または２記載の保護機能付スイ
ッチング部材において、上記半導体スイッチングデバイ
スと上記正特性サーミスタの双方を絶縁性樹脂で一体に
モールドしてこの絶縁性樹脂により上記半導体スイッチ
ングデバイスと正特性サーミスタの周囲を覆ったことを
特徴とする保護機能付スイッチング部材。
【請求項４】請求項１〜３のいずれかに記載の保護機
能付スイッチング部材を上記半導体スイッチングデバイ
スと上記正特性サーミスタとが積層された状態のまま基
板に実装したことを特徴とする保護機能付スイッチング
部材を用いた制御回路ユニット。
【請求項５】請求項４記載の保護機能付スイッチング
部材を用いた制御回路ユニットにおいて、上記半導体ス
イッチングデバイスと上記基板における導体部分との間
に上記正特性サーミスタをはさみ込んだ状態で上記保護
機能付スイッチング部材を上記基板に実装したことを特
徴とする保護機能付スイッチング部材を用いた制御回路
ユニット。
【請求項６】請求項４または５記載の保護機能付スイ
ッチング部材を用いた制御回路ユニットにおいて、単一
の正特性サーミスタに複数の半導体スイッチングデバイ
スを相互並べた状態で積層したことを特徴とする保護機
能付スイッチング部材を用いた制御回路ユニット。