JPH09162297A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09162297A JPH09162297A JP7318897A JP31889795A JPH09162297A JP H09162297 A JPH09162297 A JP H09162297A JP 7318897 A JP7318897 A JP 7318897A JP 31889795 A JP31889795 A JP 31889795A JP H09162297 A JPH09162297 A JP H09162297A
- Authority
- JP
- Japan
- Prior art keywords
- well
- substrate
- wells
- channel
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積度の向上をあまり妨げることなく、ＣＭ
ＯＳにおける寄生トランジスタの影響を低減できるよう
にすることを目的とする。 【解決手段】 ｎウエル８ａにはｐチャネルトランジス
タ２が１つだけ形成され、隣のｎウエル８ａとの間は、
このｎウエル８ａと基板５との間に発生する空乏層の厚
さの２倍の離れている。
ＯＳにおける寄生トランジスタの影響を低減できるよう
にすることを目的とする。 【解決手段】 ｎウエル８ａにはｐチャネルトランジス
タ２が１つだけ形成され、隣のｎウエル８ａとの間は、
このｎウエル８ａと基板５との間に発生する空乏層の厚
さの２倍の離れている。
Description
【０００１】
【発明の属する技術分野】この発明は、ウエル領域に形
成されたＭＯＳＦＥＴを有する半導体装置に関し、例え
ば、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
とを集積したＣＭＯＳ構造に使用して有効な半導体装置
に関する。
成されたＭＯＳＦＥＴを有する半導体装置に関し、例え
ば、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
とを集積したＣＭＯＳ構造に使用して有効な半導体装置
に関する。
【０００２】
【従来の技術】ＣＭＯＳ構造を有する半導体装置におい
ては、通常、ハイレベルを出力するためのｐチャネルＭ
ＯＳＦＥＴと、ローレベルを出力するためのｎチャネル
ＭＯＳＦＥＴとが、同一基板上で近設して形成されてい
る。しかし、これら２つのＭＯＳＦＥＴは、ラッチアッ
プ現象を防止するためあまり近づけることができない。
ては、通常、ハイレベルを出力するためのｐチャネルＭ
ＯＳＦＥＴと、ローレベルを出力するためのｎチャネル
ＭＯＳＦＥＴとが、同一基板上で近設して形成されてい
る。しかし、これら２つのＭＯＳＦＥＴは、ラッチアッ
プ現象を防止するためあまり近づけることができない。
【０００３】そのため、図２の平面図に示すように、ｎ
チャネルＭＯＳＦＥＴ１ａ，１ｂ同士、および、ｐチャ
ネルＭＯＳＦＥＴ２ａ，２ｂ同士をそれぞれ互いに隣り
合うように形成する。そして、隣り合うｎチャネルＭＯ
ＳＦＥＴ１ａとｐチャネルＭＯＳＦＥＴ２ｂとを端子３
ｂで接続し、隣り合うｎチャネルＭＯＳＦＥＴ１ｂとｐ
チャネルＭＯＳＦＥＴ２ａとを端子３ａで接続すること
で、半導体装置４を構成するようにしている。このよう
に配置することで、半導体装置そのものの面積を大きく
することなく、ラッチアップ現象を防止することに効果
を上げることが可能となる。このラッチアップ現象は、
ＣＭＯＳ技術を利用した半導体装置において常に問題と
なっている課題である。
チャネルＭＯＳＦＥＴ１ａ，１ｂ同士、および、ｐチャ
ネルＭＯＳＦＥＴ２ａ，２ｂ同士をそれぞれ互いに隣り
合うように形成する。そして、隣り合うｎチャネルＭＯ
ＳＦＥＴ１ａとｐチャネルＭＯＳＦＥＴ２ｂとを端子３
ｂで接続し、隣り合うｎチャネルＭＯＳＦＥＴ１ｂとｐ
チャネルＭＯＳＦＥＴ２ａとを端子３ａで接続すること
で、半導体装置４を構成するようにしている。このよう
に配置することで、半導体装置そのものの面積を大きく
することなく、ラッチアップ現象を防止することに効果
を上げることが可能となる。このラッチアップ現象は、
ＣＭＯＳ技術を利用した半導体装置において常に問題と
なっている課題である。
【０００４】図３は、ｐ形の基板上に電界効果トランジ
スタを形成した構成を示す断面図である。同図におい
て、５はｐ形の基板、６は正電源が供給される電源配
線、７は基準電源が供給される電源配線、８はｎウエ
ル、９はｎウエル８の電位を固定するためのウエルコン
タクト、１０はｎチャネルＭＯＳＦＥＴ１ａ，１ｂのド
レイン、１１はｎチャネルＭＯＳＦＥＴ１ａ，１ｂのソ
ース、１２はｐチャネルＭＯＳＦＥＴ２ａ，２ｂのドレ
イン、１３はｐチャネルＭＯＳＦＥＴ２ａ，２ｂのソー
スである。なお、他の符号は図２と同様である。
スタを形成した構成を示す断面図である。同図におい
て、５はｐ形の基板、６は正電源が供給される電源配
線、７は基準電源が供給される電源配線、８はｎウエ
ル、９はｎウエル８の電位を固定するためのウエルコン
タクト、１０はｎチャネルＭＯＳＦＥＴ１ａ，１ｂのド
レイン、１１はｎチャネルＭＯＳＦＥＴ１ａ，１ｂのソ
ース、１２はｐチャネルＭＯＳＦＥＴ２ａ，２ｂのドレ
イン、１３はｐチャネルＭＯＳＦＥＴ２ａ，２ｂのソー
スである。なお、他の符号は図２と同様である。
【０００５】図３に示すように、ｐ形の基板５上にｐチ
ャネルＭＯＳＦＥＴ２ａ，２ｂを形成するためには、基
板５にｎウエル８を形成し、この領域にｐチャネルＭＯ
ＳＦＥＴ２ａ，２ｂを形成する。ここで、図２に示した
ように配置するためには、近設する２つのｐチャネルＭ
ＯＳＦＥＴ２ａ，２ｂを同一のｎウエル８内に形成する
ことになる。
ャネルＭＯＳＦＥＴ２ａ，２ｂを形成するためには、基
板５にｎウエル８を形成し、この領域にｐチャネルＭＯ
ＳＦＥＴ２ａ，２ｂを形成する。ここで、図２に示した
ように配置するためには、近設する２つのｐチャネルＭ
ＯＳＦＥＴ２ａ，２ｂを同一のｎウエル８内に形成する
ことになる。
【０００６】
【発明が解決しようとする課題】しかし、上述したよう
な配置の場合、以下に示すような問題があった。図３に
示す、同一のｎウエル８内に近設する２つのｐチャネル
ＭＯＳＦＥＴ２ａ，２ｂにおいて、「ｐチャネルＭＯＳ
ＦＥＴ２ａのドレイン１２」−「ｎウエル８」−「ｐチ
ャネルＭＯＳＦＥＴ２ｂのドレイン１２」という寄生ト
ランジスタが形成されている。すなわち、ｐチャネルＭ
ＯＳＦＥＴ２ａのドレイン１２がエミッタ、ｎウエル８
がベース、ｐチャネルＭＯＳＦＥＴ２ｂのドレイン１２
がコレクタとなる、ｐｎｐのバイポーラトランジスタが
寄生している。
な配置の場合、以下に示すような問題があった。図３に
示す、同一のｎウエル８内に近設する２つのｐチャネル
ＭＯＳＦＥＴ２ａ，２ｂにおいて、「ｐチャネルＭＯＳ
ＦＥＴ２ａのドレイン１２」−「ｎウエル８」−「ｐチ
ャネルＭＯＳＦＥＴ２ｂのドレイン１２」という寄生ト
ランジスタが形成されている。すなわち、ｐチャネルＭ
ＯＳＦＥＴ２ａのドレイン１２がエミッタ、ｎウエル８
がベース、ｐチャネルＭＯＳＦＥＴ２ｂのドレイン１２
がコレクタとなる、ｐｎｐのバイポーラトランジスタが
寄生している。
【０００７】ここで、たとえば、左側のｐチャネルＭＯ
ＳＦＥＴ２ａに接続している端子３ａに正電源の電圧を
越える電圧が印加された場合、ｐチャネルＭＯＳＦＥＴ
２ａのドレイン１２からｎウエル８に電流が流れ込む。
その電流の多くは、ｐチャネルＭＯＳＦＥＴ２ａのソー
ス１３に流れる。しかし、そこに流れ込まなかった電流
は、近設する右側のｐチャネルＭＯＳＦＥＴ２ｂのドレ
イン１２に流れ、このドレイン１２に接続する端子３ｂ
の電位を変化させてしまう。
ＳＦＥＴ２ａに接続している端子３ａに正電源の電圧を
越える電圧が印加された場合、ｐチャネルＭＯＳＦＥＴ
２ａのドレイン１２からｎウエル８に電流が流れ込む。
その電流の多くは、ｐチャネルＭＯＳＦＥＴ２ａのソー
ス１３に流れる。しかし、そこに流れ込まなかった電流
は、近設する右側のｐチャネルＭＯＳＦＥＴ２ｂのドレ
イン１２に流れ、このドレイン１２に接続する端子３ｂ
の電位を変化させてしまう。
【０００８】ところで、近設する２つのｐチャネルＭＯ
ＳＦＥＴを、分離したそれぞれのｎウエルに形成するこ
とで、上述した不具合は解消される。しかし、このよう
にすると、今度は２つのｎウエル間で「ｎ形領域である
ウエル」−「ｐ形領域である基板」−「ｎ形領域である
ウエル」というように、ｎｐｎの寄生トランジスタが形
成されてしまう。このため、この寄生トランジスタの誤
動作を防止するために、２つのウエル間に、電界効果ト
ランジスタを形成しないウエルを新たに入れておくよう
にする場合もある。しかし、新たにウエルを入れるよう
にする場合、不要な領域が多くなってしまい、集積度の
向上を阻害することになってしまう。
ＳＦＥＴを、分離したそれぞれのｎウエルに形成するこ
とで、上述した不具合は解消される。しかし、このよう
にすると、今度は２つのｎウエル間で「ｎ形領域である
ウエル」−「ｐ形領域である基板」−「ｎ形領域である
ウエル」というように、ｎｐｎの寄生トランジスタが形
成されてしまう。このため、この寄生トランジスタの誤
動作を防止するために、２つのウエル間に、電界効果ト
ランジスタを形成しないウエルを新たに入れておくよう
にする場合もある。しかし、新たにウエルを入れるよう
にする場合、不要な領域が多くなってしまい、集積度の
向上を阻害することになってしまう。
【０００９】この発明は、以上のような問題点を解消す
るためになされたものであり、集積度の向上をあまり妨
げることなく、ＣＭＯＳなどにおける寄生トランジスタ
の影響を低減できるようにすることを目的とする。
るためになされたものであり、集積度の向上をあまり妨
げることなく、ＣＭＯＳなどにおける寄生トランジスタ
の影響を低減できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板に隣り合って形成され、同一導電形のチ
ャネルを有するＭＯＳＦＥＴがそれぞれ１つだけ形成さ
れ、電気的に接続された同一導電形のウエル領域を備
え、そのウエルより半導体基板に広がる空乏層の幅の２
倍だけ、２つのウエル間を離すようにした。このため、
隣同士のウエル間で電流が漏れない。
は、半導体基板に隣り合って形成され、同一導電形のチ
ャネルを有するＭＯＳＦＥＴがそれぞれ１つだけ形成さ
れ、電気的に接続された同一導電形のウエル領域を備
え、そのウエルより半導体基板に広がる空乏層の幅の２
倍だけ、２つのウエル間を離すようにした。このため、
隣同士のウエル間で電流が漏れない。
【００１１】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の１実施の形態に
おける半導体装置の構成を示す構成図である。同図にお
いて、８ａ，８ｂはその領域内にｐチャネルトランジス
タ２ａ，２ｂが１つだけ形成されているｎウエルであ
り、ｎウエル８ａとｎウエル８ｂとの間は、このｎウエ
ル８ａ，８ｂと基板５との間に発生する空乏層の厚さの
２倍の離れている。なお、他の符号は図３と同様であ
る。
参照して説明する。図１は、この発明の１実施の形態に
おける半導体装置の構成を示す構成図である。同図にお
いて、８ａ，８ｂはその領域内にｐチャネルトランジス
タ２ａ，２ｂが１つだけ形成されているｎウエルであ
り、ｎウエル８ａとｎウエル８ｂとの間は、このｎウエ
ル８ａ，８ｂと基板５との間に発生する空乏層の厚さの
２倍の離れている。なお、他の符号は図３と同様であ
る。
【００１２】このように構成することで、図３に示した
構成とは異なり、「左側のｐチャネルＭＯＳＦＥＴ２ａ
のドレイン１２」と「右側のｐチャネルＭＯＳＦＥＴ２
ｂのドレイン１２」での寄生トランジスタは存在しな
い。また、ｎウエル８ａ，８ｂはウエルコンタクト９に
より正電源に固定され、基板５は基準電源が与えられて
いるので、「ｎウエル８ａ」−「基板５」−「ｎウエル
８ｂ」での寄生トランジスタによる誤動作はおきない。
構成とは異なり、「左側のｐチャネルＭＯＳＦＥＴ２ａ
のドレイン１２」と「右側のｐチャネルＭＯＳＦＥＴ２
ｂのドレイン１２」での寄生トランジスタは存在しな
い。また、ｎウエル８ａ，８ｂはウエルコンタクト９に
より正電源に固定され、基板５は基準電源が与えられて
いるので、「ｎウエル８ａ」−「基板５」−「ｎウエル
８ｂ」での寄生トランジスタによる誤動作はおきない。
【００１３】ところで、近設するｎウエル８ａとｎウエ
ル８ｂの距離は、以下のようにして導くことができる。
まず、基板５とｎウエル８ａのｐｎ接合において、以下
の式で示すビルトイン電圧分の電位差ＶBIが生じる。 ＶBI＝（ｋＴ／ｑ）ｌｎ（ＮA／ｎｉ）＋（ｋＴ／ｑ）ｌｎ（ＮD／ｎｉ） なお、式中ｋはボルツマン定数、Ｔは温度、ＮA はｐ形
の基板５のアクセプタ濃度、ｎｉはシリコンの固有のキ
ャリア濃度、ＮD はｎウエル８ａのドナー濃度を示して
いる。
ル８ｂの距離は、以下のようにして導くことができる。
まず、基板５とｎウエル８ａのｐｎ接合において、以下
の式で示すビルトイン電圧分の電位差ＶBIが生じる。 ＶBI＝（ｋＴ／ｑ）ｌｎ（ＮA／ｎｉ）＋（ｋＴ／ｑ）ｌｎ（ＮD／ｎｉ） なお、式中ｋはボルツマン定数、Ｔは温度、ＮA はｐ形
の基板５のアクセプタ濃度、ｎｉはシリコンの固有のキ
ャリア濃度、ＮD はｎウエル８ａのドナー濃度を示して
いる。
【００１４】このとき、ｎウエル８ａから基板５に広が
る空乏層の厚さｘｄは、次の通りとなる。 ｘｄ＝｛２Ｋsε０（ＶBI＋ＶR）／（ｑＮA）｝1/2 なお、式中Ｋs はシリコンの比誘電率、ε０は真空の誘
電率、ＶR はｐｎ接合に加えられた逆方向電圧を示して
いる。
る空乏層の厚さｘｄは、次の通りとなる。 ｘｄ＝｛２Ｋsε０（ＶBI＋ＶR）／（ｑＮA）｝1/2 なお、式中Ｋs はシリコンの比誘電率、ε０は真空の誘
電率、ＶR はｐｎ接合に加えられた逆方向電圧を示して
いる。
【００１５】従来では、ｐチャネルＭＯＳＦＥＴを近設
形成するためにウエルを２分割する場合、２つのウエル
間にトランジスタを形成しないウエルを新たに設けるよ
うにしている。しかし、これでは、トランジスタを形成
してあるウエルと、分離のためのウエルとの間が２カ所
できてしまい、上述した実施の形態に比較して、より広
い領域を必要としてしまう。これに対して、この実施の
形態によれば、上述したように、空乏層の厚さの２倍の
距離を離せばよく、従来に比較して集積度を低下させる
ことが少ない。
形成するためにウエルを２分割する場合、２つのウエル
間にトランジスタを形成しないウエルを新たに設けるよ
うにしている。しかし、これでは、トランジスタを形成
してあるウエルと、分離のためのウエルとの間が２カ所
できてしまい、上述した実施の形態に比較して、より広
い領域を必要としてしまう。これに対して、この実施の
形態によれば、上述したように、空乏層の厚さの２倍の
距離を離せばよく、従来に比較して集積度を低下させる
ことが少ない。
【００１６】
【発明の効果】以上説明したように、この発明では、半
導体基板に隣り合って形成され、同一導電形のチャネル
を有するＭＯＳＦＥＴがそれぞれ１つだけ形成され、電
気的に接続された同一導電形のウエル領域を、そのウエ
ルより半導体基板に広がる空乏層の幅の２倍だけ離すよ
うにした。このため、隣のウエルに電流が漏れることな
く、一方のウエルに形成されたＭＯＳＦＥＴのソースに
流れ込めなかった電流が、他方のウエルに形成されたＭ
ＯＳＦＥＴのドレインに流れることがない。そして、こ
の電流阻止のために、新たになにも設けるようにはして
いない。このため、この発明によれば、同一導電形のチ
ャネルからなるＭＯＳＦＥＴを隣り合って形成すること
が可能となり、集積度の向上をあまり妨げることなく、
例えば、ＣＭＯＳにおける寄生トランジスタの影響を低
減できるという効果がある。
導体基板に隣り合って形成され、同一導電形のチャネル
を有するＭＯＳＦＥＴがそれぞれ１つだけ形成され、電
気的に接続された同一導電形のウエル領域を、そのウエ
ルより半導体基板に広がる空乏層の幅の２倍だけ離すよ
うにした。このため、隣のウエルに電流が漏れることな
く、一方のウエルに形成されたＭＯＳＦＥＴのソースに
流れ込めなかった電流が、他方のウエルに形成されたＭ
ＯＳＦＥＴのドレインに流れることがない。そして、こ
の電流阻止のために、新たになにも設けるようにはして
いない。このため、この発明によれば、同一導電形のチ
ャネルからなるＭＯＳＦＥＴを隣り合って形成すること
が可能となり、集積度の向上をあまり妨げることなく、
例えば、ＣＭＯＳにおける寄生トランジスタの影響を低
減できるという効果がある。
【図１】 この発明の１実施の形態における半導体装置
の構成を示す構成図である。
の構成を示す構成図である。
【図２】 従来よりあるＣＭＯＳの構成を示す平面図で
ある。
ある。
【図３】 従来よりあるＣＭＯＳの構成を示す平面図で
ある。
ある。
１ａ，１ｂ…ｎチャネルＭＯＳＦＥＴ、２ａ，２ｂ…ｐ
チャネルＭＯＳＦＥＴ、３ａ，３ｂ…端子、４…半導体
装置、５…基板、６，７…電源配線、８ａ，８ｂ…ｎウ
エル、９…ウエルコンタクト。
チャネルＭＯＳＦＥＴ、３ａ，３ｂ…端子、４…半導体
装置、５…基板、６，７…電源配線、８ａ，８ｂ…ｎウ
エル、９…ウエルコンタクト。
Claims (2)
- 【請求項１】 半導体基板に隣り合って形成され、同一
導電形のチャネルを有するＭＯＳＦＥＴがそれぞれ１つ
だけ形成され、電気的に接続された同一導電形のウエル
領域を有し、そのウエルより前記半導体基板に広がる空
乏層の幅の２倍だけ、前記２つのウエル間が離れている
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体基板上には、前記ＭＯＳＦＥＴとは異なる導
電形のチャネルを有するＭＯＳＦＥＴが形成されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318897A JPH09162297A (ja) | 1995-12-07 | 1995-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318897A JPH09162297A (ja) | 1995-12-07 | 1995-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162297A true JPH09162297A (ja) | 1997-06-20 |
Family
ID=18104195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318897A Pending JPH09162297A (ja) | 1995-12-07 | 1995-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162297A (ja) |
-
1995
- 1995-12-07 JP JP7318897A patent/JPH09162297A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825275A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| US5087579A (en) | Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US4912054A (en) | Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias | |
| US5708287A (en) | Power semiconductor device having an active layer | |
| US5060044A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| US5559356A (en) | Semiconductor device with large substrate contact region | |
| JP2002134752A (ja) | 半導体装置 | |
| US5892263A (en) | CMOS device connected to at least three power supplies for preventing latch-up | |
| JP2661318B2 (ja) | 半導体装置 | |
| JPH09162297A (ja) | 半導体装置 | |
| JP2737629B2 (ja) | Ｃｍｏｓ構成の出力回路を有する半導体装置 | |
| JPH03248554A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS63252464A (ja) | 半導体装置 | |
| JP2714996B2 (ja) | 半導体集積回路装置 | |
| JPS6362904B2 (ja) | ||
| US6229185B1 (en) | CMOS integrated circuit for lessening latch-up susceptibility | |
| JP2584500B2 (ja) | Ｂｉ−ｃｍｏｓ半導体装置 | |
| JPH05206387A (ja) | 半導体集積回路 | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS62285463A (ja) | 相補型ｍｏｓ集積回路装置 | |
| JPS6074660A (ja) | ３次元論理回路 | |
| JP3057698B2 (ja) | 半導体装置 | |
| JPS6281053A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |