JPH09160534A - 画像制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 装置のコストの増大を抑えつつ、幅広い映像
効果を得られるようにする。 【解決手段】 セレクタ４０１は、セレクト信号４１３
に従い、ＣＰＵアドレス４１１、及び水平同期カウンタ
値４１２の何れか一方を入力アドレス４１６として出力
する。水平同期カウンタ値４１２は、水平方向の各ドッ
トの表示タイミングに同期させるためのカウント値であ
り、水平表示期間内はカウンタ値４１２が選択される。
演算定数格納メモリ４０２は、入力アドレス４１６が指
定するアドレスに対し、リード／ライト信号４１４がＨ
のときはデータの読み出し、それがＬのときは入力デー
タ４１５の書き込みを行う。乗算器４０３は、演算定数
格納メモリ４０２からの出力データ４１７と入力ＲＧＢ
データ４１８の乗算を行い、その乗算結果を出力ＲＧＢ
データ４１９として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、走査を行うことで
視覚的に出力される画像の状態を制御する技術に関す
る。

【０００２】

【従来の技術および発明が解決しようとする課題】例え
ば、テレビゲーム機に用いられている画像制御装置にお
いては、高速な画像形成を行わなくてはならないという
要請から、スプライト方式と呼ばれる画像形成方式が広
く採用されている。このスプライト方式は、画像をスプ
ライト（オブジェクト）、バックグランド等の部分画像
に分解し、これらの画像データを単位として制御するこ
とにより画像を形成する方式である。

【０００３】スプライト方式による画像の形成（描画）
は、通常、各部分画像に対して優先度をそれぞれ設定
し、各部分画像を設定した優先度に従い、優先度が低い
ほうから高いほうに部分画像を積み重ねる（合成する）
ことで行われる。この合成方法で作成された画像では、
優先度が高い部分画像がそれよりも優先度が低い部分画
像を隠すような形になり、画像上には部分画像が択一的
に表示される。その他には、例えば優先度に応じた比率
で部分画像の重なっている部分を混ぜ合わせることで、
それよりも優先度が高い部分画像に隠れている部分画像
を表現する合成方法もある。

【０００４】このように部分画像を合成することで形成
された画像は、ＣＲＴ（Cathode Ray Tube）等の画像表
示装置に映像信号として出力される。画像表示装置は、
定められている周波数で走査を行うことで、その映像信
号で表現される画像を画面上に描画する。

【０００５】スプライト方式では、用意した部分画像を
用いて画像を形成（描画）することから、表現させたい
画像に応じて部分画像を用意しなければならない。しか
し、例えば画像を構成する各部分の明るさの違いといっ
た映像効果まで部分画像で表現しようとすると、用意し
なければならない部分画像数が膨大となり、その記憶に
要する記憶容量が非常に大きくなるので、これは現実的
でない。このため、従来の画像制御装置においては、画
像を形成した後、画像（画面）上の各画素（ドット）の
データを変更することで映像効果を施していた。

【０００６】上記各画素データ（ドットデータ）の変更
は、通常、その元の値と、予め設定した任意値（パラメ
ータ）とを用いた所定の演算処理を施すことで行われ
る。その任意値は、例えばレジスタ（以降、これを任意
値レジスタと記す）に保持させる値であり、この任意値
レジスタに保持させている値を書き換えることで、映像
効果を変化させることができるようになっている。

【０００７】画像全体に同じ映像効果を施す場合、任意
値は一定で良いことから任意値レジスタの値を書き換え
なくとも良いが、画像上の位置により異なる映像効果を
施したい場合には、画像（画面）上の各画素が走査され
る映像出力タイミングに合わせて任意値レジスタの任意
値を書き換えなくてはならない。

【０００８】映像信号は、画像表示装置が画面上を主走
査する周波数（以降、水平走査周波数と記す）に合わせ
て出力しなければならないが、その周波数は非常に高
い。任意値レジスタの値の書き換えは、普通、ＣＰＵ
（Central Processing Unit ）が行うが、水平走査周波
数は非常に高く、また、任意値レジスタへのアクセス処
理だけを割り当てることはできない等の理由から、ＣＰ
Ｕは任意値レジスタの書き換えを任意に行うことができ
ない。実際には、水平ブランク期間を利用して、水平方
向に対する１回の走査に１度の割合、即ち１本の走査線
を単位としてしか任意値レジスタの書き換えを行うこと
ができない。このため、例えば画面の上から下に向かっ
てだんだん暗くなっていくように、縦方向に変化する単
調な映像効果しか実際には得ることができず、複雑な映
像効果は得られないという問題点が発生していた。

【０００９】なお、最近では、ＬＳＩ技術の進歩から、
ＣＰＵの処理速度は非常に高速化してきている。このた
め、上記問題点は、任意値レジスタの書き換え専用のＣ
ＰＵを新たに用意することで回避することが可能であ
る。しかし、このようにした場合には、装置のコストの
大幅な増大を招くという問題点が新たに発生する。

【００１０】本発明の課題は、装置のコストの増大を抑
えつつ、幅広い映像効果を得られるようにすることにあ
る。

【００１１】

【課題を解決するための手段】本発明の第１の態様の画
像制御装置は、所定方向、及び該所定方向の交差方向に
画面上をラスタ走査されて描画される画像データに対
し、それを構成する各画素データ毎にその表示状態を制
御するものであり、画面の所定方向に並ぶ画素数に対応
させて用意した複数の記憶手段と、所定方向に並ぶ各画
素に対する走査にそれぞれ対応させて、複数の記憶手段
のなかから１つを選択する選択手段と、選択手段が選択
した記憶手段に記憶されている値を用いて、画像データ
を構成する各画素データに対して所定の演算処理を行う
演算手段と、を具備する。

【００１２】本発明の第２の態様の画像制御装置は、上
記第１の態様の構成に加えて、複数の記憶手段に対し、
それに記憶させる値を個別に書き込む書込手段を、更に
具備する。

【００１３】上記各態様の構成において、選択手段は、
所定方向に並ぶ各画素の走査されるタイミングを示す走
査クロックをカウントし、該カウント値に基づいて複数
の記憶手段のなかから１つを選択する、ことが望まし
い。

【００１４】上記記憶手段は、例えばそれぞれが１つの
レジスタであり、複数の記憶手段は、例えば、個別のレ
ジスタを集合させて、或いはレジスタの集合体であるメ
モリとして実現される。

【００１５】本発明は、例えば、画面の主走査方向に並
ぶ画素（ドット）数のレジスタ（或いは画素数分のアド
レスを有するメモリ）を用意し、それらのレジスタをそ
れぞれ１個の画素に対応させ、各画素データを、それに
対応するレジスタの値を用いた乗算、加減算等の演算を
行うことで変更する。これにより、主走査方向に変化す
る映像効果が施されることになる。

【００１６】画素データは、主走査方向の走査クロック
（その１クロックの周期が１画素の走査時間に対応す
る）に合わせて高速に処理する必要がある。主走査方向
に並ぶ画素数のレジスタ（或いはメモリ）を用意するこ
とで、各画素データの演算処理に用いるレジスタの選択
処理を簡易化させることができる。例えば予め設定され
た順序に従ってレジスタを選択するだけで良いようにす
ることができる。このため、その選択処理を、ＣＰＵ等
ではなく、例えば走査クロックをカウントするカウンタ
等に行わせることが可能になる。その結果、非常に高い
周波数の走査クロックの主走査方向においても、異なる
映像効果を施すことが容易となる。

【００１７】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態につき詳細に説明する。図１は、本実施
の形態が適用されたシステムの全体回路構成図である。
この図１に示すシステムは、テレビ１０８と、例えば１
つの筐体に収めた形態で提供される画像制御装置とから
構成される。

【００１８】図１に示すように、本システムは、システ
ム全体の制御を実行するＣＰＵ１０１と、制御プログラ
ム、各種データ等を格納したプログラム／データＲＯＭ
１０２と、主にＣＰＵ１０１がワーク用として使用する
ワークＲＡＭ１０３と、プログラム／データＲＯＭ１０
２に格納されている画像データを用いた画像処理を行う
ＶＤＰ（ビデオディスプレイプロセッサ）１０４と、ス
プライト（オブジェクト）、バックグラウンドの各部分
画像の画像データが格納されるＳＲＡＭ（スタティック
ＲＡＭ）１０５と、ビットマップの画像データが格納さ
れるＤＰ−ＲＡＭ（デュアルポートＲＡＭ）１０６と、
ＶＤＰ１０４が出力したＲＧＢアナログ映像信号をＮＴ
ＳＣ方式の信号に変換するエンコーダ１０７と、上記テ
レビ１０８とを備えて構成されている。

【００１９】なお、特には図示していないが、各種スイ
ッチ等を備えた入力部がＣＰＵ１０１に接続されてお
り、ユーザはこの入力部を任意に操作することによって
所望の画像をテレビ１０８の画面上に表示させることが
できるようになっている。

【００２０】以上の構成において、動作の概略を説明す
る。ＣＰＵ１０１は、プログラム／データＲＯＭ１０２
から読み出した制御プログラムを実行することで、ワー
クＲＡＭ１０３を使用しながら、ＶＤＰ１０４の制御を
行う。

【００２１】プログラム／データＲＯＭ１０２には、画
像を構成するスプライト（オブジェクト）、ビットマッ
プ、バックグラウンドの各部分画像の画像データが格納
されている。スプライト（オブジェクト）は、例えば目
や口といった主として動くキャラクターを表現するため
のパーツであり、ビットマップ、及びバックグラウンド
は、背景を表現するためのパーツである。ＣＰＵ１０１
は、このＲＯＭ１０２に格納されている画像データをＶ
ＤＰ１０４に転送し、ＶＤＰ１０４に、ＳＲＡＭ１０
５、或いはＤＰ−ＲＡＭ１０６にその画像データを格納
させる。ＣＰＵ１０１は、ＶＤＰ１０４に転送する画像
データを、予め定められた設定、ユーザが入力部に対し
て行った操作内容等から決定する。

【００２２】ＣＰＵ１０１から画像データを転送された
ＶＤＰ１０４は、転送された画像データの種類に応じ
て、スプライト（オブジェクト）、及びバックグラウン
ドの画像データはＳＲＡＭ１０５に、ビットマップの画
像データはＤＰ−ＲＡＭ１０６にそれぞれ所定の形式で
格納する。ＣＰＵ１０１から転送された画像データを上
記ＲＡＭ１０５或いは１０６に格納した後は、これらの
ＲＡＭ１０５、及び１０６に格納した画像データを用い
て、表示させる画像のＲＧＢアナログ映像信号を１走査
線毎に生成する。

【００２３】ＶＤＰ１０４が生成したＲＧＢアナログ映
像信号は、エンコーダ１０７に出力される。エンコーダ
１０７は、この映像信号で表現される画像をテレビ１０
８の画面上に表示させるために、その映像信号をテレビ
規格であるＮＴＳＣ方式の映像信号に変換した後、テレ
ビ１０８に出力する。このテレビ１０８は、画面をラス
タ走査することで、画面上に画像を描画する。

【００２４】以上が動作の概略である。次に、図２を参
照して、ＶＤＰ１０４の構成について説明する。図２
は、ＶＤＰ１０４の構成図である。先ず、ＣＰＵインタ
フェース部２０１は、ＣＰＵ１０１との間のデータ転送
時におけるインタフェースを制御する。

【００２５】ＳＲＡＭインタフェース部２０２は、後述
するオブジェクトジェネレータ部２０４又はバックグラ
ウンドジェネレータ部２０５が、ＳＲＡＭ１０５に格納
されているスプライト（オブジェクト）又はバックグラ
ウンド（背景）の画像データをアクセスする場合のイン
タフェースを制御する。また、ＣＰＵ１０１から転送さ
れたスプライト（オブジェクト）、バックグラウンドの
画像データを、ＣＰＵインターフェイス部２０１、デー
タバス２１７を介して受け取り、ＣＰＵ１０１がＣＰＵ
インターフェイス部２０１、アドレスバス２１７を介し
て指定したアドレスに従ってＳＲＡＭ１０５に格納す
る。

【００２６】ＤＰ−ＲＡＭインタフェース部２０３は、
後述するビットマップジェネレータ部２０６が、ＤＰ−
ＲＡＭ１０６に格納されているビットマップの画像デー
タをアクセスする場合のインタフェースを制御する。ま
た、ＣＰＵ１０１から転送されたビットマップの画像デ
ータを、ＣＰＵインターフェイス部２０１、データバス
２１７を介して受け取り、ＣＰＵ１０１がＣＰＵインタ
ーフェイス部２０１、アドレスバス２１７を介して指定
したアドレスに従ってＤＰ−ＲＡＭ１０６に格納する。

【００２７】オブジェクトジェネレータ部２０４、バッ
クグラウンドジェネレータ部２０５、及びビットマップ
ジェネレータ部２０６は、各水平期間（図３参照）毎
に、ＳＲＡＭ１０５或いはＤＰ−ＲＡＭ１０６から、次
の水平表示期間内の各ドットの表示座標に配置されるス
プライト（オブジェクト）、バックグラウンド、又はビ
ットマップの色コードを読み込み、それぞれの内部のバ
ッファに格納する。

【００２８】オブジェクトアトリビュートメモリ（ＯＡ
Ｍ）部２０７は、ＳＲＡＭ１０５に格納されているスプ
ライト（オブジェクト）の表示座標を格納する。この表
示座標は、オブジェクトジェネレータ部２０４が、ＳＲ
ＡＭ１０５からＳＲＡＭインタフェース部２０２を介し
てスプライト（オブジェクト）の画像データを読み出す
ときのタイミングに対応する。オブジェクトジェネレー
タ部２０４は、各スプライト（オブジェクト）の表示座
標に従い、ＳＲＡＭ１０５からＳＲＡＭインタフェース
部２０２を介して対称とするスプライト（オブジェク
ト）の画像データの読み出しを行う。

【００２９】プライオリティコントローラ部２０８は、
各水平表示期間内に対応している各ドット毎に、オブジ
ェクトジェネレータ部２０４、バックグラウンドジェネ
レータ部２０５、又はビットマップジェネレータ部２０
６がそれぞれ読み込んだ色コードのうちの１つを予め定
められたプライオリティ（優先順位）に従って選択して
出力する。

【００３０】カラールックアップテーブル部２０９は、
プライオリティコントローラ部２０８が出力した色コー
ドに対応する、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のデジタ
ルデータを出力する。

【００３１】ＲＧＢ 演算部２１０は、カラールックア
ップテーブル部２０９が出力した各ドット毎のＲＧＢデ
ータに対し、予め定められた演算処理を施す。このＲＧ
Ｂ演算部２１０の詳細については後述する。

【００３２】ＲＧＢ Ｄ／Ａ変換部２１１は、ＲＧＢ
演算部２１０が出力したＲＧＢデジタルデータをＲＧＢ
アナログ映像信号に変換して出力する。オシレータ部２
１２は、ＶＤＰ１０４の各部が動作するうえで必要な各
種クロックを生成する。

【００３３】ＨＶ（水平／垂直）同期カウンタ部２１３
は、オシレータ部２１２が出力するクロックに従って、
画像表示に必要な水平同期カウンタ値（水平同期信号）
及び垂直同期カウンタ値（垂直同期信号）を生成するた
めのカウンタ回路である。

【００３４】デコーダ部２１４は、ＨＶ同期カウンタ部
２１３が出力するカウンタ値から水平同期カウンタ値及
び垂直同期カウンタ値をデコードし、ＶＤＰ１０４内の
各部に供給する。

【００３５】ビデオ信号ジェネレータ部２１３は、デコ
ーダ部２１４が出力する水平同期カウンタ値及び垂直同
期カウンタ値から、エンコーダ１０７が必要とするビデ
オ信号を生成し、エンコーダ１０７に供給する。

【００３６】上述の構成を有するＶＤＰ１０４の概略動
作について説明する。本実施の形態によるＶＤＰ１０４
は、各ジェネレータ部２０４〜２０６が出力する画像デ
ータで表現される画像をそれぞれ仮想的な表示面とし、
これらの表示面を重ねることで１枚の表示画面を形成さ
せる。

【００３７】各表示面には、それぞれ優先度が設定され
ている。上記したように、プライオリティコントローラ
部２０８は、各表示面に設定されている優先度に従い、
各ドット毎に、各ジェネレータ部２０４〜２０６から出
力された画像データ（色コード）のなかから１つを選択
してそれをカラールックアップテーブル部２０９に出力
する。この選択は、当然のことながら、各ジェネレータ
部２０４〜２０６のなかで選択の対称となる色コードを
出力しているものの間で行われる。これにより、各表示
面は、プライオリティが高い表示面がそれよりもプライ
オリティが低い表示面を隠すような形で合成されること
になる。

【００３８】カラールックアップテーブル部２０９は、
各色コードの値に対応するＲＧＢデータをテーブル形式
で格納しており、プライオリティコントローラ部２０８
からの画像データ（色コード）を入力することで、それ
に対応するＲＧＢデータをテーブルから読み出してＲＧ
Ｂ値 演算部２１０に出力する。

【００３９】ＲＧＢ値 演算部２１０は、カラールック
アップテーブル部２０９が出力したＲＧＢデータに対
し、予め定められた演算処理を行うことでその値を変更
する。ＲＧＢ値 演算部２１０は、上記演算処理を行う
際に用いる演算定数（パラメータ）を格納するメモリを
備えており、このメモリから演算定数を読み出すアドレ
スを各ドット毎に変更しながら演算処理を行う。カラー
ルックアップテーブル部２０９が出力したＲＧＢデータ
に対して演算処理を行うことで、演算処理の内容、その
演算処理に用いた演算定数の値に応じた映像効果が施さ
れることになる。ＲＧＢ値 演算部２１０については、
後で図面を参照して更に説明する。

【００４０】ＲＧＢ値 演算部２１０は、デジタルのＲ
ＧＢデータを出力する。ＲＧＢ Ｄ／Ａ変換部２１１
は、ＲＧＢ値 演算部２１０が出力したＲＧＢデータを
Ｄ／Ａ変換して、アナログのＲＧＢ信号を出力する。こ
のアナログのＲＧＢ信号が映像信号として図１に示すエ
ンコーダ１０７に出力される。

【００４１】このようにしてＶＤＰ１０４がアナログの
ＲＧＢ映像信号をエンコーダ１０７に出力し、このエン
コーダ１０７がその映像信号をテレビ規格の映像信号
（ＮＴＳＣ信号）に直してテレビ１０８に出力すること
で、テレビ１０８の画面上に画像が描画される。

【００４２】ところで、周知のように、テレビ１０８は
画面をラスタ走査することで画像を描画する。このた
め、ＶＤＰ１０４は、その走査（フレーム周期）に対応
させてＲＧＢアナログ映像信号を出力する。

【００４３】テレビ１０８の走査に対応させた映像信号
の出力は、デコーダ部２１４が出力する水平同期カウン
タ値、及び垂直同期カウンタ値をそれぞれ水平同期信
号、垂直同期信号とし、ＶＤＰ１０４の各部をこれらの
カウンタ値に応じて動作させることで実現される。図３
は、画面表示タイミングの説明図である。これは各カウ
ンタ値とその値で示されるドットの表示座標の関係を表
したものであり、ＶＤＰ１０４の各部は各カウンタ値に
よって動作が制御される。

【００４４】図３に示すように、デコーダ部２１４から
出力される水平同期カウンタ値が０００ｈ〜２ＦＦｈ
（“ｈ”は１６進数を示す）まで変化する期間が１水平
期間であり、そのうち０００ｈ〜０ＦＦｈの２５６カウ
ント分の水平同期カウンタ値に対応する期間が２５６ド
ットからなる１ライン分の水平表示期間、それ以外の水
平同期カウンタ値に対応する期間が水平ブランク期間で
ある。また、デコーダ部２１４から出力される垂直同期
カウンタ値が０００ｈ〜１ＦＦｈまで変化する期間が１
垂直期間であり、これがテレビ１０８上の１画面（フィ
ールド）分の表示期間となる。この垂直期間において、
０００ｈ〜０ＤＦｈの２２４カウント分の垂直同期カウ
ンタ値に対応する期間が垂直方向２２４ライン分の垂直
表示期間、それ以外の垂直同期カウンタ値に対応する期
間が垂直ブランク期間である。

【００４５】カラールックアップテーブル部２０９から
ＲＧＢ値 演算部２１０へは、水平同期カウンタ値がカ
ウントアップされる毎に、１組ずつ（１ドット）のＲＧ
Ｂデータが出力される。

【００４６】ＣＰＵ１０１からＳＲＡＭ１０５、ＤＰ−
ＲＡＭ１０６、又はオブジェクトアトリビュートメモリ
（ＯＡＭ）部２０７への各種データの設定、及び転送
は、例えば各垂直ブランク期間内に実行され、これによ
り表示画面を刻々と変化させることができる。また、本
実施の形態においては、後述するように、ＲＧＢ値 演
算部２１０内のメモリが格納している演算定数の書き換
えは垂直ブランク期間を利用して行っている。

【００４７】次に、上記ＲＧＢ値 演算部２１０につい
て、図４〜図６を参照して詳細に説明する。図４は、Ｒ
ＧＢ値 演算部２１０の構成図である。この図４を参照
して、先ず、その構成、及び動作について説明する。

【００４８】先ず、セレクタ４０１は、ＣＰＵ１０１か
らＣＰＵインターフェイス部２０１、アドレスバス２１
６を介してＣＰＵアドレス４１１、ＨＶ同期カウンタ部
２１３から水平同期カウンタ値４１２をそれぞれ入力
し、ＣＰＵ１０１からＣＰＵインターフェイス部２０１
を介して入力したセレクト信号４１３に従い、ＣＰＵア
ドレス４１１、水平同期カウンタ値４１２の何れか一方
を選択して出力する。セレクタ４０１は、セレクト信号
４１３がＨのときにはＣＰＵアドレス４１１を、セレク
ト信号４１３がＬのときには水平同期カウンタ値４１２
を選択して出力する。

【００４９】演算定数格納メモリ４０２は、水平方向に
表示されるドット数分のアドレスを少なくとも有し、セ
レクタ４０１の出力を入力アドレス４１６として入力す
る。その他に、ＣＰＵ１０１から、ＣＰＵインターフェ
イス部２０１を介してリード／ライト信号４１４、ＣＰ
Ｕインターフェイス部２０１、及びデータバス２１７を
介して入力データ４１５をそれぞれ入力する。演算定数
格納メモリ４０２は、リード／ライト信号４１４に従
い、入力アドレス４１６が指定するアドレスにアクセス
を行う。リード／ライト信号４１４がＨのときは格納さ
れているデータを読み出して、それを出力データ４１７
として出力し、その信号４１４がＬのときには入力デー
タ４１５の書き込みを行う。

【００５０】乗算器４０３は、演算定数格納メモリ４０
２が出力した出力データ４１７と、カラールックアップ
テーブル部２０９が出力したＲＧＢデータ（入力ＲＧＢ
データ）４１８を入力し、出力データ４１７と入力ＲＧ
Ｂデータ４１８の乗算を行う。この乗算結果が出力ＲＧ
Ｂデータ４１９としてＲＧＢ Ｄ／Ａ変換部２１１に供
給される。

【００５１】図５は、水平表示期間におけるＲＧＢ値
演算部２１０の動作例を示すタイミングチャートであ
る。この図５を参照して、水平表示期間におけるＲＧＢ
値 演算部２１０の動作を具体的に説明する。

【００５２】図５に示す例では、水平表示期間中、即ち
水平同期カウンタ値４１２が０００ｈ〜ＯＦＦｈまで変
化する間中、セレクト信号４１３はＬとなっている。こ
のため、水平表示期間中、セレクタ４０１は水平同期カ
ウンタ値４１２を入力アドレス４１６として出力し、Ｃ
ＰＵアドレス４１１を無視する。

【００５３】上述したように、ＣＰＵアドレス４１１、
セレクト信号４１３、リード・ライト信号４１４、及び
入力データ４１５はＣＰＵ１０１から送られたものであ
る。また、水平同期カウンタ値４１２（及び垂直同期カ
ウンタ値）はＨＶ同期カウンタ部２１３、入力ＲＧＢデ
ータ４１８はカラールックアップテーブル部２０９が出
力したものである。

【００５４】水平表示期間中、リード／ライト信号はＨ
となっている。このため、水平表示期間中、演算定数格
納メモリ４０２は入力アドレス４１６が指定するアドレ
スからのデータ（演算定数）の読み出しを行う。このよ
うに、セレクト信号４１３がＬでリード／ライト信号４
１４がＨとなっている場合には、水平同期カウンタ値４
１２が指定するアドレスに格納されている演算定数（図
５においては“ａ”、“ｂ”、“ｃ”で表している）が
出力データ４１７として演算定数格納メモリ４０２から
出力される。なお、このときには、入力データ４１５は
無視される。

【００５５】乗算器４０３は、このようにして演算定数
格納メモリ４０２が出力した出力データ（演算定数）４
１７と、カラールックアップテーブル部２０９から入力
した入力ＲＧＢデータ４１８の乗算を行う。このとき、
出力データ（演算定数）４１７がａで入力ＲＧＢデータ
４１８がＲＧＢ１であった場合、乗算器４０３は、ＲＧ
Ｂ１×ａの値を出力ＲＧＢデータ４１９として出力す
る。また、水平同期カウンタ値４１２が０ＦＤｈであっ
たときには、乗算器４０３はＲＧＢ２×ａの値を出力Ｒ
ＧＢデータ４１９として出力する。

【００５６】上記したような演算定数格納メモリ４０２
の演算定数の読み出し、乗算器４０３の乗算は、水平同
期カウンタ値４１２が変化する度に行われる。これによ
り、水平方向の各ドット（ライン）のＲＧＢデータ（映
像信号）は、それに対応する演算定数に応じて変更さ
れ、水平方向に変化する映像効果が施される。

【００５７】なお、演算定数格納メモリ４０２から演算
定数を読み出すアドレスを任意に指定できるようにした
場合には、水平方向において異なる映像効果を任意に施
せる他に、垂直方向においても異なる映像効果を任意に
施すことができるようになる。これは、例えば演算定数
を読み出すアドレスを保持させるレジスタを用意し、セ
レクタ４０１がこのレジスタの出力を選択できるように
することで実現させることができる。

【００５８】上記レジスタは複数用意しても良く、レジ
スタに保持させる値は水平ブランク期間等を利用して書
き換えれば良い。また、レジスタの値と水平同期カウン
タ値４１２を加算する加算器を更に用意し、セレクタ４
０１にこの加算器の出力を選択できるようにさせても良
い。このように、演算定数格納メモリ４０２から演算定
数を読み出すアドレスを指定する方法には、様々な変形
が可能である。

【００５９】図６は、垂直ブランク期間におけるＲＧＢ
値 演算部２１０の動作例を示すタイミングチャートで
ある。この図６を参照して、次に、垂直ブランク期間に
おけるＲＧＢ値 演算部２１０の動作を具体的に説明す
る。

【００６０】上述したように、本実施の形態では、垂直
ブランク期間に、演算定数格納メモリ４０２に格納して
ある演算定数の書き換えを行う。この図６は、垂直ブラ
ンク期間内において、垂直同期カウンタ値が所定の値と
なった際に、演算定数の書き換え動作を行う様子を表し
ている。

【００６１】図６に示すように、セレクト信号４１３
は、垂直ブランク期間内における水平表示期間中、即ち
水平同期カウンタ値４１２が０００ｈ〜０ＦＦｈまでの
間中、Ｈとなっている。このため、セレクタ４０１はＣ
ＰＵアドレス４１１を選択し、このＣＰＵアドレス４１
１が入力アドレス４１６として演算定数格納メモリ４０
２に出力される。

【００６２】その一方、リード／ライト信号４１４は、
通常はＨとなっているが、水平同期カウンタ値４１２の
変化に合わせて、そのカウンタ値４１２が変化してから
次に変化するまでの間に１度、ＨからＬになり、Ｌから
Ｈに戻る。このリード／ライト信号４１４がＬとなって
いる間に、演算定数格納メモリ４０２は、入力アドレス
４１７（ＣＰＵアドレス４１１）が指定するアドレス
に、入力データ４１５の書き込みを行う。これにより、
例えば水平同期カウンタ値４１２が０００ｈのときに
は、それが指定するアドレスに、入力データ４１５（演
算定数）であるａが書き込まれ、水平同期カウンタ値４
１２が００１ｈのときには、それが指定するアドレス
に、入力データ４１５（演算定数）であるｂが書き込ま
れる。

【００６３】このようにして、水平同期カウンタ値４１
２がカウントアップする度に、演算定数格納メモリ４０
２に入力データ４１５（演算定数）の書き込みが行われ
る。これにより、演算定数格納メモリ４０２の各アドレ
スには、ＣＰＵ１０１から出力された入力データ４１５
が書き込まれることになる。当然のことながら、演算定
数格納メモリ４０２の任意のアドレスに任意の演算定数
を書き込むこともできる。この結果、様々な映像効果を
必要に応じて随時施すことができる。

【００６４】なお、図５のタイミングチャートは、図６
のタイミングチャートで演算定数格納メモリ４０２に演
算定数を格納し、演算定数格納メモリ４０２から演算定
数を読み出すアドレスを水平同期カウンタ値４１２で指
定することで実現されるものである。

【００６５】このように、本実施の形態では、水平方向
の各ドットに対し、個別に異なる映像効果を施すことが
できる。このため、例えば左から右に向かって順次暗く
なっていくような映像効果をはじめとして、様々な映像
効果を得ることができる。このような映像効果を施すた
めのＲＧＢ値 演算部２１０は、図４に示すように、Ｈ
Ｖ同期カウンタ部２１３を利用することで、簡易な構成
で実現される。このため、映像効果を施す機能を搭載す
ることによる装置のコストの増大は非常に低く抑えられ
る。

【００６６】なお、本実施の形態では、垂直ブランク期
間を利用して、演算定数格納メモリ４０２に格納させて
いる演算定数の書き換えを行っているが、水平ブランク
期間に行えるようにすることも可能である。

【００６７】また、本実施の形態では、演算定数格納メ
モリ４０２に格納した演算定数を、カラールックアップ
テーブル部２０９が出力したＲＧＢデータに掛けること
で、ＲＧＢデータを変更して映像効果を得るようにして
いるが、他の演算方法を用いて映像効果を得られるよう
にしても良い。この場合、例えば乗算器４０３の他に、
それとは異なる演算を行う演算器を少なくとも１つ更に
用意し、これらを用いて複雑な演算処理を行わせること
も可能である。

【００６８】また、本実施の形態では、カラールックア
ップテーブル部２０９が出力したＲＧＢデータをＲＧＢ
値 演算部２１０に入力させることで、各ジェネレータ
部２０４〜２０６から出力された画像データを合成した
後の最終的な画像データに対して映像効果を施すように
しているが、例えば各ジェネレータ部２０４〜２０６が
出力した画像データを入力するＲＧＢ値 演算部２１０
をそれぞれ設けることで、スプライト（オブジェク
ト）、バックグラウンド等の画像データをパーツ毎に異
なる映像効果を施させることも可能である（各ジェネレ
ータ部２０４〜２０６が出力する画像データは色コード
なので、場合によっては各部をそれに対応させる必要が
発生する）。このように、本発明は、様々な変形を行う
ことができるとともに、装置の形態に応じて様々な適用
が可能である。

【００６９】

【発明の効果】以上説明したように本発明は、主走査
（水平）方向に並ぶ画素数のレジスタ（或いはメモリ）
を用意し、映像効果を施すための各画素データに対する
演算処理を、その演算処理に用いるレジスタを順次変更
しながら行うようにしたため、主走査方向に変化する映
像効果を容易に施すことができる。

【００７０】副走査（垂直）方向に変化する映像効果
は、例えば１ライン（走査線）の演算処理に用いるレジ
スタを固定させることでそれを施すことができる。これ
らのことから、主走査、及び副走査方向に任意の映像効
果を施すことができ、画像表現力が大きく向上すること
になる。

【００７１】また、本発明は、上記各レジスタ（或いは
メモリ）に保持させる値を任意に書き換えられるように
したため、より幅広い映像効果を施すことができる。ま
た、本発明は、主走査方向に並ぶ画素数のレジスタ（或
いはメモリ）を用意したことで、各画素データの演算処
理に用いるレジスタを、主走査方向の走査クロックに基
づいて選択することができるため、簡易な構成で上記映
像効果を施すことができる。これにより、装置のコスト
の増大を低く抑えることができる。

【図面の簡単な説明】

【図１】本実施の形態が適用されたシステムの全体回路
構成図である。

【図２】ＶＤＰの構成図である。

【図３】画面表示タイミングの説明図である。

【図４】ＲＧＢ値 演算部の構成図である。

【図５】水平表示期間におけるＲＧＢ値 演算部の動作
例を示すタイミングチャートである。

【図６】垂直ブランク期間におけるＲＧＢ値 演算部の
動作例を示すタイミングチャートである。

【符号の説明】

１０１ ＣＰＵ １０２ プログラム／データＲＯＭ １０４ ＶＤＰ １０５ ＳＲＡＭ １０６ ＤＰ−ＲＡＭ １０８ テレビ ２１０ ＲＧＢ値 演算部 ４０１ セレクタ ４０２ 演算定数格納メモリ ４０３ 乗算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定方向、及び該所定方向の交差方向に
   画面上をラスタ走査されて描画される画像データに対
   し、それを構成する各画素データ毎にその表示状態を制
   御する装置であって、 前記画面の所定方向に並ぶ画素数に対応させて用意した
   複数の記憶手段と、 前記所定方向に並ぶ各画素に対する走査にそれぞれ対応
   させて、前記複数の記憶手段のなかから１つを選択する
   選択手段と、 前記選択手段が選択した記憶手段に記憶されている値を
   用いて、前記画像データを構成する各画素データに対し
   て所定の演算処理を行う演算手段と、 を具備したことを特徴とする画像制御装置。
2. 【請求項２】 前記複数の記憶手段に対し、それに記憶
   させる値を個別に書き込む書込手段を、 更に具備したことを特徴とする請求項１記載の画像制御
   装置。
3. 【請求項３】 前記選択手段は、前記所定方向に並ぶ各
   画素の走査されるタイミングを示す走査クロックをカウ
   ントし、該カウント値に基づいて前記複数の記憶手段の
   なかから１つを選択する、 ことを特徴とする請求項１、または２記載の画像制御装
   置。