JPH09153625A - Thin film processing and manufacture of thin film semiconductor device - Google Patents
Thin film processing and manufacture of thin film semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜加工方法と薄
膜半導体装置特に薄膜トランジスタの製造方法に係わ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film processing method and a method for manufacturing a thin film semiconductor device, particularly a thin film transistor.
【０００２】[0002]
【従来の技術】従来の薄膜半導体装置の薄膜トランジス
タの製造方法は、例えば図１０Ａにその概略断面図を示
すように、ガラス基板１上に、Ｍｏ，Ｔａ等よりなるゲ
ート電極２を被着形成し、これを覆って陽極酸化によっ
て酸化膜３を形成する。そして、これの上に全面的にＳ
ｉＮによる基板１からの不純物等を遮断する下地絶縁膜
４を、厚さが５０ｎｍ程度に形成し、これの上に第１の
ＳｉＯ2 層形成工程によってゲート絶縁膜５を全面的に
形成する。そして、これの上に最終的に形成する薄膜ト
ランジスタのチャネル形成層を構成する真性もしくは低
不純物濃度の非晶質（アモルファス）シリコンによる第
１の半導体層６を全面的に形成する。この第１の半導体
層６に対し、これを結晶化する例えばエキシマレーザ照
射による第１のレーザ照射加熱（アニール）を行ってこ
の第１の半導体層６を結晶化して多結晶半導体層とす
る。その後、第２のＳｉＯ2 層形成工程によって、後に
行うエッチングのストッパとなるＳｉＯ2 絶縁層７を全
面的に形成する。2. Description of the Related Art In a conventional method of manufacturing a thin film transistor of a thin film semiconductor device, a gate electrode 2 made of Mo, Ta or the like is adhered and formed on a glass substrate 1 as shown in a schematic sectional view of FIG. 10A. Then, an oxide film 3 is formed so as to cover this by anodic oxidation. And on top of this, S
A base insulating film 4 for blocking impurities or the like from the substrate 1 due to iN is formed to a thickness of about 50 nm, and a gate insulating film 5 is formed on the entire surface by a first SiO 2 layer forming step. Then, a first semiconductor layer 6 made of intrinsic or low-impurity-concentration amorphous silicon that constitutes a channel formation layer of a thin film transistor to be finally formed is formed over the entire surface. The first semiconductor layer 6 is crystallized and subjected to first laser irradiation heating (annealing) by, for example, excimer laser irradiation to crystallize the first semiconductor layer 6 to form a polycrystalline semiconductor layer. After that, in the second SiO 2 layer forming step, the SiO 2 insulating layer 7 serving as a stopper for etching to be performed later is entirely formed.
【０００３】図１０Ｂに示すように、ＳｉＯ2 絶縁層７
に対してフォトリソグラフィにより弗酸系のエッチャン
トを用いたウエットエッチングを行って第１の半導体層
６の最終的にチャネル形成部分となる部分上のＳｉＯ2
絶縁層７を残して他部をエッチング除去するパターンエ
ッチングを行う。その後、ｎ型もしくはｐ型の不純物が
高濃度にドープされた非晶質シリコン半導体層による第
２の半導体層８を全面的に被着形成する。そして、この
第２の半導体層８に対して第２の例えばエキシマレーザ
によるレーザ照射加熱を行い、第２の半導体層８の結晶
化を行ってこの半導体層の多結晶化を行い、またこの第
２の半導体層８からの不純物を、下層の第１の半導体層
６に、絶縁層７をマスクとして拡散し、かつ不純物の活
性化を行う。As shown in FIG. 10B, the SiO 2 insulating layer 7
SiO 2 on the portion to be the final channel forming portion of the first semiconductor layer 6 by performing a wet etching using an etchant of hydrofluoric acid by photolithography with respect to
Pattern etching is performed to remove the other part by etching while leaving the insulating layer 7. After that, a second semiconductor layer 8 made of an amorphous silicon semiconductor layer heavily doped with an n-type or p-type impurity is deposited on the entire surface. Then, the second semiconductor layer 8 is heated by laser irradiation with a second excimer laser, for example, to crystallize the second semiconductor layer 8 to polycrystallize the semiconductor layer, and Impurities from the second semiconductor layer 8 are diffused into the lower first semiconductor layer 6 using the insulating layer 7 as a mask, and the impurities are activated.
【０００４】そして、図１０Ｃに示すように、この第２
の半導体層８と、これの下の第１の半導体層６に対して
フォトリソグラフィによるパターンエッチングを行っ
て、上層の第２の半導体層８に関しては、ソース領域お
よびドレイン領域の形成部以外をエッチング除去し、下
層の第１の半導体層６に関しては、ソース領域およびド
レイン領域の形成部とこれら間のチャネル形成部とに差
し渡るパターンを残して他部をエッチング除去する。Then, as shown in FIG. 10C, this second
Patterning by photolithography is performed on the semiconductor layer 8 and the first semiconductor layer 6 thereunder, and the second semiconductor layer 8 on the upper side is etched except for the formation portion of the source region and the drain region. Then, the lower first semiconductor layer 6 is removed by etching while leaving the pattern extending to the source region and drain region forming portions and the channel forming portion therebetween.
【０００５】この第２および第１の半導体層８および６
に対するパターンエッチングは同一フォトリソグラフィ
によるパターンエッチングによって行うことができる。
すなわち、上層の第２の半導体層８に関しては、そのソ
ースおよびドレイン領域の分離のためのエッチングは、
絶縁層７上で行うことにより、この絶縁層７がエッチン
グのストッパー、つまり第１の半導体層６に対するエッ
チングマスクとして作用することから、図１０Ｃに示す
ように、下層の第１の半導体層６に関してのエッチング
は、絶縁層７下ではそのエッチングがなされない。した
がって、上層の第２の半導体層８に関してのみソースお
よびドレイン領域の分離がなされる。そして、この分離
部すなわちソースおよびドレイン領域の互いに対向する
部分以外の外周部においては、上層の第２の半導体層８
下に絶縁層７が存在しないことから、上層の第２の半導
体層８のパターンエッチングと、下層の第１の半導体層
６のパターンエッチングが同時に行われる。The second and first semiconductor layers 8 and 6
The pattern etching with respect to can be performed by pattern etching by the same photolithography.
That is, regarding the upper second semiconductor layer 8, the etching for separating the source and drain regions is
Since the insulating layer 7 acts as an etching stopper, that is, an etching mask for the first semiconductor layer 6 by performing the insulating layer 7 on the insulating layer 7, as shown in FIG. The etching is not performed under the insulating layer 7. Therefore, the source and drain regions are separated only with respect to the upper second semiconductor layer 8. Then, in the outer peripheral portion other than the portions of the isolation portion, that is, the source and drain regions facing each other, the upper second semiconductor layer 8 is formed.
Since the insulating layer 7 does not exist below, the pattern etching of the upper second semiconductor layer 8 and the pattern etching of the lower first semiconductor layer 6 are simultaneously performed.
【０００６】この場合、上層の第２の半導体層８に関す
るソースおよびドレイン領域の分離のエッチングが、下
層の第１の半導体層６に至ることがないようにするため
には、この分離のエッチングは、確実に絶縁層７上でな
される必要があることから、この分離のエッチング縁部
は、このパターンエッチングに際してのフォトリソグラ
フィすなわちフォトレジストに対する露光マスクの位置
合わせの誤差すなわちずれを見込んで、絶縁層７の縁部
より所要の幅Ｗｓだけ入り込む位置となるようにするこ
とが必要となる。In this case, in order to prevent the isolation etching of the source and drain regions of the upper second semiconductor layer 8 from reaching the lower first semiconductor layer 6, the isolation etching is performed. Since it is necessary to surely be performed on the insulating layer 7, the etching edge of this isolation allows for an error or misalignment of the alignment of the exposure mask with respect to the photolithography, that is, the photoresist during the etching of the pattern. It is necessary to make the position such that the width Ws of the required width Ws comes in from the edge of No. 7.
【０００７】その後、第１の半導体層６の少なくともチ
ャネル形成部に、特性向上のための水素化処理を水素プ
ラズマ照射によって行う。その後、この水素化処理に際
してのプラズマで発生するイオンによる衝撃等によって
半導体層表面に発生するダメージの回復をはかるために
例えばレーザ照射による熱処理を行う。この熱処理は、
図示しないが、ＳｉＮ膜を全面的に被覆して行うことに
よって、半導体層に導入された水素の再拡散を防止する
とともに、このＳｉＮ膜中に含まれる水素を半導体層に
導入してより水素化の効果を高めることができる。After that, at least a channel forming portion of the first semiconductor layer 6 is subjected to hydrogenation treatment for improving characteristics by hydrogen plasma irradiation. Then, in order to recover the damage generated on the surface of the semiconductor layer due to the impact of ions generated by plasma during the hydrogenation treatment, for example, heat treatment by laser irradiation is performed. This heat treatment
Although not shown, by covering the entire surface of the SiN film, re-diffusion of hydrogen introduced into the semiconductor layer is prevented, and hydrogen contained in the SiN film is introduced into the semiconductor layer for further hydrogenation. The effect of can be enhanced.
【０００８】このようにして、残された第１の半導体層
６とこれよりの不純物が拡散された第２の半導体層８と
によってソースおよびドレイン各領域９ｓおよび９ｄが
形成される。In this manner, the source and drain regions 9s and 9d are formed by the remaining first semiconductor layer 6 and the second semiconductor layer 8 in which impurities are diffused.
【０００９】そしてソースおよびドレイン領域９ｓおよ
び９ｄ上に、それぞれソースおよびドレイン各電極１０
ｓおよび１０ｄをオーミックに被着形成する。この場
合、上述したように、ＳｉＮが全面的に形成されている
場合には、これに電極コンタクト窓を開口して、この電
極コンタクト窓を通じてソースおよびドレイン領域９ｓ
および９ｄ上に、それぞれソースおよびドレイン各電極
１０ｓおよび１０ｄのコンタクトを行う。このようにし
て薄膜トランジスタを作製するものである。On the source and drain regions 9s and 9d, the source and drain electrodes 10 are formed, respectively.
s and 10d are deposited ohmic. In this case, as described above, when SiN is formed over the entire surface, an electrode contact window is opened in this, and the source and drain regions 9s are formed through this electrode contact window.
And 9d are contacted with the source and drain electrodes 10s and 10d, respectively. Thus, the thin film transistor is manufactured.
【００１０】[0010]
【発明が解決しようとする課題】上述の薄膜半導体装置
の薄膜トランジスタ製造方法によるとき、種々の問題が
ある。すなわち、上述の従来方法による場合、第１の半
導体層６のチャネル形成部上には絶縁層７が存在するも
のであることから、この半導体層６に対する水素導入は
絶縁層７を貫通してなされるものであり、しかも上述し
たように、ソースおよびドレイン領域を構成する半導体
層８は、絶縁層７上に、所要の幅Ｗｓに渡って入り込ん
で形成されることから、この幅Ｗｓをもって絶縁層７上
に上層半導体層８が存在する部分下における半導体層６
に対する水素導入は、図１０Ｃ中矢印ａをもって模式的
に示すように、絶縁層７の面方向に沿って進行して行わ
れることになる。したがって、この水素化処理には長時
間の処理が必要となり、作業性の低下を来す。There are various problems in the method of manufacturing a thin film transistor for a thin film semiconductor device described above. That is, in the case of the above-described conventional method, since the insulating layer 7 is present on the channel forming portion of the first semiconductor layer 6, hydrogen is introduced into the semiconductor layer 6 through the insulating layer 7. In addition, as described above, the semiconductor layer 8 forming the source and drain regions is formed on the insulating layer 7 so as to extend over the required width Ws. Therefore, the insulating layer has this width Ws. 7 under the portion where the upper semiconductor layer 8 is present on 7
Hydrogen is introduced into the insulating layer 7 along the surface direction of the insulating layer 7, as schematically shown by an arrow a in FIG. 10C. Therefore, this hydrogenation process requires a long period of time, resulting in a decrease in workability.
【００１１】また、上述の従来方法では、ゲート絶縁膜
５と、絶縁層７との２回のＳｉＯ2形成工程を必要とす
ること、絶縁層７に関しては、これを所定のパターンに
形成するためのフォトリソグラフィによるパターンエッ
チングを必要とすること、第１および第２の半導体層６
および８への第１および第２の２回のレーザ照射加熱処
理を必要とすることなどから、その製造工程が煩雑であ
る。Further, in the above-mentioned conventional method, the step of forming SiO 2 of the gate insulating film 5 and the insulating layer 7 is required twice, and the insulating layer 7 is formed in a predetermined pattern. Patterning by photolithography of the first and second semiconductor layers 6
Since the first and second laser irradiation heat treatments of 8 and 8 are required, the manufacturing process thereof is complicated.
【００１２】更に、絶縁層７の形成におけるＳｉＯ2 層
のエッチングは、通常、弗酸系のエッチング液が用いら
れるものであるが、このエッチングに際して、基板１と
してガラス基板が用いられる場合は、このエッチング液
によって、この基板１もＳｉＯ2 絶縁層７の厚さに相当
する厚さだけエッチングされる。すなわち、絶縁層７の
厚さが例えば２０００Åであれば、基板１も２０００Å
エッチングされることになり、基板中に含まれるＮａ，
Ｋなどの不純物によってトランジスタの特性劣化、特性
変動を来すなどの不都合を生じ、また、基板のエッチン
グによってエッチング液が汚損され、エッチング液の寿
命が短縮される。Further, in the etching of the SiO 2 layer in forming the insulating layer 7, a hydrofluoric acid-based etching solution is usually used. In this etching, when a glass substrate is used as the substrate 1, this etching is performed. The substrate 1 is also etched by the etching liquid to a thickness corresponding to the thickness of the SiO 2 insulating layer 7. That is, if the insulating layer 7 has a thickness of 2000 Å, the substrate 1 also has a thickness of 2000 Å.
Will be etched and Na contained in the substrate,
Impurities such as K cause inconveniences such as deterioration of characteristics of the transistor and fluctuations of characteristics, and the etching liquid is contaminated by the etching of the substrate, and the life of the etching liquid is shortened.
【００１３】また、ゲート電極２と、絶縁層７との位置
すなわちゲート電極２と半導体層６のチャネル形成部と
の位置合わせが正確になされないことから、必要以上に
ゲート電極２とソースおよびドレイン領域との対向面積
が増大し、ゲートとソースおよびドレインとの間の寄生
容量が大きくなって、スイッチング速度の低下、周波数
特性の低下を来し、また、最終的に得た薄膜トランジス
タの特性が不均一となるとか、不良品の発生率が高くな
る。Further, since the position of the gate electrode 2 and the insulating layer 7, that is, the position of the gate electrode 2 and the channel forming portion of the semiconductor layer 6 is not accurately aligned, the gate electrode 2 and the source and drain are unnecessarily excessive. The area facing the region is increased, the parasitic capacitance between the gate and the source and drain is increased, and the switching speed and frequency characteristics are degraded. It becomes uniform and the incidence of defective products increases.
【００１４】さらに、上述の従来方法では、ゲート電極
と、ソースおよびドレイン領域を積極的に離間させたオ
フセット構成のトランジスタの作製が困難である。Further, according to the above conventional method, it is difficult to manufacture a transistor having an offset structure in which the gate electrode and the source and drain regions are positively separated from each other.
【００１５】本発明においては、上述した諸問題の解決
を図る上で極めて有利な、薄膜加工方法と、薄膜半導体
装置の製造方法提供する。The present invention provides a thin film processing method and a manufacturing method of a thin film semiconductor device, which are extremely advantageous in solving the above-mentioned problems.
【００１６】更に、本発明においては、必要に応じて、
オフセット構造によるトランジスタの作製を可能にす
る。Further, in the present invention, if necessary,
Enables fabrication of transistors with an offset structure.
【００１７】[0017]
【課題を解決するための手段】本発明は、下地面上に選
択的にレジストパターンを形成する第１工程と、下地面
およびレジストパターンの表面に薄膜を形成する第２工
程と、レジストパターンを除去してこの上の薄膜を選択
的に除去すなわちリフトオフする第３の工程とを採っ
て、目的とするパターンの薄膜加工を行う。According to the present invention, a first step of selectively forming a resist pattern on a base surface, a second step of forming a thin film on the surface of the base surface and the resist pattern, and a resist pattern are formed. A third step of removing and thinly removing the thin film thereon, that is, lift-off, is adopted to perform thin film processing of a target pattern.
【００１８】また、本発明においては、基板上にゲート
電極を形成する工程と、ゲート電極上にゲート絶縁膜を
形成する工程と、ゲート電極に対応するレジストパター
ンを形成する工程と、全面的に不純物含有層を被着形成
する工程と、レジストパターンを除去して、この上の不
純物含有層を選択的に除去すなわちリフトオフしてソー
ス領域およびドレイン領域を形成する工程とを採って薄
膜半導体装置を得る。Further, in the present invention, the steps of forming a gate electrode on the substrate, forming a gate insulating film on the gate electrode, and forming a resist pattern corresponding to the gate electrode are entirely performed. A thin film semiconductor device is manufactured by adopting a step of depositing an impurity containing layer and a step of removing a resist pattern and selectively removing or lifting off the impurity containing layer thereon to form a source region and a drain region. obtain.
【００１９】上述の本発明方法によるときは、簡潔な方
法によって確実に薄膜のパターン化を行うことができ、
また薄膜半導体装置の薄膜トランジスタの製造において
は、簡潔な工程をとって、特性にすぐれ、信頼性の高い
トランジスタを量産的に製造することができるものであ
る。According to the method of the present invention described above, patterning of a thin film can be reliably performed by a simple method,
Further, in manufacturing a thin film transistor of a thin film semiconductor device, a transistor having excellent characteristics and high reliability can be mass-produced by taking simple steps.
【００２０】[0020]
【発明の実施の形態】本発明の実施の形態を説明する。
本発明においては、基本的には、下地面上に選択的にレ
ジストパターンを形成する第１工程と、下地面およびレ
ジストパターンの表面に薄膜を形成する第２工程と、レ
ジストパターンを除去してこの上の上記薄膜を選択的に
除去すなわちリフトオフする第３の工程とを採って、目
的とするパターンの薄膜加工を行う。Embodiments of the present invention will be described.
In the present invention, basically, the first step of selectively forming a resist pattern on the underlying surface, the second step of forming a thin film on the underlying surface and the surface of the resist pattern, and removing the resist pattern A third step of selectively removing, that is, lifting off, the above thin film is taken, and a thin film having a desired pattern is processed.
【００２１】以下主として本発明方法によってオフセッ
ト型の薄膜トランジスタを形成する場合について説明す
る。Hereinafter, a case of forming an offset type thin film transistor by the method of the present invention will be mainly described.
【００２２】〔第１の実施例〕図１および図２は、この
実施例における工程図を示す。この場合、先ず基板２１
を用意する。この基板２１は、後述するフォトレジスト
に対する露光光に対して光透過性を示す透明基板例えば
ガラス基板、石英基板、プラスチック基板等によって構
成する。[First Embodiment] FIGS. 1 and 2 show process diagrams in this embodiment. In this case, first, the substrate 21
Prepare The substrate 21 is composed of a transparent substrate, such as a glass substrate, a quartz substrate, a plastic substrate, or the like, which is transparent to the exposure light for the photoresist described later.
【００２３】図１Ａに示すように、基板２１上にゲート
電極２２を被着形成する。このゲート電極２２の形成
は、例えばＡｌ、Ｍｏ、Ｔｉ等の金属を、スパッタリン
グ、蒸着層等によって全面的に形成し、フォトリソグラ
フィによるパターンエッチングを行って所要のパターン
に形成する。そして、図示しないが、必要に応じてゲー
ト電極２２の表面を陽極酸化する。As shown in FIG. 1A, a gate electrode 22 is deposited on a substrate 21. The gate electrode 22 is formed by forming a metal such as Al, Mo, or Ti on the entire surface by sputtering, a vapor deposition layer or the like, and performing pattern etching by photolithography to form a desired pattern. Then, although not shown, the surface of the gate electrode 22 is anodized if necessary.
【００２４】そして、全面的に例えば厚さ５０ｎｍ程度
にＳｉＮによる基板２１からの不純物等を遮断する絶縁
性の下地層２３を形成し、これの上にＳｉＯ2 ゲート絶
縁膜２４を被着する。このゲート絶縁膜２４上を下地面
としてこれの上に、ポジタイプのフォトレジスト、すな
わち露光部が現像によって除去される有機材料の例えば
マイクロポジットＳ１８０８（シップレー社製商品名）
によるフォトレジスト２５を全面的に塗布する。Then, an insulating underlayer 23 for blocking impurities and the like from the substrate 21 made of SiN is formed on the entire surface to a thickness of, for example, about 50 nm, and a SiO 2 gate insulating film 24 is deposited thereon. The gate insulating film 24 is used as a base surface on which a positive type photoresist, that is, an organic material whose exposed portion is removed by development, such as Microposit S1808 (trade name, manufactured by Shipley) is used.
Photoresist 25 is applied over the entire surface.
【００２５】そして、図１Ａに矢印をもって模式的に示
すように、基板２１の裏面側からゲート電極２２を露光
マスクとしてフォトレジスト２５に対する露光を行い、
現像処理する。Then, as schematically shown by arrows in FIG. 1A, the photoresist 25 is exposed from the back surface side of the substrate 21 using the gate electrode 22 as an exposure mask,
Develop.
【００２６】このようにすると、図１Ｂに示すように、
ゲート電極２２に整合してこの電極２２上にこのパター
ンに対応するパターンのレジストパターン３５、すなわ
ち後述するリフトオフ用のレジストパターンが形成され
る。その後、例えば１４０℃の加熱処理を行って、レジ
ストパターン３５を軟化ないしは溶融させることによっ
て図１Ｃに示すように、レジストパターン３５をゲート
絶縁膜２４上で流延させて、ゲート電極２２の縁部から
所定の幅Ｗ0 に渡って広げる。この幅Ｗ0 は、レジスト
パターン３５の厚さ、露光時間、加熱温度等を制御する
ことによって選定することができるものであり、この幅
Ｗ0 は例えば１μｍ程度以上にもすることができる。In this way, as shown in FIG. 1B,
A resist pattern 35 having a pattern corresponding to this pattern, that is, a lift-off resist pattern described later is formed on the electrode 22 in alignment with the gate electrode 22. Thereafter, for example, a heat treatment at 140 ° C. is performed to soften or melt the resist pattern 35 so that the resist pattern 35 is cast on the gate insulating film 24 as shown in FIG. To a predetermined width W 0 . The width W 0 can be selected by controlling the thickness of the resist pattern 35, the exposure time, the heating temperature, etc. The width W 0 can be set to, for example, about 1 μm or more.
【００２７】その後、全面的に、目的とするパターン化
を行う薄膜、この例では、例えばｎ型、もしくはｐ型の
不純物が高濃度にドープされた非晶質シリコン半導体層
による不純物含有層４１を例えば厚さ３０ｎｍに形成す
る。この場合の不純物含有層４１の形成は、レーザーパ
ターン３５の耐熱温度（一般には１５０℃）以下の例え
ば９０℃でＰＥＣＶＤ（プラズマ化学気相成長）法によ
って形成する。After that, a thin film on which the desired patterning is performed, in this example, an impurity-containing layer 41 made of an amorphous silicon semiconductor layer highly doped with, for example, n-type or p-type impurities. For example, the thickness is 30 nm. In this case, the impurity-containing layer 41 is formed by PECVD (plasma chemical vapor deposition) at 90 ° C., which is lower than the heat resistant temperature of the laser pattern 35 (generally 150 ° C.).
【００２８】次に、図１Ｄに示すように、レジストパタ
ーン３５を除去し、これと共にこのレジストパターン３
５上の不純物含有層４１を選択的に除去する。すなわ
ち、リフトオフする。このレジストパターン３５の除去
は、例えばウエットプロセス、例えばアセトン中での超
音波振動の印加によって行うことができる。Next, as shown in FIG. 1D, the resist pattern 35 is removed, and this resist pattern 3 is also removed.
The impurity-containing layer 41 on 5 is selectively removed. That is, lift off. The removal of the resist pattern 35 can be performed by, for example, a wet process, for example, application of ultrasonic vibration in acetone.
【００２９】このようにすると、図１Ｄに示されるよう
に、ゲート電極２２を挟んでそのチャネル長方向の両端
から上述のオフセット幅Ｗ0 に対応し、例えばＷ1 ＞Ｗ
0 のオフセット幅Ｗ1 を有し、Ｗ1 だけ外側にずれた位
置に、不純物含有層４１が分離して残される。In this way, as shown in FIG. 1D, the offset width W 0 corresponds to the above-described offset width W 0 from both ends of the gate electrode 22 in the channel length direction, for example, W 1 > W.
The impurity-containing layer 41 is left at a position having an offset width W 1 of 0 and shifted outward by W 1 .
【００３０】図２Ａに示すように、全面的に不純物含有
層４１に比し充分不純物濃度が低い、非晶質シリコン半
導体層による真性ないしは低濃度半導体層４２を例えば
ＰＥＣＶＤ法によって形成する。As shown in FIG. 2A, an intrinsic or low-concentration semiconductor layer 42 made of an amorphous silicon semiconductor layer having a sufficiently lower impurity concentration than the impurity-containing layer 41 is formed on the entire surface by, for example, the PECVD method.
【００３１】その後、それぞれ非晶質半導体層よりなる
不純物含有層４１および真性ないしは低濃度半導体層４
２に対する熱処理を、例えばエキシマレーザビームの照
射による同一熱処理工程で同時に行って、これらの不純
物含有層４１および真性ないしは低濃度半導体層４２を
結晶化して多結晶半導体層とする。このとき、この熱処
理によって、不純物含有層４１中の不純物が、これに接
触して形成された真性ないしは低濃度半導体層４２中に
拡散し、かつ不純物の活性化がなされ、図２Ｂに示すよ
うに、ソースおよびドレイン領域２６ｓおよび２６ｄが
形成される。After that, the impurity-containing layer 41 and the intrinsic or low-concentration semiconductor layer 4 each made of an amorphous semiconductor layer are formed.
The heat treatment for 2 is simultaneously performed in the same heat treatment step by, for example, irradiation with an excimer laser beam to crystallize the impurity-containing layer 41 and the intrinsic or low-concentration semiconductor layer 42 into a polycrystalline semiconductor layer. At this time, the heat treatment diffuses the impurities in the impurity-containing layer 41 into the intrinsic or low-concentration semiconductor layer 42 formed in contact therewith, and activates the impurities, as shown in FIG. 2B. , Source and drain regions 26s and 26d are formed.
【００３２】この場合、例えばレーザ光照射による加熱
によってシリコン（Ｓｉ）半導体層が溶融し、不純物が
拡散することによって、不純物がオフセット部を形成す
べき部分にも拡散して行くことが考えられるが、レーザ
照射後のＳｉの溶融時間は、１００ｎｓ程度であり、一
方、不純物例えばＰ（りん）の溶融Ｓｉ中での拡散係数
Ｄは、５．１×１０-4〔ｃｍ2 ｓｅｃ-1〕であることが
知られているので、溶融時間をＴとするときの拡散長Ｌ
＝√（ＤＴ）により、１回のレーザ照射での拡散長は、
約３０ｎｍとなり、充分オフセットを保持することがで
きる。In this case, it is considered that the silicon (Si) semiconductor layer is melted by heating by laser light irradiation and the impurities are diffused, so that the impurities are diffused also to the portion where the offset portion is to be formed. The melting time of Si after laser irradiation is about 100 ns, while the diffusion coefficient D of impurities such as P (phosphorus) in molten Si is 5.1 × 10 −4 [cm 2 sec −1 ]. It is known that there is a diffusion length L when the melting time is T.
= √ (DT), the diffusion length in one laser irradiation is
It is about 30 nm, and the offset can be sufficiently retained.
【００３３】その後、外部に露出した半導体層４２に対
して、水素化処理例えば水素プラズマ照射による水素導
入処理を行い、その後熱処理を行ってプラズマ照射によ
る結晶のダメージの回復をはかる。この処理において、
図示しないが、表面にＳｉＮを被着することによって、
前述したように、水素の再拡散防止と、このＳｉＮから
の水素導入を行い、より確実に水素導入による半導体層
の特性向上と安定化をはかることができる。After that, the semiconductor layer 42 exposed to the outside is subjected to hydrogenation treatment, for example, hydrogen introduction treatment by hydrogen plasma irradiation, and then heat treatment is performed to recover damage to the crystal due to plasma irradiation. In this process,
Although not shown, by depositing SiN on the surface,
As described above, it is possible to prevent re-diffusion of hydrogen and introduce hydrogen from this SiN to more reliably improve the characteristics and stabilize the characteristics of the semiconductor layer by introducing hydrogen.
【００３４】このようにして、図２Ｂに示すように、ゲ
ート電極２２上にゲート絶縁層２４を介して形成された
真性もしくは低濃度の半導体層４２においてチャネル形
成部が形成され、その両側にソースおよびドレイン各領
域２６ｓおよび２６ｄが形成された目的とする薄膜トラ
ンジスタを得ることができる。そして、これらソースお
よびドレイン各領域２６ｓおよび２６ｄ上に、これらの
上にＳｉＮ等の被覆層が形成されている場合において
は、この被覆層に電極コンタクト窓を形成し、それぞれ
ソースおよびドレイン電極２７ｓおよび２７ｄをオーミ
ックに被着する。これら電極２７ｓおよび２７ｄの形成
は、金属の全面蒸着およびフォトリソグラフィによるパ
ターンエッチングによって同時に形成できる。このよう
にして目的とする薄膜トランジスタを構成する。Thus, as shown in FIG. 2B, a channel forming portion is formed in the intrinsic or low-concentration semiconductor layer 42 formed on the gate electrode 22 with the gate insulating layer 24 interposed therebetween, and the channel forming portion is formed on both sides thereof. Thus, a target thin film transistor in which the drain regions 26s and 26d are formed can be obtained. When a coating layer of SiN or the like is formed on each of the source and drain regions 26s and 26d, an electrode contact window is formed in the coating layer to form the source and drain electrodes 27s and 27s, respectively. 27d is applied ohmic. The electrodes 27s and 27d can be formed at the same time by blanket deposition of metal and pattern etching by photolithography. In this way, the target thin film transistor is constructed.
【００３５】この本発明方法によって得た薄膜トランジ
スタのドレイン電流−ゲート電圧特性を図３に示す。こ
れより明らかなように、本発明に方法によって得たトラ
ンジスタ（電界効果トランジスタ）は、すぐれた特性を
有する。この場合、水素化処理に際してＳｉＮの被覆を
行わないでアニールを施した場合であるが、ＳｉＮの被
覆を行ってアニールする場合は、より急峻な立ち上がり
を示す、すぐれた特性となる。The drain current-gate voltage characteristics of the thin film transistor obtained by the method of the present invention are shown in FIG. As is clear from this, the transistor (field effect transistor) obtained by the method of the present invention has excellent characteristics. In this case, the annealing is performed without SiN coating in the hydrogenation treatment. However, when SiN coating is performed and annealing is performed, the characteristics are excellent and show a sharper rise.
【００３６】上述した例では、不純物がドープされた半
導体層による不純物含有層４１を先に形成して、これの
パターン化すなわちソースおよびドレインの分離形成
を、レジストパターン３５のリフトオフによって行って
後に、真性もしくは低不純物濃度の半導体層４２の形成
を行った場合であるが、これとは逆に真性もしくは低不
純物濃度の半導体層４２の形成を行って後にレジストパ
ターン３５の形成と、不純物含有層４１の形成とを行っ
てそのソースおよびドレインの分離のリフトオフを行う
ようにすることもできる。In the above-described example, the impurity-containing layer 41 of the semiconductor layer doped with impurities is first formed, and the patterning of the impurity-containing layer 41, that is, the formation of the source and the drain is performed by lift-off of the resist pattern 35. This is the case where the intrinsic or low impurity concentration semiconductor layer 42 is formed. On the contrary, the intrinsic or low impurity concentration semiconductor layer 42 is formed, and then the resist pattern 35 and the impurity containing layer 41 are formed. Can be formed to perform lift-off for separating the source and the drain.
【００３７】この場合の一実施例を説明する。 〔第２の実施例」図４は、この実施例における工程図を
示す。この例においても、図４Ａに示すように、先ず、
基板２１を用意する。この基板２１は、前述したと同様
に後に行うフォトレジストに対する露光光に対して光透
過性を示す透明基板例えばガラス基板、石英基板、プラ
スチック基板によって構成する。An example of this case will be described. [Second Embodiment] FIG. 4 is a process chart of this embodiment. Also in this example, as shown in FIG. 4A, first,
The substrate 21 is prepared. The substrate 21 is composed of a transparent substrate, such as a glass substrate, a quartz substrate, or a plastic substrate, which is transparent to the exposure light for the photoresist, which is performed later, as described above.
【００３８】基板２１上に前述したと同様の方法によっ
てゲート電極２２を形成し、必要に応じて例えば陽極酸
化によって表面に絶縁層を形成する。このゲート電極２
２を覆って全面的に例えば厚さ５０ｎｍ程度にＳｉＮに
よる基板２１からの不純物等を遮断する絶縁性の下地層
２３を形成し、これの上にＳｉＯ2 ゲート絶縁膜２４を
被着する。そして、この実施例では、このゲート絶縁膜
２４上に、例えば前述したと同様の非晶質Ｓｉによる真
性もしくは低不純物濃度の半導体層４２を全面的に形成
し、これの上に全面的に前述したと同様のポジタイプの
フォトレジスト２５を塗布する。The gate electrode 22 is formed on the substrate 21 by the same method as described above, and if necessary, an insulating layer is formed on the surface by, for example, anodic oxidation. This gate electrode 2
An insulating underlayer 23 for covering impurities, etc. from the substrate 21 is formed by SiN so as to have a thickness of, for example, about 50 nm so as to cover 2 and the SiO 2 gate insulating film 24 is deposited thereon. Then, in this embodiment, a semiconductor layer 42 of intrinsic or low impurity concentration made of amorphous Si similar to that described above is entirely formed on the gate insulating film 24, and the semiconductor layer 42 is entirely formed on the semiconductor layer 42. The same positive type photoresist 25 as described above is applied.
【００３９】そして、このフォトレジスト２５に対し
て、図４Ａに矢印をもって模式的に示すように、基板２
１の裏面側からゲート電極２２を露光マスクとしてフォ
トレジスト２５に対する露光を行い、現像処理する。Then, with respect to the photoresist 25, as shown in FIG.
The photoresist 25 is exposed from the back surface side of No. 1 using the gate electrode 22 as an exposure mask, and development processing is performed.
【００４０】このようにすると、図４Ｂに示すように、
ゲート電極２２に整合してこの電極２２上にこのパター
ンに対応するレジストパターン３５が形成される。In this way, as shown in FIG. 4B,
A resist pattern 35 corresponding to this pattern is formed on the electrode 22 in alignment with the gate electrode 22.
【００４１】これを図４Ｃに示すように、加熱し所要の
幅に流延して、上述した例と同様に、ゲート電極２２の
縁部より所要の幅Ｗ0 だけ広げる。この幅Ｗ0 は、前述
したようにレジストパターン３５の厚さ、露光時間、加
熱温度等を制御することによって選定することができる
ものであり、この幅Ｗ0 は例えば１μｍ程度以上にもす
ることができる。このようにして、後述するリフトオフ
用のマスクを形成する。As shown in FIG. 4C, this is heated and cast to a required width to widen the required width W 0 from the edge portion of the gate electrode 22 as in the above-described example. The width W 0 can be selected by controlling the thickness of the resist pattern 35, the exposure time, the heating temperature, etc. as described above, and the width W 0 can be set to, for example, about 1 μm or more. You can In this way, a lift-off mask to be described later is formed.
【００４２】その後、全面的に、すなわちレジストパタ
ーン３５の表面と、半導体層４２の、レジストパターン
３５が形成されずに外部に露出した表面とに差し渡って
薄膜、この例ではｎ型もしくはｐ型の不純物が高濃度に
ドープされた例えば非晶質シリコン半導体層による不純
物含有層４１を、例えば厚さ３０ｎｍに形成する。この
場合の第１の半導体４１の形成は、レーザーパターン３
５の耐熱温度以下（一般には１５０℃以下）の例えば９
０℃でＰＥＣＶＤ法によって形成する。After that, a thin film, that is, n-type or p-type in this example, is spread over the entire surface, that is, the surface of the semiconductor layer 42 and the surface of the semiconductor layer 42 exposed to the outside without the resist pattern 35 being formed. The impurity-containing layer 41 made of, for example, an amorphous silicon semiconductor layer in which the impurities are highly doped, is formed to have a thickness of 30 nm, for example. The formation of the first semiconductor 41 in this case is performed by the laser pattern 3
5 or lower (generally 150 ° C. or lower), for example, 9
It is formed by the PECVD method at 0 ° C.
【００４３】次に、図４Ｄに示すように、レジストパタ
ーン３５を上述したと同様に例えばアセトン中での超音
波振動の印加によるウエットプロセスによって除去して
このレジストパターン３５と共にこれの上の第１の半導
体層４１を選択的に除去、すなわちリフトオフする。Next, as shown in FIG. 4D, the resist pattern 35 is removed by a wet process by applying ultrasonic vibration in acetone, for example, as described above, and the resist pattern 35 and the first pattern on the resist pattern 35 are removed. The semiconductor layer 41 is selectively removed, that is, lifted off.
【００４４】このようにすると、ゲート電極２２を挟ん
でそのチャネル長方向の両端から上述のオフセット幅Ｗ
0 に対応するオフセット幅Ｗ1 だけ外側にずれた位置
に、不純物含有層４１が対の部分に分離されて残され
る。By doing so, the above-described offset width W is applied from both ends in the channel length direction with the gate electrode 22 interposed therebetween.
The impurity-containing layer 41 is separated and left in a pair at a position displaced outward by an offset width W 1 corresponding to 0 .
【００４５】その後、非晶質Ｓｉよりなる不純物含有層
４１および真性ないしは低濃度半導体層４２に対する熱
処理を同一工程で例えばエキシマレーザビームの照射に
よる加熱による結晶化処理を同時に行ってこれら薄膜４
１および半導体層４２を多結晶半導体層とすると共に、
不純物含有層４１中の不純物を、この薄膜４１下の半導
体層４２中に拡散し、かつこの不純物の活性化を行い、
図４Ｄに示すように、ソースおよびドレイン領域２６ｓ
および２６ｄを形成する。Thereafter, the impurity-containing layer 41 made of amorphous Si and the intrinsic or low-concentration semiconductor layer 42 are subjected to heat treatment in the same step, for example, crystallization treatment by heating by irradiation with an excimer laser beam at the same time, and these thin films 4 are formed.
1 and the semiconductor layer 42 are polycrystalline semiconductor layers,
The impurities in the impurity-containing layer 41 are diffused into the semiconductor layer 42 below the thin film 41, and the impurities are activated,
As shown in FIG. 4D, the source and drain regions 26s
And 26d are formed.
【００４６】その後、外部に露出した半導体層４２に対
して、水素プラズマ照射による水素導入処理を行い、そ
の後熱処理を行ってプラズマ照射による結晶のダメージ
の回復をはかる。この処理においても前述したように、
図示しないが、表面にＳｉＮを被着することによって、
水素の再拡散防止および水素導入をより確実に行うこと
ができる。After that, the semiconductor layer 42 exposed to the outside is subjected to hydrogen introduction treatment by hydrogen plasma irradiation, and then heat treatment is performed to recover the crystal damage due to plasma irradiation. Also in this process, as described above,
Although not shown, by depositing SiN on the surface,
It is possible to prevent re-diffusion of hydrogen and introduce hydrogen more reliably.
【００４７】このようにして、ゲート電極２２上にゲー
ト絶縁層２４を介して形成された真性もしくは低濃度の
第２の半導体層４２においてチャネル形成部が形成さ
れ、その両側にソースおよびドレイン各領域２６ｓおよ
び２６ｄが形成された目的とする薄膜トランジスタを得
ることができる。そして、これらソースおよびドレイン
各領域２６ｓおよび２６ｄ上に、これらの上にＳｉＮ等
の被覆層が形成されている場合においては、この被覆層
に電極コンタクト窓を形成し、それぞれソースおよびド
レイン電極２７ｓおよび２７ｄをオーミックに被着す
る。これら電極２７ｓおよび２７ｄの形成は、金属の全
面蒸着およびフォトリソグラフィによるパターンエッチ
ングによって同時に形成できる。このようにして目的と
する薄膜トランジスタを構成する。In this way, a channel forming portion is formed in the intrinsic or low-concentration second semiconductor layer 42 formed on the gate electrode 22 via the gate insulating layer 24, and source and drain regions are formed on both sides thereof. It is possible to obtain a target thin film transistor on which 26s and 26d are formed. When a coating layer of SiN or the like is formed on each of the source and drain regions 26s and 26d, an electrode contact window is formed in the coating layer to form the source and drain electrodes 27s and 27s, respectively. 27d is applied ohmic. The electrodes 27s and 27d can be formed at the same time by blanket deposition of metal and pattern etching by photolithography. In this way, the target thin film transistor is constructed.
【００４８】上述した各例においては、レジストパター
ン３５を形成し、これの上に薄膜形成を行いレジストパ
ターン３５を除去することによって、これの上に形成さ
れた薄膜のリフトオフトを行うに当たり、そのレジスト
パターン３５の除去をウエットプロセスによって行うよ
うにした場合であるが、このようなウエットプロセスを
行うことは、処理液の取扱い、この処理液の疲労による
制御性の問題、その後の洗浄等の比較的煩雑な工程を伴
うとか、さらに、基板１として、例えばプラスチック基
板等が用いられる場合、この基板１を劣化させるような
不都合が生じる場合がある。In each of the above-described examples, the resist pattern 35 is formed, the thin film is formed on the resist pattern 35, and the resist pattern 35 is removed. Thus, lift-off of the thin film formed on the resist pattern 35 is performed. This is a case in which the resist pattern 35 is removed by a wet process. However, performing such a wet process makes it possible to compare the treatment liquid, controllability problems due to fatigue of the treatment liquid, and subsequent cleaning. In addition to the complicated steps, when a plastic substrate or the like is used as the substrate 1, inconvenience such as deterioration of the substrate 1 may occur.
【００４９】このような、煩雑な作業や、不都合は、レ
ジストパターン３５の排除、すなわちリフトオフをドラ
イプロセスで行うことによって回避することができる。
このドライプロセスは、レジストパターン３５の除去を
エネルギービーム照射、例えばエキシマレーザビーム照
射により行う。Such complicated work and inconvenience can be avoided by removing the resist pattern 35, that is, by performing lift-off in a dry process.
In this dry process, the resist pattern 35 is removed by energy beam irradiation, for example, excimer laser beam irradiation.
【００５０】次に、このリフトオフをドライプロセスに
よって行う場合の実施例を説明する。 〔第３の実施例〕この例においては、前述した第１の実
施例において、レジストパターン３５の除去をドライプ
ロセスによって行った場合である。この例においても、
図１ＡおよびＢで説明したと同様の工程を採る。すなわ
ち先ず、図５Ａに示すように、後述するフォトレジスト
に対する露光光に対して光透過性を示す透明基板例えば
ガラス基板、石英基板、プラスチック基板等よりなる基
板２１を用意し、これの上にＡｌ、Ｍｏ、Ｔｉ等の金属
層によるゲート電極２２を被着形成し、図示しないが、
必要に応じてゲート電極２２の表面を陽極酸化する。Next, an embodiment in which this lift-off is performed by a dry process will be described. [Third Embodiment] In this embodiment, the resist pattern 35 is removed by a dry process in the above-described first embodiment. In this example,
The same steps as described with reference to FIGS. 1A and 1B are taken. That is, first, as shown in FIG. 5A, a transparent substrate, such as a glass substrate, a quartz substrate, or a plastic substrate, which is transparent to exposure light for a photoresist, which will be described later, is prepared. The gate electrode 22 is formed by depositing a metal layer of Mo, Mo, Ti, etc.
The surface of the gate electrode 22 is anodized if necessary.
【００５１】そして、全面的に例えば厚さ５０ｎｍ程度
にＳｉＮによる基板２１からの不純物等を遮断する絶縁
性の下地層２３を形成し、これの上にＳｉＯ2 ゲート絶
縁膜２４を被着する。このゲート絶縁膜２４上を下地面
としてこれの上に、第１の実施例におけると同様のポジ
タイプのフォトレジスト２５を全面的に塗布する。Then, an insulating base layer 23 for blocking impurities and the like from the substrate 21 made of SiN is formed over the entire surface to a thickness of, for example, about 50 nm, and a SiO 2 gate insulating film 24 is deposited thereon. A positive type photoresist 25 similar to that in the first embodiment is applied over the entire surface of the gate insulating film 24 as a base surface.
【００５２】そして、図５Ａに矢印をもって模式的に示
すように、基板２１の裏面側からゲート電極２２を露光
マスクとしてフォトレジスト２５に対する露光を行い、
現像処理する。Then, as schematically shown by arrows in FIG. 5A, the photoresist 25 is exposed from the back surface side of the substrate 21 using the gate electrode 22 as an exposure mask,
Develop.
【００５３】このようにして、図５Ｂに示すように、ゲ
ート電極２２に整合してこの電極２２上にこのパターン
に対応するパターンのレジストパターン３５、すなわち
後述するリフトオフ用のレジストパターンを形成する。Thus, as shown in FIG. 5B, a resist pattern 35 having a pattern corresponding to this pattern, that is, a lift-off resist pattern described later is formed on the electrode 22 in alignment with the gate electrode 22.
【００５４】その後、第１の実施例におけると同様の加
熱処理を行って、図５Ｃに示すように、レジストパター
ン３５をゲート絶縁膜２４上で流延させ、その後、全面
的に、目的とするパターン化を行う薄膜、この例では、
例えばｎ型、もしくはｐ型の不純物が高濃度にドープさ
れた非晶質シリコン半導体層による不純物含有層４１を
例えば厚さ３０ｎｍにＰＥＣＶＤ法等によって形成す
る。After that, the same heat treatment as in the first embodiment is performed to cast the resist pattern 35 on the gate insulating film 24 as shown in FIG. A thin film to be patterned, in this example,
For example, the impurity-containing layer 41 made of an amorphous silicon semiconductor layer in which n-type or p-type impurities are highly doped is formed to have a thickness of 30 nm, for example, by the PECVD method.
【００５５】次に、この実施例においては、ドライプロ
セスによってレジストパターン３５を除去し、これと共
にこのレジストパターン３５上の不純物含有層４１を選
択的に除去する。すなわち、リフトオフする。このレジ
ストパターン３５の除去は、図５Ｃに矢印をもって模式
的に示すように、特に非晶質Ｓｉによる不純物含有層４
１側からのエネルギービーム、この実施例においては、
波長３０８ｎｍのエキシマレーザビームを照射する。エ
キシマレーザビームパルスを４回程度照射すると、有機
材料によるレジストパターン３５が消失し、これと共
に、図５Ｄに示すように、このレジストパターン３５上
の非晶質シリコン半導体層による不純物含有層４１が選
択的に排除すなわちリフトオフされる。これは、非晶質
Ｓｉによる不純物含有層４１がエキシマレーザビームを
一部吸収し、一部透過することから、この不純物含有層
４１およびレジストパターン３５が加熱されると共に、
分子ないしは原子相互の結合が分断されるアブレージョ
ンが生じることによるものと思われる。そして、このよ
うにしてリフトオフによって選択的除去がなされて形成
されたパターンは、その縁部が鮮明で滑らかな曲線もし
くは直線による鮮鋭度にすぐれたパターンとなることが
観察された。Next, in this embodiment, the resist pattern 35 is removed by a dry process, and at the same time, the impurity-containing layer 41 on the resist pattern 35 is selectively removed. That is, lift off. This removal of the resist pattern 35 is performed by removing the impurity-containing layer 4 made of amorphous Si, as schematically shown by the arrow in FIG. 5C.
Energy beam from one side, in this example,
Irradiation with an excimer laser beam having a wavelength of 308 nm is performed. When the excimer laser beam pulse is irradiated about four times, the resist pattern 35 made of an organic material disappears, and at the same time, as shown in FIG. 5D, the impurity-containing layer 41 made of the amorphous silicon semiconductor layer on the resist pattern 35 is selected. Are eliminated or lifted off. This is because the impurity-containing layer 41 made of amorphous Si partially absorbs and partially transmits the excimer laser beam, so that the impurity-containing layer 41 and the resist pattern 35 are heated and
It is thought that this is due to the occurrence of abrasion in which bonds between molecules or atoms are separated. Then, it was observed that the pattern formed by the selective removal by the lift-off in this way has a sharp edge with a sharp and smooth curve or straight line.
【００５６】このようにして、ゲート電極２２を挟んで
そのチャネル長方向の両端に不純物含有層４１が分離し
て残される。In this manner, the impurity-containing layer 41 is separated and left at both ends in the channel length direction with the gate electrode 22 interposed therebetween.
【００５７】尚、このパターン化後に、パターン化され
た薄膜すなわち、この実施例では不純物含有層４１の表
面、およびレジストパターン３５の除去によって露出し
た下地面すなわちゲート絶縁層表面のクリーニングを行
うことが望ましい。このクリーニングは、オゾン雰囲気
中で、ＵＶ（紫外線）照射することによって行うことが
できる。After the patterning, the patterned thin film, that is, the surface of the impurity-containing layer 41 in this embodiment and the underlying surface exposed by the removal of the resist pattern 35, that is, the surface of the gate insulating layer may be cleaned. desirable. This cleaning can be performed by UV (ultraviolet) irradiation in an ozone atmosphere.
【００５８】その後は、第１の実施例におけると同様
に、図６Ａに示すように、全面的に不純物含有層４１に
比し充分不純物濃度が低い非晶質シリコン半導体層によ
る真性ないしは低濃度半導体層４２を例えばＰＥＣＶＤ
法によって形成する。Thereafter, as in the case of the first embodiment, as shown in FIG. 6A, the intrinsic or low-concentration semiconductor is entirely formed of an amorphous silicon semiconductor layer having a sufficiently lower impurity concentration than the impurity-containing layer 41. Layer 42 is, for example, PECVD
It is formed by a method.
【００５９】その後、それぞれ非晶質半導体層よりなる
不純物含有層４１および真性ないしは低濃度半導体層４
２に対する熱処理を、例えばエキシマレーザビームの照
射による同一熱処理工程で同時に行って、これらの不純
物含有層４１および真性ないしは低濃度半導体層４２を
結晶化して多結晶半導体層とする。このとき、この熱処
理によって、不純物含有層４１中の不純物が、これに接
触して形成された真性ないしは低濃度半導体層４２中に
拡散し、かつ不純物の活性化がなされ、図６Ｂに示すよ
うに、ソースおよびドレイン領域２６ｓおよび２６ｄが
形成される。After that, the impurity-containing layer 41 and the intrinsic or low-concentration semiconductor layer 4 each made of an amorphous semiconductor layer are formed.
The heat treatment for 2 is simultaneously performed in the same heat treatment step by, for example, irradiation with an excimer laser beam to crystallize the impurity-containing layer 41 and the intrinsic or low-concentration semiconductor layer 42 into a polycrystalline semiconductor layer. At this time, the heat treatment diffuses the impurities in the impurity-containing layer 41 into the intrinsic or low-concentration semiconductor layer 42 formed in contact therewith, and activates the impurities, as shown in FIG. 6B. , Source and drain regions 26s and 26d are formed.
【００６０】その後、外部に露出した半導体層に対し
て、水素化処理例えば水素プラズマ照射による水素導入
処理を行い、その後熱処理を行ってプラズマ照射による
結晶のダメージの回復をはかる。この処理において、図
示しないが、表面にＳｉＮを被着することによって、前
述したように、水素の再拡散防止と、このＳｉＮからの
水素導入を行い、より確実に水素導入による半導体層の
特性向上と安定化をはかることができる。After that, the semiconductor layer exposed to the outside is subjected to hydrogenation treatment, for example, hydrogen introduction treatment by hydrogen plasma irradiation, and then heat treatment is performed to recover damage to the crystal due to plasma irradiation. In this process, although not shown, by depositing SiN on the surface, as described above, the re-diffusion of hydrogen is prevented and the hydrogen is introduced from this SiN to more reliably improve the characteristics of the semiconductor layer. And can be stabilized.
【００６１】このようにして、図６Ｂに示すように、ゲ
ート電極２２上にゲート絶縁層２４を介して形成された
真性もしくは低濃度の半導体層４２においてチャネル形
成部が形成され、その両側にソースおよびドレイン各領
域２６ｓおよび２６ｄが形成された目的とする薄膜トラ
ンジスタを得ることができる。そして、これらソースお
よびドレイン各領域２６ｓおよび２６ｄ上に、これらの
上にＳｉＮ等の被覆層が形成されている場合において
は、この被覆層に電極コンタクト窓を形成し、それぞれ
ソースおよびドレイン電極２７ｓおよび２７ｄをオーミ
ックに被着する。これら電極２７ｓおよび２７ｄの形成
は、金属の全面蒸着およびフォトリソグラフィによるパ
ターンエッチングによって同時に形成できる。このよう
にして目的とする薄膜トランジスタを構成する。In this way, as shown in FIG. 6B, a channel forming portion is formed in the intrinsic or low-concentration semiconductor layer 42 formed on the gate electrode 22 via the gate insulating layer 24, and the source and drain are formed on both sides of the channel forming portion. Thus, a target thin film transistor in which the drain regions 26s and 26d are formed can be obtained. When a coating layer of SiN or the like is formed on each of the source and drain regions 26s and 26d, an electrode contact window is formed in the coating layer to form the source and drain electrodes 27s and 27s, respectively. 27d is applied ohmic. The electrodes 27s and 27d can be formed at the same time by blanket deposition of metal and pattern etching by photolithography. In this way, the target thin film transistor is constructed.
【００６２】〔第４の実施例〕この例においては、前述
した第２の実施例において、レジストパターン３５の除
去をドライプロセスによって行った場合である。この例
においても、図７Ａに示すように、図４Ａで説明したと
同様に、後に行うフォトレジストに対する露光光に対し
て光透過性を示す透明基板例えばガラス基板、石英基
板、プラスチック等よりなる基板２１を用意する。そし
て、この基板２１上にゲート電極２２を形成し、必要に
応じて例えば陽極酸化によって表面に絶縁層を形成す
る。このゲート電極２２を覆って全面的に例えば厚さ５
０ｎｍ程度にＳｉＮによる基板２１からの不純物等を遮
断する下地層２３を形成し、これの上にＳｉＯ2 ゲート
絶縁膜２４を被着する。[Fourth Embodiment] In this embodiment, the resist pattern 35 is removed by a dry process in the above-described second embodiment. In this example as well, as shown in FIG. 7A, as in the case described with reference to FIG. 4A, a transparent substrate having a light-transmitting property with respect to exposure light for a photoresist to be performed later, for example, a substrate made of a glass substrate, a quartz substrate, plastic, or the like 21 is prepared. Then, the gate electrode 22 is formed on the substrate 21, and if necessary, an insulating layer is formed on the surface by, for example, anodic oxidation. The gate electrode 22 is covered to have a thickness of, for example, 5
A base layer 23 for blocking impurities and the like from the substrate 21 made of SiN is formed to a thickness of about 0 nm, and a SiO 2 gate insulating film 24 is deposited thereon.
【００６３】そして、この実施例では、第２の実施例に
おけると同様に、ゲート絶縁膜２４上に、例えば前述し
たと同様の非晶質Ｓｉによる真性もしくは低不純物濃度
の半導体層４２を全面的に形成し、これの上に全面的に
前述したと同様のポジタイプのフォトレジスト２５を塗
布する。In this embodiment, as in the second embodiment, the intrinsic or low impurity concentration semiconductor layer 42 made of amorphous Si is entirely formed on the gate insulating film 24, for example. Then, the same positive type photoresist 25 as described above is applied over the entire surface.
【００６４】そして、このフォトレジスト２５に対し
て、図７Ａに矢印をもって模式的に示すように、基板２
１の裏面側からゲート電極２２を露光マスクとしてフォ
トレジスト２５に対する露光を行い、現像処理する。Then, with respect to the photoresist 25, as shown in FIG.
The photoresist 25 is exposed from the back surface side of No. 1 using the gate electrode 22 as an exposure mask, and development processing is performed.
【００６５】このようにすると、図７Ｂに示すように、
ゲート電極２２に整合してこの電極２２上にこのパター
ンに対応するレジストパターン３５が形成される。In this way, as shown in FIG. 7B,
A resist pattern 35 corresponding to this pattern is formed on the electrode 22 in alignment with the gate electrode 22.
【００６６】これを前述したと同様に図７Ｃに示すよう
に、加熱し所要の幅に流延して、ゲート電極２２の縁部
より所要の幅広げる。As described above, as shown in FIG. 7C, this is heated and cast to a required width to widen the required width from the edge of the gate electrode 22.
【００６７】その後、全面的に、すなわちレジストパタ
ーン３５の表面と、第２の半導体層４２の、レジストパ
ターン３５が形成されずに外部に露出した表面とに差し
渡って薄膜、この例ではｎ型もしくはｐ型の不純物が高
濃度にドープされた例えば非晶質シリコン半導体層によ
る不純物含有層４１を、第２の実施例におけると同様の
方法によって形成する。After that, a thin film, that is, n-type in this example, is formed over the entire surface, that is, the surface of the second semiconductor layer 42 and the surface of the second semiconductor layer 42 exposed to the outside without the resist pattern 35 being formed. Alternatively, the impurity-containing layer 41 made of, for example, an amorphous silicon semiconductor layer which is heavily doped with p-type impurities is formed by the same method as in the second embodiment.
【００６８】次に、この第４の実施例においては、ドラ
イプロセスによってレジストパターン３５を除去し、こ
れと共にこのレジストパターン３５上の不純物含有層４
１を選択的に除去する。すなわち、リフトオフする。こ
のレジストパターン３５の除去は、図４Ｃに矢印をもっ
て模式的に示すように、特に非晶質Ｓｉによる不純物含
有層４１側からのエネルギービーム、この実施例におい
ては、波長３０８ｎｍのエキシマレーザビームを照射す
る。エキシマレーザビームパルスを４回程度照射する
と、第３の実施例におけると同様に、有機材料によるレ
ジストパターン３５が消失し、これと共に、図７Ｄに示
すように、このレジストパターン３５上の非晶質シリコ
ン半導体層による不純物含有層４１が選択的に排除すな
わちリフトオフされる。Next, in the fourth embodiment, the resist pattern 35 is removed by a dry process, and at the same time, the impurity-containing layer 4 on the resist pattern 35 is removed.
1 is selectively removed. That is, lift off. The resist pattern 35 is removed by irradiating an energy beam from the side of the impurity-containing layer 41 of amorphous Si, specifically, an excimer laser beam having a wavelength of 308 nm in this embodiment, as schematically shown by an arrow in FIG. 4C. To do. When the excimer laser beam pulse is irradiated about four times, the resist pattern 35 made of an organic material disappears as in the third embodiment, and at the same time, as shown in FIG. 7D, the amorphous pattern on the resist pattern 35 is removed. The impurity-containing layer 41 of the silicon semiconductor layer is selectively removed, that is, lifted off.
【００６９】このようにして、ゲート電極２２を挟んで
そのチャネル長方向の両端から外側にオフセットした位
置に、不純物含有層４１が対の部分に分離されて残され
る。In this way, the impurity-containing layer 41 is separated and left in a pair at the positions offset outward from both ends in the channel length direction with the gate electrode 22 interposed therebetween.
【００７０】その後、非晶質Ｓｉよりなる不純物含有層
４１および真性ないしは低濃度半導体層４２に対する熱
処理を同一工程で例えばエキシマレーザビームの照射に
よる加熱による結晶化処理を同時に行ってこれら薄膜４
１および半導体層４２を多結晶半導体層とすると共に、
不純物含有層４１中の不純物を、この薄膜４１下の半導
体層４２中に拡散し、かつこの不純物の活性化を行い、
図７Ｄに示すように、ソースおよびドレイン領域２６ｓ
および２６ｄを形成する。Thereafter, the impurity-containing layer 41 made of amorphous Si and the intrinsic or low-concentration semiconductor layer 42 are subjected to heat treatment in the same step, for example, crystallization treatment by heating by irradiation of an excimer laser beam at the same time, and these thin films 4 are formed.
1 and the semiconductor layer 42 are polycrystalline semiconductor layers,
The impurities in the impurity-containing layer 41 are diffused into the semiconductor layer 42 below the thin film 41, and the impurities are activated,
As shown in FIG. 7D, the source and drain regions 26s
And 26d are formed.
【００７１】その後、外部に露出した半導体層に対し
て、水素プラズマ照射による水素導入処理を行い、その
後熱処理を行ってプラズマ照射による結晶のダメージの
回復をはかる。この処理においても前述したように、図
示しないが、表面にＳｉＮを被着することによって、水
素の再拡散防止および水素導入をより確実に行うことが
できる。After that, the semiconductor layer exposed to the outside is subjected to hydrogen introduction treatment by hydrogen plasma irradiation, and then heat treatment is performed to recover damage to the crystal caused by plasma irradiation. In this process, as described above, though not shown, by depositing SiN on the surface, the re-diffusion of hydrogen and the introduction of hydrogen can be performed more reliably.
【００７２】このようにして、ゲート電極２２上にゲー
ト絶縁層２４を介して形成された真性もしくは低濃度の
第２の半導体層４２においてチャネル形成部が形成さ
れ、その両側にソースおよびドレイン各領域２６ｓおよ
び２６ｄが形成された目的とする薄膜トランジスタを得
ることができる。そして、これらソースおよびドレイン
各領域２６ｓおよび２６ｄ上に、これらの上にＳｉＮ等
の被覆層が形成されている場合においては、この被覆層
に電極コンタクト窓を形成し、それぞれソースおよびド
レイン電極２７ｓおよび２７ｄをオーミックに被着す
る。これら電極２７ｓおよび２７ｄの形成は、金属の全
面蒸着およびフォトリソグラフィによるパターンエッチ
ングによって同時に形成できる。このようにして目的と
する薄膜トランジスタを構成する。In this way, a channel forming portion is formed in the intrinsic or low-concentration second semiconductor layer 42 formed on the gate electrode 22 via the gate insulating layer 24, and source and drain regions are formed on both sides thereof. It is possible to obtain a target thin film transistor on which 26s and 26d are formed. When a coating layer of SiN or the like is formed on each of the source and drain regions 26s and 26d, an electrode contact window is formed in the coating layer to form the source and drain electrodes 27s and 27s, respectively. 27d is applied ohmic. The electrodes 27s and 27d can be formed at the same time by blanket deposition of metal and pattern etching by photolithography. In this way, the target thin film transistor is constructed.
【００７３】上述したように、ドライプロセスによって
レジストパターンの除去、すなわちリフトオフを行う場
合は、ウエットプロセスに比し、処理液の取扱いが回避
されることから、その作業は簡便に、また制御性良く行
うことができる。As described above, when the resist pattern is removed by the dry process, that is, the lift-off is performed, the handling of the processing liquid is avoided as compared with the wet process, so that the work is easy and the controllability is good. It can be carried out.
【００７４】尚、上述した各例においては、不純物含有
層４１が、半導体層である場合であるが、この不純物含
有層４１が、レジストパターン３５上から、例えば不純
物をプラズマドーピング等によって導入した薄膜によっ
て構成した不純物含有層によって構成することもでき
る。次に、この場合の一実施例を説明する。In each of the examples described above, the impurity-containing layer 41 is a semiconductor layer, but the impurity-containing layer 41 is a thin film formed by introducing impurities from the resist pattern 35 by, for example, plasma doping. Alternatively, the impurity-containing layer may be formed. Next, an example of this case will be described.
【００７５】〔第５の実施例〕図８および図９は、この
実施例の工程図である。この例においても、第１の実施
例において図１ＡおよびＢで説明したと同様の工程を採
る。すなわち先ず、図８Ａに示すように、後述するフォ
トレジストに対する露光光に対して光透過性を示す透明
基板例えばガラス基板、石英基板、プラスチック基板等
よりなる基板２１を用意し、これの上にＡｌ、Ｍｏ、Ｔ
ｉ等の金属層によるゲート電極２２を被着形成し、図示
しないが、必要に応じてゲート電極２２の表面を陽極酸
化する。[Fifth Embodiment] FIGS. 8 and 9 are process diagrams of this embodiment. Also in this example, the same steps as those described in the first embodiment with reference to FIGS. 1A and 1B are adopted. That is, first, as shown in FIG. 8A, a transparent substrate, such as a glass substrate, a quartz substrate, or a plastic substrate, which is transparent to exposure light for a photoresist, which will be described later, is prepared. , Mo, T
The gate electrode 22 is formed by depositing a metal layer such as i, and although not shown, the surface of the gate electrode 22 is anodized if necessary.
【００７６】そして、全面的に例えば厚さ５０ｎｍ程度
にＳｉＮによる基板２１からの不純物等を遮断する下地
層２３を形成し、これの上にＳｉＯ2 ゲート絶縁膜２４
を被着する。このゲート絶縁膜２４上を下地面としてこ
れの上に、第１の実施例におけると同様のポジタイプの
フォトレジスト２５を全面的に塗布する。Then, a base layer 23 of SiN having a thickness of, for example, about 50 nm for blocking impurities and the like from the substrate 21 is formed over the entire surface, and a SiO 2 gate insulating film 24 is formed on the base layer 23.
To adhere. A positive type photoresist 25 similar to that in the first embodiment is applied over the entire surface of the gate insulating film 24 as a base surface.
【００７７】そして、図８Ａに矢印をもって模式的に示
すように、基板２１の裏面側からゲート電極２２を露光
マスクとしてフォトレジスト２５に対する露光を行い、
現像処理する。Then, as schematically shown by arrows in FIG. 8A, the photoresist 25 is exposed from the back surface side of the substrate 21 using the gate electrode 22 as an exposure mask,
Develop.
【００７８】このようにして、図８Ｂに示すように、ゲ
ート電極２２に整合してこの電極２２上にこのパターン
に対応するパターンのレジストパターン３５、すなわち
後述するリフトオフ用のレジストパターンを形成する。In this way, as shown in FIG. 8B, a resist pattern 35 having a pattern corresponding to this pattern, that is, a lift-off resist pattern described later is formed on the electrode 22 in alignment with the gate electrode 22.
【００７９】その後、第１の実施例におけると同様の加
熱処理を行って、図８Ｃに示すように、レジストパター
ン３５をゲート絶縁膜２４上で流延させ、その後、不純
物含有層４１の形成を行う。この実施例においては、不
純物含有層４１の形成を、レジストパターン３５および
外部に露呈した下地面、すなわちこの例ではゲート絶縁
膜２４に対しその全表面に渡って、ｐ型もしくはｎ型の
不純物ドーピングを行うことによって形成する。この不
純物のドーピングは、例えばｎ型の不純物源ＰＨ3 を用
いプラズマドーピングによって行うことができる。Then, the same heat treatment as in the first embodiment is performed to cast the resist pattern 35 on the gate insulating film 24 as shown in FIG. 8C, after which the impurity-containing layer 41 is formed. To do. In this embodiment, the impurity-containing layer 41 is formed by p-type or n-type impurity doping over the entire surface of the resist pattern 35 and the underlying surface exposed to the outside, that is, the gate insulating film 24 in this example. Are formed by performing. This impurity doping can be performed by plasma doping using, for example, an n-type impurity source PH 3 .
【００８０】次に、ウエットプロセスもしくはドライプ
ロセスによってレジストパターン３５を除去し、これと
共にこのレジストパターン３５上の不純物含有層４１を
選択的に除去する。すなわち、リフトオフする。このレ
ジストパターン３５の除去は、例えば図８Ｃに矢印をも
って模式的に示すように、不純物含有層４１側からエネ
ルギービーム、例えば波長３０８ｎｍのエキシマレーザ
ビームを照射する。Next, the resist pattern 35 is removed by a wet process or a dry process, and at the same time, the impurity-containing layer 41 on the resist pattern 35 is selectively removed. That is, lift off. The resist pattern 35 is removed by irradiating an energy beam, for example, an excimer laser beam having a wavelength of 308 nm, from the impurity-containing layer 41 side, as schematically shown by an arrow in FIG. 8C, for example.
【００８１】このようにすると、図８Ｄに示すように、
前述したと同様に、不純物含有層４１が、エキシマレー
ザビームに対し透過性ないしは吸収性を有することか
ら、有機材料によるレジストパターン３５をアブレージ
ョンし、これを排除することができ、これに伴ってこの
レジストパターン３５上の不純物含有層４１が選択的に
除去される。すなわち、この場合においても、ゲート電
極２２を挟んでそのチャネル長方向の両端に不純物含有
層４１が分離して残される。In this way, as shown in FIG. 8D,
As described above, since the impurity-containing layer 41 has a transmissivity or an absorptivity for the excimer laser beam, the resist pattern 35 made of an organic material can be ablated and removed. The impurity-containing layer 41 on the resist pattern 35 is selectively removed. That is, also in this case, the impurity-containing layer 41 is separated and left at both ends in the channel length direction with the gate electrode 22 interposed therebetween.
【００８２】その後は、第１の実施例におけると同様
に、図９Ａに示すように、全面的に不純物含有層４１に
比し充分不純物濃度が低い、非晶質シリコン半導体層に
よる真性ないしは低濃度半導体層４２を例えばＰＥＣＶ
Ｄ法によって形成する。After that, as in the case of the first embodiment, as shown in FIG. 9A, the intrinsic or low concentration of the amorphous silicon semiconductor layer, which has a sufficiently lower impurity concentration than the impurity-containing layer 41 over the entire surface. The semiconductor layer 42 is, for example, PECV
It is formed by the D method.
【００８３】その後、図９Ａに矢印をもって模式的に示
すように、例えばエキシマレーザビームを複数ショット
照射することによる熱処理工程を行って、半導体層４２
を結晶化して多結晶半導体層とすると共に、不純物含有
層４１中の不純物を、これに接触して形成された真性な
いしは低濃度半導体層４２中に拡散し、かつ不純物の活
性化を行って、図９Ｂに示すように、ソースおよびドレ
イン領域２６ｓおよび２６ｄを形成する。After that, as schematically shown by arrows in FIG. 9A, a heat treatment step is performed by irradiating a plurality of shots of an excimer laser beam, for example, to form the semiconductor layer 42.
Is crystallized to form a polycrystalline semiconductor layer, the impurities in the impurity-containing layer 41 are diffused into the intrinsic or low-concentration semiconductor layer 42 formed in contact with the polycrystalline semiconductor layer, and the impurities are activated, As shown in FIG. 9B, source and drain regions 26s and 26d are formed.
【００８４】その後、外部に露出した半導体層４２に対
して、水素化処理例えば水素プラズマ照射による水素導
入処理を行い、その後熱処理を行ってプラズマ照射によ
る結晶のダメージの回復をはかる。この処理において、
図示しないが、表面にＳｉＮを被着することによって、
前述したように、水素の再拡散防止と、このＳｉＮから
の水素導入を行い、より確実に水素導入による半導体層
の特性向上と安定化をはかることができる。After that, the semiconductor layer 42 exposed to the outside is subjected to hydrogenation treatment, for example, hydrogen introduction treatment by hydrogen plasma irradiation, and then heat treatment is performed to recover the crystal damage due to plasma irradiation. In this process,
Although not shown, by depositing SiN on the surface,
As described above, it is possible to prevent re-diffusion of hydrogen and introduce hydrogen from this SiN to more reliably improve the characteristics and stabilize the characteristics of the semiconductor layer by introducing hydrogen.
【００８５】このようにして、図９Ｂに示すように、ゲ
ート電極２２上にゲート絶縁層２４を介して形成された
真性もしくは低濃度の半導体層４２においてチャネル形
成部が形成され、その両側にソースおよびドレイン各領
域２６ｓおよび２６ｄが形成された目的とする薄膜トラ
ンジスタを得ることができる。そして、これらソースお
よびドレイン各領域２６ｓおよび２６ｄ上に、これらの
上にＳｉＮ等の被覆層が形成されている場合において
は、この被覆層に電極コンタクト窓を形成し、それぞれ
ソースおよびドレイン電極２７ｓおよび２７ｄをオーミ
ックに被着する。これら電極２７ｓおよび２７ｄの形成
は、金属の全面蒸着およびフォトリソグラフィによるパ
ターンエッチングによって同時に形成できる。このよう
にして目的とする薄膜トランジスタを構成する。In this way, as shown in FIG. 9B, a channel forming portion is formed in the intrinsic or low-concentration semiconductor layer 42 formed on the gate electrode 22 with the gate insulating layer 24 interposed therebetween, and the channel forming portion is formed on both sides of the channel forming portion. Thus, a target thin film transistor in which the drain regions 26s and 26d are formed can be obtained. When a coating layer of SiN or the like is formed on each of the source and drain regions 26s and 26d, an electrode contact window is formed in the coating layer to form the source and drain electrodes 27s and 27s, respectively. 27d is applied ohmic. The electrodes 27s and 27d can be formed at the same time by blanket deposition of metal and pattern etching by photolithography. In this way, the target thin film transistor is constructed.
【００８６】尚、上述した例では、第３の実施例におい
てのみレジストパターンの除去すなわちリフトオフ後に
おいてクリーニング、例えばオゾン雰囲気中でのＵＶ照
射によるクリーニングを行ったが、他の各例において
も、リフトオフ工程後にこのクリーニング工程を行うこ
とが望ましい。In the above example, the resist pattern is removed, that is, the cleaning is performed after the lift-off, for example, the cleaning by the UV irradiation in the ozone atmosphere is performed in the third embodiment, but the lift-off is also performed in the other examples. It is desirable to perform this cleaning process after the process.
【００８７】また、上述の各例において、不純物含有層
４１半導体層および４２に対するアニールすなわちレー
ザ光照射による結晶化と、活性化に際して、そのレーザ
光例えばエキシマレーザレーザ光照射を複数回パルス照
射することによってそのソースおよびドレイン領域の不
純物濃度分布をチャネル形成部側に向かって漸次減少す
る分布とすることができ、いわゆるＬＤＤ（Lightly Do
ped Drain)型トランジスタ構成とすることができる。In each of the above examples, the impurity-containing layers 41, 42, and 42 are annealed, that is, crystallization by laser light irradiation and pulsed irradiation of the laser light, for example, excimer laser laser light, at the time of activation. The impurity concentration distribution of the source and drain regions can be made to be a distribution that gradually decreases toward the channel formation portion side by what is called LDD (Lightly Do
ped drain) type transistor configuration.
【００８８】上述の各本発明方法によれば、ゲート電極
を露光マスクとしてフォトレジストパターンを形成し、
これをリフトオフのマスクとして用いて、不純物ドープ
の半導体層のパターニングを行うようにしたことから、
ソースおよびドレイン間の位置すなわちチャネル形成部
と、ゲート電極とが自己整合することから、ソースおよ
びドレインとゲートとの間の寄生容量の低減化をはかる
ことができ、スイッチイング特性にすぐれ、高周波特性
にすぐれたトランジスタを構成できる。また、このよう
な自己整合を行うことができることから、目的とする特
性のトランジスタを再現性良く、したがって歩留り良く
製造することができる。According to each of the methods of the present invention described above, a photoresist pattern is formed using the gate electrode as an exposure mask,
By using this as a lift-off mask to pattern the impurity-doped semiconductor layer,
Since the position between the source and the drain, that is, the channel forming portion and the gate electrode are self-aligned, the parasitic capacitance between the source and the drain and the gate can be reduced, and the switching characteristics are excellent and the high frequency characteristics are high. An excellent transistor can be constructed. Further, since such self-alignment can be performed, a transistor having desired characteristics can be manufactured with high reproducibility and therefore with high yield.
【００８９】しかも、本発明方法によるときは、上述し
たように、オフセット型のトランジスタを構成すること
ができるものである。In addition, according to the method of the present invention, an offset type transistor can be constructed as described above.
【００９０】また、上述した本発明方法によれば、半導
体層に対する水素化処理に当たって、特にその水素化処
理が確実になされるべきチャネル形成部に、従来におけ
るような、絶縁層の存在がないことから、その水素の導
入は、確実に短時間で行うことができ、特性の安定、均
一化と作業性の向上をはかることができる。Further, according to the above-described method of the present invention, in the hydrogenation treatment for the semiconductor layer, there is no insulating layer as in the conventional case particularly in the channel forming portion where the hydrogenation treatment should be surely performed. Therefore, the introduction of the hydrogen can be surely performed in a short time, and the characteristics can be stabilized and uniformized and the workability can be improved.
【００９１】そして、不純物含有層４１および半導体層
４２に対する熱処理、すなわちこれら半導体層の結晶
化、および不純物の拡散、活性化の例えばエキシマレー
ザ光照射による加熱（アニール）処理を共通に同時に行
うので、煩雑な製造工程数の減少をはかることができ
る。Since the heat treatment for the impurity-containing layer 41 and the semiconductor layer 42, that is, the crystallization of these semiconductor layers and the diffusion (diffusion) and activation of the impurities, for example, by heating (annealing) by irradiating excimer laser light are commonly performed simultaneously. The number of complicated manufacturing steps can be reduced.
【００９２】また、前述の従来方法におけるように、ゲ
ート絶縁膜の形成と、半導体層のソースおよびドレイン
の分離のエッチングストッパとしての作用を行う絶縁層
の形成との２回のＳｉＯ2 形成工程が回避されること、
また、このエッチングストッパとしての絶縁層に関して
は、これを所定のパターンに形成するための煩雑なフォ
トリソグラフィによるパターンエッチング工程が回避で
きるこから、製造工程の簡略化がはかられる。Further, as in the above-described conventional method, two SiO 2 forming steps of forming a gate insulating film and forming an insulating layer that acts as an etching stopper for separating the source and drain of the semiconductor layer are performed. To be avoided,
Further, regarding the insulating layer as the etching stopper, a complicated pattern etching process by photolithography for forming the insulating layer in a predetermined pattern can be avoided, so that the manufacturing process can be simplified.
【００９３】更に、このエッチングストッパとして絶縁
層の形成を回避したことから、この絶縁層のパターンエ
ッチングに際して基板のエッチングがなされることによ
る不都合を回避できる。Further, since the formation of the insulating layer as the etching stopper is avoided, it is possible to avoid the disadvantage that the substrate is etched during the pattern etching of the insulating layer.
【００９４】尚、上述した例では、オフセット型構成と
した場合あるが、オフセット型構成をとらない場合に本
発明を適用できることはいうまでもなく、この場合にお
いては、レジストパターン３５に対するその幅をＷ0 広
げる加熱作業を排除すれば良い。In the above example, the offset type structure is used. However, it is needless to say that the present invention can be applied to the case where the offset type structure is not used. It suffices to eliminate the heating work for expanding W 0 .
【００９５】また、図示した例では１つの薄膜トランジ
スタの形成部のみが示されているが、共通の基板１上に
同時に複数の薄膜トランジスタを同時に並行して形成す
ることによって複数の薄膜トランジスタが形成された集
積回路を構成することもできるし、このようにして形成
した複数の薄膜トランジスタを分断して単体薄膜トラン
ジスタを同時に複数個形成することができることはいう
までもない。Although only one thin film transistor forming portion is shown in the illustrated example, a plurality of thin film transistors are simultaneously formed in parallel on the common substrate 1 to form an integrated circuit in which a plurality of thin film transistors are formed. It is needless to say that a circuit can be formed and a plurality of thin film transistors formed in this manner can be divided to form a plurality of single thin film transistors at the same time.
【００９６】[0096]
【発明の効果】上述したように、本発明によれば、安定
してすぐれた薄膜加工を行うことができ、これに伴って
薄膜半導体装置を製造する場合、その特性の安定化、再
現性の向上をはかることができ、信頼性の高い薄膜半導
体装置を得ることができる。したがって、歩留りの向
上、製造方法の簡略化、作業性の向上等をはかることが
できることから量産性にすぐれ、コスト低減化をはかる
ことができる。またオフセット型のトランジスタ、ＬＤ
Ｄ型トランジスタを容易に製造することができ、工業的
に大なる利益をもたらすものである。As described above, according to the present invention, stable and excellent thin film processing can be performed, and in the case where a thin film semiconductor device is manufactured accordingly, its characteristics are stabilized and reproducibility is improved. A thin film semiconductor device which can be improved and has high reliability can be obtained. Therefore, since the yield can be improved, the manufacturing method can be simplified, the workability can be improved, the mass productivity is excellent and the cost can be reduced. Also, offset type transistor, LD
The D-type transistor can be easily manufactured, which brings a great industrial advantage.
【図１】本発明による薄膜半導体装置の製造方法のの第
１の実施例の工程図（その１）である。Ａ〜Ｄは、その
各工程における断面図である。FIG. 1 is a process diagram (1) of a first embodiment of a method of manufacturing a thin film semiconductor device according to the present invention. 6A to 6D are cross-sectional views in each step.
【図２】本発明による薄膜半導体装置の製造方法の第１
の実施例の工程図（その２）である。ＡおよびＢは、そ
の各工程における断面図である。FIG. 2 is a first method of manufacturing a thin film semiconductor device according to the present invention.
FIG. 3 is a process diagram (No. 2) of the example of FIG. 5A and 5B are cross-sectional views in each step.
【図３】本発明方法によって得た薄膜トランジスタの特
性曲線図である。FIG. 3 is a characteristic curve diagram of a thin film transistor obtained by the method of the present invention.
【図４】本発明による薄膜半導体装置の製造方法の第２
の実施例の工程図である。Ａ〜Ｄは、その各工程におけ
る断面図である。FIG. 4 is a second method of manufacturing a thin film semiconductor device according to the present invention.
FIG. 7 is a process drawing of the example of FIG. 6A to 6D are cross-sectional views in each step.
【図５】本発明による薄膜半導体装置の製造方法の第３
の実施例の工程図（その１）である。Ａ〜Ｄは、その各
工程における断面図である。FIG. 5 is a third method of manufacturing a thin film semiconductor device according to the present invention.
FIG. 3 is a process diagram (1) of the embodiment of FIG. 6A to 6D are cross-sectional views in each step.
【図６】本発明による薄膜半導体装置の製造方法の第３
の実施例の工程図（その２）である。ＡおよびＢは、そ
の各工程における断面図である。FIG. 6 is a third method of manufacturing a thin film semiconductor device according to the present invention.
FIG. 3 is a process diagram (No. 2) of the example of FIG. 5A and 5B are cross-sectional views in each step.
【図７】本発明による薄膜半導体装置の製造方法の第４
の実施例の工程図である。Ａ〜Ｄは、その各工程におけ
る断面図である。FIG. 7 is a fourth method of manufacturing a thin film semiconductor device according to the present invention.
FIG. 7 is a process drawing of the example of FIG. 6A to 6D are cross-sectional views in each step.
【図８】本発明による薄膜半導体装置の製造方法の第５
の実施例の工程図（その１）である。Ａ〜Ｄは、その各
工程における断面図である。FIG. 8 is a fifth method of manufacturing a thin film semiconductor device according to the present invention.
FIG. 3 is a process diagram (1) of the embodiment of FIG. 6A to 6D are cross-sectional views in each step.
【図９】本発明による薄膜半導体装置の製造方法の第５
の実施例の工程図（その２）である。ＡおよびＢは、そ
の各工程における断面図である。FIG. 9 is a fifth method for manufacturing a thin film semiconductor device according to the present invention.
FIG. 3 is a process diagram (No. 2) of the example of FIG. 5A and 5B are cross-sectional views in each step.
【図１０】従来の薄膜半導体装置の製造方法の工程図で
ある。Ａ〜Ｃは、その各工程における断面図である。FIG. 10 is a process chart of a conventional method of manufacturing a thin film semiconductor device. A to C are cross-sectional views in each step.
２１ 基板、２２ ゲート電極、２４ ゲート絶縁層、
２６ｓ ソース領域、２６ｄ ドレイン領域、２７ｓ
ソース領域、２７ｄ ドレイン領域、３５ レジストパ
ターン、４１ 不純物含有層、４２ 真性ないしは低濃
度半導体層21 substrate, 22 gate electrode, 24 gate insulating layer,
26s source region, 26d drain region, 27s
Source region, 27d drain region, 35 resist pattern, 41 impurity-containing layer, 42 intrinsic or low-concentration semiconductor layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 碓井 節夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 ──────────────────────────────────────────────────の Continuing from the front page (72) Inventor Setsuo Usui 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation
Claims (26)
形成する第１工程と、 上記下地面および上記レジストパターンの表面に薄膜を
形成する第２工程と、 上記レジストパターンを除去してこの上の上記薄膜を選
択的に除去する第３の工程とを採ることを特徴とする薄
膜加工方法。1. A first step of selectively forming a resist pattern on the lower ground surface, a second step of forming a thin film on the base surface and the surface of the resist pattern, and a step of removing the resist pattern and forming a thin film thereon. And a third step of selectively removing the above-mentioned thin film.
ンの除去をウエットプロセスにより行うことを特徴とす
る請求項１に記載の薄膜加工方法。2. The thin film processing method according to claim 1, wherein the removal of the resist pattern in the third step is performed by a wet process.
ンの除去をエネルギービームの照射により行うことを特
徴とする請求項１に記載の薄膜加工方法。3. The thin film processing method according to claim 1, wherein the removal of the resist pattern in the third step is performed by irradiation with an energy beam.
ビームとしたことを特徴とする請求項３に記載の薄膜加
工方法。4. The thin film processing method according to claim 3, wherein the energy beam is an excimer laser beam.
たは吸収し得る薄膜であることを特徴とする請求項１に
記載の薄膜加工方法。5. The thin film processing method according to claim 1, wherein the thin film is a thin film capable of transmitting or absorbing an energy beam.
ービームの照射によるアブレージョンによって行うこと
を特徴とする請求項１に記載の薄膜加工方法。6. The thin film processing method according to claim 1, wherein the removal of the resist pattern is performed by abrasion by irradiation with an energy beam.
ることを特徴とする請求項１に記載の薄膜加工方法。7. The thin film processing method according to claim 1, wherein the resist pattern is made of an organic material.
徴とする請求項１に記載の薄膜加工方法。8. The thin film processing method according to claim 1, wherein the thin film is made of a semiconductor material.
とする請求項１に記載の薄膜加工方法。9. The thin film processing method according to claim 1, wherein the thin film is made of silicon.
を特徴とする請求項１に記載の薄膜加工方法。10. The thin film processing method according to claim 1, wherein the thin film comprises an impurity-containing layer.
面および上記薄膜表面をクリーニングする工程を採るこ
とを特徴とする請求項１に記載の薄膜加工方法。11. The thin film processing method according to claim 1, further comprising a step of cleaning the base surface and the thin film surface after the third step.
理により行うことを特徴とする請求項１１に記載の薄膜
加工方法。12. The thin film processing method according to claim 11, wherein the cleaning is performed by ultraviolet ozone treatment.
工程後に熱処理を行って上記レジストパターンを広げる
ことを特徴とする請求項１に記載の薄膜加工方法。13. A first for forming the resist pattern
The thin film processing method according to claim 1, wherein heat treatment is performed after the step to expand the resist pattern.
と、 上記ゲート電極上にゲート絶縁膜を形成する工程と、 上記ゲート絶縁膜上に上記ゲート電極に対応するレジス
トパターンを形成する工程と、 不純物含有層を上記レジストパターンを覆うように被着
形成する工程と、 上記レジストパターンを除去して、この上の上記不純物
含有層を選択的に除去してソース領域およびドレイン領
域を形成する工程とを採ることを特徴とする薄膜半導体
装置の製造方法。14. A step of forming a gate electrode on a substrate, a step of forming a gate insulating film on the gate electrode, and a step of forming a resist pattern corresponding to the gate electrode on the gate insulating film, Depositing an impurity-containing layer so as to cover the resist pattern; removing the resist pattern, and selectively removing the impurity-containing layer thereon to form a source region and a drain region. A method of manufacturing a thin film semiconductor device, comprising:
体層であることを特徴とする請求項１４に記載の薄膜半
導体装置の製造方法。15. The method of manufacturing a thin film semiconductor device according to claim 14, wherein the impurity-containing layer is an impurity-containing semiconductor layer.
形成工程後に、真性ないしは低濃度半導体層を全面的に
形成することを特徴とする請求項１４に記載の薄膜半導
体装置の製造方法。16. The method for manufacturing a thin film semiconductor device according to claim 14, wherein an intrinsic or low-concentration semiconductor layer is entirely formed after the step of forming the source region and the drain region.
ストパターンの形成前に真性ないしは低濃度半導体層を
形成することを特徴とする請求項１４に記載の薄膜半導
体装置の製造方法。17. The method of manufacturing a thin film semiconductor device according to claim 14, wherein an intrinsic or low-concentration semiconductor layer is formed after forming the gate insulating film and before forming the resist pattern.
晶化する熱処理工程を採ることを特徴とする請求項１６
に記載の薄膜半導体装置の製造方法。18. The heat treatment step of crystallizing the intrinsic or low concentration semiconductor layer is performed.
3. The method for manufacturing a thin film semiconductor device according to claim 1.
晶化する熱処理工程を採ることを特徴とする請求項１７
に記載の薄膜半導体装置の製造方法。19. The heat treatment process for crystallizing the intrinsic or low-concentration semiconductor layer is adopted.
3. The method for manufacturing a thin film semiconductor device according to claim 1.
トプロセスにより行うことを特徴とする請求項１４に記
載の薄膜半導体装置の製造方法。20. The method of manufacturing a thin film semiconductor device according to claim 14, wherein the resist pattern is removed by a wet process.
ギービームの照射により行うことを特徴とする請求項１
４に記載の薄膜半導体装置の製造方法。21. The removal of the resist pattern is performed by irradiation with an energy beam.
4. The method for manufacturing a thin film semiconductor device according to item 4.
ザビームとしたことを特徴とする請求項２１に記載の薄
膜半導体装置の製造方法。22. The method of manufacturing a thin film semiconductor device according to claim 21, wherein the energy beam is an excimer laser beam.
ムを透過または吸収し得る薄膜であることを特徴とする
請求項１４に記載の薄膜半導体装置の製造方法。23. The method of manufacturing a thin film semiconductor device according to claim 14, wherein the impurity-containing layer is a thin film capable of transmitting or absorbing an energy beam.
ギービームの照射によるアブレージョンによって行うこ
とを特徴とする請求項１４に記載の薄膜半導体装置の製
造方法。24. The method of manufacturing a thin film semiconductor device according to claim 14, wherein the removal of the resist pattern is performed by abrasion by irradiation with an energy beam.
なることを特徴とする請求項１４に記載の薄膜半導体装
置の製造方法。25. The method of manufacturing a thin film semiconductor device according to claim 14, wherein the resist pattern is made of an organic material.
後に、加熱処理を行って上記レジストパターンを上記ゲ
ート絶縁膜上に広げることを特徴とする請求項１４に記
載の薄膜半導体装置の製造方法。26. The method of manufacturing a thin film semiconductor device according to claim 14, wherein after the step of forming the resist pattern, heat treatment is performed to spread the resist pattern on the gate insulating film.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20716196A JP3478012B2 (en) | 1995-09-29 | 1996-08-06 | Method for manufacturing thin film semiconductor device |
| KR1019960042402A KR100447561B1 (en) | 1995-09-29 | 1996-09-25 | Manufacturing Method of Thin Film Semiconductor Device |
| EP96115592A EP0766296A3 (en) | 1995-09-29 | 1996-09-27 | Method of manufacturing a thin film transistor |
| EP02011357A EP1246234A2 (en) | 1995-09-29 | 1996-09-27 | Method of manufacturing thin film transistor |
| US08/721,948 US5953595A (en) | 1995-09-29 | 1996-09-27 | Method of manufacturing thin film transistor |
| CN96121157A CN1109354C (en) | 1995-09-29 | 1996-09-28 | Method of producing thin film tansistor |
Applications Claiming Priority (3)
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Publications (2)
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| JP (1) | JP3478012B2 (en) |
| KR (1) | KR100447561B1 (en) |
| CN (1) | CN1109354C (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539045B1 (en) * | 1997-07-16 | 2006-02-28 | 소니 가부시끼 가이샤 | Method of forming a semiconductor thin film |
| JP2006190756A (en) * | 2005-01-05 | 2006-07-20 | Konica Minolta Holdings Inc | Organic thin film transistor and its fabrication process |
| JP2009212504A (en) * | 2008-02-08 | 2009-09-17 | Advanced Lcd Technologies Development Center Co Ltd | Thin-film semiconductor device and method for manufacturing the same |
| JP2009260328A (en) * | 2008-03-26 | 2009-11-05 | Advanced Lcd Technologies Development Center Co Ltd | Thin-film semiconductor device, and method for manufacturing the same |
| WO2011151955A1 (en) * | 2010-05-31 | 2011-12-08 | シャープ株式会社 | Semiconductor element, thin film transistor substrate, and display device |
| JP2012209557A (en) * | 2011-03-28 | 2012-10-25 | Boe Technology Group Co Ltd | Amorphous oxide thin film transistor, method for manufacturing the same, and display panel comprising the same |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050607A (en) * | 1996-07-31 | 1998-02-20 | Sony Corp | Manufacture of semiconductor device |
| US6444507B1 (en) * | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| JPH10316495A (en) | 1997-05-16 | 1998-12-02 | Sony Corp | Ferroelectric and memory element, and their production |
| JP2000031084A (en) * | 1998-05-08 | 2000-01-28 | Samsung Electron Co Ltd | Activation method of compound semiconductor thin film to p-type |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
| US6535535B1 (en) | 1999-02-12 | 2003-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Laser irradiation method, laser irradiation apparatus, and semiconductor device |
| US7402467B1 (en) * | 1999-03-26 | 2008-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6338988B1 (en) * | 1999-09-30 | 2002-01-15 | International Business Machines Corporation | Method for fabricating self-aligned thin-film transistors to define a drain and source in a single photolithographic step |
| GB9927287D0 (en) * | 1999-11-19 | 2000-01-12 | Koninkl Philips Electronics Nv | Top gate thin film transistor and method of producing the same |
| SG148819A1 (en) * | 2000-09-14 | 2009-01-29 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| CN100373538C (en) * | 2000-09-14 | 2008-03-05 | 株式会社半导体能源研究所 | Semiconductor device and its method for production |
| US6642085B1 (en) * | 2000-11-03 | 2003-11-04 | The Regents Of The University Of California | Thin film transistors on plastic substrates with reflective coatings for radiation protection |
| TW480728B (en) * | 2001-02-02 | 2002-03-21 | Hannstar Display Corp | Polysilicon thin film transistor structure and the manufacturing method thereof |
| TW546857B (en) * | 2001-07-03 | 2003-08-11 | Semiconductor Energy Lab | Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment |
| US6555411B1 (en) * | 2001-12-18 | 2003-04-29 | Lucent Technologies Inc. | Thin film transistors |
| JP4247377B2 (en) * | 2001-12-28 | 2009-04-02 | 独立行政法人産業技術総合研究所 | Thin film transistor and manufacturing method thereof |
| GB0222450D0 (en) * | 2002-09-27 | 2002-11-06 | Koninkl Philips Electronics Nv | Method of manufacturing an electronic device comprising a thin film transistor |
| US7100131B2 (en) * | 2002-11-07 | 2006-08-29 | Semiconductor Energy/Laboratory Co., Ltd. | Evaluation method of semiconductor device, manufacturing method of the semiconductor device, design management system of device comprising the semiconductor device, dose amount control program for the semiconductor device, computer-readable recording medium recording the program, and dose amount control apparatus |
| US6905908B2 (en) * | 2002-12-26 | 2005-06-14 | Motorola, Inc. | Method of fabricating organic field effect transistors |
| JP4338997B2 (en) * | 2003-03-17 | 2009-10-07 | 株式会社半導体エネルギー研究所 | Method for manufacturing display device |
| KR100585873B1 (en) * | 2003-11-03 | 2006-06-07 | 엘지.필립스 엘시디 주식회사 | Polycrystalline liquid crystal display device and fabfication method thereof |
| KR100640213B1 (en) * | 2003-12-29 | 2006-10-31 | 엘지.필립스 엘시디 주식회사 | Fabrication method of polycrystalline liquid crystal display device |
| US7553371B2 (en) * | 2004-02-02 | 2009-06-30 | Nanosys, Inc. | Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production |
| US20110039690A1 (en) * | 2004-02-02 | 2011-02-17 | Nanosys, Inc. | Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production |
| US8025960B2 (en) * | 2004-02-02 | 2011-09-27 | Nanosys, Inc. | Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production |
| US7557373B2 (en) * | 2004-03-30 | 2009-07-07 | Toshiba Matsushita Display Technology Co., Ltd. | Thin-film transistor substrate including pixel regions where gate electrode lines are arrayed on an insulating substrate, and display therewith |
| US20050279274A1 (en) * | 2004-04-30 | 2005-12-22 | Chunming Niu | Systems and methods for nanowire growth and manufacturing |
| KR20070011550A (en) * | 2004-04-30 | 2007-01-24 | 나노시스, 인크. | Systems and methods for nanowire growth and harvesting |
| US7785922B2 (en) | 2004-04-30 | 2010-08-31 | Nanosys, Inc. | Methods for oriented growth of nanowires on patterned substrates |
| TW200602774A (en) * | 2004-07-06 | 2006-01-16 | Chunghwa Picture Tubes Ltd | Thin-film transistor manufacture method |
| JP2008506254A (en) * | 2004-07-07 | 2008-02-28 | ナノシス・インコーポレイテッド | Systems and methods for nanowire integration and integration |
| CN100405560C (en) * | 2004-07-28 | 2008-07-23 | 中华映管股份有限公司 | Method for producing thin film trasistor |
| CN101331590B (en) * | 2005-12-29 | 2011-04-20 | 纳米系统公司 | Methods for oriented growth of nanowires on patterned substrates |
| US7741197B1 (en) | 2005-12-29 | 2010-06-22 | Nanosys, Inc. | Systems and methods for harvesting and reducing contamination in nanowires |
| KR100785019B1 (en) * | 2006-06-09 | 2007-12-11 | 삼성전자주식회사 | A bottom gate thin film transistor and method of manufacturing thereof |
| US7776760B2 (en) * | 2006-11-07 | 2010-08-17 | Nanosys, Inc. | Systems and methods for nanowire growth |
| KR102067922B1 (en) | 2009-05-19 | 2020-01-17 | 원드 매터리얼 엘엘씨 | Nanostructured materials for battery applications |
| CN102723269B (en) * | 2012-06-21 | 2015-04-01 | 京东方科技集团股份有限公司 | Array base plate, method for manufacturing same, and display device |
| CN105355590B (en) * | 2015-10-12 | 2018-04-20 | 武汉华星光电技术有限公司 | Array base palte and preparation method thereof |
| CN106298948B (en) * | 2016-10-12 | 2019-08-02 | 武汉华星光电技术有限公司 | A kind of lightly doped district forming method and method, semi-conductor device manufacturing method |
| CN110828486B (en) * | 2019-11-19 | 2023-05-12 | 云谷（固安）科技有限公司 | Display panel manufacturing method and display panel |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6604962A (en) * | 1966-04-14 | 1967-10-16 | ||
| US4109029A (en) * | 1977-01-24 | 1978-08-22 | Hughes Aircraft Company | High resolution electron beam microfabrication process for fabricating small geometry semiconductor devices |
| US4253888A (en) * | 1978-06-16 | 1981-03-03 | Matsushita Electric Industrial Co., Ltd. | Pretreatment of photoresist masking layers resulting in higher temperature device processing |
| DE3279239D1 (en) * | 1981-07-27 | 1988-12-29 | Toshiba Kk | Thin-film transistor and method of manufacture therefor |
| JPS58119669A (en) * | 1982-01-08 | 1983-07-16 | Seiko Epson Corp | Manufacture of thin film semiconductor device |
| US4448636A (en) * | 1982-06-02 | 1984-05-15 | Texas Instruments Incorporated | Laser assisted lift-off |
| US4414059A (en) * | 1982-12-09 | 1983-11-08 | International Business Machines Corporation | Far UV patterning of resist materials |
| FR2566186B1 (en) * | 1984-06-14 | 1986-08-29 | Thomson Csf | METHOD FOR MANUFACTURING AT LEAST ONE THIN FILM FIELD EFFECT TRANSISTOR AND TRANSISTOR OBTAINED THEREBY |
| JPS6292433A (en) * | 1985-10-18 | 1987-04-27 | Sanyo Electric Co Ltd | Forming method for pattern |
| JPS62260369A (en) * | 1986-05-07 | 1987-11-12 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor |
| IT1223341B (en) * | 1987-11-03 | 1990-09-19 | Ausimont Spa | PHOTOABLATION PROCESS OF POLYMER-BASED FILMS WITH A PERGLUORO-POLYETHER STRUCTURE, BY EXCIMER LASER RAYS |
| US4888632A (en) * | 1988-01-04 | 1989-12-19 | International Business Machines Corporation | Easily manufacturable thin film transistor structures |
| JPH0242761A (en) * | 1988-04-20 | 1990-02-13 | Matsushita Electric Ind Co Ltd | Manufacture of active matrix substrate |
| JPH0290172A (en) * | 1988-09-28 | 1990-03-29 | Hitachi Ltd | Method for peeling resist pattern |
| JP2734587B2 (en) * | 1988-12-28 | 1998-03-30 | ソニー株式会社 | Method for manufacturing thin film transistor |
| JP2581268B2 (en) * | 1990-05-22 | 1997-02-12 | 日本電気株式会社 | Semiconductor substrate processing method |
| JPH04186735A (en) * | 1990-11-20 | 1992-07-03 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| DE69125260T2 (en) * | 1990-12-28 | 1997-10-02 | Sharp Kk | A method of manufacturing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| JPH0521410A (en) * | 1991-07-16 | 1993-01-29 | Nippon Sheet Glass Co Ltd | Substrate surface cleaning method and cleaner |
| JP2868167B2 (en) * | 1991-08-05 | 1999-03-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Multi-level high density interconnect structures and high density interconnect structures |
| KR940007451B1 (en) * | 1991-09-06 | 1994-08-18 | 주식회사 금성사 | Fabricating method of thin film transistor |
| JPH05243270A (en) * | 1992-02-28 | 1993-09-21 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor |
-
1996
- 1996-08-06 JP JP20716196A patent/JP3478012B2/en not_active Expired - Lifetime
- 1996-09-25 KR KR1019960042402A patent/KR100447561B1/en not_active IP Right Cessation
- 1996-09-27 EP EP02011357A patent/EP1246234A2/en active Pending
- 1996-09-27 US US08/721,948 patent/US5953595A/en not_active Expired - Lifetime
- 1996-09-27 EP EP96115592A patent/EP0766296A3/en not_active Withdrawn
- 1996-09-28 CN CN96121157A patent/CN1109354C/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539045B1 (en) * | 1997-07-16 | 2006-02-28 | 소니 가부시끼 가이샤 | Method of forming a semiconductor thin film |
| JP2006190756A (en) * | 2005-01-05 | 2006-07-20 | Konica Minolta Holdings Inc | Organic thin film transistor and its fabrication process |
| JP2009212504A (en) * | 2008-02-08 | 2009-09-17 | Advanced Lcd Technologies Development Center Co Ltd | Thin-film semiconductor device and method for manufacturing the same |
| JP2009260328A (en) * | 2008-03-26 | 2009-11-05 | Advanced Lcd Technologies Development Center Co Ltd | Thin-film semiconductor device, and method for manufacturing the same |
| WO2011151955A1 (en) * | 2010-05-31 | 2011-12-08 | シャープ株式会社 | Semiconductor element, thin film transistor substrate, and display device |
| US9123820B2 (en) | 2010-05-31 | 2015-09-01 | Sharp Kabushiki Kaisha | Thin film transistor including semiconductor oxide layer having reduced resistance regions |
| JP2012209557A (en) * | 2011-03-28 | 2012-10-25 | Boe Technology Group Co Ltd | Amorphous oxide thin film transistor, method for manufacturing the same, and display panel comprising the same |
| US9608127B2 (en) | 2011-03-28 | 2017-03-28 | Boe Technology Group Co., Ltd. | Amorphous oxide thin film transistor, method for manufacturing the same, and display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0766296A2 (en) | 1997-04-02 |
| CN1159072A (en) | 1997-09-10 |
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| CN1109354C (en) | 2003-05-21 |
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| EP0766296A3 (en) | 1998-05-13 |
| KR100447561B1 (en) | 2004-11-03 |
| EP1246234A2 (en) | 2002-10-02 |
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