JPH09153290A

JPH09153290A - 半導体記憶装置

Info

Publication number: JPH09153290A
Application number: JP7311975A
Authority: JP
Inventors: Yoshihisa Fujioka; 敬久藤岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-11-30
Filing date: 1995-11-30
Publication date: 1997-06-10

Abstract

(57)【要約】【課題】メモリセルのハイノードレベル電圧の立ち上が
り時間遅延に起因する、チップイネーブル活性化動作時
の書換え誤動作によるメモリセル情報破壊を未然に防止
することができるスタティック型半導体記憶装置を実現
する。【解決手段】比較器６において、メモリセルアレイ１０
の高抵抗型フリップフロップ・メモリセルと同一特性を
有するダミーセル１１のハイノードレベル電圧と、製造
時にメモリセルの供給電源電圧動作マージン下限のトリ
ミング電圧とを比較し、その比較結果においてハイノー
ドレベル電圧の方が低レベルの場合に非活性信号１０８
を生成して、当該非活性信号１０８による制御作用を介
して外部からの入力信号を遮断することにより、当該ハ
イノードレベル電圧の立ち上がり時間遅延に起因する、
チップイネーブル活性化動作時の書換え誤動作によるメ
モリセル情報破壊を未然に防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタティック型の半導体記憶装置に関する。

【０００２】

【従来の技術】従来、高抵抗型のフリップフロップをメ
モリセルとして使用するスタティック型の半導体記憶装
置は、極めて低消費電力のために、補助電源を用いるこ
とにより長時間にわたり内部メモリセルの情報を保持す
ることが可能である。この特徴に加えて、メモリセル内
の情報の安定性が高く、外部命令による情報読出しが論
理的に困難となる低電圧供給時においても情報の保持が
可能であるため、バッテリーバックアップ用記憶装置と
して活用されている。

【０００３】図５は、従来のスタティック型の半導体記
憶装置（その１）のブロック図であり、情報を記憶する
メモリセルの集合体であるメモリセルアレイ１０と、外
部から入力されるチップイネーブル信号１０３を介し
て、ロウアドレス信号１０１の入力に対応するアドレス
バッファ１と、同じく、チップイネーブル信号１０３を
介して、カラムアドレス信号１０２の入力に対応するア
ドレスバッファ２と、アドレスバッファ１のロウアドレ
ス信号出力を受けて、メモリセルアレイ１０の該当メモ
リセルのロウアドレスを選択する信号を出力するロウデ
コーダ５と、アドレスバッファ２のカラムアドレス信号
出力を受けて、メモリセルアレイ１０の該当メモリセル
のカラムアドレスを選択する信号を出力するとともに、
メモリセル情報の読出し／書換えを制御するＩ／Ｏコン
トローラ・カラムデコーダ（Ｉ／Ｏコントローラとカラ
ムデコーダの集合回路）９と、メモリセル情報の外部出
力情報または書換え入力情報を含む入出力信号を伝達す
るＩ／Ｏバッファ８と、外部からの読出しコマンド信号
１０４および書換えコマンド信号１０５の入力を受け
て、チップイネーブル信号１０３を介してＩ／Ｏコント
ローラ・カラムデコーダ９およびＩ／Ｏバッファ８の動
作を制御する読出し／書換え判定用のＲ／Ｗコマンドバ
ッファ４とを備えて構成される。

【０００４】図５において、外部からのチップイネーブ
ル信号１０３が非活性化されて入力される場合には、当
該チップイネーブル信号１０３の入力を受けて、アドレ
スバッファ１および２を介して入力される外部からのロ
ウアドレス信号１０１およびカラムアドレス信号１０２
が遮断されるとともに、Ｒ／Ｗコマンドバッファ４を介
して外部から入力される読出しコマンド信号１０４およ
び書換えコマンド信号１０５も遮断され、これに対応し
て、Ｉ／Ｏバッファ８による情報入出力機能も停止され
て、メモリセルアレイ１０内のメモリセルに保持されて
いる情報は、外部からの信号によりディスターブされる
ことなく保護される。このような保護機能を有すること
により、スタティック型の半導体記憶装置は、バッテリ
ーバックアップ用の半導体記憶装置として一般に広く利
用されている。なお、このスタティック型の半導体記憶
装置をバッテリーバックアップ用として活用する場合に
は、図５には示されていないが、外部回路として、供給
電源の停止および復帰を監視する電源電圧監視回路と、
当該供給電源からバッテリーバックアップ用補助電源に
切替えるための電源切替回路と、スタティック型の半導
体記憶装置のメモリセル情報を保護するためのチップイ
ネーブル信号を非活性化するためのチップイネーブル制
御回路が必要となる。

【０００５】また、メモリセルアレイ１０に対応する読
出し／書換え動作が実行される場合には、チップイネー
ブル信号１０３は活性化されて入力され、これにより、
データ読出し時においては、Ｒ／Ｗコマンドバッファ４
を介して入力される読出しコマンド信号１０４により制
御されて、ロウアドレス信号１０１およびカラムアドレ
ス信号１０２により選択されるメモリセルアレイ１０内
のメモリセルの情報が読出されて、Ｉ／Ｏコントローラ
・カラムデコーダ９およびＩ／Ｏバッファ８を介して、
データ信号１０６として外部に出力される。また、デー
タ書込み時においては、Ｒ／Ｗコマンドバッファ４を介
して入力される書込みコマンド信号１０５により制御さ
れて、外部からのデータ信号１０７は、Ｉ／Ｏバッファ
８およびＩ／Ｏコントローラ・カラムデコーダ９を介し
て、ロウアドレス信号１０１およびカラムアドレス信号
１０２により選択されるメモリセルアレイ１０内のメモ
リセルに入力されて格納される。

【０００６】なお、他の従来例（その２）としては、特
開平１ー３０７８５４号公報に開示されているメモリ装
置があるが、本従来例においては、書込み命令が実行さ
れている動作状態において、当該メモリ装置（スタティ
ック型の半導体記憶装置）に対する供給電源をバッテリ
ーバックアップ用補助電源に移行させる際に発生する供
給電源電圧低下による命令不履行不具合を解決するため
の方策が提案されており、データ書込み時に、供給電源
移行時の電源電圧低下によるチップイネーブル禁止信号
と、システムのバックアップ用半導体記憶装置に対する
書込み動作命令とを論理的に同期させることにより、書
込み命令の実行終了後において、当該スタティック型の
半導体記憶装置をチップイネーブル禁止状態にするもの
である。

【０００７】また、その他の従来例（その３）として
は、特開平１ー７３３８３号公報に開示されているセン
スアンプ回路があるが、本従来例による提案は、供給電
源の低下によりメモリセルからの情報読出しが不可能と
なる電圧領域を、より広い電圧領域に拡大することを意
図した解決策であり、特に電気的にプログラム可能なＲ
ＯＭについて、フローティングゲートを有するメモリセ
ルのしきい値が、低電圧領域において検知することが可
能であるという特性を活用して、同様な特性を有するダ
ミーセルのしきい値を２値論理判定基準とし、センスア
ンプ回路として差動電圧型センスアンプ回路を備えて構
成される半導体記憶装置である。

【０００８】

【発明が解決しようとする課題】上述した従来のスタテ
ィック型の半導体記憶装置において、前記従来例（その
１）の場合には、図６に示されるように、デジット線１
１５、１１６およびワード線１１４に対応して、トラン
スファ−・トランジスタ１７、２０およびドライバー・
トランジスタ１８、１９と、抵抗２１および２２とを含
む、高抵抗型フリップフロップにより構成されるメモリ
セルにおいて、補助電源より外部供給電源に切替えられ
た直後においては、外部供給電源Ｖ_DDから抵抗２２を通
じて開始される充電作用により、メモリセルのハイノー
ドレベル電圧Ｖ_DRは、補助電源電圧レベルから外部電源
電圧レベルに対して緩かに復帰中に対応する状態のレベ
ル状態となる。このレベル復帰に要する時間は、抵抗２
２とドライバー・トランジスタ１８の寄生容量により規
定されるメモリセルノードの時定数により決定され、抵
抗２２の抵抗値が１０ｋΩ、寄生容量が１０μＦの場合
には、その値は１００ｍｓ程度となり、メモリセルのハ
イノードレベル電圧Ｖ_DRの立ち上がり時間には、補助電
源電圧から外部供給電源電位に復帰する際に数ｍｓ程度
の遅延が生じる。

【０００９】図７は、ハイノードレベル電圧Ｖ_DRの回復
時間前に、外部からチップイネーブル信号１０３が活性
化されて入力される場合のハイノードレベル電圧Ｖ
_DRと、外部供給電源Ｖ_DDとの間の関係を示すタイミング
図である。図７において、外部供給電源電圧Ｖ_DDが補助
電源から切替えられて、外部チップイネーブル信号１０
３が活性化されるタイミングＴにおいては、ワード線１
１４には、外部供給電源電圧Ｖ_DDが供給され、同時にト
ランスファー・トランジスタ１７のゲートには、同じく
外部供給電源電圧Ｖ_DDが入力されるために、デジット線
１１５および１１６に接続されるセンスアンプ（図示さ
れない）においては、メモリセルのハイノードレベル電
圧Ｖ_DRを論理ハイレベルであるものと判定することが困
難な状態となるが、当該フリップフロップの特性上およ
びセンスアンプのセンスの必要性から、強制的に２値情
報に変換する動作が開始される。当該変換動作により、
約２分の１の確率においてバッテリーバックアップ中に
保護されていたメモリセル情報が強制的に反転され、そ
の結果として、メモリセル情報が破壊されるという異常
事態が発生する。

【００１０】即ち、供給電源電圧の低下を検出して補助
電源に切替える際において、当該電源の切替えと同時に
チップイネーブル信号を非活性化することによって、書
込み誤りに起因するメモリセルの情報破壊を防止するよ
う対策が採られてはいるものの、供給電源電圧の復帰後
におけるチップイネーブル信号の非活性化解除に際し
て、読出し動作時において発生するメモリセル情報破壊
については、これを防止することができないという欠点
がある。

【００１１】また、この対応策として、外部電源復帰後
のチップイネーブル活性化禁止解除後においても、スタ
ティック型の半導体記憶装置に対する特性保証規格とし
て、数ｍｓのチップイネーブル・リカバリー時間Ｔ_Rを
設定し、メモリセル情報の破壊を警告する方策がとられ
てはいるが、外部電源復帰後においてはプロセッサの動
作も不安定な状態にあり、ノイズ等により誤った読出し
命令が発生する惧れがあるという欠点がある。

【００１２】また、特開平１ー３０７８５４号公報に開
示されている従来例（その２）においては、供給電源電
圧の低下に伴なう特殊環境下における、書込み命令不履
行によるメモリセル情報破壊を防止する方策については
提案が為されているが、供給電源電圧復帰後における読
出し動作時のメモリセル情報破壊については対策が示さ
れておらず、従って、供給電源電圧復帰後における読出
し動作時のメモリセル情報破壊の防止は不可能であると
いう欠点がある。

【００１３】更に、特開平１ー７３３８３号公報に開示
されている従来例（その３）においては、フローティン
グゲートを有するプログラム可能なＲＯＭのメモリセル
に関して、当該メモリセルの特性をダミーセルに利用し
た差動型センスアンプを用いて、読出し動作時の電源電
圧範囲の拡張を可能とし、メモリセルの電圧低下に伴な
う論理的読出し動作不能を解決する方策が提案されてい
るが、本従来例の効用は、低電圧において読出し情報が
変化するものの、メモリセル情報が破壊されないシリコ
ン酸化膜のバレンスバンド以上の高エネルギー準位を有
する電子によりメモリセル情報の書込みを行う、フロー
ティングゲートを有するプログラム可能なＲＯＭに関す
る提案であり、特性および構造の異なる高抵抗型フリッ
プフロップをメモリセルとして有するスタティック型の
半導体記憶装置に対しては、適用することが不可能であ
るという欠点がある。

【００１４】

【課題を解決するための手段】本発明の半導体記憶装置
は、高抵抗フリップフロップ・メモリセルを含むメモリ
セルアレイと、外部からのロウアドレス信号およびカラ
ムアドレス信号の入力を受けて、読出し／書換え動作に
対応して、前記メモリセルアレイにアドレス選択信号を
出力するアドレス入力回路と、外部からの読出しコマン
ド信号および書換えコマンド信号の入力を受けて、前記
メモリセルアレイに対応する情報の読出し／書換え動作
を制御する読出し／書換え制御回路と、当該読出し／書
換え制御回路により制御されて、前記メモリセルアレイ
に対応する入出力情報を伝達する情報入出力回路とを少
なくとも備えて構成され、外部からのチップイネーブル
信号により、前記アドレス選択回路および前記読出し／
書換え制御回路の動作機能が制御されるスタティック型
半導体記憶装置において、前記高抵抗型フリップフロッ
プ・メモリセルのハイノードレベル電圧の立ち上がり時
間遅延に起因する、チップイネーブル活性化動作時の書
換え誤動作によるメモリセル情報破壊電圧を検出する情
報破壊電圧検出手段と、外部からの前記チップイネーブ
ル信号の入力を受けて、前記情報破壊電圧手段より出力
される非活性信号により制御されて、所定のバッファ非
活性信号を出力するチップイネーブル入力回路と、前記
非活性信号および前記チップイネーブル信号／バッファ
非活性信号により制御されて、所定のオープンドレイン
論理信号を出力するレディ／ビジー出力切替回路と、を
少なくとも備えて構成され、前記アドレス入力回路、前
記読出し／書換え制御回路、前記情報入出力回路および
前記レディ／ビジー出力切替回路の動作機能が、前記バ
ッファ非活性信号による制御作用を受けることを特徴と
している。

【００１５】なお、前記情報破壊電圧検出手段として
は、高抵抗型フリップフロップ・メモリセルと同一特性
を有し、且つ前記メモリセルアレイ内に配置されるダミ
ーセルと、当該ダミーセルより出力されるハイノードレ
ベル電圧と、当該半導体記憶装置の製造時におけるメモ
リセル供給電圧動作マージン下限にトリミングされた電
圧とのレベル比較を行う比較器とを備えて構成し、前記
製造時におけるメモリセル供給電圧動作マージン下限に
トリミングされた電圧のレベルが、前記ハイノードレベ
ル電圧のレベルよりも大きい動作期間内においては、前
記比較器より前記非活性信号を出力して、外部からの入
力信号を禁止するように機能するようにしてもよい。

【００１６】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１７】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態は、情報
を記憶するメモリセルの集合体として形成され、且つ高
抵抗型フリップフロップ・メモリセルを有するダミーセ
ル１１を含むメモリセルアレイ１０と、外部からのチッ
プイネーブル信号１０３の入力を受けてバッファ非活性
信号を出力するチップイネーブルバッファ３と、チップ
イネーブルバッファ３より出力されるバッファ非活性信
号の制御下において、ロウアドレス信号１０１の入力に
対応するアドレスバッファ１と、同じく、チップイネー
ブルバッファ３より出力されるバッファ非活性信号の制
御下において、カラムアドレス信号１０２の入力に対応
するアドレスバッファ２と、アドレスバッファ１のロウ
アドレス信号出力を受けて、メモリセルアレイ１０の該
当メモリセルのロウアドレスを選択するためのアドレス
選択信号を出力するロウデコーダ５と、アドレスバッフ
ァ２のカラムアドレス信号出力を受けて、メモリセルア
レイ１０の該当メモリセルのカラムアドレスを選択する
ためのアドレス選択信号を出力するとともに、併せてメ
モリセル情報の読出し／書換えを制御するＩ／Ｏコント
ローラ・カラムデコーダ（Ｉ／Ｏコントローラとカラム
デコーダの集合回路）９と、電源電圧Ｖ_DDとダミーセル
１１より出力されるハイノードレベル電圧Ｖ_DRとの電圧
比較を行い非活性信号１０８を出力する比較器６と、メ
モリセル１０に対応する外部出力情報または書換え入力
情報を含む入出力信号１０６／１０７を伝達するＩ／Ｏ
バッファ８と、外部からの読出しコマンド信号１０４お
よび書換えコマンド信号１０５の入力を受けて、チップ
イネーブルバッファ３より出力されるバッファ非活性信
号を介してＩ／Ｏコントローラ・カラムデコーダ９およ
びＩ／Ｏバッファ８の動作を制御する読出し／書換え判
定用のＲ／Ｗコマンドバッファ４と、チップイネーブル
信号１０３、チップイネーブルバッファ３より出力され
るバッファ非活性信号および非活性信号１０８の入力を
受けて、オープンドレイン出力を開放するためのＲ／Ｂ
（レディ／ビジィ）出力信号１０９を生成して出力する
Ｒ／Ｂ出力スイッチ７とを備えて構成される。

【００１８】また、図２は、本実施形態における比較器
６の内部構成を示す図であり、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）は、当該
比較器６における動作タイミング図である。そして、図
４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）お
よび（ｇ）は、図１に示される本実施形態における動作
タイミング図である。以下、図１、図２、図３および図
４を参照して、本実施形態の動作について説明する。

【００１９】始めに、本発明におけるメモリセル情報破
壊防止機能に深く関与する比較器６の動作機能について
説明する。図２において、高抵抗型フリップフロップメ
モリセルと同一特性を有する閉じたダミーセル１１より
出力されるハイノードレベル電圧Ｖ_DRが、読出しによる
メモリセル情報破壊に至る電圧レベルである場合に、外
部信号入力によるメモリセル情報破壊を保護することを
目的として、比較器６の差動増幅回路１２においては、
製造時に可変抵抗１３を介してメモリセルの供給電圧動
作マージン下限にトリミングされた電圧Ｖ_DD−αのレベ
ルが、当該ハイノードレベル電圧Ｖ_DRを基準電圧とし
て、装置内部のクロック信号１１１の立ち上がりのエッ
ジにおいて比較照合される。差動増幅回路１２より出力
される比較出力信号１１２が正電位（Ｖ_DD−α＞Ｖ_DR）
の場合には、ＮＭＯＳトランジスタ１４を介して論理信
号１１３が“Ｈ”レベルにて出力され、また、逆に比較
出力信号１１２が負電位（Ｖ_DD−α＜Ｖ_DR）の場合に
は、ＮＭＯＳトランジスタ１４を介して論理信号１１３
が“Ｌ”レベルにて出力される。“Ｈ”レベルの論理信
号１１３は、クロック信号１１１を介してＤフリップフ
ロップにより形成されるラッチ１６に取込まれる。そし
て、比較出力信号１１２が正電位（Ｖ_DD−α＞Ｖ_DR）の
場合には、“Ｈ”レベルの論理信号１１４の入力を受け
て、ラッチ１６からはクロック１１１を介して非活性信
号１０８が出力され、図１に示されるチップイネーブル
バッファ３およびＲ／Ｂ出力スイッチ７に送出される。

【００２０】この非活性信号１０８の出力期間中におい
ては、図１において、チップイネーブルバッファ３より
出力されるバッファ非活性信号の入力を受けて、アドレ
スバッファ１および２、Ｒ／Ｗコマンドバッファ４およ
びＩ／Ｏバッファ８の動作機能は停止され、外部から半
導体記憶装置内部に入力される情報が遮断されて、メモ
リセル１０の情報は外部入出力信号に対して保護され
る。更に、本実施形態においては、チップイネーブル活
性化禁止期間中に、読出しコマンド信号１０４または書
換えコマンド信号１０５が入力される場合の対応策とし
ては、チップイネーブル活性化禁止期間中においては、
比較器６から出力される非活性信号１０８またはチップ
イネーブルバッファ３より出力されるバッファ非活性信
号の入力を受けて、Ｒ／Ｂ出力スイッチ７においてはス
イッチＯＮの状態となり、当該Ｒ／Ｂ出力スイッチ７か
らは、オープンドレイン出力を開放するためのＲ／Ｂ出
力信号１０９が出力される。

【００２１】次に、比較器６の１動作例について、更
に、図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）に示される動作タイミング図を参照
して敷衍して説明する。差動増幅回路１２においては、
装置内部のクロック信号１１０（図３（ａ）参照）の立
ち上がりのエッジにおいて、電圧Ｖ_DD−α（図３（ｂ）
参照）のレベルが、ハイノードレベル電圧Ｖ_DR（図３
（ｃ）参照）と比較照合される。図３（ａ）のクロック
信号１１０におけるタイミングＴ₁からタイミングＴ₃
までの期間、およびタイミングＴ₅からタイミングＴ₇
までの期間においては、図３（ｃ）を参照して明らかな
ように、（Ｖ_DD−α＞Ｖ_DR）の条件が満たされるため
に、比較出力信号１１２（図３（ｄ）参照）は正電位と
なり、ＮＭＯＳトランジスタ１４からの“Ｈ”レベルの
論理信号１１４（図３（ｅ）参照）は、クロック信号１
１１（図３（ｆ）参照）の立ち上がりのエッジにおいて
ラッチ１６に取込まれる。従って、タイミングＴ₂から
タイミングＴ₄までの期間、およびタイミングＴ₆から
タイミングＴ₈までの期間においては、図３（ｃ）を参
照して明らかなように、（Ｖ_DD−α＞Ｖ_DR）の条件が満
たされるために、比較出力信号１１２は負電位となり、
ＮＭＯＳトランジスタ１４から出力される“Ｈ”レベル
の論理信号１１３は、クロック信号１１１の立ち上がり
のエッジにおいてラッチ１６に取込まれて、ラッチ１６
からは非活性信号１０８（図３（ｇ）参照）が出力され
て、チップイネーブルバッファ３およびＲ／Ｂ出力スイ
ッチ７に送出される。非活性信号１０８の入力を受けた
チップイネーブルバッファ３およびＲ／Ｂ出力スイッチ
７の動作については前述したとうりである。

【００２２】次に、本実施形態の供給電源電圧低下に伴
なう補助電源切替え時の全般的な動作について、図１お
よび図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）の動作タイミング図を参照して説明
する。上述のように、比較器６において、電圧Ｖ_DD−α
（図４（ａ）参照）のレベルが、ハイノードレベル電圧
Ｖ_DR（図４（ｂ）参照）と比較照合されて、比較器６よ
り非活性信号１０８（図４（ｃ）参照）が出力される場
合には、チップイネーブルバッファ３から出力されるバ
ッファ非活性信号により制御されて、前述のように、タ
イミングＴ₂からタイミングＴ₄までの期間、およびタ
イミングＴ₆からタイミングＴ₈までの期間において
は、外部からのロウアドレス信号１０１およびカラムア
ドレス信号１０２のメモリセルアレイ１０に対する伝達
は禁止される。また、同時にＲ／Ｂ出力スイッチ７は、
非活性信号１０８の入力を受けて導通可能状態に設定さ
れる。従って、バッテリーバックアップ状態から補助電
源に切替わり、外部からのチップイネーブル信号１０３
（図４（ｄ）参照）の入力が解除された場合において
も、その時点においては、ロウアドレス信号１０１およ
びカラムアドレス信号１０２等を含む入力信号のメモリ
セル１０に対する伝達が禁止されているために、これら
の入力信号がメモリセルアレイ１０に対してアクセスす
ることはできないが、Ｒ／Ｂ出力信号１０９（図４
（ｆ）参照）は、Ｒ／Ｂ出力スイッチ７を介してオープ
ンドレインの論理“Ｈ”レベルの信号として出力され、
図４（ｇ）に示されるようにビジー状態となる。そし
て、比較器６より出力される非活性信号１０８が解除さ
れるタイミングＴ₃およびタイミングＴ₇以降において
は、Ｒ／Ｂ出力信号１１０は、Ｒ／Ｂ出力スイッチ７を
介してオープンドレインの論理“Ｌ”レベルの信号とし
て出力され、図４（ｇ）に示されるようにレディ状態と
なり、外部からの読出しコマンド信号１０４が活性化さ
れて入力されている場合においては、この時点におい
て、始めてメモリセルアレイ１０からのメモリセル情報
の読出しが可能な状態になる。これにより、従来のスタ
ティック型半導体記憶装置において生じていた、供給電
源電圧復帰後の非活性信号解除後における読出し動作時
のメモリセル情報破壊が未然に回避される。また、チッ
プイネーブル信号１０３が活性化されて入力されるチッ
プイネーブル活性化禁止期間以外において、供給電源が
正常に供給されている状態においては、ロウアドレス信
号１０１およびカラムアドレス信号１０２により選択さ
れるメモリセルアレイ１０内のメモリセル情報に対応す
る情報の読出し／書換え動作が正常に行われることは云
うまでもない。

【００２３】

【発明の効果】以上説明したように、本発明は、高抵抗
型フリップフロップ・メモリセルと同一特性を有するダ
ミーセルのハイノードレベル電圧と、製造時にメモリセ
ルの供給電源電圧動作マージン下限のトリミングされた
電圧とを比較照合して、前記ハイノードレベル電圧の方
が低レベルの場合には、所定のチップイネーブル活性信
号を生成して外部からの入力信号を遮断することによ
り、当該高抵抗型フリップフロップ・メモリセルのハイ
ノードレベル電圧の立ち上がり時間遅延に起因する、チ
ップイネーブル活性化動作時の書換え誤動作によるメモ
リセル情報破壊を未然に防止することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の１実施形態の構成を示すブロック図で
ある。

【図２】本実施形態における比較器の内部構成を示すブ
ロック図である。

【図３】前記比較器における動作タイミング図である。

【図４】本実施形態における動作タイミング図である。

【図５】従来例（その１）の構成を示すブロック図であ
る。

【図６】高抵抗型フリップフロップ・メモリセルの構成
を示す回路図である。

【図７】従来例におけるメモリセル破壊現象発生時の動
作タイミング図である。

【符号の説明】

１、２アドレスバッファ３チップイネーブルバッファ４Ｒ／Ｗコマンド信号５ロウデコーダ６比較器７Ｒ／Ｂ出力スイッチ８Ｉ／Ｏバッファ９Ｉ／Ｏコントローラ・カラムデコーダ１０メモリセルアレイ１１ダミーセル１２差動増幅回路１３可変抵抗１４ＮＭＯＳトランジスタ１５、２１、２２抵抗１６ラッチ１７、２０トランスファ−・トランジスタ１８、１９ドライバ−・トランジスタ１０１ロウアドレス信号１０２カラムアドレス信号１０３チップイネーブル信号１０４読出しコマンド信号１０５書換えコマンド信号１０６入力信号１０７出力信号１０８非活性信号１０９Ｒ／Ｂ出力信号１１０、１１１クロック信号１１２比較出力信号１１３論理信号１１４ワード線１１５、１１６デジット線

Claims

【特許請求の範囲】

【請求項１】高抵抗フリップフロップ・メモリセルを
含むメモリセルアレイと、外部からのロウアドレス信号
およびカラムアドレス信号の入力を受けて、読出し／書
換え動作に対応して、前記メモリセルアレイにアドレス
選択信号を出力するアドレス入力回路と、外部からの読
出しコマンド信号および書換えコマンド信号の入力を受
けて、前記メモリセルアレイに対応する情報の読出し／
書換え動作を制御する読出し／書換え制御回路と、当該
読出し／書換え制御回路により制御されて、前記メモリ
セルアレイに対応する入出力情報を伝達する情報入出力
回路とを少なくとも備えて構成され、外部からのチップ
イネーブル信号により、前記アドレス選択回路および前
記読出し／書換え制御回路の動作機能が制御されるスタ
ティック型半導体記憶装置において、前記高抵抗型フリップフロップ・メモリセルのハイノー
ドレベル電圧の立ち上がり時間遅延に起因する、チップ
イネーブル活性化動作時の書換え誤動作によるメモリセ
ル情報破壊電圧を検出する情報破壊電圧検出手段と、外部からの前記チップイネーブル信号の入力を受けて、
前記情報破壊電圧手段より出力される非活性信号により
制御されて、所定のバッファ非活性信号を出力するチッ
プイネーブル入力回路と、前記非活性信号および前記チップイネーブル信号／バッ
ファ非活性信号により制御されて、所定のオープンドレ
イン論理信号を出力するレディ／ビジー出力切替回路
と、を少なくとも備えて構成され、前記アドレス入力回路、
前記読出し／書換え制御回路、前記情報入出力回路およ
び前記レディ／ビジー出力切替回路の動作機能が、前記
バッファ非活性信号による制御作用を受けることを特徴
とする半導体記憶装置。
【請求項２】前記情報破壊電圧検出手段が、高抵抗型
フリップフロップ・メモリセルと同一特性を有し、且つ
前記メモリセルアレイ内に配置されるダミーセルと、当
該ダミーセルより出力されるハイノードレベル電圧と、
当該半導体記憶装置の製造時におけるメモリセル供給電
圧動作マージン下限にトリミングされた電圧とのレベル
比較を行う比較器とを備えて構成され、前記製造時にお
けるメモリセル供給電圧動作マージン下限にトリミング
された電圧のレベルが、前記ハイノードレベル電圧のレ
ベルよりも大きい動作期間内においては、前記比較器よ
り前記非活性信号を出力して、外部からの入力信号を禁
止するように機能することを特徴とする請求項１記載の
半導体記憶装置。