JPH09148477A - 半導体素子パッケージ及びその製造方法 - Google Patents
半導体素子パッケージ及びその製造方法Info
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- JPH09148477A JPH09148477A JP30245795A JP30245795A JPH09148477A JP H09148477 A JPH09148477 A JP H09148477A JP 30245795 A JP30245795 A JP 30245795A JP 30245795 A JP30245795 A JP 30245795A JP H09148477 A JPH09148477 A JP H09148477A
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- H01L2924/01078—Platinum [Pt]
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Abstract
(57)【要約】
【課題】 加工が簡単で、製造歩留まりの向上、コスト
の低減化を図ることができる半導体素子パッケージ及び
その製造方法を提供する。 【解決手段】 素子実装キャビティを樹脂多層板の切削
加工により形成した半導体素子パッケージにおいて、切
削加工誤差以上の高さを有し、頭頂部のみ露出し、この
頭頂部以外を多層基板樹脂中に埋設したパッケージ内配
線導体１０２に接続する金属塊からなる柱状電極１０３
を設ける。
の低減化を図ることができる半導体素子パッケージ及び
その製造方法を提供する。 【解決手段】 素子実装キャビティを樹脂多層板の切削
加工により形成した半導体素子パッケージにおいて、切
削加工誤差以上の高さを有し、頭頂部のみ露出し、この
頭頂部以外を多層基板樹脂中に埋設したパッケージ内配
線導体１０２に接続する金属塊からなる柱状電極１０３
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を収納
するパッケージにおける接続電極の構造及びその製造方
法に関するものである。
するパッケージにおける接続電極の構造及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、例えば、以下に示すようなものがあった。図５は、
従来の半導体素子パッケージの断面図であり、樹脂基板
から削り出しによって、半導体素子実装用キャビティを
形成するようにしている。
は、例えば、以下に示すようなものがあった。図５は、
従来の半導体素子パッケージの断面図であり、樹脂基板
から削り出しによって、半導体素子実装用キャビティを
形成するようにしている。
【０００３】図５に示すように、樹脂基板５０１に、半
導体素子実装用キャビティ５０２をミリング加工により
形成する。樹脂基板５０１内には予め配線導体５０３を
形成しておき、ミリング加工により、その一部が半導体
素子実装用キャビティ内に露出し、接続電極部５０４と
なるように設定されている。半導体素子５０５は、ダイ
ボンディング樹脂５０６により、キャビティ５０２内に
固定され、その半導体素子５０５上の電極（図示なし）
と、キャビティ５０２内に露出した接続電極部５０４間
を、例えば、ワイヤボンディング法により形成された金
属細線５０７で接続される。
導体素子実装用キャビティ５０２をミリング加工により
形成する。樹脂基板５０１内には予め配線導体５０３を
形成しておき、ミリング加工により、その一部が半導体
素子実装用キャビティ内に露出し、接続電極部５０４と
なるように設定されている。半導体素子５０５は、ダイ
ボンディング樹脂５０６により、キャビティ５０２内に
固定され、その半導体素子５０５上の電極（図示なし）
と、キャビティ５０２内に露出した接続電極部５０４間
を、例えば、ワイヤボンディング法により形成された金
属細線５０７で接続される。
【０００４】一方、パッケージ外部へは、樹脂基板５０
１に設けられた貫通スルーホール５０８により、配線導
体５０３に連続する回路として取り出される。
１に設けられた貫通スルーホール５０８により、配線導
体５０３に連続する回路として取り出される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体素子を収納するパッケージでは、ミリン
グ加工によって、実装用キャビティを形成するため、深
さ方向の加工誤差を許容するため、配線導体そのものを
ある程度（ｄｔ）削らなければならない必然性があっ
た。そのため、配線導体の元厚（ｔ）を厚くしなければ
ならず、エッチング加工により形成される配線導体では
配線幅を細くできず、接続電極密度の低下という問題点
があった。
た従来の半導体素子を収納するパッケージでは、ミリン
グ加工によって、実装用キャビティを形成するため、深
さ方向の加工誤差を許容するため、配線導体そのものを
ある程度（ｄｔ）削らなければならない必然性があっ
た。そのため、配線導体の元厚（ｔ）を厚くしなければ
ならず、エッチング加工により形成される配線導体では
配線幅を細くできず、接続電極密度の低下という問題点
があった。
【０００６】更に、それらの問題を解決する方法とし
て、樹脂基板内の配線導体の層数を増やし、接続電極部
を階段状にしたパッケージ構造が提案されているが、加
工が複雑になり、製造歩留まりの低下、コスト増になっ
ていた。本発明は、上記問題点を除去し、加工が簡単
で、製造歩留まりの向上、コストの低減化を図ることが
できる半導体素子パッケージ及びその製造方法を提供す
ることを目的とする。
て、樹脂基板内の配線導体の層数を増やし、接続電極部
を階段状にしたパッケージ構造が提案されているが、加
工が複雑になり、製造歩留まりの低下、コスト増になっ
ていた。本発明は、上記問題点を除去し、加工が簡単
で、製造歩留まりの向上、コストの低減化を図ることが
できる半導体素子パッケージ及びその製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）素子実装用キャビティを樹脂多層板の切削加工に
より形成した半導体素子パッケージにおいて、切削加工
誤差以上の高さを有し、頭頂部のみ露出し、該頭頂部以
外を多層基板樹脂中に埋設したパッケージ内配線導体に
接続する柱状金属塊からなる柱状電極を設けるようにし
たものである。
成するために、 （１）素子実装用キャビティを樹脂多層板の切削加工に
より形成した半導体素子パッケージにおいて、切削加工
誤差以上の高さを有し、頭頂部のみ露出し、該頭頂部以
外を多層基板樹脂中に埋設したパッケージ内配線導体に
接続する柱状金属塊からなる柱状電極を設けるようにし
たものである。
【０００８】このように、キャビティを形成する際に必
要な、深さ方向の加工誤差許容値分以上の高さを持つ柱
状金属塊を、半導体との接続電極として配線導体上に形
成しているため、配線導体そのものの厚さを薄くでき、
エッチング加工を用いた製造でも配線密度（接続電極密
度）を高くすることができる。そのため、多ピン半導体
素子を搭載する場合においても、パッケージ構造を小
型、簡略化でき、低コスト化を図ることができる。
要な、深さ方向の加工誤差許容値分以上の高さを持つ柱
状金属塊を、半導体との接続電極として配線導体上に形
成しているため、配線導体そのものの厚さを薄くでき、
エッチング加工を用いた製造でも配線密度（接続電極密
度）を高くすることができる。そのため、多ピン半導体
素子を搭載する場合においても、パッケージ構造を小
型、簡略化でき、低コスト化を図ることができる。
【０００９】更に、半導体素子との接続電極を柱状金属
塊が絶縁樹脂中に埋め込まれた構造としたため、電極引
き剥がし応力に対して強く、接続信頼性の高い半導体パ
ッケージを得ることができる。また、半導体素子との接
続電極にあたる柱状電極に、種々の金属を用いることが
できるため、現在ある殆どの半導体実装方式がパッケー
ジ内素子に応用可能である。
塊が絶縁樹脂中に埋め込まれた構造としたため、電極引
き剥がし応力に対して強く、接続信頼性の高い半導体パ
ッケージを得ることができる。また、半導体素子との接
続電極にあたる柱状電極に、種々の金属を用いることが
できるため、現在ある殆どの半導体実装方式がパッケー
ジ内素子に応用可能である。
【００１０】（２）上記（１）記載の半導体素子パッケ
ージにおいて、前記柱状電極は複数の異なった金属を積
層して得られたものである。したがって、上記（１）の
効果に加えて、搭載される半導体素子の実装方式に応じ
て、柱状電極の表面となる上層の金属を、接続に有利な
金属を選択することができ、接続の信頼性を向上させる
ことができる。
ージにおいて、前記柱状電極は複数の異なった金属を積
層して得られたものである。したがって、上記（１）の
効果に加えて、搭載される半導体素子の実装方式に応じ
て、柱状電極の表面となる上層の金属を、接続に有利な
金属を選択することができ、接続の信頼性を向上させる
ことができる。
【００１１】（３）上記（１）記載の半導体素子パッケ
ージにおいて、前記柱状電極を素子実装用キャビティ内
に有し、露出した柱状電極の頭頂部以外のキャビティ内
壁を前記柱状電極と絶縁された導体で被覆するようにし
たものである。したがって、上記（１）記載の効果に加
えて、半導体素子のシールド効果を高めることができ
る。
ージにおいて、前記柱状電極を素子実装用キャビティ内
に有し、露出した柱状電極の頭頂部以外のキャビティ内
壁を前記柱状電極と絶縁された導体で被覆するようにし
たものである。したがって、上記（１）記載の効果に加
えて、半導体素子のシールド効果を高めることができ
る。
【００１２】（４）素子実装用キャビティを樹脂多層板
の切削加工により形成した半導体素子パッケージの製造
方法において、パッケージの一部となる第１の基板に配
線導体を形成し、この配線導体に接続した柱状金属塊か
らなる柱状電極を形成する工程と、前記柱状電極が完全
に埋設するように、絶縁樹脂を形成する工程と、前記絶
縁樹脂上に接着剤を介して第２の基板を形成する工程
と、前記第２の基板を前記柱状電極の頭頂部が露出する
まで削り、キャビティを形成する工程とを施すようにし
たものである。
の切削加工により形成した半導体素子パッケージの製造
方法において、パッケージの一部となる第１の基板に配
線導体を形成し、この配線導体に接続した柱状金属塊か
らなる柱状電極を形成する工程と、前記柱状電極が完全
に埋設するように、絶縁樹脂を形成する工程と、前記絶
縁樹脂上に接着剤を介して第２の基板を形成する工程
と、前記第２の基板を前記柱状電極の頭頂部が露出する
まで削り、キャビティを形成する工程とを施すようにし
たものである。
【００１３】したがって、簡単な工程で、パッケージ構
造を小型、簡略化でき、低コスト化を図ることができ
る。更に、半導体素子との接続電極を柱状金属塊が絶縁
樹脂中に埋め込まれた構造としたため、電極引き剥がし
応力に対して強く、接続信頼性の高い半導体パッケージ
を得ることができる。
造を小型、簡略化でき、低コスト化を図ることができ
る。更に、半導体素子との接続電極を柱状金属塊が絶縁
樹脂中に埋め込まれた構造としたため、電極引き剥がし
応力に対して強く、接続信頼性の高い半導体パッケージ
を得ることができる。
【００１４】（５）素子実装用キャビティを樹脂多層板
の切削加工により形成した半導体素子パッケージの製造
方法において、パッケージの一部となる第１の基板に配
線導体を形成し、この配線導体に接続した柱状金属塊か
らなる柱状電極を形成する工程と、前記柱状電極が完全
に埋設するように、絶縁樹脂を形成する工程と、前記絶
縁樹脂上に接着剤を介して第２の基板を形成する工程
と、前記第２の基板を削り、キャビティを形成する工程
と、前記柱状電極の周囲に絶縁に必要な厚さの樹脂を残
し、当該残存部以外の領域に前記切削に引続きキャビテ
ィ作製のための切削加工を行う工程と、キャビティ内壁
に当たる面全体を導体で被覆した後、柱状電極の頭頂部
に被着した導体、及び残存樹脂を切削加工し、前記柱状
電極の頭頂部のみを露出せしめる工程と、キャビティ作
製のための切削加工を前記柱状電極の頭頂部上面よりキ
ャビティ内壁を被覆する導体の厚さ以上で、且つ、前記
柱状金属導体の高さ以内に形成する工程とを施すように
したものである。
の切削加工により形成した半導体素子パッケージの製造
方法において、パッケージの一部となる第１の基板に配
線導体を形成し、この配線導体に接続した柱状金属塊か
らなる柱状電極を形成する工程と、前記柱状電極が完全
に埋設するように、絶縁樹脂を形成する工程と、前記絶
縁樹脂上に接着剤を介して第２の基板を形成する工程
と、前記第２の基板を削り、キャビティを形成する工程
と、前記柱状電極の周囲に絶縁に必要な厚さの樹脂を残
し、当該残存部以外の領域に前記切削に引続きキャビテ
ィ作製のための切削加工を行う工程と、キャビティ内壁
に当たる面全体を導体で被覆した後、柱状電極の頭頂部
に被着した導体、及び残存樹脂を切削加工し、前記柱状
電極の頭頂部のみを露出せしめる工程と、キャビティ作
製のための切削加工を前記柱状電極の頭頂部上面よりキ
ャビティ内壁を被覆する導体の厚さ以上で、且つ、前記
柱状金属導体の高さ以内に形成する工程とを施すように
したものである。
【００１５】したがって、実使用時にキャビティ内に水
分が浸入することを極力防止でき、且つ、電磁放射ノイ
ズの漏洩、または、侵入を防ぐ低コストで信頼性の高い
半導体パッケージを得ることができる。
分が浸入することを極力防止でき、且つ、電磁放射ノイ
ズの漏洩、または、侵入を防ぐ低コストで信頼性の高い
半導体パッケージを得ることができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の第１実
施例を示す半導体パッケージの製造工程断面図である。
まず、この第１実施例の半導体パッケージの構造につい
て、図１（ｆ）を参照しながら説明する。
て図面を参照しながら説明する。図１は本発明の第１実
施例を示す半導体パッケージの製造工程断面図である。
まず、この第１実施例の半導体パッケージの構造につい
て、図１（ｆ）を参照しながら説明する。
【００１７】この第１実施例の半導体パッケージは、半
導体素子とパッケージとの電気的接続にフリップ・チッ
プ接続方式を使用しており、半導体素子１０８上に配置
された接続部材１０９は、例えば錫・鉛合金半田材で形
成され、パッケージ側に配置された例えば銅等からなる
柱状電極１０３と一対一に対応し、接続されている。ま
た、配線導体１０２は基板１０１上に設けられた微細配
線導体で、その膜厚は、例えば１２μｍ若しくはそれ以
下で、配線導体幅は、例えば１００μｍ若しくはそれ以
下である。柱状電極１０３に接続した配線導体１０２の
他端は基板１０１に設けたスルーホールを通して基板１
０１の他面に形成した取り出し電極１１１に接続されて
いる。
導体素子とパッケージとの電気的接続にフリップ・チッ
プ接続方式を使用しており、半導体素子１０８上に配置
された接続部材１０９は、例えば錫・鉛合金半田材で形
成され、パッケージ側に配置された例えば銅等からなる
柱状電極１０３と一対一に対応し、接続されている。ま
た、配線導体１０２は基板１０１上に設けられた微細配
線導体で、その膜厚は、例えば１２μｍ若しくはそれ以
下で、配線導体幅は、例えば１００μｍ若しくはそれ以
下である。柱状電極１０３に接続した配線導体１０２の
他端は基板１０１に設けたスルーホールを通して基板１
０１の他面に形成した取り出し電極１１１に接続されて
いる。
【００１８】更に、基板１０１上には柱状電極１０３を
埋設してなる絶縁樹脂１０４の層があり、当該絶縁樹脂
層を形成した基板１０１上にはキャビティを形成するた
めに接着剤１０６で貼付けた基板１０５が存在してい
る。以下、本発明の第１実施例を示す半導体パッケージ
の製造方法について説明する。
埋設してなる絶縁樹脂１０４の層があり、当該絶縁樹脂
層を形成した基板１０１上にはキャビティを形成するた
めに接着剤１０６で貼付けた基板１０５が存在してい
る。以下、本発明の第１実施例を示す半導体パッケージ
の製造方法について説明する。
【００１９】（１）まず、図１（ａ）に示すように、パ
ッケージの一部となる基板１０１に配線導体１０２を、
従来のプリント配線板製造方法により形成する。この配
線導体１０２は銅等の金属よりなり、後述する半導体接
続部からパッケージ外部へ取り出す電極までを電気的に
接続しており、貫通スルーホール等を用いて基板１０１
表裏の接続を行っている。ここで、配線に用いる金属導
体の厚さは、従来の高密度配線基板に用いたものと同等
のものを使用し、例えば１２μｍ、若しくはそれ以下が
好適である。
ッケージの一部となる基板１０１に配線導体１０２を、
従来のプリント配線板製造方法により形成する。この配
線導体１０２は銅等の金属よりなり、後述する半導体接
続部からパッケージ外部へ取り出す電極までを電気的に
接続しており、貫通スルーホール等を用いて基板１０１
表裏の接続を行っている。ここで、配線に用いる金属導
体の厚さは、従来の高密度配線基板に用いたものと同等
のものを使用し、例えば１２μｍ、若しくはそれ以下が
好適である。
【００２０】（２）次に、図１（ｂ）に示すように、配
線導体１０２を有するパッケージの一部となる基板１０
１上に、配線導体１０２に接続した金属塊からなる柱状
電極１０３を形成する。ここで、この柱状電極１０３の
高さは、後述する研磨工程で切削される分に、やはり後
述するミリング加工時の加工精度許容値分を含めた以上
に高く形成する。柱状電極１０３には、銅、ニッケル、
金、パラジウム、ハンダ（錫・鉛合金）等の材料が半導
体素子との接続方法によって選択される。
線導体１０２を有するパッケージの一部となる基板１０
１上に、配線導体１０２に接続した金属塊からなる柱状
電極１０３を形成する。ここで、この柱状電極１０３の
高さは、後述する研磨工程で切削される分に、やはり後
述するミリング加工時の加工精度許容値分を含めた以上
に高く形成する。柱状電極１０３には、銅、ニッケル、
金、パラジウム、ハンダ（錫・鉛合金）等の材料が半導
体素子との接続方法によって選択される。
【００２１】また、この柱状電極１０３の形成方法に
は、短時間に微細、且つ、高い柱状電極を形成できる高
解像度・高膜厚レジストを使用した電解めっき法（電鋳
加工）が好適であるが、これに限定されるものではな
い。例えば、高解像度・高膜厚ドライフィルム・レジス
トを使用した場合では、柱状電極１０３の高さは５０μ
ｍ以上が形成可能である。
は、短時間に微細、且つ、高い柱状電極を形成できる高
解像度・高膜厚レジストを使用した電解めっき法（電鋳
加工）が好適であるが、これに限定されるものではな
い。例えば、高解像度・高膜厚ドライフィルム・レジス
トを使用した場合では、柱状電極１０３の高さは５０μ
ｍ以上が形成可能である。
【００２２】（３）次いで、図１（ｃ）に示すように、
前記柱状電極１０３を形成したパッケージの一部となる
基板１０１上に、前記柱状電極１０３が完全に埋設する
ように、絶縁樹脂１０４を形成する。この絶縁樹脂１０
４にはエポキシ樹脂、ＢＴ樹脂など従来基板の絶縁材料
に用いられたものを使用できるが、これらに特定するも
のではない。
前記柱状電極１０３を形成したパッケージの一部となる
基板１０１上に、前記柱状電極１０３が完全に埋設する
ように、絶縁樹脂１０４を形成する。この絶縁樹脂１０
４にはエポキシ樹脂、ＢＴ樹脂など従来基板の絶縁材料
に用いられたものを使用できるが、これらに特定するも
のではない。
【００２３】また、その絶縁樹脂層形成後に後述する第
２の基板を接着するに支障のない程度に絶縁樹脂表面を
平坦化する研磨を行う。この研磨では先に形成した半導
体接続部電極となる柱状電極１０３の頭頂部が完全に露
出するまで削る必要性はないし、絶縁樹脂１０４形成時
の表面凹凸が第２の基板を接着するのに支障のない場合
は削る必要もない。
２の基板を接着するに支障のない程度に絶縁樹脂表面を
平坦化する研磨を行う。この研磨では先に形成した半導
体接続部電極となる柱状電極１０３の頭頂部が完全に露
出するまで削る必要性はないし、絶縁樹脂１０４形成時
の表面凹凸が第２の基板を接着するのに支障のない場合
は削る必要もない。
【００２４】（４）次に、図１（ｄ）に示すように、前
記平坦化研磨を行った柱状電極１０３を形成したパッケ
ージの一部となる基板１０１上に、半導体素子実装用キ
ャビティを形成するために基板１０５を接着剤１０６を
用いて貼付ける。基板１０５（接着剤厚さを含む）の厚
さは後に実装する半導体素子の厚さに、素子接続に関す
る高さを足した厚さ以上に設定する。また、基板１０５
は、特に配線等を有する必要がなく、単に樹脂の塊のよ
うなものであっても良いし、次工程でのミリング加工を
簡素化するために、予めキャビティとなる部分に空間を
有した板材でも良い。
記平坦化研磨を行った柱状電極１０３を形成したパッケ
ージの一部となる基板１０１上に、半導体素子実装用キ
ャビティを形成するために基板１０５を接着剤１０６を
用いて貼付ける。基板１０５（接着剤厚さを含む）の厚
さは後に実装する半導体素子の厚さに、素子接続に関す
る高さを足した厚さ以上に設定する。また、基板１０５
は、特に配線等を有する必要がなく、単に樹脂の塊のよ
うなものであっても良いし、次工程でのミリング加工を
簡素化するために、予めキャビティとなる部分に空間を
有した板材でも良い。
【００２５】（５）次に、図１（ｅ）に示すように、キ
ャビティを形成するために貼付けた前記基板１０５の半
導体素子実装領域をミリング加工等の機械的切削法を用
いて、先に形成した半導体接続部電極となる柱状電極１
０３の頭頂部が露出するまで削り、キャビティ１０７を
形成する。切削は柱状電極１０３の頭頂部が均一に露出
するように基板１０１表面に平行に行われ、柱状電極１
０３の高さ方向中程で切削終了とする。この時、柱状電
極１０３の高さは、従来のパッケージの配線導体厚と同
等、若しくは以上であることは、切削誤差の許容範囲も
同等に設定できる。
ャビティを形成するために貼付けた前記基板１０５の半
導体素子実装領域をミリング加工等の機械的切削法を用
いて、先に形成した半導体接続部電極となる柱状電極１
０３の頭頂部が露出するまで削り、キャビティ１０７を
形成する。切削は柱状電極１０３の頭頂部が均一に露出
するように基板１０１表面に平行に行われ、柱状電極１
０３の高さ方向中程で切削終了とする。この時、柱状電
極１０３の高さは、従来のパッケージの配線導体厚と同
等、若しくは以上であることは、切削誤差の許容範囲も
同等に設定できる。
【００２６】（６）次に、図１（ｆ）に示すように、前
述の工程により形成された半導体パッケージ１１２に半
導体素子１０８を実装した様子を示している。ここで
は、接続部材１０９に半田（錫・鉛合金）バンプ接続を
用いたフェイス・ダウン型実装方式を示している。ま
た、最終的に半導体素子を実装したキャビティ内を封止
樹脂１１０で満たして半導体パッケージが完成する。
述の工程により形成された半導体パッケージ１１２に半
導体素子１０８を実装した様子を示している。ここで
は、接続部材１０９に半田（錫・鉛合金）バンプ接続を
用いたフェイス・ダウン型実装方式を示している。ま
た、最終的に半導体素子を実装したキャビティ内を封止
樹脂１１０で満たして半導体パッケージが完成する。
【００２７】また、パッケージから外部への電気的取り
出しは、取り出し電極１１１を介して行われる。図１で
はリードレス構造の電極を便宜上示しているが、これに
限定するものではない。また、本実施例では、予め電極
となる配線導体全体を形成した基板上にキャビティ構造
を形成したが、一部配線導体をキャビティ形成用基板内
に配置するようにした構造も本発明の実施例から排除す
るものではない。
出しは、取り出し電極１１１を介して行われる。図１で
はリードレス構造の電極を便宜上示しているが、これに
限定するものではない。また、本実施例では、予め電極
となる配線導体全体を形成した基板上にキャビティ構造
を形成したが、一部配線導体をキャビティ形成用基板内
に配置するようにした構造も本発明の実施例から排除す
るものではない。
【００２８】更に、絶縁樹脂を用いて柱状電極を埋設す
る方法を示したが、従来のプリント配線基板製造方法で
使用されるプリプレグを挟んで直接基板（２）を貼付け
る方法を用いても良い。次に、本発明の第２実施例につ
いて説明する。図２は本発明の第２実施例を示す半導体
パッケージの断面図である。
る方法を示したが、従来のプリント配線基板製造方法で
使用されるプリプレグを挟んで直接基板（２）を貼付け
る方法を用いても良い。次に、本発明の第２実施例につ
いて説明する。図２は本発明の第２実施例を示す半導体
パッケージの断面図である。
【００２９】この半導体パッケージ構造では、半導体素
子とパッケージとの電気的接続にワイヤボンディング接
続方式を使用している。図２に示すように、半導体素子
２０２上に配置された電極（図示なし）は、例えばアル
ミニウム、金等で形成され、パッケージ側に配置された
例えば金、パラジウム、ニッケル、銅、又はその積層体
２０３ａ，２０３ｂからなる柱状電極２０３と一対一に
対応し、金属細線２０５で接続されている。ここで、柱
状電極２０３を金属で積層する場合は、例えば、ワイヤ
ボンディングを行う上層には金を用いて、下層にはパラ
ジウム、ニッケル、銅などを用いることができる。な
お、図２において、２０１は半導体パッケージ、２０４
はダイボンド樹脂である。
子とパッケージとの電気的接続にワイヤボンディング接
続方式を使用している。図２に示すように、半導体素子
２０２上に配置された電極（図示なし）は、例えばアル
ミニウム、金等で形成され、パッケージ側に配置された
例えば金、パラジウム、ニッケル、銅、又はその積層体
２０３ａ，２０３ｂからなる柱状電極２０３と一対一に
対応し、金属細線２０５で接続されている。ここで、柱
状電極２０３を金属で積層する場合は、例えば、ワイヤ
ボンディングを行う上層には金を用いて、下層にはパラ
ジウム、ニッケル、銅などを用いることができる。な
お、図２において、２０１は半導体パッケージ、２０４
はダイボンド樹脂である。
【００３０】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例を示す半導体パッケージ
の断面図である。この半導体パッケージ構造では、半導
体素子とパッケージとの電気的接続に異方導電接続方式
を使用している。図３に示すように、半導体素子３０２
上に配置された電極３０４は、例えば、金、ニッケル、
銅、又はその積層体等で形成され、パッケージ側に配置
された、例えば、金、ニッケル、銅、又はその積層体等
からなる柱状電極３０３と一対一に対応し、異方導電性
接着剤３０５で接続されている。３０１は半導体パッケ
ージである。
る。図３は本発明の第３実施例を示す半導体パッケージ
の断面図である。この半導体パッケージ構造では、半導
体素子とパッケージとの電気的接続に異方導電接続方式
を使用している。図３に示すように、半導体素子３０２
上に配置された電極３０４は、例えば、金、ニッケル、
銅、又はその積層体等で形成され、パッケージ側に配置
された、例えば、金、ニッケル、銅、又はその積層体等
からなる柱状電極３０３と一対一に対応し、異方導電性
接着剤３０５で接続されている。３０１は半導体パッケ
ージである。
【００３１】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例を示す半導体パッケージ
の製造工程断面図である。まず、この第４実施例の半導
体パッケージの構造について、図４（ｇ）を参照しなが
ら説明する。この半導体パッケージ構造では、半導体素
子とパッケージとの電気的接続にフリップ・チップ接続
方式を使用している。
る。図４は本発明の第４実施例を示す半導体パッケージ
の製造工程断面図である。まず、この第４実施例の半導
体パッケージの構造について、図４（ｇ）を参照しなが
ら説明する。この半導体パッケージ構造では、半導体素
子とパッケージとの電気的接続にフリップ・チップ接続
方式を使用している。
【００３２】図４（ｇ）に示すように、半導体素子４１
２上に配置された接続部材４１３は例えば錫・鉛合金半
田材で形成され、パッケージ側に配置された例えば銅等
からなる柱状電極４０３と一対一に対応し、接続されて
いる。また、配線導体４０２は基板４０１上に設けられ
た微細配線導体でその膜厚は、例えば１２μｍ若しくは
それ以下で、配線導体幅は１００μｍ若しくはそれ以下
である。柱状電極４０３に接続した配線導体４０２の他
端は基板４０１に設けたスルーホールを通して基板４０
１の他面に形成した取り出し電極４１５に接続されてい
る。
２上に配置された接続部材４１３は例えば錫・鉛合金半
田材で形成され、パッケージ側に配置された例えば銅等
からなる柱状電極４０３と一対一に対応し、接続されて
いる。また、配線導体４０２は基板４０１上に設けられ
た微細配線導体でその膜厚は、例えば１２μｍ若しくは
それ以下で、配線導体幅は１００μｍ若しくはそれ以下
である。柱状電極４０３に接続した配線導体４０２の他
端は基板４０１に設けたスルーホールを通して基板４０
１の他面に形成した取り出し電極４１５に接続されてい
る。
【００３３】更に、基板４０１上には柱状電極４０３を
埋設してなる絶縁樹脂４０４の層があり、当該絶縁樹脂
層を形成した基板４０１上にはキャビティ４０７を形成
するために接着剤４０６で貼付けた基板４０５が存在し
ている。そして、柱状電極４０３と絶縁されたキャビテ
ィ４０７の内壁、及び取出し電極４１５と絶縁した半導
体パッケージ全体をシールド用導体４１０，４１６ｂで
被覆している。また、封止用金属蓋４１４を完成された
半導体パッケージ４１７に取付けている。
埋設してなる絶縁樹脂４０４の層があり、当該絶縁樹脂
層を形成した基板４０１上にはキャビティ４０７を形成
するために接着剤４０６で貼付けた基板４０５が存在し
ている。そして、柱状電極４０３と絶縁されたキャビテ
ィ４０７の内壁、及び取出し電極４１５と絶縁した半導
体パッケージ全体をシールド用導体４１０，４１６ｂで
被覆している。また、封止用金属蓋４１４を完成された
半導体パッケージ４１７に取付けている。
【００３４】以下、本発明の第２実施例を示す半導体パ
ッケージの製造方法について説明する。 （１）まず、図４（ａ）に示すように、パッケージの一
部となる基板４０１に配線導体４０２を、従来のプリン
ト配線板製造方法により形成する。この配線導体４０２
は銅等の金属よりなり、後述する半導体との接続部から
パッケージ外部へ取り出す電極までを電気的に接続する
配線の一部である。
ッケージの製造方法について説明する。 （１）まず、図４（ａ）に示すように、パッケージの一
部となる基板４０１に配線導体４０２を、従来のプリン
ト配線板製造方法により形成する。この配線導体４０２
は銅等の金属よりなり、後述する半導体との接続部から
パッケージ外部へ取り出す電極までを電気的に接続する
配線の一部である。
【００３５】ここで、配線に用いる金属導体の厚さは、
従来の高密度配線基板に用いたものと同等のものを使用
し、例えば厚さ１２μｍ、若しくはそれ以下が好適であ
る。前記配線導体を有するパッケージの一部となる基板
４０１上に、配線導体４０２に接続した半導体との接続
電極となる柱状金属塊からなる柱状電極４０３を形成す
る。ここで、この柱状電極４０３の高さは、後述する研
磨工程で切削される分に、やはり後述するミリング加工
時の加工精度許容値分を含めた以上に高く形成する必要
がある。
従来の高密度配線基板に用いたものと同等のものを使用
し、例えば厚さ１２μｍ、若しくはそれ以下が好適であ
る。前記配線導体を有するパッケージの一部となる基板
４０１上に、配線導体４０２に接続した半導体との接続
電極となる柱状金属塊からなる柱状電極４０３を形成す
る。ここで、この柱状電極４０３の高さは、後述する研
磨工程で切削される分に、やはり後述するミリング加工
時の加工精度許容値分を含めた以上に高く形成する必要
がある。
【００３６】柱状電極４０３には、銅、ニッケル、金、
ハンダ（錫・鉛合金）等の材料が半導体素子との接続方
法によって選択される。また、この柱状電極４０３の形
成方法には、短時間に微細、且つ、高い柱状電極を形成
できる高解像度・高膜厚レジストを使用した電界めっき
法（電鋳加工）が好適であるが、これに限定されるので
はない。例えば、高解像度・高膜厚ドライフィルム・レ
ジストを使用した場合では、柱状電極４０３の高さは５
０μｍ以上が形成可能である。
ハンダ（錫・鉛合金）等の材料が半導体素子との接続方
法によって選択される。また、この柱状電極４０３の形
成方法には、短時間に微細、且つ、高い柱状電極を形成
できる高解像度・高膜厚レジストを使用した電界めっき
法（電鋳加工）が好適であるが、これに限定されるので
はない。例えば、高解像度・高膜厚ドライフィルム・レ
ジストを使用した場合では、柱状電極４０３の高さは５
０μｍ以上が形成可能である。
【００３７】（２）次いで、図４（ｂ）に示すように、
前記柱状電極４０３を形成したパッケージの一部となる
基板４０１上に、前記柱状電極４０３が完全に埋設する
ように絶縁樹脂４０４を形成する。絶縁樹脂４０４には
低吸水率なＰＰＥ、ＰＰＯ、ＰＴＦＥ等従来基板の絶縁
材料に用いられた物を使用できるが特定するものではな
い。
前記柱状電極４０３を形成したパッケージの一部となる
基板４０１上に、前記柱状電極４０３が完全に埋設する
ように絶縁樹脂４０４を形成する。絶縁樹脂４０４には
低吸水率なＰＰＥ、ＰＰＯ、ＰＴＦＥ等従来基板の絶縁
材料に用いられた物を使用できるが特定するものではな
い。
【００３８】この絶縁樹脂層形成後に、後述する第２の
基板を接着するのに支障のない程度に絶縁樹脂表面を平
坦化する研磨を行う。この研磨では先に形成した半導体
接続部電極となる柱状電極頭頂部が完全に露出するまで
削る必要性は特にないし、絶縁樹脂４０４形成時の表面
凹凸が第２の基板を接着するのに支障のない場合は削る
必要もない。
基板を接着するのに支障のない程度に絶縁樹脂表面を平
坦化する研磨を行う。この研磨では先に形成した半導体
接続部電極となる柱状電極頭頂部が完全に露出するまで
削る必要性は特にないし、絶縁樹脂４０４形成時の表面
凹凸が第２の基板を接着するのに支障のない場合は削る
必要もない。
【００３９】（３）次に、図４（ｃ）に示すように、前
記平坦化研磨を行った柱状電極４０３を形成したパッケ
ージの一部となる基板４０１上に、半導体素子実装用キ
ャビティを形成するために、基板４０５を接着剤４０６
を用いて貼付ける。基板４０５（接着剤厚さを含む）の
厚さは後に実装する半導体素子と素子接続部が、後述の
封止用蓋に接触しない程度以上に設定する。また、基板
４０５は特に配線等を有する必要がなく、単に樹脂の塊
のようなものであっても良いし、次工程でのミリング加
工を簡素化するために、予めキャビティとなる部分に空
間を有した板材でも良い。
記平坦化研磨を行った柱状電極４０３を形成したパッケ
ージの一部となる基板４０１上に、半導体素子実装用キ
ャビティを形成するために、基板４０５を接着剤４０６
を用いて貼付ける。基板４０５（接着剤厚さを含む）の
厚さは後に実装する半導体素子と素子接続部が、後述の
封止用蓋に接触しない程度以上に設定する。また、基板
４０５は特に配線等を有する必要がなく、単に樹脂の塊
のようなものであっても良いし、次工程でのミリング加
工を簡素化するために、予めキャビティとなる部分に空
間を有した板材でも良い。
【００４０】（４）次に、図４（ｄ）に示すように、キ
ャビティを形成するために貼付けた前記基板４０５の半
導体素子実装領域をミリング加工等の機械的切削を用い
て、先に形成した半導体素子との接続電極となる柱状電
極４０３の頭頂部４０９及び後に形成するシールド導体
との絶縁に必要な樹脂厚分を残して削り、キャビティ４
０７を形成する。
ャビティを形成するために貼付けた前記基板４０５の半
導体素子実装領域をミリング加工等の機械的切削を用い
て、先に形成した半導体素子との接続電極となる柱状電
極４０３の頭頂部４０９及び後に形成するシールド導体
との絶縁に必要な樹脂厚分を残して削り、キャビティ４
０７を形成する。
【００４１】切削は、前記柱状電極４０３の頭頂部周辺
以外を後述するシールド導体金属の膜厚以上の深さで、
且つ、柱状電極４０３の高さ方向中程で終了するように
行う。従って、この状態での柱状電極４０３の頭頂部は
絶縁樹脂４０４、若しくは接着剤４０６、基板４０５の
一部中に埋設されたままとなっている。次に、前述した
配線導体４０２に接続し、パッケージ外に電極を取り出
すために必要な貫通スルーホール４０８をドリル加工に
より所定位置に形成する。
以外を後述するシールド導体金属の膜厚以上の深さで、
且つ、柱状電極４０３の高さ方向中程で終了するように
行う。従って、この状態での柱状電極４０３の頭頂部は
絶縁樹脂４０４、若しくは接着剤４０６、基板４０５の
一部中に埋設されたままとなっている。次に、前述した
配線導体４０２に接続し、パッケージ外に電極を取り出
すために必要な貫通スルーホール４０８をドリル加工に
より所定位置に形成する。
【００４２】（５）次いで、図４（ｅ）に示すように、
前述の切削加工によりキャビティ、貫通スルーホールの
形成された基板表面全体に導体金属（シールド導体）４
１０を形成する。形成には無電解めっき、電解めっきを
組み合わせて行い、更にホトリソグラフにより必要な配
線パターンを前記導体基板上に形成する。このシールド
導体４１０は前記パターニングにより、キャビティ内壁
全面に被着したシールド導体４１６ｂと、前述の配線導
体４０２に電気的接続を持った貫通スルーホール４０８
の内壁を含む取出し電極４１５と、それ以外のパッケー
ジ外表面上の絶縁樹脂、及び端露出部を被覆するシール
ド導体４１６ａに分割形成される。
前述の切削加工によりキャビティ、貫通スルーホールの
形成された基板表面全体に導体金属（シールド導体）４
１０を形成する。形成には無電解めっき、電解めっきを
組み合わせて行い、更にホトリソグラフにより必要な配
線パターンを前記導体基板上に形成する。このシールド
導体４１０は前記パターニングにより、キャビティ内壁
全面に被着したシールド導体４１６ｂと、前述の配線導
体４０２に電気的接続を持った貫通スルーホール４０８
の内壁を含む取出し電極４１５と、それ以外のパッケー
ジ外表面上の絶縁樹脂、及び端露出部を被覆するシール
ド導体４１６ａに分割形成される。
【００４３】（６）次に、図４（ｆ）に示すように、前
述の柱状電極４０３の頭頂部４０９、及びその周囲に残
存した樹脂上に被着した前記シールド導体４１６ｂを絶
縁樹脂４０４、若しくは接着剤４０６、基板４０５の一
部とともにミリング加工等の機械的切削法を用いて柱状
電極４０３の頭頂部が露出するまで削り、半導体接続部
４１１を得る。この時、シールド導体４１６ｂが切削に
より消失しないように予めキャビティ形成時にシールド
導体厚さ以上の切削加工を施している。
述の柱状電極４０３の頭頂部４０９、及びその周囲に残
存した樹脂上に被着した前記シールド導体４１６ｂを絶
縁樹脂４０４、若しくは接着剤４０６、基板４０５の一
部とともにミリング加工等の機械的切削法を用いて柱状
電極４０３の頭頂部が露出するまで削り、半導体接続部
４１１を得る。この時、シールド導体４１６ｂが切削に
より消失しないように予めキャビティ形成時にシールド
導体厚さ以上の切削加工を施している。
【００４４】（７）次いで、図４（ｇ）に示すように、
前述の工程により形成された半導体パッケージ４１７に
半導体素子４１２を実装した様子を示している。ここで
は、接続部材４１３として半田バンプを用いたフェイス
・ダウン型実装方式を便宜上示しているが、実装方式を
これに限定するものではない。また、最終的に半導体素
子を実装したキャビティを封止用金属蓋４１４で封印し
て半導体パッケージ４１７が完成する。パッケージがら
外部への電気的取出しは、取り出し電極４１５を介して
行われる。この図ではリードレス構造の電極を便宜上示
しているが限定するものではない。
前述の工程により形成された半導体パッケージ４１７に
半導体素子４１２を実装した様子を示している。ここで
は、接続部材４１３として半田バンプを用いたフェイス
・ダウン型実装方式を便宜上示しているが、実装方式を
これに限定するものではない。また、最終的に半導体素
子を実装したキャビティを封止用金属蓋４１４で封印し
て半導体パッケージ４１７が完成する。パッケージがら
外部への電気的取出しは、取り出し電極４１５を介して
行われる。この図ではリードレス構造の電極を便宜上示
しているが限定するものではない。
【００４５】また、この実施例では一部電極をキャビテ
ィ形成用基板上に配置するようにした構造を示したが、
第１実施例同様、予め電極となる配線導体全体を形成し
た基板上にキャビティ構造を形成する方法も、本発明の
実施例から排除するものではない。更に、絶縁樹脂を用
いて柱状電極を埋設する方法を示したが、クロスの無い
プリプレグを挟んで直接基板４０５を貼付ける方法を用
いても良い。
ィ形成用基板上に配置するようにした構造を示したが、
第１実施例同様、予め電極となる配線導体全体を形成し
た基板上にキャビティ構造を形成する方法も、本発明の
実施例から排除するものではない。更に、絶縁樹脂を用
いて柱状電極を埋設する方法を示したが、クロスの無い
プリプレグを挟んで直接基板４０５を貼付ける方法を用
いても良い。
【００４６】また、第１実施例では素子実装用キャビテ
ィを有する半導体パッケージ構造としてなる応用例を示
したが、素子実装用キャビティを有さない基板単独の使
用も可能であり、現在開発が進んでいる微細電極を有す
るマルチチップモジュール用基板の製造方法としても応
用可能である。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
ィを有する半導体パッケージ構造としてなる応用例を示
したが、素子実装用キャビティを有さない基板単独の使
用も可能であり、現在開発が進んでいる微細電極を有す
るマルチチップモジュール用基板の製造方法としても応
用可能である。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
【００４７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、キャビティを形成
する際に必要な、深さ方向の加工誤差許容値分以上の高
さを持つ柱状金属塊を、半導体との接続電極として配線
導体上に形成しているため、配線導体そのものの厚さを
薄くでき、エッチング加工を用いた製造でも配線密度
（接続電極密度）を高くできる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、キャビティを形成
する際に必要な、深さ方向の加工誤差許容値分以上の高
さを持つ柱状金属塊を、半導体との接続電極として配線
導体上に形成しているため、配線導体そのものの厚さを
薄くでき、エッチング加工を用いた製造でも配線密度
（接続電極密度）を高くできる。
【００４８】そのため、多ピン半導体素子を搭載する場
合においても、パッケージ構造を小型、簡略化でき、低
コスト化を図ることができる。更に、半導体素子との接
続電極を柱状金属塊が絶縁樹脂中に埋め込まれた構造と
したため、電極引き剥がし応力に対して強く、接続信頼
性の高い半導体パッケージを得ることができる。
合においても、パッケージ構造を小型、簡略化でき、低
コスト化を図ることができる。更に、半導体素子との接
続電極を柱状金属塊が絶縁樹脂中に埋め込まれた構造と
したため、電極引き剥がし応力に対して強く、接続信頼
性の高い半導体パッケージを得ることができる。
【００４９】また、半導体素子との接続電極にあたる柱
状電極に、種々の金属を用いることができるため、現在
ある殆どの半導体実装方式がパッケージ内素子に応用可
能である。 （２）請求項２記載の発明によれば、搭載される半導体
素子の実装方式に応じて、柱状電極の表面となる上層の
金属を接続に有利な金属を選択することができ、接続の
信頼性を向上させることができる。
状電極に、種々の金属を用いることができるため、現在
ある殆どの半導体実装方式がパッケージ内素子に応用可
能である。 （２）請求項２記載の発明によれば、搭載される半導体
素子の実装方式に応じて、柱状電極の表面となる上層の
金属を接続に有利な金属を選択することができ、接続の
信頼性を向上させることができる。
【００５０】（３）請求項３記載の発明によれば、上記
（１）記載の効果に加えて、半導体素子のシールド効果
を高めることができる。 （４）請求項４記載の発明によれば、簡単な工程で、パ
ッケージ構造を小型、簡略化でき、低コスト化を図るこ
とができる。更に、半導体素子との接続電極を柱状金属
塊が絶縁樹脂中に埋め込まれた構造としたため、電極引
き剥がし応力に対して強く、接続信頼性の高い半導体パ
ッケージを得ることができる。
（１）記載の効果に加えて、半導体素子のシールド効果
を高めることができる。 （４）請求項４記載の発明によれば、簡単な工程で、パ
ッケージ構造を小型、簡略化でき、低コスト化を図るこ
とができる。更に、半導体素子との接続電極を柱状金属
塊が絶縁樹脂中に埋め込まれた構造としたため、電極引
き剥がし応力に対して強く、接続信頼性の高い半導体パ
ッケージを得ることができる。
【００５１】（５）請求項５記載の発明によれば、絶縁
樹脂に低吸水性樹脂を用い、更に、半導体素子を実装す
るキャビティの内壁全面、且つ、パッケージ外表面上の
取出し電極形成部以外のパッケージ端部を含む絶縁樹脂
露出部を金属で被覆する構造としたため、実使用時にキ
ャビティ内に水分が浸入することを極力防止でき、且
つ、電磁放射ノイズの漏洩、または、侵入を防ぐ低コス
トで信頼性の高い半導体パッケージを得ることができ
る。
樹脂に低吸水性樹脂を用い、更に、半導体素子を実装す
るキャビティの内壁全面、且つ、パッケージ外表面上の
取出し電極形成部以外のパッケージ端部を含む絶縁樹脂
露出部を金属で被覆する構造としたため、実使用時にキ
ャビティ内に水分が浸入することを極力防止でき、且
つ、電磁放射ノイズの漏洩、または、侵入を防ぐ低コス
トで信頼性の高い半導体パッケージを得ることができ
る。
【図１】本発明の第１実施例を示す半導体パッケージの
製造工程断面図である。
製造工程断面図である。
【図２】本発明の第２実施例を示す半導体パッケージの
断面図である。
断面図である。
【図３】本発明の第３実施例を示す半導体パッケージの
断面図である。
断面図である。
【図４】本発明の第４実施例を示す半導体パッケージの
製造工程断面図である。
製造工程断面図である。
【図５】従来の半導体素子パッケージの断面図である。
１０１，１０５，４０１，４０５ 基板 １０２，４０２ 配線導体 １０３，２０３，３０３，４０３ 柱状電極 １０４，４０４ 絶縁樹脂 １０６，４０６ 接着剤 １０７，４０７ キャビティ １０８，２０２，３０２，４１２ 半導体素子 １０９，４１３ 接続部材 １１０ 封止樹脂 １１１，４１５ 取り出し電極 １１２，４１７ 半導体パッケージ ２０５ 金属細線 ３０４ 電極 ３０５ 異方導電性接着剤 ４０８ 貫通スルーホール ４０９ 頭頂部 ４１０，４１６ａ，４１６ｂ シールド用導体 ４１１ 半導体接続部 ４１４ 封止用金属蓋
Claims (5)
- 【請求項１】 素子実装用キャビティを樹脂多層板の切
削加工により形成した半導体素子パッケージにおいて、 切削加工誤差以上の高さを有し、頭頂部のみ露出し、該
頭頂部以外を多層基板樹脂中に埋設したパッケージ内配
線導体に接続する、金属塊からなる柱状電極を具備する
ことを特徴とする半導体素子パッケージ。 - 【請求項２】 請求項１記載の半導体素子パッケージに
おいて、前記柱状電極は複数の異なった金属を積層して
なることを特徴とする半導体素子パッケージ。 - 【請求項３】 請求項１記載の半導体素子パッケージに
おいて、前記柱状電極を素子実装用キャビティ内に有
し、露出した柱状電極の頭頂部以外のキャビティ内壁を
前記柱状電極と絶縁された導体で被覆するようにしたこ
とを特徴とする半導体素子パッケージ。 - 【請求項４】 素子実装用キャビティを樹脂多層板の切
削加工により形成した半導体素子パッケージの製造方法
において、（ａ）パッケージの一部となる第１の基板に
配線導体を形成し、該配線導体に接続した柱状金属塊か
らなる柱状電極を形成する工程と、（ｂ）前記柱状電極
が完全に埋設するように、絶縁樹脂を形成する工程と、
（ｃ）前記絶縁樹脂上に接着剤を介して第２の基板を形
成する工程と、（ｄ）前記第２の基板を前記柱状電極の
頭頂部が露出するまで削り、キャビティを形成する工程
とを施すことを特徴とする半導体素子パッケージの製造
方法。 - 【請求項５】 素子実装用キャビティを樹脂多層板の切
削加工により形成した半導体素子パッケージの製造方法
において、（ａ）パッケージの一部となる第１の基板に
配線導体を形成し、該配線導体に接続した柱状金属塊か
らなる柱状電極を形成する工程と、（ｂ）前記柱状電極
が完全に埋設するように、絶縁樹脂を形成する工程と、
（ｃ）前記絶縁樹脂上に接着剤を介して第２の基板を形
成する工程と、（ｄ）前記第２の基板を削り、キャビテ
ィを形成する工程と、（ｅ）前記柱状電極の周囲に絶縁
に必要な厚さの樹脂を残し、当該残存部以外の領域に前
記切削に引続きキャビティ作製のための切削加工を行う
工程と、（ｆ）キャビティ内壁に当たる面全体を導体で
被覆した後、柱状電極の頭頂部に被着した導体、及び残
存樹脂を切削加工し、前記柱状電極の頭頂部のみを露出
せしめる工程と、（ｇ）キャビティ作製のための切削加
工を前記柱状電極の頭頂部上面よりキャビティ内壁を被
覆する導体の厚さ以上で、且つ、前記柱状電極の高さ以
内に形成する工程とを施すことを特徴とする半導体素子
パッケージの製造方法。
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|---|---|---|---|
| JP07302457A JP3105437B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体素子パッケージ及びその製造方法 |
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