JPH09147096A - 画素データのメモリへの格納方式 - Google Patents

Abstract

(57)【要約】 【課題】 複数ライン分の画像データをメモリに格納す
る方式において、アドレスの割り付け方を工夫すること
により、メモリを出来るだけ高効率に使用して、必要な
メモリ容量を最小化する。 【解決手段】 ｍ＋ｎビットのアドレスを有するメモリ
に、複数ライン分の画素データを格納する場合、メモリ
アドレスのｍビット（２〜０ビット目）に、各ラインを
識別するラインアドレスを割り当て、ｎビット（１４〜
３ビット目）に、ライン内での各画素を識別する画素ア
ドレスを割り当てることにより、各ラインの画素データ
を、そのラインアドレスと画素アドレスとにそのまま対
応した記憶場所に格納する。しかし、メモリアドレスの
ｎビットで指定できる画素アドレスの最大値（４０９
５）を越えた画素アドレスを持つ画素データに対して
は、メモリアドレスのｍビットで指定できる記憶場所の
内、実際のラインアドレスには割り当てられていない空
の記憶場所（ラインアドレス３番、７番）を割り当て
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージスキャナ
などの画像処理装置において、複数ライン分の画素デ−
タをメモリに一時格納する方式に関し、特に各画素デー
タをメモリのアドレスに割り付ける方式の改良に関す
る。

【０００２】

【従来の技術】例えばＣＣＤラインセンサ等を用いたフ
ラットベッド型のイメージスキャナは、原稿から主走査
方向に沿った１ライン分の画素デ−タを一度に読み取
り、副走査方向へと移動しつつ全てのラインを逐次に読
み取っていく。イメージスキャナ内では、各ラインのデ
−タをその前のラインのデ−タを用いて補正する等の処
理が一般に行われており、この処理のために最新に読み
取った２ライン分の画素デ−タがメモリに一時保管され
る。

【０００３】この場合の各画素データに対するメモリの
アドレス割り当ては、各画素データが属するラインの位
置（以下、ラインアドレスという）と、そのライン上で
の各画素の位置（以下、画素アドレスという）とにメモ
リアドレスを分ける方法で行われる。つまり、ｍ＋ｎビ
ットのメモリアドレスのうち、ｍビットをラインアドレ
スに割り当て、ｎビットを画素アドレスに割り当てると
いう方法である。

【０００４】具体例で説明する。イメージスキャナ内で
色補正処理を行う場合、ＲＧＢ三原色の各色毎に２ライ
ンずつ、合計６ライン分のデータがメモリに格納され
る。イメージスキャナの仕様として、最大Ａ４版サイズ
の原稿を縦置き（ラインの長＝８．５インチ）にして最
高解像度６００ｄｐｉで読み取れるという仕様を想定す
ると、１ライン当たりの最大画素数は６００ｄｐｉ×
８．５インチ＝５１００画素となる。よって、この仕様
では、ラインアドレスには６本のラインを割り当てるた
めに３ビットが必要であり、画素アドレスには５１００
画素を割り当てるために１３ビットが必要であるから、
合計１６ビットのアドレス数をもったメモリが必要にな
る。

【０００５】

【発明が解決しようとする課題】上述した従来のデータ
格納方式のもつ一つの問題は、格納すべきデータ量に比
較して大幅に大きい容量をもったメモリを用意しなけれ
ばならない場合があることである。

【０００６】例えば上記具体例では、各画素データを１
バイト（＝８ｂ）とすると、格納すべきデータ量は５１
００画素×６ライン×８ｂ＝２４４．８ｋｂである。よ
って、純粋に容量だけに着目すれば、２５６ｋｂのメモ
リ１個で十分に格納できるデータ量である。しかし、従
来の格納方式によれば、上述したように１６ビットのア
ドレス数をもったメモリが必要であるから、必要なメモ
リの容量は５１２ｋｂであり、これは上記データ量の約
２倍である。しかも、実際に市販されているメモリの容
量は６４ｋｂ、２５６ｋｂ、１Ｍｂというように４倍刻
みであるから、５１２ｋｂの容量を満たすためには１Ｍ
ｂのメモリを使わざるを得ない。つまり、格納すべきデ
ータ量の約４倍の容量のメモリを使用することになる。
よって、メモリの約３／４のアドレス領域は空のまま無
駄になる。

【０００７】このような無駄を解消する一つの方法は、
２５６ｋｂのメモリと６４ｋｂのメモリとを組合せて、
画素アドレスの０番〜４０９５番までを２５６ｋｂのメ
モリに割り当て、画素アドレスの４０９６番以降を６４
ｋｂのメモリに割り当てる方法である。しかし、それで
も、本来２５６ｋｂのメモリだけで十分な筈なのに、６
４ｋｂのメモリを余分に用いなければならない点で、ま
だ相当の無駄があるといえる。

【０００８】このように、従来技術によれば、複数ライ
ン分の画素データをメモリに格納する場合、格納すべき
データ量よりも大幅に大きい容量のメモリを使用せざる
を得ない場合がある。このことは、コストアップの原因
になる。

【０００９】従って、本発明の目的は、複数ライン分の
画素データをメモリに格納する方式において、各画素デ
ータに対するメモリアドレスの割り付け方を工夫するこ
とにより、メモリをできるだけ無駄なく効率良く使用し
て、必要なメモリ容量を最小化することにある。

【００１０】

【課題を解決するための手段】本発明の画素データ格納
方式では、ラインアドレスと画素アドレスとにより識別
されたＬ本ライン分の画素デ−タをメモリに格納しよう
とする場合、次の要件を満たすｍ＋ｎビットのアドレス
をもったメモリを用いる。

【００１１】即ち、ｍは、（２のｍ乗）＞Ｌを満たす整
数である。また、ｎは、１ライン当たりの最大画素数を
Ｍとした時、Ｍ＞（２のｎ乗）を満たす整数である。そ
して、 α＝Ｍ−（２のｎ乗） β＝（（２のｍ乗）−Ｌ）・（２のｎ乗） とした時、 β≧Ｌα が成立するようにｍとｎが選ばれている。

【００１２】以上の要件を満たすメモリを用いる本発明
の方式では、各画素データをメモリに格納しようとする
時、先ず、その画素データの画素アドレスが（２のｎ
乗）を越えたか否かを判断する。その結果、画素アドレ
スが（２のｎ乗）を越えていない時は、その画素データ
のラインアドレスをメモリアドレスのｍビットに割り当
て、画素アドレスをメモリアドレスのｎビットに割り当
てる。これは、従来方式と同様の通常のアドレス割り当
ての仕方である。このアドレス割り当ては、画素アドレ
スが（２のｎ乗）に達するまで行われる。

【００１３】一方、画素アドレスが（２のｎ乗）を越え
ると、メモリアドレスのｎビットには割り当てるべき空
きアドレスが無くなる。そこで、この場合には、メモリ
アドレスのｍビットに、Ｌ本のどのラインにも割り当て
てない空きラインアドレスを割り当て、かつ、メモリア
ドレスのｎビットには、その画素データのラインアドレ
スと画素アドレスとに依存して定まるユニークな値を割
り当てる。これにより、（２のｎ乗）を越えた画素アド
レスを持つデータは、空きラインアドレスの領域に格納
されることになる。その結果、従来無駄にしていた空き
ラインアドレスの領域も利用されることになるため、メ
モリの使用効率が高まり、必要なメモリ容量が小さくな
る。

【００１４】本発明の方式では、メモリアドレスのｍ＋
ｎビットの配分は、例えば、ｍが（２のｍ乗）＞Ｌを満
たす最小の整数であり、ｎがＭ＞（２のｎ乗）を満たす
最大の整数であるように決めることができる。このよう
に決めると、メモリの無駄を無くし必要なメモリ容量を
最小化する上で比較的良い結果が得られる。また、市販
のメモリはアドレスのビット数が奇数であるから、ｍ＋
ｎは奇数であることが望ましい。

【００１５】後述する好適な実施形態は、Ｌ＝６本、Ｍ
＝５１００画素という従来技術の説明で用いた具体例と
同じケースに対して、ｍ＋ｎ＝１５ビット、ｍ＝３ビッ
ト、ｎ＝１２ビットのメモリ、つまり容量２５６ｋｂの
メモリを用いている。従って、従来方式の１Ｍｂのメモ
リに比較し、約１／４の容量のメモリで済んでいる。

【００１６】

【発明の実施の形態】本発明の一実施形態を以下に説明
する。ここでも、最大Ａ４版サイズの原稿を縦置きにし
て最高解像度６００ｄｐｉで読み取ることができるイメ
ージスキャナを想定し、読取った６ライン分のデータを
メモリに格納する場合について、本発明の一実施形態を
説明する。

【００１７】既に説明したように１ライン当たりの最大
画素数は５１００画素であるが、以下、説明を容易にす
るため５１２０画素とする。まず、本発明の実施形態の
説明に入る前に、対比の為に、図１を参照して従来の方
式によるデータ格納の具体的態様を説明する。図１は、
従来の方式に従って１Ｍｂのメモリに６ライン分の画素
デ−タを格納した様子を示している。

【００１８】１Ｍｂのメモリのアドレス数は１７ビット
である。ラインアドレスには、２ビット目〜０ビット目
の３ビットが割り当てられる。よって、最大８本のライ
ンのデータがメモリに格納できるのだが、実際に格納さ
れるラインは６本であるから、残り２ライン分のライン
アドレス領域は常に空となる。図１の例では、３番と７
番のラインアドレス領域が空となっている。

【００１９】また、画素アドレスには、１６ビット目〜
３ビット目の１４ビットが割り当てられる（図１では１
２ビット目〜３ビット目の値は図示省略してある）。図
１から分るように、１４ビットの画素アドレスによって
１ライン当り最大１６３８３画素のデータが格納できる
のであるが、実際に格納される画素数は１ライン当り５
１２０画素であるから、画素アドレスが５１２０番を越
える（つまり、１６ビット目〜１３ビット目が“０１０
０”を越える）領域は常に空となる。図１では、破線で
区分して示した画素アドレスの４つの領域のうち、左側
の２つの領域だけが実際に使用され、右側の２つの領域
は常に空領域となる。

【００２０】これに対し、図２は本発明の実施形態によ
るデータ格納の様子を示している。本実施形態では、容
量２５６ｋｂのメモリを用いる。このメモリのアドレス
数は１５ビットであり、従来と同様に２ビット目〜０ビ
ット目の３ビットをラインアドレスに用いて、ラインア
ドレスの０番〜２番及び４番〜６番に６本のラインを割
り当てる。よって、ラインアドレスの３番と７番は空く
ことになる。また、アドレスの１４ビット目から３ビッ
ト目までの１２ビットを画素アドレスとして用いる（１
２ビット目〜３ビット目の値は図示省略）。よって、各
ラインアドレスの領域には、４０９６画素のデータが格
納され得る。

【００２１】各ラインの画素数は５１２０画素であるか
ら、各ラインアドレス領域に各ラインの画素データを格
納すると、各ライン当たり１０２４画素が格納し切れず
はみ出す。そこで、このはみ出した画素を空いているラ
インアドレス３番及び７番の領域に格納する。そのため
には前提条件として、はみ出した各ライン当たり１０２
４画素の全部がラインアドレス３番及び７番の領域に格
納し切れることが必要である。この前提条件について検
証してみると、はみ出し部分の総画素数は１０２４画素
×６ライン＝６１４４画素である。一方、ラインアドレ
ス３番及び７番の画素アドレス数は４０９６アドレス×
２ライン＝８１９２アドレスであるから、はみ出し部分
の全画素を完全に格納し得る。

【００２２】具体的には図２に示すように、ラインアド
レス０番、１番及び３番に割り当てられた３本のライン
（Ｎ＋１番ライン〜Ｎ＋３番ライン）の各々１０２４個
のはみ出し画素データは、ラインアドレス３番の画素ア
ドレス０〜１０２３番、１０２４〜２０４７番、２０４
８〜３０７１番の領域にそれぞれ格納される。同様に、
ラインアドレス４番、５番及び６番に割り当てられた３
本のライン（Ｎ＋４番ライン〜Ｎ＋６番ライン）の各々
１０２４個のはみ出し画素データは、ラインアドレス７
番の画素アドレス０〜１０２３番、１０２４〜２０４７
番、２０４８〜３０７１番の領域にそれぞれ格納され
る。

【００２３】このようにして、２５６ｋｂのメモリに全
画素データを格納する。このメモリの中で常に空領域と
なっているのは、ラインアドレス３番及び７番における
画素アドレス３０７２〜４０９５番の領域だけとなる。
従って、従来技術に比較すると市販のメモリを非常に高
効率で使用していることになる。

【００２４】図３は、本実施形態におけるメモリに対す
るアドレス指定回路の回路図である。

【００２５】この回路は、メモリに対するリード及びラ
イトのためのアドレス指定を行うものであり、端子３か
らのリード／ライト選択信号に従って、２つのセレクタ
１０１、１０３によりリード動作又はライト動作が選択
される。ライト時には、端子１からのライト画素アドレ
ス信号、及び端子４からのライトラインアドレス信号が
セレクタ１０１、１０３に取り込まれる。リード時に
は、端子２からのリード画素アドレス信号、及び端子５
からのリードラインアドレス信号が同様に取り込まれ
る。こうしてアドレス信号が取り込まれると、その後の
動作はリード時もライト時も基本的に同じである。そこ
で、以下では、リード時かライト時かを区別せずに説明
する。つまり、以下の説明はリード時にもライト時にも
あてはまる。

【００２６】セレクタ１０１、１０３に取り込まれた画
素アドレス信号及びライトアドレス信号は、図１に示し
た従来方式に従ったアドレス指定をしているものであ
る。つまり、画素アドレス信号は１４ビットのシリアル
データで、ライン内での各画素の位置を忠実に表してい
る。また、ラインアドレス信号は３ビットのシリアルデ
ータで、各ラインに割り当てられたラインアドレスを表
している。

【００２７】画素アドレスセレクタ１０１は、取り込ん
だ１５ビットの画素アドレス信号をそのままパラレルデ
ータの形で出力する。ラインアドレスセレクタ１０３
は、取り込んだ３ビットのラインアドレス信号をそのま
まパラレルデータの形で出力する。従って、この２つの
セレクタ１０、１０３からは、従来方式に従って１７ビ
ットのアドレス信号が出力される（図３では、この１７
ビットの各々に、それが何ビット目であるかを示す０〜
１６の番号を付してある）。

【００２８】セレクタ１０１、１０３の後段にある論理
回路１０５〜１１３は、セレクタ１０２、１０３からの
従来方式に従う１７ビットのアドレス信号を、図２に示
したような本発明に従う１５ビットのアドレス信号に変
換するためのものである。

【００２９】この論理回路１０５〜１１３において、ア
ンドゲート１０５の入力端子Ａには、端子６より１ビッ
トのモード切替信号が加わっている。このモード切替信
号は、図示しない回路によって論理レベル０又は１にコ
ントロールされている。このモード切替信号が論理レベ
ル０であるときには、アンドゲート１０５は論理レベル
０を常に出力し、この出力に応答して、セレクタゲート
１０７、１０９は各々の端子Ａからの入力信号を選択し
て出力し、また、オアゲート１１１、１１３は各々の端
子Ｂからの入力信号をそのまま通過させるように働く。
従って、この場合には、セレクタ１０１、１０３からの
従来方式のアドレス信号がそのままの形で出力されるこ
とになる。つまり、従来のアドレス信号から本発明に従
うアドレス信号への変換は行われない。

【００３０】従来のアドレス信号から本発明に従うアド
レス信号への変換が行われるのは、モード切替信号の論
理レベルが１のときである。このとき、アンドゲート１
０５の出力の論理レベルは、セレクタ１０１からの画素
アドレスドレス信号の１５ビット目の論理レベルに従う
ことになる。よって、１５ビット目の論理レベルが０で
あれば、上述したモード切替信号が０のときと同様に、
セレクタ１０１、１０３からのアドレス信号がそのまま
ゲート１０７〜１１３を通過して出力されることにな
る。ここで、１５ビット目の論理レベルが０であるとき
とは、図１を参照すると分るように画素アドレスが４０
９５番以下であるとき、つまり、図２に示された各ライ
ン対応のラインアドレス領域にその画素データが格納で
きるときである。従って、この場合には、従来方式のア
ドレス信号がそのままゲート１０７〜１１３を通過し、
そのうちの下位１５ビット（１４ビット目〜０ビット
目）が本発明に従うアドレス信号として図示しないメモ
リに加えられることになる。

【００３１】一方、画素アドレスが４０９６番以上にな
ると、つまり、図２においてラインアドレス３番又は７
番に格納されるべき画素アドレスになると、セレクタ１
０１からの１５ビット目の論理レベルが１になり、アン
ドゲートの出力は論理レベル１となる。これに応答し
て、セレクタゲート１０７、１０９は各々の端子Ｂから
の入力信号を選択して出力することになり、また、オア
ゲート１１１、１１３は論理レベル１を常に出力するこ
とになる。

【００３２】従って、セレクタゲート１０７、１０９か
らの１４ビット目と１３ビット目の値は、ラインアドレ
スセレクタ１０３からの１ビット目と０ビット目の値に
それぞれ等しくなる。これは、図２に示したラインアド
レス３番及び７番の領域における画素アドレスの割り当
てを実行していることを意味する。即ち、ラインアドレ
スが０番と４番（１、０ビット目が００）のデータに
は、１４、１３ビット目が００の画素アドレスを割り当
て、ラインアドレスが１番と５番（１、０ビット目が０
１）のデータには１４、１３ビット目が０１の画素アド
レスを割り当て、ラインアドレスが２番と６番（１、０
ビット目が１０）のデータには１４、１３ビット目が１
０の画素アドレスを割り当てる。

【００３３】また、オアゲート１１１、１１３の出力で
ある１ビット目と０ビット目は共に値１にクランプされ
る。従って、３ビット目から０ビット目までのラインア
ドレスは０１１か１１１のいずれかになる。即ち、元の
ラインアドレスが０〜２番（３ビット目が０）のデータ
に対してはラインアドレス３番（０１１）を割り当て、
元のラインアドレスが４〜６番（３ビット目が１）のデ
ータに対してはラインアドレス７番（１１１）を割り当
てる。これは、図２に示したラインアドレス３番と７番
の割り当てを実行していることを意味する。このように
して、図２に示したアドレス割り当てが実現する。

【００３４】尚、本発明は上記実施形態以外にも、その
要旨を逸脱することなく種々の態様で実施することがで
きる。

【図面の簡単な説明】

【図１】従来の画素デ−タの格納態様を示すアドレス割
り当て表。

【図２】本発明の一実施形態における画素デ−タの格納
態様を示すアドレス割り当て表。

【図３】同実施形態におけるアドレス指定回路の回路
図。

【符号の説明】

１０１ 画素アドレスセレクタ １０３ ラインアドレスセレクタ １０５ アンドゲート １０７、１０９ セレクタゲート １１１、１１３ オアゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ラインアドレスと画素アドレスとにより
   識別されたＬ本ライン分の画素デ−タを、ｍ＋ｎビット
   のアドレスを有するメモリに格納するための方式におい
   て、 前記ｍは、（２のｍ乗）＞Ｌを満たす整数であり、 前記ｎは、１ライン当たりの最大画素数をＭとした時、
   Ｍ＞（２のｎ乗）を満たす整数であり、且つ、 α＝Ｍ−（２のｎ乗） β＝（（２のｍ乗）−Ｌ）・（２のｎ乗） とした時、 β≧Ｌα が成立するように前記ｍ及びｎが選ばれており、更に、 格納しようとする対象画素データの画素アドレスが（２
   のｎ乗）を越えたか否かを判断する手段と、 前記判断の結果が否定的な時は、前記対象画素データの
   ラインアドレスを前記メモリのアドレスのｍビットに割
   り当て、肯定的な時は、前記ラインのいずれにも対応し
   ない所定の空きラインアドレスを前記ｍビットに割り当
   てるラインアドレス割り当て手段と、 前記判断の結果が否定的な時は、前記対象画素データの
   画素アドレスを前記メモリのアドレスのｎビットに割り
   当て、肯定的な時は、前記対象画素データのラインアド
   レスと画素アドレスとに依存して定まるユニークな値を
   前記ｎビットに割り当てる画素アドレス手段と、を備え
   たことを特徴とする画素デ−タの格納方式。
2. 【請求項２】 請求項１記載の方式において、 前記ｍは、（２のｍ乗）＞Ｌを満たす最小の整数であ
   り、 前記ｎは、Ｍ＞（２のｎ乗）を満たす最大の整数である
   ことを特徴とする画素デ−タの格納方式。
3. 【請求項３】 請求項１記載の方式において、 ｍ＋ｎが奇数であることを特徴とする画素デ−タの格納
   方式。
4. 【請求項４】 ラインアドレスと画素アドレスとにより
   識別されたＬ本ライン分の画素デ−タを、ｍ＋ｎビット
   のアドレスを有するメモリに格納するための方法におい
   て、 前記ｍは、（２のｍ乗）＞Ｌを満たす整数であり、 前記ｎは、１ライン当たりの最大画素数をＭとした時、
   Ｍ＞（２のｎ乗）を満たす整数であり、且つ、 α＝Ｍ−（２のｎ乗） β＝（（２のｍ乗）−Ｌ）・（２のｎ乗） とした時、 β≧Ｌα が成立する条件下で行われる方法であって、 格納しようとする対象画素データの画素アドレスが（２
   のｎ乗）以下であるとき、前記対象画素データのライン
   アドレスを前記メモリのアドレスのｍビットに割り当
   て、且つ、前記対象画素データの画素アドレスを前記メ
   モリのアドレスのｎビットに割り当てる過程と、 対象画素データの画素アドレスが（２のｎ乗）を越えて
   いるとき、前記ラインのいずれにも対応しない所定の空
   きラインアドレスを前記ｍビットに割り当て、且つ、前
   記対象画素データのラインアドレスと画素アドレスとに
   依存して定まるユニークな値を前記ｎビットに割り当て
   る過程と、を備えたことを特徴とする画素デ−タの格納
   方法。