JPH09146116A

JPH09146116A - 液晶表示装置及びその製造方法

Info

Publication number: JPH09146116A
Application number: JP30290395A
Authority: JP
Inventors: Hirosaku Yamada; 啓作山田; Tomomasa Ueda; 知正上田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-11-21
Filing date: 1995-11-21
Publication date: 1997-06-06
Anticipated expiration: 2015-11-21
Also published as: JP3397549B2

Abstract

(57)【要約】【課題】不良画素の修理を容易にし、点欠陥のない液晶
パネルを提供する。【解決手段】液晶表示装置は液晶パネル１２を具備し、
これはアレイ基板５２及び対向基板と基板間に挟まれた
液晶層２２とを有する。複数の信号線１３と複数のアド
レス線１５との交点に対応して、アレイ基板５２上に画
素電極２６とＴＦＴ３２とを夫々有する複数の画素２４
がマトリックス状に配列される。画素電極２６及びＴＦ
Ｔ３２は、各画素ごとに島状に分離した複数のＳｉＮｘ
剥離層５６と、剥離層５６を覆うＳＯＧ被覆層５８とを
介してアレイ基板５２上に配設される。画素電極２６及
びＴＦＴ３２は剥離層５６の輪郭内に配置される。剥離
層５６は被覆層５８に対して選択的にエッチング可能で
ある。不良画素７２は剥離層５６を利用して取り外さ
れ、スペア画素７８と交換される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置及びそ
の製造方法に関し、特にアクティブマトリックス型の液
晶表示装置における不良画素の処理に関する。

【０００２】

【従来の技術】液晶表示装置は薄型、軽量で、低電圧駆
動が可能で、更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ、ワープロなどの表
示装置として利用されている。中でも各画素毎に、スイ
ッチング素子として薄膜トランジスタ（ＴＦＴ）を設け
た所謂アクティブマトリックス型の液晶表示装置は、多
画素にしてもコントラスト、レスポンス等の劣化がな
く、更に、中間調表示も可能であることから、フルカラ
ーテレビやＯＡ用の表示装置として最適な方式とされて
いる。

【０００３】ＴＦＴの活性層の材料としては単結晶、多
結晶、或いはアモルファスの半導体、例えばＳｉ、Ｃｄ
Ｓｅ、Ｔｅ、ＣｄＳ等が用いられている。多結晶やアモ
ルファス半導体は、低温プロセスにより薄膜形成を行う
ことができるため、ガラス基板等の比較的低温で取り扱
うことの必要な基板上にも利用できる。従って、多結晶
半導体やアモルファス半導体をＴＦＴの活性層の材料と
して用いると、低価格で大面積の液晶表示装置の量産が
可能となる。

【０００４】液晶パネル内のＴＦＴの１つが不良である
と、これに接続されている画素が適性に作動しなくな
り、画面に点欠陥が生じる。液晶パネル内には、多数
の、少なくとも画素数に対応する数のＴＦＴが設けられ
るため、製造過程でその内の幾つかが不良となることは
避け得ない。しかし、点欠陥は、例えば、輝点欠陥を滅
点欠陥にする等の処置を施すことにより目立たないよう
にすることができ、数個程度の点欠陥が存在することは
一般的に容認されている。

【０００５】これに対して、１つの画素に対して２つの
ＴＦＴを配設し、ＴＦＴが不良であると認定された場
合、予備のＴＦＴに切替えるといる冗長技術が提案され
ている。冗長技術では、予備のＴＦＴや切替え用の配線
等を画素内に設置しなければならず、液晶パネルの開口
率を低下させる。これは、液晶表示装置の明るさに対す
る要求に相反する。また、冗長技術では予め配設した予
備部分に対応する部分のみが修復可能であり、全ての画
素の不良原因に対応することはできないという問題があ
る。

【０００６】

【発明が解決しようとする課題】本発明はかかる従来技
術の問題点に鑑みてなされたものであり、不良画素の修
理を容易できるようにすることにより、開口率の低下
や、コストの増加を招くことなく、点欠陥のない液晶パ
ネルを提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の第１の視点は、
アレイ基板及び対向基板と前記基板間に挟まれた液晶層
とを有する液晶パネルを具備し、複数の信号線と複数の
アドレス線との交点に対応して、前記アレイ基板上に画
素電極と前記画素電極を前記信号線に接続するスイッチ
ング素子とを夫々有する複数の画素がマトリックス状に
配列された液晶表示装置において、前記画素電極及び前
記スイッチング素子が、各画素ごとに島状に分離した複
数の剥離層と、前記剥離層を覆う被覆層とを介して前記
アレイ基板上に配設され、各画素の前記画素電極及び前
記スイッチング素子が、各画素の前記剥離層の輪郭内に
配置されることと、前記剥離層が前記被覆層に対して選
択的にエッチングできることと、を特徴とする。

【０００８】本発明の第２の視点は、アレイ基板及び対
向基板と前記基板間に挟まれた液晶層とを有する液晶パ
ネルを具備し、複数の信号線と複数のアドレス線との交
点に対応して、前記アレイ基板上に画素電極と前記画素
電極を前記信号線に接続するスイッチング素子とを夫々
有する複数の画素がマトリックス状に配列された液晶表
示装置において、前記スイッチング素子が、各画素ごと
に島状に分離した複数の剥離層と、前記剥離層を覆う被
覆層とを介して前記アレイ基板上に配設され、各画素の
前記スイッチング素子が、各画素の前記剥離層の輪郭内
に配置されることと、前記剥離層が前記被覆層に対して
選択的にエッチングできることと、を特徴とする。

【０００９】本発明の第３の視点は、アレイ基板及び対
向基板と前記基板間に挟まれた液晶層とを有する液晶パ
ネルを具備し、複数の信号線と複数のアドレス線との交
点に対応して、前記アレイ基板上に画素電極と前記画素
電極を前記信号線に接続するスイッチング素子とを夫々
有する複数の画素がマトリックス状に配列された液晶表
示装置の製造方法において、前記アレイ基板と対向基板
との貼り合わせに先立ち、前記アレイ基板上の不良画素
部分を除去し、修理穴を形成する工程と、前記修理穴内
に前記不良画素部分に対応するスペア画素部分を装着
し、且つ配線接続を行う工程と、を具備することを特徴
とする。

【００１０】本発明の第１の視点によれば、島状の剥離
層上で各その輪郭内に画素電極及びスイッチング素子を
配置することにより、不良画素電極及びスイッチング素
子の交換を容易に行うことができる。

【００１１】本発明の第２の視点によれば、島状の剥離
層上で各その輪郭内にスイッチング素子を配置すること
により、不良スイッチング素子の交換を容易に行うこと
ができる。

【００１２】本発明の第３の視点によれば、アレイ基板
と対向基板との貼り合わせに先立ち、不良画素部分を交
換することにより、点欠陥のない液晶パネルを提供する
ことが可能となる。

【００１３】

【発明の実施の形態】図１は本発明の実施の形態に係る
アクティブマトリックス型の液晶表示装置の全体の概要
を示す図である。液晶表示部、即ち液晶パネル１２は、
２枚の絶縁性の平面基板、例えばガラス基板（アレイ基
板及び対向基板）と、これら基板間に挟まれた液晶層２
２とからなる構造を有する。アレイ基板上にはマトリッ
クス状に配列された複数の画素２４の夫々に対応するよ
うに透明な画素電極２６とスイッチング素子であるＴＦ
Ｔ（Thin Film Transistor）３２とが配設され、対向基
板上には透明な対向電極２８が配設される。

【００１４】画素２４は、複数の信号線１３及び複数の
アドレス線１５の交点に対応するように配置される（図
１では便宜上１画素のみを示す）。ＴＦＴ３２の一方の
ソース／ドレイン電極３４ａに画素電極２６が接続さ
れ、他方のソース／ドレイン電極３４ｂに信号線１３が
接続され、ゲート電極３６にアドレス線１５が接続され
る。

【００１５】液晶表示部１２の周辺において信号線１３
は信号線駆動回路１４に接続され、アドレス線１５はア
ドレス線駆動回路１６に接続される。信号線駆動回路１
４及びアドレス線駆動回路１６は信号処理回路１８に接
続され、ここから所定の信号が供給される。

【００１６】図２は１つの画素２２を示す平面図であ
り、図３は１つの画素に対応するアレイ基板上の画素部
分の製造方法を順に示す図である。図３は図２中のIII
−III線に沿った断面における状態を示す。以下に、先
ず、アレイ基板上の画素部分の製造方法を説明する。

【００１７】先ず、透明な絶縁性アレイ基板５２上に厚
さ約１００ｎｍのアンダーコート膜５４をスパッタ法等
により形成する（図３（ａ）参照）。アンダーコート膜
５４は、希フッ酸に耐性の高い絶縁膜、例えば、Ａｌ₂
Ｏ₃ やＳｉＮｘからなる。

【００１８】次に、アンダーコート膜５４上に厚さ約５
００ｎｍで且つ水素を多量に含むＳｉＮｘ膜をＰＥ−Ｃ
ＶＤ法により形成する。ＳｉＮｘ膜は、成膜温度を１８
０℃以下とすると、０．５％希フッ酸に対して３０℃で
数μｍ／ｍｉｎ以上のエッチング速度が得られる。次
に、ＳｉＮｘ膜を、夫々がほぼ１画素に等しい大きさで
且つ各画素２４に対応して位置する複数の島としてパタ
ーニングし、画素ごとに独立する複数の島状の剥離層５
６を形成する（図３（ｂ）参照）。

【００１９】次に、アンダーコート膜５４及び剥離層５
６の上が平坦化されるように、ＳｉＯ₂ （二酸化けい
素）を主成分とする被覆膜５８をスピンコートし、１８
０℃で低温焼成する（図３（ｃ）参照）。例えば、被覆
膜５８として、低温焼成でも希フッ酸に対するエッチン
グ速度が小さなものを使用する。ここで留意すべき点
は、被覆膜５８に対して剥離層５６が大きなエッチング
選択比がとれるように、剥離層５６及び被覆膜５８の材
料を選定することである。

【００２０】次に、被覆膜５８上にＴａやＭｏＴａ等か
らなる導電体膜を形成する。次に、これをパターニング
し、ゲート電極３６（及びアドレス線１５）、並びに補
助容量電極６２（及び補助容量線６３）を形成する（図
２及び図３（ｄ）参照）。

【００２１】次に、被覆膜５８及びゲート電極３６等の
上に、ＳｉＮｘ絶縁膜６４、ａ−Ｓｉ膜及びｎ⁺ −ａ−
Ｓｉ膜を、厚さ夫々約３００ｎｍ、約２００ｎｍ及び約
４０ｎｍで積層する。ＳｉＮｘ絶縁膜６４はゲート絶縁
膜及び層間絶縁膜として使用されるため、ピンホール等
による層間ショート不良を防ぐため２回に分けて積層し
てもよい。次に、ａ−Ｓｉ膜、及びｎ⁺ −ａ−Ｓｉ膜を
フッ酸と硝酸との混合液で各画素２４に対応するように
島状にエッチングし、活性層６６及びオーミクコンタク
ト層６８を形成する（図３（ｅ）参照）。なお、ここ
で、ＲＩＥ等のドライエッチングを代わりに用いてもよ
い。

【００２２】次に、ＩＴＯからなる画素電極２６を形成
する（図３（ｆ）参照）。ここで、画素電極２６は剥離
層５６の島の輪郭内に形成する。次に、画素周辺のアド
レス線１５の取り出し部の絶縁膜６４をＣＦ₄ 、Ｏ₂ を
用いたＣＤＥでエッチング除去し、アドレス線１５の取
り出し部を露出させる。

【００２３】次に、厚さ約３００ｎｍのＭｏ等からなる
導電体膜をスパッタ法で堆積し、信号線１３及びソース
／ドレイン電極３４ａ、３４ｂを形成する（図３（ｇ）
参照）。次に、チャネル領域に対応してオーミクコンタ
クト層６８をＣＦ₄ 、Ｏ₂ を用いたＲＩＥ等でエッチン
グ除去する。以上により、アレイ基板上の画素部分が完
成する。

【００２４】アレイ基板上の画素部分の検査、例えば１
画素毎に電荷を書き込み、保持させ、読み出すことによ
り、アレイ基板と対向基板との貼り合わせ前の状態で、
画素の不良を検出することができる。検出される不良と
しては、ＴＦＴの動作不良、画素電極とマトリックス配
線（信号線、アドレス線及び補助容量線）とのショー
ト、画素電極欠如等がある。以下に、図４を参照して、
これらの不良が検出された場合の不良画素部分の交換工
程を説明する。図４は図２中のIII −III 線に沿った断
面における状態を示す。

【００２５】先ず、不良画素７２を含むアレイ基板の全
面をレジスト膜７４で被覆する。次に、不良画素の輪郭
に沿って溝状に、或いは、不良画素の全体に亘って穴状
にレジスト膜７４がなくなるように露光及び現像する。
この時、レジスト膜７４を除去する部分は、島状の剥離
層５６の輪郭の数μｍ程度外側まで至るようにする（図
２及び図４（ａ）参照）。

【００２６】次に、ＣＦ₄ 、Ｏ₂ を用いたＲＩＥ等で、
島状の剥離層５６の輪郭に沿ったゲート絶縁膜６４の部
分及び被覆膜５８の部分を除去すると共に、各電極と配
線とを接続する導電部分を除去し、剥離層５６を露出さ
せる。次に、１％程度の希フッ酸を用いて剥離層５６を
エッチング除去し、不良画素７２を取り外す（図４
（ｂ）参照）。

【００２７】不良画素７２の取り外しにおいては、例え
ば、不良画素７２の領域のみに、ディスペンサーを用い
てエッチャントを滴下し、１０分程度放置する。放置
後、不良画素７２をマイクロチューブで真空吸引し、取
り外す。この後、水洗してエッチャントを除去し、スペ
ア画素７８を不良画素７２の取り外した後の修理穴７６
内に装着する（図４（ｃ）参照）。

【００２８】スペア画素７８は、スペア基板上に、多数
のスペア画素を、図３図示の製造方法と同様な方法で形
成することにより準備することができる。但し、スペア
画素７８のＳｉＮｘからなる島状剥離層（図３（ｇ）の
符号５６に対応）はスペア基板から取り外す際に除去さ
れるため、修理穴７６内に装着した際に、周囲と高さが
合わなくなる可能性がある。このため、スペア基板上の
ＳＯＧからなる被覆膜（図３（ｇ）の符号５８に対応）
は、アレイ基板上の被覆膜５８よりも厚くしておく。

【００２９】また、スペア画素７８をスペア基板から取
り外す際は、スペア画素７８の輪郭に沿って溝状にレジ
スト層（図４（ａ）の符号７４に対応）を除去するよう
に露光及び現像する。そして、この様にして残置したレ
ジスト層の一部分７９によりスペア画素７８を覆った状
態で修理穴７６内に装着する。これにより、スペア画素
７８の反りを防止できるだけでなく、マイクロチューブ
による傷等を防止することができる。なお、スペア画素
７８は、修理穴７６に適当量の水を付与し、スペア画素
７８を押さえつけるだけで、概ね固定することができ
る。しかし、更に確実に固定するため、裏面からスペア
画素７８の画素電極８２にレーザーを照射してもよい。

【００３０】次に、スペア画素７８及び他の画素２４上
の残置するレジスト部分７４、７９を除去する。次に、
スペア画素７８のソース／ドレイン電極８６ｂとアレイ
基板の信号線１３との接続部、スペア画素７８のゲート
電極８４とアレイ基板のアドレス線１５との接続部、並
びにスペア画素７８の補助容量電極８８とアレイ基板の
補助容量線６３との接続部に、例えば銀からなる導電性
ペースト９２をマイクロチューブから滴下し接続する
（図２及び図４（ｄ）参照）。この様にして、アレイ基
板上の不良画素部分の修理が完了する。

【００３１】なお、図５図示の態様で、スペア画素７８
のゲート電極８４とアレイ基板のアドレス線１５とを接
続した場合（補助容量電極８８と補助容量線との接続も
同様）、ゲート電極８４とアドレス線１５との導通、即
ち接続部の歩留まりは６０％程度しかなかった。これ
は、図示の如く、導電性ペースト９２が電極及び配線を
構成する導電体層に十分接触しないためと考えられる。
なお、図５において、符号９４及び９６は、夫々スペア
画素７８のゲート絶縁膜及び活性層を示す。

【００３２】これに対して、図３（ｅ）図示の工程で、
ａ−Ｓｉ膜、及びｎ⁺ −ａ−Ｓｉ膜をエッチングして島
状の活性層６６及びオーミクコンタクト層６８を形成す
る際に、絶縁膜６４も同様に島状にパターニングすると
共に、これに対応するスペア画素７８の製造工程におい
ても、ａ−Ｓｉ膜、及びｎ⁺ −ａ−Ｓｉ膜をエッチング
して島状の活性層９６及びオーミクコンタクト層を形成
する際に、ゲート絶縁膜９４も同様に島状にパターニン
グすると、不良画素の交換の際に望ましい結果が得られ
ることが判明した。即ち、この場合、導電性ペースト９
２は、図６（ａ）、（ｂ）図示の如く、電極及び配線を
構成する導電体層の端部を覆うように接触するようにな
り、接続部の歩留まりが向上する。

【００３３】なお、本実施の形態においては、不良画素
の修理に際し、画素２４全体を交換、即ち画素電極２６
及びＴＦＴ３２の両者を同時に交換する態様で示してあ
るが、一般的に欠陥が発生しやすい、ＴＦＴ３２のみを
交換するようにすることもできる。この場合、図２図示
の画素２４全体を区画する剥離層５６に代え、図２に一
点鎖線で示すような、ＴＦＴ３２のみを区画する小さな
島状剥離層５７を形成すればよい。また、画素２４全体
を区画する剥離層５６を、画素電極２６のみを区画する
島と、ＴＦＴ３２のみを区画する島とに分割しておけ
ば、画素２４全体、或いはＴＦＴ３２のみを選択的に交
換することが可能となる。

【００３４】また、ＴＦＴの型式は、チャネル保護型や
トップゲート型でもよく、要は、画素を剥離除去するた
めの島状の剥離層上でその輪郭内に、画素全体或いはＴ
ＦＴを形成することである。また、島状の剥離層は、反
射型の液晶表示装置では光非透過層とすることもでき
る。

【００３５】図７はＴＦＴ３２のみを交換する場合に必
要なスペアＴＦＴ１００の形成方法を順に示す図であ
る。なお図７以下で述べるスペアＴＦＴ１００は、液晶
表示装置のスイッチング素子の交換だけでなく、他の半
導体デバイス内のトランジスタの交換にも使用すること
ができる。

【００３６】先ず、Ｓｉ基板１０２上に厚さ約５μｍの
Ａｌ膜１０４をスパッタ法により堆積する。次に、厚さ
約２０ｎｍのＳｉＯ₂ （二酸化けい素）膜１０６をＣＶ
Ｄ法により堆積する。次に、厚さ約４００ｎｍのＭｏ膜
をスパッタ法により堆積すると共にパターニングし、Ｍ
ＯＳトランジスタのゲート電極１０８を形成する。Ｍｏ
膜は、ＣＦ₄ を主成分とするガスを用いたプラズマエッ
チング法により、例えば直径が約１００ｎｍの円形な島
状のゲート電極１０８に加工する（図７（ａ）参照）。

【００３７】次に、ゲート電極１０８上に三層構造の絶
縁膜１１２をプラズマＣＶＤ法により堆積する（図７
（ｂ）参照）。絶縁膜１１２は、夫々厚さが約１００ｎ
ｍ、約３０ｎｍ及び約８００ｎｍのＳｉＯ₂ 膜、ＳｉＮ
（窒化けい素）膜及びＳｉＯ₂膜からなる。絶縁膜１１
２は、リソグラフィー法により、ゲート電極１０８の全
体のみを覆うように、パターニングする。例えば、Ｓｉ
Ｏ₂ はフッ酸を含む水溶液で、ＳｉＮはプラズマエッチ
ング法で順次除去する。

【００３８】次に、レジスト膜１１４を塗布後、島中央
にＴＦＴのチャネル領域に対応して開口１１５を形成す
る様にレジスト膜１１４を除去する。次に、フッ酸を含
む水溶液で開口１１５を通して絶縁膜１１２のＳｉＯ₂
膜をエッチングする。このエッチングは三層構造絶縁膜
１１２の中央のＳｉＮ膜で自動的にストップする（図７
（ｃ）参照）。

【００３９】次に、厚さ約１５０ｎｍのアモルファスＳ
ｉ膜１１６及び厚さ約５０ｎｍのｎ型不純物をドープし
たアモルファスＳｉ膜１１８をプラズマＣＶＤ法により
堆積する。更に、その上に、厚さ約５００ｎｍのＭｏＴ
ａ合金膜１２２をスパッタ法により堆積する。ＭｏＴａ
合金膜１２２とＭｏ膜からなるゲート電極１０８との厚
さを調整することにより、後述のＴＦＴを遊離させた際
のストレスによる反りを防ぐことをできる。

【００４０】次に、ＭｏＴａ合金膜１２２をリソグラフ
ィー法により加工し、ソース／ドレイン電極１２２ａ、
１２２ｂを形成する。更に、ＭｏＴａ合金膜１２２の中
央の開口１２３を通してｎ型アモルファスＳｉ膜１１８
をエッチングする（図７（ｄ）参照）。

【００４１】次に、厚さ約１００ｎｍのＳｉＯ₂ 膜１２
４をＣＶＤ法により堆積する。次に、ＳｉＯ₂ 膜１２４
をエッチングし、コンタクトホール１２６を開口する
（図７（ｅ）参照）。

【００４２】次に、塩酸溶液でＡｌ膜１０４を除去する
ことにより、Ｓｉ基板１０２から円形ＴＦＴ１００を剥
離する（図７（ｆ）参照）。ここで、例えば、塩酸によ
る剥離工程の初めに燐酸を含む水溶液に数分浸すことが
望ましい。しかし、これはＡｌ膜１０４の表面酸化物を
取り除くためであるから、Ａｌ膜１０４の酸化物の形成
が僅かな場合は必ずしも必要ではない。

【００４３】水溶液中に浮遊したＴＦＴ１００は、フッ
酸を含む水溶液で裏面のＭｏゲート電極１０８が露出す
る様にＳｉＯ₂ 膜１０４を除去し、洗浄後、銅メッシュ
ですくい上げ、乾燥することができる。この時、ＴＦＴ
１００の表裏のいずれの側を銅メッシュに接するように
するかは制御することはできない。また２つのＴＦＴ１
００が重なる場合もある。この点に関して実験を行った
ところ、単独でしかも裏面（ゲート電極１０８側）が銅
メッシュに接したＴＦＴ１００、即ち以降の工程に供し
得るＴＦＴ１００は約３５％であった。

【００４４】図８は、この様にして形成したＴＦＴ１０
０の平面図である。上述の如く、ＴＦＴ１００の直径は
例えば約１００μｍとすることができる。図８における
点線は、ソース／ドレイン電極１２２ａ、１２２ｂの輪
郭を示す。

【００４５】図１乃至図６図示の実施の形態において
は、不良画素或いは不良ＴＦＴは、のエッチングで除去
する態様で示した。しかし、不良画素或いは不良ＴＦＴ
は研磨によっても除去することができる。例えば、Ｃｕ
−Ｎｉ−Ａｌ−Ｓｉ合金（ニッケル青銅）中へのアルミ
ナを分散させたものを直径約５０μｍのワイヤにする。
そして、同ワイヤを２０，０００ｒｐｍで回転させ、不
良ＴＦＴに接触させると、これを研削除去することがで
きる。また、除去部分以外をレジスト膜で覆い、ＴＦＴ
の各層を逐次エッチングで除去する方法や、レーザーで
除去する方法を使用することもできる。また、後工程に
おいて段差が生じてもよければ、不良ＴＦＴを除去しな
いで、不良ＴＦＴに対する配線のみを切断してもよい。

【００４６】図９は液晶表示装置の不良ＴＦＴを図７及
び図８図示のスペアＴＦＴ１００で交換した状態を示
す。スペアＴＦＴ１００は、研磨により不良ＴＦＴが除
去された修理穴１２８内に配置される。スペアＴＦＴ１
００のゲート電極１０８は導電接続部１３２を介してア
ドレス線１５に接続される。また、スペアＴＦＴ１００
のソース／ドレイン電極１２２ａ、１２２ｂは、夫々導
電接続部１３４ａ、１３４ｂを介して画素電極２６及び
信号線１３に接続される。

【００４７】導電接続部１３２は、金の微粒子を有機溶
媒に浮遊させた導電性塗料で描くことができる。このた
め、例えば、ガラスでつくられた細管からの圧力押し出
し法を利用することができる。塗料が完全に乾燥する前
に、スペアＴＦＴ１００を修理穴１２８内の所定の位置
に配置し、そのゲート電極１０８を導電接続部１３２に
接触させる。

【００４８】ＴＦＴ１００はガラス製の細管の先から水
を僅かに出すことにより表面張力で持ち上げることがで
きる。ＴＦＴ１００を所定の位置に配置した後は水を吸
いあげればよい。ＴＦＴ１００を持ち上げるため、静電
吸着法等、他の方法を用いることもできる。

【００４９】水ピンセットはＴＦＴ１００を水平方向に
回転する機構は持っていないため、ＴＦＴ１００の配置
の向きが不適当な時はやり直すしかない。しかし、スペ
アＴＦＴ１００は円形であるため、配置の向きに正確さ
は要求されない。従って、ＴＦＴ交換時の作業効率は非
常によくなる。ＴＦＴ１００の接続の際に、ＴＦＴから
塗料がはみ出した時は、ポリイミド等の絶縁性樹脂でコ
ートする。次に、同様な方法で、ソース／ドレイン電極
１２２ａ、１２２ｂ用の導電接続部１３４ａ、１３４ｂ
を形成すれば、ＴＦＴ１００の交換作業が完了する。

【００５０】

【発明の効果】本発明によれば、島状の剥離層上で各そ
の輪郭内に画素全体或いはＴＦＴを配置することによ
り、不良画素或いは不良ＴＦＴの交換を容易に行うこと
ができるようになる。従って、開口率の低下や、コスト
の増加を招くことなく、点欠陥のない液晶パネルを安価
に提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るアクティブマトリッ
クス型の液晶表示装置の全体の概要を示す図。

【図２】図１図示の液晶表示装置の液晶パネル内の１つ
の画素を示す平面図。

【図３】１つの画素に対応するアレイ基板上の画素部分
の製造方法を順に示す図であり、図２中のIII −III 線
に沿った断面における状態を示す。

【図４】１つの画素に対応するアレイ基板上の不良画素
部分の交換方法を順に示す図であり、図２中のIII −II
I 線に沿った断面における状態を示す。

【図５】スペア画素とアレイ基板上の配線との接続の態
様を示す図であり、図２中のV−V 線に沿った断面にお
ける状態を示す。

【図６】スペア画素とアレイ基板上の配線との接続の別
の態様を示す図であり、（ａ）及び（ｂ）は、夫々図２
中のIII −III 線及びV −V 線に沿った断面における状
態を示す。

【図７】スペアＴＦＴの製造方法を順に示す図。

【図８】図７図示の製造方法により製造したスペアＴＦ
Ｔを示す平面図。

【図９】図７及び図８図示のスペアＴＦＴにより液晶表
示装置の不良ＴＦＴを交換した状態を示す平面図。

【符号の説明】

１２…液晶表示パネル、１３…信号線、１５…アドレス
線、２６…画素電極、３２…スイッチング素子（ＴＦ
Ｔ）、３４ａ、３４ｂ…ソース／ドレイン電極、３６…
ゲート電極、５２…アレイ基板、５４…アンダーコート
膜、５６…島状の剥離層、５８…被覆膜、７２…不良画
素、７６…修理穴、７８…スペア画素、９２…導電性ペ
ースト、１００…スペアＴＦＴ。

Claims

【特許請求の範囲】

【請求項１】アレイ基板及び対向基板と前記基板間に挟
まれた液晶層とを有する液晶パネルを具備し、複数の信
号線と複数のアドレス線との交点に対応して、前記アレ
イ基板上に画素電極と前記画素電極を前記信号線に接続
するスイッチング素子とを夫々有する複数の画素がマト
リックス状に配列された液晶表示装置において、前記画素電極及び前記スイッチング素子が、各画素ごと
に島状に分離した複数の剥離層と、前記剥離層を覆う被
覆層とを介して前記アレイ基板上に配設され、各画素の
前記画素電極及び前記スイッチング素子が、各画素の前
記剥離層の輪郭内に配置されることと、前記剥離層が前
記被覆層に対して選択的にエッチングできることと、を
特徴とする液晶表示装置。
【請求項２】アレイ基板及び対向基板と前記基板間に挟
まれた液晶層とを有する液晶パネルを具備し、複数の信
号線と複数のアドレス線との交点に対応して、前記アレ
イ基板上に画素電極と前記画素電極を前記信号線に接続
するスイッチング素子とを夫々有する複数の画素がマト
リックス状に配列された液晶表示装置において、前記スイッチング素子が、各画素ごとに島状に分離した
複数の剥離層と、前記剥離層を覆う被覆層とを介して前
記アレイ基板上に配設され、各画素の前記スイッチング
素子が、各画素の前記剥離層の輪郭内に配置されること
と、前記剥離層が前記被覆層に対して選択的にエッチン
グできることと、を特徴とする液晶表示装置。
【請求項３】アレイ基板及び対向基板と前記基板間に挟
まれた液晶層とを有する液晶パネルを具備し、複数の信
号線と複数のアドレス線との交点に対応して、前記アレ
イ基板上に画素電極と前記画素電極を前記信号線に接続
するスイッチング素子とを夫々有する複数の画素がマト
リックス状に配列された液晶表示装置の製造方法におい
て、前記アレイ基板と対向基板との貼り合わせに先立ち、前
記アレイ基板上の不良画素部分を除去し、修理穴を形成
する工程と、前記修理穴内に前記不良画素部分に対応するスペア画素
部分を装着し、且つ配線接続を行う工程と、を具備する
ことを特徴とする液晶表示装置の製造方法。