JPH09139027A - エラ−訂正装置 - Google Patents
エラ−訂正装置Info
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- JPH09139027A JPH09139027A JP32124995A JP32124995A JPH09139027A JP H09139027 A JPH09139027 A JP H09139027A JP 32124995 A JP32124995 A JP 32124995A JP 32124995 A JP32124995 A JP 32124995A JP H09139027 A JPH09139027 A JP H09139027A
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- Japan
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- correction
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】 インタリーブ長のリンキングポイントを有す
る符号列のエラー訂正を行う場合の誤訂正を低減する。 【解決手段】 Ｃ１デコーダ２３はＣ１系列をエラー訂
正し、Ｃ２デコーダ２５はＣ２系列をエラー訂正する。
フラグ設定部２８は、ＦＤセクタでは前のフレームのＣ
２インタリーブを完結する位置から次のフレームのＣ２
インタリーブがスタートするまでの間Ｃ２訂正禁止フラ
グをセットし、Ｃ２デコーダ２５によるＣ２訂正を禁止
してＣ１デコーダ２３によるＣ１訂正のみを行う。
る符号列のエラー訂正を行う場合の誤訂正を低減する。 【解決手段】 Ｃ１デコーダ２３はＣ１系列をエラー訂
正し、Ｃ２デコーダ２５はＣ２系列をエラー訂正する。
フラグ設定部２８は、ＦＤセクタでは前のフレームのＣ
２インタリーブを完結する位置から次のフレームのＣ２
インタリーブがスタートするまでの間Ｃ２訂正禁止フラ
グをセットし、Ｃ２デコーダ２５によるＣ２訂正を禁止
してＣ１デコーダ２３によるＣ１訂正のみを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＭＤ（ミニ
ディスク）のようにリンクセクタを有する記録媒体の再
生データのエラー訂正を行うエラー訂正装置に関する。
ディスク）のようにリンクセクタを有する記録媒体の再
生データのエラー訂正を行うエラー訂正装置に関する。
【０００２】
【従来の技術】ＭＤは書き込み可能であり、書き込みの
単位としてクラスタが用いられている。図７及び図８は
ＭＤのデータフォーマットを示し、１クラスタは図７に
示すように３６個のセクタで構成されている。１セクタ
のデータはＣＤ−ＲＯＭエンコーダに読み込まれたデー
タを９８フレーム分（２４×９８＝２３５２バイト）集
めたものである。３６個のセクタの構成は、録音及び再
生が可能なディスク（以下、録再ディスク）と再生専用
のディスクでは異なり、録再ディスクの場合には１クラ
スタの先頭の３セクタ（ＦＣ、ＦＤ、ＦＥセクタ）がリ
ンクセクタとして、次の１セクタ（ＦＦセクタ）がサブ
データセクタとして使用され、残りの３２セクタ（００
〜１Ｆセクタ）が音楽データエリアとして使用される。
単位としてクラスタが用いられている。図７及び図８は
ＭＤのデータフォーマットを示し、１クラスタは図７に
示すように３６個のセクタで構成されている。１セクタ
のデータはＣＤ−ＲＯＭエンコーダに読み込まれたデー
タを９８フレーム分（２４×９８＝２３５２バイト）集
めたものである。３６個のセクタの構成は、録音及び再
生が可能なディスク（以下、録再ディスク）と再生専用
のディスクでは異なり、録再ディスクの場合には１クラ
スタの先頭の３セクタ（ＦＣ、ＦＤ、ＦＥセクタ）がリ
ンクセクタとして、次の１セクタ（ＦＦセクタ）がサブ
データセクタとして使用され、残りの３２セクタ（００
〜１Ｆセクタ）が音楽データエリアとして使用される。
【０００３】また、１枚のＭＤには略３０００クラスタ
が記録され、各セクタにはディスクの先頭からアドレス
が付与されている。したがって、クラスタとセクタが分
かればディスク上の１つのセクタを指定することができ
る。各セクタの頭にはシンクデータ（００ＦＦＦＦ・・
・ＦＦ００」、但しＦＦは１０個）に続いてヘッダが記
録され、ヘッダにはクラスタ値とセクタ値がアドレスと
して記録されている。このアドレスはヘッダアドレスと
呼ばれている。シンクデータとヘッダデータはその後に
続く音楽データと共にＡＣＩＲＣ（Advanced ＣＩＲ
Ｃ）方式でエラー訂正され、この方式のインタリーブ長
は１０８フレームである。
が記録され、各セクタにはディスクの先頭からアドレス
が付与されている。したがって、クラスタとセクタが分
かればディスク上の１つのセクタを指定することができ
る。各セクタの頭にはシンクデータ（００ＦＦＦＦ・・
・ＦＦ００」、但しＦＦは１０個）に続いてヘッダが記
録され、ヘッダにはクラスタ値とセクタ値がアドレスと
して記録されている。このアドレスはヘッダアドレスと
呼ばれている。シンクデータとヘッダデータはその後に
続く音楽データと共にＡＣＩＲＣ（Advanced ＣＩＲ
Ｃ）方式でエラー訂正され、この方式のインタリーブ長
は１０８フレームである。
【０００４】また、録再ディスクの場合にはこのヘッダ
アドレスと別に、ＡＤＩＰ（Address In Pregroove）と
呼ばれるアドレスがディスク上に記録されている。この
方式ではディスクの製造時にディスク全周に渡ってプリ
グルーブと呼ばれる溝を成形し、この溝に微細な蛇行を
与えることによりアドレスを刻み込んでいる。このＡＤ
ＩＰを使ってクラスタ、セクタを指定することができる
ので、ディスクの未記録部分に録音する時にはこのＡＤ
ＩＰに基づいてヘッダアドレスのクラスタとセクタを決
定して記録することができる。また、再生時にも上記２
つのアドレスを用いて高速ランダムアクセスを実現して
いる。
アドレスと別に、ＡＤＩＰ（Address In Pregroove）と
呼ばれるアドレスがディスク上に記録されている。この
方式ではディスクの製造時にディスク全周に渡ってプリ
グルーブと呼ばれる溝を成形し、この溝に微細な蛇行を
与えることによりアドレスを刻み込んでいる。このＡＤ
ＩＰを使ってクラスタ、セクタを指定することができる
ので、ディスクの未記録部分に録音する時にはこのＡＤ
ＩＰに基づいてヘッダアドレスのクラスタとセクタを決
定して記録することができる。また、再生時にも上記２
つのアドレスを用いて高速ランダムアクセスを実現して
いる。
【０００５】
【発明が解決しようとする課題】図８を参照してリンク
セクタについて詳しく説明する。この３つのセクタ（Ｆ
Ｃ、ＦＤ、ＦＥ）は捨てセクタであってこのセクタに記
録されているデータはエラー訂正に利用されるだけであ
り、サブデータ及び音楽データとは区別されている。す
なわち、ＭＤではエラー訂正として前述したようにＡＣ
ＩＲＣ方式を用いており、あるデータをエラー訂正する
ためにはＣ２訂正の場合には最大１０８フレーム前のデ
ータまでが必要になる。１セクタは９８フレームである
のでサブデータセクタ（ＦＦセクタ）以降のデータをエ
ラー訂正するにはその前１０８フレーム、すなわちＦＤ
セクタの途中からのデータが必要になる。
セクタについて詳しく説明する。この３つのセクタ（Ｆ
Ｃ、ＦＤ、ＦＥ）は捨てセクタであってこのセクタに記
録されているデータはエラー訂正に利用されるだけであ
り、サブデータ及び音楽データとは区別されている。す
なわち、ＭＤではエラー訂正として前述したようにＡＣ
ＩＲＣ方式を用いており、あるデータをエラー訂正する
ためにはＣ２訂正の場合には最大１０８フレーム前のデ
ータまでが必要になる。１セクタは９８フレームである
のでサブデータセクタ（ＦＦセクタ）以降のデータをエ
ラー訂正するにはその前１０８フレーム、すなわちＦＤ
セクタの途中からのデータが必要になる。
【０００６】また、クラスタの最後のセクタ（図８の１
Ｆセクタ）のデータをエラー訂正するときにもその後ろ
１０８フレーム、すなわちＦＤセクタの途中までのデー
タが必要になる。このように１つのＦＤセクタには、隣
接するクラスタのデータが存在しており、また、クラス
タ毎のデータはＦＤセクタから次のＦＤセクタまで一筆
で書かれている。なお、この書き込みがスタート、スト
ップする位置を「リンキングポイント」と言い、規格で
はＦＤセクタの中央±１０フレームと定められている。
Ｆセクタ）のデータをエラー訂正するときにもその後ろ
１０８フレーム、すなわちＦＤセクタの途中までのデー
タが必要になる。このように１つのＦＤセクタには、隣
接するクラスタのデータが存在しており、また、クラス
タ毎のデータはＦＤセクタから次のＦＤセクタまで一筆
で書かれている。なお、この書き込みがスタート、スト
ップする位置を「リンキングポイント」と言い、規格で
はＦＤセクタの中央±１０フレームと定められている。
【０００７】したがって、このようにリンキングポイン
トが存在するＦＤセクタではデータが不連続となってい
るので、このデータをエラー訂正する場合にはＣ１訂
正、Ｃ２訂正時共に非常に多くのエラーが発生し、Ｃ２
訂正時には誤訂正が発生しやすくＦＤセクタのヘッダア
ドレスが誤って訂正され、異なる値に書き換えられると
いう問題点がある。
トが存在するＦＤセクタではデータが不連続となってい
るので、このデータをエラー訂正する場合にはＣ１訂
正、Ｃ２訂正時共に非常に多くのエラーが発生し、Ｃ２
訂正時には誤訂正が発生しやすくＦＤセクタのヘッダア
ドレスが誤って訂正され、異なる値に書き換えられると
いう問題点がある。
【０００８】本発明は上記従来の問題点に鑑み、インタ
リーブ長のリンキングポイントを有する符号列のエラー
訂正を行う場合の誤訂正を低減することができるエラー
訂正装置を提供することを目的とする。
リーブ長のリンキングポイントを有する符号列のエラー
訂正を行う場合の誤訂正を低減することができるエラー
訂正装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、リンキングポイントの前でＣ２訂正を禁止
するフラグをセットすることにより、Ｃ２系列のエラー
訂正を行わないようにしている。すなわち本発明によれ
ば、Ｃ１系列とＣ２系列の２重のリードソロモン符号を
用いるとともにインタリーブ長のリンキングポイントを
有する符号列のエラー訂正を行うエラー訂正装置におい
て、前記リンキングポイントの前でＣ２訂正を禁止する
フラグをセットし、後でリセットするフラグ設定手段
と、Ｃ２系列のエラー訂正を、前記フラグ設定手段によ
りＣ２訂正禁止フラグがリセットされている場合に行
い、セットされている場合に行わないＣ２エラー訂正手
段とを有することを特徴とするエラー訂正装置が提供さ
れる。好ましい実施態様としては、リンキングポイント
を有するＦＤセクタにおいて前のフレームのＣ２インタ
リーブを完結する位置から次のフレームのＣ２インタリ
ーブがスタートするまでの間、Ｃ２訂正禁止フラグをセ
ットすることを特徴とする。
するために、リンキングポイントの前でＣ２訂正を禁止
するフラグをセットすることにより、Ｃ２系列のエラー
訂正を行わないようにしている。すなわち本発明によれ
ば、Ｃ１系列とＣ２系列の２重のリードソロモン符号を
用いるとともにインタリーブ長のリンキングポイントを
有する符号列のエラー訂正を行うエラー訂正装置におい
て、前記リンキングポイントの前でＣ２訂正を禁止する
フラグをセットし、後でリセットするフラグ設定手段
と、Ｃ２系列のエラー訂正を、前記フラグ設定手段によ
りＣ２訂正禁止フラグがリセットされている場合に行
い、セットされている場合に行わないＣ２エラー訂正手
段とを有することを特徴とするエラー訂正装置が提供さ
れる。好ましい実施態様としては、リンキングポイント
を有するＦＤセクタにおいて前のフレームのＣ２インタ
リーブを完結する位置から次のフレームのＣ２インタリ
ーブがスタートするまでの間、Ｃ２訂正禁止フラグをセ
ットすることを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１及び図２は本発明に係るエラ
ー訂正装置の一実施形態を示すブロック図、図３は図１
及び図２のエラー訂正装置が適用されたＭＤ記録再生装
置を示すブロック図、図４は図３の記録系と再生系を詳
しく示すブロック図、図５は図１及び図２のエラー訂正
装置のＲＡＭのメモリマップを示す説明図、図６は図５
のＲＡＭのアドレスを示す説明図である。
施の形態を説明する。図１及び図２は本発明に係るエラ
ー訂正装置の一実施形態を示すブロック図、図３は図１
及び図２のエラー訂正装置が適用されたＭＤ記録再生装
置を示すブロック図、図４は図３の記録系と再生系を詳
しく示すブロック図、図５は図１及び図２のエラー訂正
装置のＲＡＭのメモリマップを示す説明図、図６は図５
のＲＡＭのアドレスを示す説明図である。
【００１１】先ず、図３及び図４を参照して本発明に係
るエラー訂正装置が適用されたＭＤ記録再生装置につい
て説明する。アナログの入力信号は１６ビットＡ−Ｄ変
換器１（左右の変換器１Ｌ、１Ｒ）によりデジタルデー
タに変換され、次いでＡＴＲＡＣ方式の音声データ圧縮
・伸長回路２の圧縮回路（オーディオエンコーダ２ａ）
により圧縮される。この圧縮データは耐振用メモリコン
トローラ３及びメモリ（バッファＲＡＭ）４、ＣＤ−Ｒ
ＯＭエンコーダ４ａを介して誤り訂正回路５（ＣＩＲＣ
エンコーダ５ａ）に印加される。ここで、ＭＤでは、エ
ラー訂正用してＣＤ（コンパクトディスク）で採用され
ているＣＩＲＣ（Cross Interleave Reed-Solomon Cod
e）をモディファイしたＡＣＩＲＣが採用されている。
るエラー訂正装置が適用されたＭＤ記録再生装置につい
て説明する。アナログの入力信号は１６ビットＡ−Ｄ変
換器１（左右の変換器１Ｌ、１Ｒ）によりデジタルデー
タに変換され、次いでＡＴＲＡＣ方式の音声データ圧縮
・伸長回路２の圧縮回路（オーディオエンコーダ２ａ）
により圧縮される。この圧縮データは耐振用メモリコン
トローラ３及びメモリ（バッファＲＡＭ）４、ＣＤ−Ｒ
ＯＭエンコーダ４ａを介して誤り訂正回路５（ＣＩＲＣ
エンコーダ５ａ）に印加される。ここで、ＭＤでは、エ
ラー訂正用してＣＤ（コンパクトディスク）で採用され
ているＣＩＲＣ（Cross Interleave Reed-Solomon Cod
e）をモディファイしたＡＣＩＲＣが採用されている。
【００１２】このＡＣＩＲＣでは主としてランダムエラ
ー訂正用のＣ１系列と、主としてバーストエラー訂正用
のＣ２系列の２重のリードソロモン（ＲＳ）符号がクロ
スインターリーブされている。ＭＤのＣ１系列は３２ワ
ードで構成され、Ｃ２系列は２８ワードで構成されてい
る。また、ＭＤのパリティはＣ１、Ｃ２系列共に４ワー
ドである。ＣＩＲＣエンコーダ５ａによりエラー訂正処
理されたデータはＥＦＭ変調・復調回路６の変調回路６
ａによりＥＦＭ変調され、ヘッド駆動回路７及び記録用
磁気ヘッド８を介してＭＤ９に記録される。
ー訂正用のＣ１系列と、主としてバーストエラー訂正用
のＣ２系列の２重のリードソロモン（ＲＳ）符号がクロ
スインターリーブされている。ＭＤのＣ１系列は３２ワ
ードで構成され、Ｃ２系列は２８ワードで構成されてい
る。また、ＭＤのパリティはＣ１、Ｃ２系列共に４ワー
ドである。ＣＩＲＣエンコーダ５ａによりエラー訂正処
理されたデータはＥＦＭ変調・復調回路６の変調回路６
ａによりＥＦＭ変調され、ヘッド駆動回路７及び記録用
磁気ヘッド８を介してＭＤ９に記録される。
【００１３】ＭＤ９はスピンドルモータ１６により線速
度一定で回転し、記録用磁気ヘッド８と光ピックアップ
１１は送りモータ１７によりＭＤ９の半径方向に移動す
る。ＭＤ９に記録された情報は、対物レンズ１０を有す
る光ピックアップ１１により電気信号に変換され、ＲＦ
アンプ１２に印加される。ＲＦアンプ１２の出力に基づ
いてアドレスデコーダ１３によりアドレスが再生される
とともに圧縮データが再生され、このデータがＥＦＭ変
調・復調回路６の復調回路６ｂによりＥＦＭ復調され
る。
度一定で回転し、記録用磁気ヘッド８と光ピックアップ
１１は送りモータ１７によりＭＤ９の半径方向に移動す
る。ＭＤ９に記録された情報は、対物レンズ１０を有す
る光ピックアップ１１により電気信号に変換され、ＲＦ
アンプ１２に印加される。ＲＦアンプ１２の出力に基づ
いてアドレスデコーダ１３によりアドレスが再生される
とともに圧縮データが再生され、このデータがＥＦＭ変
調・復調回路６の復調回路６ｂによりＥＦＭ復調され
る。
【００１４】次いでこのＥＦＭ復調データは誤り訂正回
路５のＣＩＲＣデコーダ５ｂによりエラー訂正処理さ
れ、次いでメモリコントローラ３及びメモリ（バッファ
ＲＡＭ）４、ＣＤ−ＲＯＭデコーダ４ｂ、音声データ圧
縮・伸長回路２の伸長回路（オーディオデコーダ２
ｂ）、１６ビットＤ−Ａ変換器１４（左右の変換器１４
Ｌ、１４Ｒ）により再生される。また、ＲＦアンプ１２
の出力に基づいてＭＤ９のプリグルーブの信号が得ら
れ、サーボ制御回路１５によりスピンドルモータ１６と
送りモータ１７が制御される。
路５のＣＩＲＣデコーダ５ｂによりエラー訂正処理さ
れ、次いでメモリコントローラ３及びメモリ（バッファ
ＲＡＭ）４、ＣＤ−ＲＯＭデコーダ４ｂ、音声データ圧
縮・伸長回路２の伸長回路（オーディオデコーダ２
ｂ）、１６ビットＤ−Ａ変換器１４（左右の変換器１４
Ｌ、１４Ｒ）により再生される。また、ＲＦアンプ１２
の出力に基づいてＭＤ９のプリグルーブの信号が得ら
れ、サーボ制御回路１５によりスピンドルモータ１６と
送りモータ１７が制御される。
【００１５】図１はＣＩＲＣデコーダ５ｂのＣ２デコー
ダ２５までの前段回路を示し、図２はＣ２デコーダ２５
からの後段回路を示している。このＣＩＲＣデコーダ５
ｂには、ＥＦＭ復調されたデータが１ブロック３２ワー
ド（１ワード＝８ビット）毎に入力し、ここで、この入
力データは再生データであるのでエラーを含んでいる可
能性がある。ＣＩＲＣデコーダ５ｂに入力したデータ
は、偶数番目のワードが１フレームを遅延する遅延回路
２１を通るとともに、１３〜１６番目のワード（Ｑパリ
ティ）と２９〜３２番目のワード（Ｐパリティ）がイン
バータ２２を通り、Ｃ１デコーダ２３に印加される。
ダ２５までの前段回路を示し、図２はＣ２デコーダ２５
からの後段回路を示している。このＣＩＲＣデコーダ５
ｂには、ＥＦＭ復調されたデータが１ブロック３２ワー
ド（１ワード＝８ビット）毎に入力し、ここで、この入
力データは再生データであるのでエラーを含んでいる可
能性がある。ＣＩＲＣデコーダ５ｂに入力したデータ
は、偶数番目のワードが１フレームを遅延する遅延回路
２１を通るとともに、１３〜１６番目のワード（Ｑパリ
ティ）と２９〜３２番目のワード（Ｐパリティ）がイン
バータ２２を通り、Ｃ１デコーダ２３に印加される。
【００１６】Ｃ１デコーダ２３ではＰパリティ検査行列
Ｈｐと入力３２ワードに基づいてＣ１シンドロームが演
算され、これに基づいてＣ１エラー訂正が行われる。こ
の場合、Ｃ１デコーダ２３では２ワードまでのエラー訂
正を行い、訂正後に１ブロック毎のＣ１訂正状況（エラ
ー無し、１ワードエラー、２ワードエラー）をＣ１エラ
ーフラグとしてメモリ（図５、図６で後述）に書き込
む。また、３ワード以上のエラーが有る場合には訂正は
行わず、Ｃ１エラーフラグ（３ワード以上）のみをメモ
リに書き込む。これらのＣ１エラーフラグはＣ２デコー
ダ２５における訂正に使用される。
Ｈｐと入力３２ワードに基づいてＣ１シンドロームが演
算され、これに基づいてＣ１エラー訂正が行われる。こ
の場合、Ｃ１デコーダ２３では２ワードまでのエラー訂
正を行い、訂正後に１ブロック毎のＣ１訂正状況（エラ
ー無し、１ワードエラー、２ワードエラー）をＣ１エラ
ーフラグとしてメモリ（図５、図６で後述）に書き込
む。また、３ワード以上のエラーが有る場合には訂正は
行わず、Ｃ１エラーフラグ（３ワード以上）のみをメモ
リに書き込む。これらのＣ１エラーフラグはＣ２デコー
ダ２５における訂正に使用される。
【００１７】Ｃ１デコーダ２３からは１〜２８番目のＣ
２系列のワードが出力され、この内１〜２７番目のワー
ドは遅延回路２４によりそれぞれ２７Ｄ、２６Ｄ、２５
Ｄ〜２Ｄ、１Ｄ（Ｄ＝４フレーム）分遅延され、Ｃ２デ
コーダ２５に印加される。Ｃ２デコーダ２５ではＱパリ
ティ検査行列Ｈｑと入力２８ワードに基づいてＣ２シン
ドロームが演算され、これに基づいてＣ２エラー訂正が
行われる。この場合、Ｃ２デコーダ２５ではＣ１エラー
フラグを用いて４ワードまでのイレージャ訂正を行う。
２系列のワードが出力され、この内１〜２７番目のワー
ドは遅延回路２４によりそれぞれ２７Ｄ、２６Ｄ、２５
Ｄ〜２Ｄ、１Ｄ（Ｄ＝４フレーム）分遅延され、Ｃ２デ
コーダ２５に印加される。Ｃ２デコーダ２５ではＱパリ
ティ検査行列Ｈｑと入力２８ワードに基づいてＣ２シン
ドロームが演算され、これに基づいてＣ２エラー訂正が
行われる。この場合、Ｃ２デコーダ２５ではＣ１エラー
フラグを用いて４ワードまでのイレージャ訂正を行う。
【００１８】具体的には、Ｃ２デコーダ２５に供給され
る２８ワードデータそれぞれについて、そのデータを含
む１ブロック（＝３２ワード）のＣ１データ系列がＣ１
デコーダ２３により訂正された時にメモリに書き込まれ
たＣ１エラーフラグが読み出され、そのＣ１エラーフラ
グが「３ワード以上」の場合にそのデータはエラーであ
るとして訂正を行う。また、Ｃ２デコーダ２５において
も同様に、訂正状況を示すＣ２エラーフラグをメモリに
書き込み、このＣ２エラーフラグは後段のＣＤ−ＲＯＭ
デコーダ４ｂにより使用される。
る２８ワードデータそれぞれについて、そのデータを含
む１ブロック（＝３２ワード）のＣ１データ系列がＣ１
デコーダ２３により訂正された時にメモリに書き込まれ
たＣ１エラーフラグが読み出され、そのＣ１エラーフラ
グが「３ワード以上」の場合にそのデータはエラーであ
るとして訂正を行う。また、Ｃ２デコーダ２５において
も同様に、訂正状況を示すＣ２エラーフラグをメモリに
書き込み、このＣ２エラーフラグは後段のＣＤ−ＲＯＭ
デコーダ４ｂにより使用される。
【００１９】Ｃ２デコーダ２５からは図２に示すよう
に、１３〜１６番目のワード（Ｑパリティ）を除く１〜
１２番目と１７〜２８番目のワードが出力され、この内
２〜１２番目と１７〜２８番目のワードが遅延回路２６
によりそれぞれ１Ｄ、２Ｄ〜１１Ｄ、１６Ｄ、１７Ｄ〜
２７Ｄ（Ｄ＝４フレーム）分遅延され、また、奇数番目
のワードが遅延回路２７により１フレーム分遅延され
る。
に、１３〜１６番目のワード（Ｑパリティ）を除く１〜
１２番目と１７〜２８番目のワードが出力され、この内
２〜１２番目と１７〜２８番目のワードが遅延回路２６
によりそれぞれ１Ｄ、２Ｄ〜１１Ｄ、１６Ｄ、１７Ｄ〜
２７Ｄ（Ｄ＝４フレーム）分遅延され、また、奇数番目
のワードが遅延回路２７により１フレーム分遅延され
る。
【００２０】実際の回路では上記遅延を実現（これを
「インタリーブを解く」という）するためにメモリ（Ｒ
ＡＭ）を用いている、図５はそのＲＡＭのメモリマップ
を示し、横方向がＲＡＭアドレス、縦方向が３２系列の
ワードを示している。また、図６はアドレス値を示し、
１アドレスが１フレームに対応している。偶数／奇数の
１フレームの遅延や４（＝１Ｄ）〜１０８（＝２７Ｄ）
フレームの遅延が発生するようにメモリの読み書きアド
レスを設定することにより上記遅延回路２１、２４、２
６、２７を実現することができる。
「インタリーブを解く」という）するためにメモリ（Ｒ
ＡＭ）を用いている、図５はそのＲＡＭのメモリマップ
を示し、横方向がＲＡＭアドレス、縦方向が３２系列の
ワードを示している。また、図６はアドレス値を示し、
１アドレスが１フレームに対応している。偶数／奇数の
１フレームの遅延や４（＝１Ｄ）〜１０８（＝２７Ｄ）
フレームの遅延が発生するようにメモリの読み書きアド
レスを設定することにより上記遅延回路２１、２４、２
６、２７を実現することができる。
【００２１】この遅延処理を具体的に説明すると、先
ず、ＥＦＭ復調器６ｂが１ブロック３２ワードのデータ
を偶奇１アドレスずつずらしてメモリに書き込み、ま
た、Ｐ、Ｑパリティの反転（図１のインバータ２２）は
この時点で行う。次のＣ１訂正を行う場合、実際の回路
では図１に示す遅延回路２１とＣ１デコーダ２３の間
に、３２ワード全てを一律に８フレーム分遅延する回路
が挿入され、したがって、あるフレームにおいてメモリ
に書き込まれたＥＦＭデータの内、奇数番目のデータは
８フレーム後、偶数番目のデータは９フレーム後にＣ１
デコーダ１３に取り込まれる。この場合、必要なデータ
は全てメモリに蓄えられているので、データに対して一
律であればその位置にも遅延をかけることができる。
ず、ＥＦＭ復調器６ｂが１ブロック３２ワードのデータ
を偶奇１アドレスずつずらしてメモリに書き込み、ま
た、Ｐ、Ｑパリティの反転（図１のインバータ２２）は
この時点で行う。次のＣ１訂正を行う場合、実際の回路
では図１に示す遅延回路２１とＣ１デコーダ２３の間
に、３２ワード全てを一律に８フレーム分遅延する回路
が挿入され、したがって、あるフレームにおいてメモリ
に書き込まれたＥＦＭデータの内、奇数番目のデータは
８フレーム後、偶数番目のデータは９フレーム後にＣ１
デコーダ１３に取り込まれる。この場合、必要なデータ
は全てメモリに蓄えられているので、データに対して一
律であればその位置にも遅延をかけることができる。
【００２２】さらに、実際の回路では上記の８フレーム
遅延回路の他に、Ｃ１デコーダ２３と遅延回路２４の間
に２８ワード全てを一律に１フレーム分遅延する回路が
挿入され、また、遅延回路２６、２７の間に２４ワード
全てを一律に１フレーム分遅延する回路が挿入されてい
る。Ｃ１デコーダ２３では図５において縦１列のアドレ
スで読み取られてＣ１系列のシンドロームが演算され、
エラーが有れば訂正されてメモリが書き換えられる。訂
正後、３０番目のデータが記憶されているアドレスにＣ
１エラーフラグが書き込まれる。この理由は、Ｃ１系列
の最後の４ワード（Ｐパリティ）がＣ２デコーダ２５に
より使用されず、Ｃ１訂正後には不要であるからであ
る。
遅延回路の他に、Ｃ１デコーダ２３と遅延回路２４の間
に２８ワード全てを一律に１フレーム分遅延する回路が
挿入され、また、遅延回路２６、２７の間に２４ワード
全てを一律に１フレーム分遅延する回路が挿入されてい
る。Ｃ１デコーダ２３では図５において縦１列のアドレ
スで読み取られてＣ１系列のシンドロームが演算され、
エラーが有れば訂正されてメモリが書き換えられる。訂
正後、３０番目のデータが記憶されているアドレスにＣ
１エラーフラグが書き込まれる。この理由は、Ｃ１系列
の最後の４ワード（Ｐパリティ）がＣ２デコーダ２５に
より使用されず、Ｃ１訂正後には不要であるからであ
る。
【００２３】このようにＣ１デコーダ２３によりエラー
訂正されたデータは、遅延回路２４により４フレーム単
位で０〜１０８フレーム分（実際には１フレームを一律
に遅延する回路が有るので１、５、９〜１０５、１０９
フレーム分）遅延された後にＣ２デコーダ２５に取り込
まれるように、メモリの読み取りアドレスが設定され
る。これにより、Ｃ１デコーダ２３からの最初のデータ
は１０９フレーム分後にＣ２デコーダ２５の最初のデー
タとして、また、２番目のデータは１０５フレーム分後
にＣ２デコーダ１５の２番目のデータとして取り込まれ
る。
訂正されたデータは、遅延回路２４により４フレーム単
位で０〜１０８フレーム分（実際には１フレームを一律
に遅延する回路が有るので１、５、９〜１０５、１０９
フレーム分）遅延された後にＣ２デコーダ２５に取り込
まれるように、メモリの読み取りアドレスが設定され
る。これにより、Ｃ１デコーダ２３からの最初のデータ
は１０９フレーム分後にＣ２デコーダ２５の最初のデー
タとして、また、２番目のデータは１０５フレーム分後
にＣ２デコーダ１５の２番目のデータとして取り込まれ
る。
【００２４】逆に言うと、あるフレームの時点でＣ２デ
コーダ２５に取り込まれるデータは、１番目のデータが
１０９フレーム分前に、２番目のデータが１０５フレー
ム分前に、３番目のデータが１０１フレーム分前に、の
ようにＣ１デコーダ２３に取り込まれており、もしエラ
ーが有ればその時点で書き直されている可能性がある。
この訂正状況を示すのがＣ１エラーフラグであり、この
Ｃ１エラーフラグはＣ２デコーダ２５の入力２８ワード
の全てに対応してそれぞれ１個ずつ存在する。また、Ｃ
１訂正では１系列に３ワード以上のエラーがある場合に
は訂正を行わないので、Ｃ２デコーダ２５がＣ１エラー
フラグを読み込んだ時に３ワード以上のエラーがあった
と分かった場合には、そのフラグに対応するデータはエ
ラーであるとしてイレージャ訂正を行う。
コーダ２５に取り込まれるデータは、１番目のデータが
１０９フレーム分前に、２番目のデータが１０５フレー
ム分前に、３番目のデータが１０１フレーム分前に、の
ようにＣ１デコーダ２３に取り込まれており、もしエラ
ーが有ればその時点で書き直されている可能性がある。
この訂正状況を示すのがＣ１エラーフラグであり、この
Ｃ１エラーフラグはＣ２デコーダ２５の入力２８ワード
の全てに対応してそれぞれ１個ずつ存在する。また、Ｃ
１訂正では１系列に３ワード以上のエラーがある場合に
は訂正を行わないので、Ｃ２デコーダ２５がＣ１エラー
フラグを読み込んだ時に３ワード以上のエラーがあった
と分かった場合には、そのフラグに対応するデータはエ
ラーであるとしてイレージャ訂正を行う。
【００２５】このようにＣ２訂正処理されたデータは、
遅延回路２６により最大１０８フレームの遅延、前述し
た遅延回路２６、２７の間の１フレーム遅延回路により
１フレーム一律の遅延、遅延回路２７により奇数番目の
ワードの１フレームの遅延をかけられた後、Ｑパリティ
を除く２４ワードが最終的にＣＤ−ＲＯＭデコーダ４ｂ
により読み取られる。また、ＥＦＦ復調器６ｂによるデ
ータの書き込みからＣ１、Ｃ２訂正、ＣＤ−ＲＯＭデコ
ーダ４ｂによる読み取りまでの一連の処理は、全て１フ
レーム（１３６μＳ）に１回ずつ行われ、フレームが変
わるとメモリの読み書きアドレスが全て１つインクリメ
ントされ、同じ処理が繰り返される。このようにメモリ
を使ってインタリーブを解き、エラー訂正を行う。
遅延回路２６により最大１０８フレームの遅延、前述し
た遅延回路２６、２７の間の１フレーム遅延回路により
１フレーム一律の遅延、遅延回路２７により奇数番目の
ワードの１フレームの遅延をかけられた後、Ｑパリティ
を除く２４ワードが最終的にＣＤ−ＲＯＭデコーダ４ｂ
により読み取られる。また、ＥＦＦ復調器６ｂによるデ
ータの書き込みからＣ１、Ｃ２訂正、ＣＤ−ＲＯＭデコ
ーダ４ｂによる読み取りまでの一連の処理は、全て１フ
レーム（１３６μＳ）に１回ずつ行われ、フレームが変
わるとメモリの読み書きアドレスが全て１つインクリメ
ントされ、同じ処理が繰り返される。このようにメモリ
を使ってインタリーブを解き、エラー訂正を行う。
【００２６】さて、前述したようにＦＤセクタではデー
タが不連続となっているので、このデータをエラー訂正
するとＣ１訂正、Ｃ２訂正時共に非常に多くのエラーが
発生し、特にＣ２訂正時には誤訂正が発生しやすくＦＤ
セクタのヘッダアドレスが誤って訂正される。そこで、
本例ではフラグ設定部２８は、ＦＤセクタでは前のフレ
ームのＣ２インタリーブを完結する位置から次のフレー
ムのＣ２インタリーブがスタートするまでの間Ｃ２訂正
禁止フラグをセットし、Ｃ２デコーダ２５によるＣ２訂
正を禁止してＣ１デコーダ２３によるＣ１訂正のみを行
う。したがって、これによる誤訂正を軽減してＭＤ再生
を安定して行うことができる。
タが不連続となっているので、このデータをエラー訂正
するとＣ１訂正、Ｃ２訂正時共に非常に多くのエラーが
発生し、特にＣ２訂正時には誤訂正が発生しやすくＦＤ
セクタのヘッダアドレスが誤って訂正される。そこで、
本例ではフラグ設定部２８は、ＦＤセクタでは前のフレ
ームのＣ２インタリーブを完結する位置から次のフレー
ムのＣ２インタリーブがスタートするまでの間Ｃ２訂正
禁止フラグをセットし、Ｃ２デコーダ２５によるＣ２訂
正を禁止してＣ１デコーダ２３によるＣ１訂正のみを行
う。したがって、これによる誤訂正を軽減してＭＤ再生
を安定して行うことができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、リ
ンキングポイントの前でＣ２訂正を禁止するフラグをセ
ットすることにより、Ｃ２系列のエラー訂正を行わない
ようにしたので、インタリーブ長のリンキングポイント
を有する符号列のエラー訂正を行う場合の誤訂正を低減
することができる。
ンキングポイントの前でＣ２訂正を禁止するフラグをセ
ットすることにより、Ｃ２系列のエラー訂正を行わない
ようにしたので、インタリーブ長のリンキングポイント
を有する符号列のエラー訂正を行う場合の誤訂正を低減
することができる。
【図１】本発明に係るエラー訂正装置の一実施形態を示
すブロック図である。
すブロック図である。
【図２】本発明に係るエラー訂正装置の一実施形態を示
すブロック図である。
すブロック図である。
【図３】図１及び図２のエラー訂正装置が適用されたＭ
Ｄ記録再生装置を示すブロック図である。
Ｄ記録再生装置を示すブロック図である。
【図４】図３の記録系と再生系を示すブロック図であ
る。
る。
【図５】図１及び図２のエラー訂正装置のＲＡＭのメモ
リマップを示す説明図である。
リマップを示す説明図である。
【図６】図５のＲＡＭのアドレスを示す説明図である。
【図７】ＭＤのフォーマットを示す説明図である。
【図８】図７のリンクセクタを詳しく示す説明図であ
る。
る。
２３ Ｃ１デコーダ ２５ Ｃ２デコーダ（Ｃ２エラー訂正手段） ２８ フラグ設定部（フラグ設定手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 13/22 Ｈ０３Ｍ 13/22
Claims (2)
- 【請求項１】 Ｃ１系列とＣ２系列の２重のリードソロ
モン符号を用いるとともにインタリーブ長のリンキング
ポイントを有する符号列のエラー訂正を行うエラー訂正
装置において、 前記リンキングポイントの前でＣ２訂正を禁止するフラ
グをセットし、後でリセットするフラグ設定手段と、 Ｃ２系列のエラー訂正を、前記フラグ設定手段によりＣ
２訂正禁止フラグがリセットされている場合に行い、セ
ットされている場合に行わないＣ２エラー訂正手段と
を、 有することを特徴とするエラー訂正装置。 - 【請求項２】 前記フラグ設定手段は、リンキングポイ
ントを有するＦＤセクタにおいて前のフレームのＣ２イ
ンタリーブを完結する位置から次のフレームのＣ２イン
タリーブがスタートするまでの間Ｃ２訂正禁止フラグを
セットすることを特徴とする請求項１記載のエラー訂正
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124995A JPH09139027A (ja) | 1995-11-16 | 1995-11-16 | エラ−訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124995A JPH09139027A (ja) | 1995-11-16 | 1995-11-16 | エラ−訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139027A true JPH09139027A (ja) | 1997-05-27 |
Family
ID=18130478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32124995A Pending JPH09139027A (ja) | 1995-11-16 | 1995-11-16 | エラ−訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6217650B1 (en) | 1998-06-16 | 2001-04-17 | Komatsu Electronic Metals Co., Ltd. | Epitaxial-wafer fabricating process |
-
1995
- 1995-11-16 JP JP32124995A patent/JPH09139027A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6217650B1 (en) | 1998-06-16 | 2001-04-17 | Komatsu Electronic Metals Co., Ltd. | Epitaxial-wafer fabricating process |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040914 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050204 |