JPH09130449A - シリアルデータ試験装置 - Google Patents
シリアルデータ試験装置Info
- Publication number
- JPH09130449A JPH09130449A JP7279992A JP27999295A JPH09130449A JP H09130449 A JPH09130449 A JP H09130449A JP 7279992 A JP7279992 A JP 7279992A JP 27999295 A JP27999295 A JP 27999295A JP H09130449 A JPH09130449 A JP H09130449A
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- JP
- Japan
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- circuit
- serial data
- data
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- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】システムの装置試験において、シリアルデータ
の確認を行う際、問題を解決するための時間を短縮し試
験効率を向上することにある。 【解決手段】メモリ１６に対し、切替スイッチ１０によ
り、リード又はライトが選択できる。入力信号はシリア
ルデータとそのシリアルデータに同期したクロックを必
要とする。ライトする場合は、入力されたシリアルデー
タを１バイトのパラレルデータに変換する。１バイト調
停回路１４により、ライトタイミングを作りメモリ１６
にパラレルデータを書き込む。その後、アドレスカウン
タ１３をカウントアップし、上記動作を繰り返す。リー
ドする場合は、アドレスを設定し、リードスイッチ２２
を一回押すと、２秒間データが送出されて、ＬＥＤにて
論理０，１対応のデータが読み取れる。
の確認を行う際、問題を解決するための時間を短縮し試
験効率を向上することにある。 【解決手段】メモリ１６に対し、切替スイッチ１０によ
り、リード又はライトが選択できる。入力信号はシリア
ルデータとそのシリアルデータに同期したクロックを必
要とする。ライトする場合は、入力されたシリアルデー
タを１バイトのパラレルデータに変換する。１バイト調
停回路１４により、ライトタイミングを作りメモリ１６
にパラレルデータを書き込む。その後、アドレスカウン
タ１３をカウントアップし、上記動作を繰り返す。リー
ドする場合は、アドレスを設定し、リードスイッチ２２
を一回押すと、２秒間データが送出されて、ＬＥＤにて
論理０，１対応のデータが読み取れる。
Description
【０００１】
【発明の属する技術分野】本発明はシリアルデータ試験
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来、図２に示すように、第１の回路１
と第２の回路２との間でシリアルデータ通信を行う通信
装置３において、シリアルデータの通信内容がシステム
本来の内容と異なった場合、ロジックアナライザ４を使
用して論理０，１対応のパルス波形を観測しながら試験
者がシリアルデータを確認していた。
と第２の回路２との間でシリアルデータ通信を行う通信
装置３において、シリアルデータの通信内容がシステム
本来の内容と異なった場合、ロジックアナライザ４を使
用して論理０，１対応のパルス波形を観測しながら試験
者がシリアルデータを確認していた。
【０００３】
【発明が解決しようとする課題】この従来のシリアルデ
ータの確認手法では、ロジックアナライザを操作しなが
ら試験者が目視でパルス波形を読み取り、正常性を判断
しているため、工数も多くかかり、信頼性も低いという
問題点があった。
ータの確認手法では、ロジックアナライザを操作しなが
ら試験者が目視でパルス波形を読み取り、正常性を判断
しているため、工数も多くかかり、信頼性も低いという
問題点があった。
【０００４】
【課題を解決するための手段】本発明のシリアルデータ
試験装置は、シリアルデータを送受信する第１の回路と
第２の回路間から前記シリアルデータ及び前記シリアル
データに同期したクロック信号を受信してパラレルデー
タに変換するシリアル・パラレル変換回路と、前記パラ
レルデータを１バイト毎に調停する１バイト調停回路
と、前記パラレルデータを１バイト毎に格納するメモリ
回路と、前記メモリ回路への書込許可タイミングを生成
するタイミング生成回路と、前記シリアルデータの開始
を検出するスタート検出回路と、前記メモリ回路の格納
番地を生成するアドレスカウンタ回路と、前記メモリ回
路に格納した前記パラレルデータを読み出すために試験
者により操作されるリードスイッチと、前記メモリ回路
の読み出す番地を前記試験者により設定されるアドレス
設定回路と、前記メモリ回路から読み出した前記パラレ
ルデータを可視表示する表示回路と、前記メモリ回路に
対しての書き込み及び読み出しを選択的に許可するため
に前記試験者により操作される切替スイッチと、前記切
替スイッチの動作に対応して前記メモリ回路に対するア
ドレスバス及びデータバスの方向を制御する少なくとも
４つのバッファ回路とを備える。
試験装置は、シリアルデータを送受信する第１の回路と
第２の回路間から前記シリアルデータ及び前記シリアル
データに同期したクロック信号を受信してパラレルデー
タに変換するシリアル・パラレル変換回路と、前記パラ
レルデータを１バイト毎に調停する１バイト調停回路
と、前記パラレルデータを１バイト毎に格納するメモリ
回路と、前記メモリ回路への書込許可タイミングを生成
するタイミング生成回路と、前記シリアルデータの開始
を検出するスタート検出回路と、前記メモリ回路の格納
番地を生成するアドレスカウンタ回路と、前記メモリ回
路に格納した前記パラレルデータを読み出すために試験
者により操作されるリードスイッチと、前記メモリ回路
の読み出す番地を前記試験者により設定されるアドレス
設定回路と、前記メモリ回路から読み出した前記パラレ
ルデータを可視表示する表示回路と、前記メモリ回路に
対しての書き込み及び読み出しを選択的に許可するため
に前記試験者により操作される切替スイッチと、前記切
替スイッチの動作に対応して前記メモリ回路に対するア
ドレスバス及びデータバスの方向を制御する少なくとも
４つのバッファ回路とを備える。
【０００５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明のシリアルデータ試験装置
の実施の一形態を示す構成図である。この試験装置はシ
リアルデータ通信を行う通信装置内の第１の回路と第２
の回路間の試験箇所に接続される。まず、試験者はリー
ド／ライト切替スイッチ（Ｒ／Ｗ切替ＳＷ）１０をライ
ト側に設定し、ライトＯＮ信号１１０を送出する。第１
の回路と第２の回路間から入力されるシリアルデータ１
１１及びクロック１１２はシリアル／パラレル（Ｓ／
Ｐ）変換回路１１に入力される。この変換回路１１は入
力されたシリアルデータ１１１の先頭を検出したなら
ば、スタート検出回路１２に入力データスタート信号１
１３を与える。また、変換回路１１はシリアルデータ１
１１を先頭より１バイト（８ビット）のパラレルデータ
１１４として出力する。入力データスタート信号１１３
を入力されたスタート検出回路１２は、アドレスカウン
タ回路１３及び１バイト調停回路１４を初期設定するた
めに入力データスタート検出信号１１５を出力する。シ
リアル／パラレル変換回路１１からパラレルデータ１１
４を入力された１バイト調停回路１４は、バッファＡ１
５を通じてメモリ１６に書き込むためのデータバス信号
１１６を送出すると同時に、アドレスカウンタ回路１３
へアドレス値のカウントアップを指示するカウントアッ
プ信号１１７を送出する。また、メモリ１６へのライト
タイミングを生成するライトタイミング生成回路１７は
カウントアップ信号１１７の入力により、メモリ１６に
対してメモリライト信号１１８を送出する。さらに、ア
ドレスカウンタ回路１３はバッファＢ１８を通じてメモ
リ１６にアドレス値（アドレスバス信号）１１９を設定
する。なお、試験者の操作により、シリアル／パラレル
変換回路１１や１バイト調停回路１４へリセット信号１
２０を送出するリセットスイッチ１９を設けている。以
上がライト時に関する動作内容である。
して説明する。図１は本発明のシリアルデータ試験装置
の実施の一形態を示す構成図である。この試験装置はシ
リアルデータ通信を行う通信装置内の第１の回路と第２
の回路間の試験箇所に接続される。まず、試験者はリー
ド／ライト切替スイッチ（Ｒ／Ｗ切替ＳＷ）１０をライ
ト側に設定し、ライトＯＮ信号１１０を送出する。第１
の回路と第２の回路間から入力されるシリアルデータ１
１１及びクロック１１２はシリアル／パラレル（Ｓ／
Ｐ）変換回路１１に入力される。この変換回路１１は入
力されたシリアルデータ１１１の先頭を検出したなら
ば、スタート検出回路１２に入力データスタート信号１
１３を与える。また、変換回路１１はシリアルデータ１
１１を先頭より１バイト（８ビット）のパラレルデータ
１１４として出力する。入力データスタート信号１１３
を入力されたスタート検出回路１２は、アドレスカウン
タ回路１３及び１バイト調停回路１４を初期設定するた
めに入力データスタート検出信号１１５を出力する。シ
リアル／パラレル変換回路１１からパラレルデータ１１
４を入力された１バイト調停回路１４は、バッファＡ１
５を通じてメモリ１６に書き込むためのデータバス信号
１１６を送出すると同時に、アドレスカウンタ回路１３
へアドレス値のカウントアップを指示するカウントアッ
プ信号１１７を送出する。また、メモリ１６へのライト
タイミングを生成するライトタイミング生成回路１７は
カウントアップ信号１１７の入力により、メモリ１６に
対してメモリライト信号１１８を送出する。さらに、ア
ドレスカウンタ回路１３はバッファＢ１８を通じてメモ
リ１６にアドレス値（アドレスバス信号）１１９を設定
する。なお、試験者の操作により、シリアル／パラレル
変換回路１１や１バイト調停回路１４へリセット信号１
２０を送出するリセットスイッチ１９を設けている。以
上がライト時に関する動作内容である。
【０００６】次に、リード時の動作について説明する。
試験者はリード／ライト切替スイッチ１０をリード側に
設定し、リードＯＮ信号１２１を送出する。試験者がア
ドレス設定回路２０よりリードするアドレスを入力する
と、このアドレスはバッファＤ２１を通じてアドレスバ
ス信号１１９として送出される。続いて、試験者はリー
ドスイッチ２２を操作してリード開始信号１２２を送出
する。このリード開始信号１２２を受信した２秒ウエイ
ト回路２３は、２秒間のメモリリード信号１２３をバッ
ファＣ２４、バッファＤ２１及びメモリ１６に送出す
る。これにより、メモリ１６はアドレス設定回路２０か
ら設定されたアドレス対応のデータ１１６をバッファＣ
２４に送出する。バッファＣ２４はドライバ回路２５へ
メモリ１６から読み出されたデータを送る。ＬＥＤドラ
イバ回路２５はＬＥＤデータ信号１２４をＬＥＤ表示回
路２６に送出する。試験者はこのＬＥＤ表示回路２６に
よって可視表示された論理０，１対応のデータを目視確
認することができる。
試験者はリード／ライト切替スイッチ１０をリード側に
設定し、リードＯＮ信号１２１を送出する。試験者がア
ドレス設定回路２０よりリードするアドレスを入力する
と、このアドレスはバッファＤ２１を通じてアドレスバ
ス信号１１９として送出される。続いて、試験者はリー
ドスイッチ２２を操作してリード開始信号１２２を送出
する。このリード開始信号１２２を受信した２秒ウエイ
ト回路２３は、２秒間のメモリリード信号１２３をバッ
ファＣ２４、バッファＤ２１及びメモリ１６に送出す
る。これにより、メモリ１６はアドレス設定回路２０か
ら設定されたアドレス対応のデータ１１６をバッファＣ
２４に送出する。バッファＣ２４はドライバ回路２５へ
メモリ１６から読み出されたデータを送る。ＬＥＤドラ
イバ回路２５はＬＥＤデータ信号１２４をＬＥＤ表示回
路２６に送出する。試験者はこのＬＥＤ表示回路２６に
よって可視表示された論理０，１対応のデータを目視確
認することができる。
【０００７】なお、上述した構成の試験装置を試験対象
の第１及び第２の回路を有する通信装置内に設けてもよ
い。
の第１及び第２の回路を有する通信装置内に設けてもよ
い。
【０００８】
【発明の効果】以上説明したように本発明によれば、回
路間で送受信されるシリアルデータの確認作業におい
て、障害などに関する問題を解決するための時間を短縮
し試験効率を向上することができるとともに、信頼性も
向上し得る。
路間で送受信されるシリアルデータの確認作業におい
て、障害などに関する問題を解決するための時間を短縮
し試験効率を向上することができるとともに、信頼性も
向上し得る。
【図１】本発明の実施の一形態を示す構成図である。
【図２】従来の試験構成を説明するための図である。
１０ リード／ライト切替スイッチ １１ シリアル／パラレル変換回路 １２ スタート検出回路 １３ アドレスカウンタ回路 １４ １バイト調停回路 １５，１８，２１，２４ バッファ １６ メモリ １７ ライトタイミング生成回路 １９ リセットスイッチ ２０ アドレス設定回路 ２２ リードスイッチ ２３ ２秒ウエイト回路 ２５ ＬＥＤドライバ回路 ２６ ＬＥＤ表示回路
Claims (2)
- 【請求項１】 シリアルデータを送受信する第１の回路
と第２の回路間から前記シリアルデータ及び前記シリア
ルデータに同期したクロック信号を受信してパラレルデ
ータに変換するシリアル・パラレル変換回路と、前記パ
ラレルデータを１バイト毎に調停する１バイト調停回路
と、前記パラレルデータを１バイト毎に格納するメモリ
回路と、前記メモリ回路への書込許可タイミングを生成
するタイミング生成回路と、前記シリアルデータの開始
を検出するスタート検出回路と、前記メモリ回路の格納
番地を生成するアドレスカウンタ回路と、前記メモリ回
路に格納した前記パラレルデータを読み出すために試験
者により操作されるリードスイッチと、前記メモリ回路
の読み出す番地を前記試験者により設定されるアドレス
設定回路と、前記メモリ回路から読み出した前記パラレ
ルデータを可視表示する表示回路と、前記メモリ回路に
対しての書き込み及び読み出しを選択的に許可するため
に前記試験者により操作される切替スイッチと、前記切
替スイッチの動作に対応して前記メモリ回路に対するア
ドレスバス及びデータバスの方向を制御する少なくとも
４つのバッファ回路とを備えることを特徴とするシリア
ルデータ試験装置。 - 【請求項２】 前記第１及び第２の回路を有する装置と
は個別に構成され前記シリアルデータ及び前記クロック
信号を受信するために試験箇所に接続されることを特徴
とする請求項１記載のシリアルデータ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279992A JPH09130449A (ja) | 1995-10-27 | 1995-10-27 | シリアルデータ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279992A JPH09130449A (ja) | 1995-10-27 | 1995-10-27 | シリアルデータ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130449A true JPH09130449A (ja) | 1997-05-16 |
Family
ID=17618803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7279992A Pending JPH09130449A (ja) | 1995-10-27 | 1995-10-27 | シリアルデータ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09130449A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268240A (ja) * | 1988-04-19 | 1989-10-25 | Agency Of Ind Science & Technol | 通信情報記録再生装置 |
-
1995
- 1995-10-27 JP JP7279992A patent/JPH09130449A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268240A (ja) * | 1988-04-19 | 1989-10-25 | Agency Of Ind Science & Technol | 通信情報記録再生装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980609 |