JPH09129485A - 積層セラミック電子部品の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 積層セラミックコンデンサのような積層セラ
ミック電子部品を製造するときに実施される、マザー積
層体を分割して個々の部品のための複数の積層体チップ
を得る工程において、ブレードによる押し切りを適用し
たとき、ブレードの厚みに起因する分割位置のずれが押
し切りを重ねる毎に累積されるため、特に大きな面積を
有するマザー積層体を分割するときには、内部回路要素
が所望の位置から大きくずれた積層体チップが生じてし
まう。 【解決手段】 マザー積層体１４を、まず、ブレードに
よる押し切り以外のレーザカット、ダイシング等の方法
で特定の分割線１５ａ，１６ａに沿って分割し、中間的
な寸法の複数の中間積層体１７を得た後、中間積層体１
７を分割線１５，１６に沿ってブレードによる押し切り
で分割することによって、ブレードによる押し切り回数
を少なくし、分割位置のずれの累積を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、積層セラミック
電子部品の製造方法に関するもので、特に、個々の積層
セラミック電子部品のための複数の積層体チップを得る
ためのマザー積層体の分割方法の改良に関するものであ
る。

【０００２】

【従来の技術】図３には、この発明にとって興味ある積
層セラミック電子部品の一例としての積層セラミックコ
ンデンサ１が断面図で示されている。積層セラミックコ
ンデンサ１は、内部電極２を介在させて積層された複数
のセラミック層３からなる積層体チップ４を備え、積層
体チップ４の両端部には、特定の内部電極２に電気的に
接続されるように外部電極５が形成される。積層体チッ
プ４は、単独で図４に示されている。

【０００３】なお、図４において、図３と比較して積層
体チップ４の厚み方向寸法が誇張されて図示され、ま
た、内部電極２の数が図３との間で統一されていない。
このような厚み方向寸法の誇張は、この出願の他の図面
でも行なわれており、また、内部電極２の数について
は、任意であり、図示した数に意味があるものではな
い、ということを指摘しておく。

【０００４】このような積層セラミックコンデンサ１を
工場規模で製造するとき、分割により複数の積層体チッ
プ４を取り出すことができる、図５に示すようなマザー
積層体６が用意される。図５の線ＶＩ−ＶＩに沿う拡大
断面図が図６に示され、同じく線ＶＩＩ−ＶＩＩに沿う
拡大断面図が図７に示されている。マザー積層体６は、
積層された複数のセラミックグリーンシート７と、特定
のセラミックグリーンシート７上の複数箇所に分布して
形成された内部電極２とを備える。マザー積層体６は、
図６に示した互いに平行な複数の第１の分割線８および
第１の分割線８に直交する図７に示した複数の第２の分
割線９にそれぞれ沿って分割されたとき、複数の積層体
チップ４を与える。

【０００５】これら積層体チップ４は、次いで焼成さ
れ、そして図３に示すように、外部電極５が形成される
ことによって、所望の積層セラミックコンデンサ１が得
られる。前述したマザー積層体６の分割には、図７に示
すように、ブレード１０による押し切りが適用されてい
る。

【０００６】

【発明が解決しようとする課題】積層セラミックコンデ
ンサ１の製造の能率を向上させるため、マザー積層体６
をより大きい面積のものとし、それによって、１つのマ
ザー積層体６からより多数の積層体チップ４を取り出せ
るようにすることが行なわれている。このように、マザ
ー積層体６の面積がより大きくされ、それによって、よ
り多数の積層体チップ４を取り出せるようにされると、
１つのマザー積層体６に対して実施されなければならな
いブレード１０による押し切りの回数が増える。

【０００７】しかしながら、ブレード１０による押し切
りは、能率的であるという利点を有しているものの、本
質的に次のような問題を含んでいる。すなわち、ブレー
ド１０には、少なからず厚みがあり、この厚みの存在の
ため、押し切りを行なう度に、厚みに応じた位置ずれが
マザー積層体６に生じる。このような位置ずれは累積さ
れ、上述したように、ブレード１０による押し切りの回
数が多くなればなるほど、マザー積層体６に生じる位置
ずれがより大きくなる。また、ブレード１０による押し
切りに際して、マザー積層体６の押し切り部分におい
て、不所望な変形が生じる。この不所望な変形は、ブレ
ード１０の長さが長くなればなるほど顕著になるため、
もはや適切な分割は望めなくなる。

【０００８】他方、近年の電子部品の小型化に対応し、
とりわけ積層セラミックコンデンサに対する小型・大容
量化への要求に応えるべく、製品寸法を大きくすること
なく、内部電極面積を大きくするため、図４に示した積
層体チップ４の側面から内部電極２までのギャップＧの
寸法を、たとえば、１００μｍ程度にまで小さくするこ
とが行なわれている。

【０００９】しかしながら、ギャップＧの寸法が１００
μｍ程度にまで小さく設定されると、ブレード１０によ
る押し切りの位置を極めて厳密に管理しなければならな
い。それにもかかわらず、上述のように、ブレード１０
による押し切りが適用されると、マザー積層体６の位置
ずれが累積されるため、マザー積層体６の一方端部から
他方端部に向かって、ブレード１０による押し切りを順
次進めていくと、ブレード１０による押し切りの位置が
徐々に所定の位置からずれ、たとえば、ギャップＧが所
定の寸法より不足するものが生じてくる。また、マザー
積層体６の大きさを大きくして積層体チップ４の取り個
数を増やす場合には、ブレード１０の変形が大きくなり
すぎて実用的でない。

【００１０】なお、ブレード１０による押し切り位置の
基準を与えるため、内部電極２を印刷により形成すると
き、セラミックグリーンシート７に、マーカー（図示せ
ず。）が同時に印刷され、これらマーカーが、マザー積
層体６の端面に露出するようにされることがある。した
がって、このマーカーを基準として、ブレード１０によ
る押し切りの工程の途中で、マザー積層体６の位置ずれ
の修正を行なうことも考えられるが、工程が煩雑とな
り、コストの増大を招くという問題に遭遇する。

【００１１】そこで、この発明の目的は、上述した問題
を解決し得る、積層セラミック電子部品の製造方法を提
供しようとすることである。

【００１２】

【課題を解決するための手段】この発明は、簡単に言え
ば、マザー積層体を分割する工程を少なくとも２段階に
分け、第１段階で中間的な寸法の中間積層体を得、その
後の第２段階において中間積層体を分割して積層体チッ
プを得ようとするもので、第１段階での分割ではブレー
ドによる押し切り以外の方法が適用され、第２段階での
分割ではブレードによる押し切りが適用される。

【００１３】すなわち、この発明では、互いに平行な複
数の第１の分割線およびこれら第１の分割線に直交する
複数の第２の分割線にそれぞれ沿って分割されたとき、
個々の積層セラミック電子部品のための積層体チップと
なるものであって、積層された複数のセラミックグリー
ンシートと、特定のセラミックグリーンシート上の複数
箇所に分布して形成される内部回路要素とを備える、そ
のようなマザー積層体が用意された後、上述の技術的課
題を解決するため、マザー積層体を特定の第１の分割線
および特定の第２の分割線にそれぞれ沿ってブレードに
よる押し切り以外の方法で分割して中間的な寸法の複数
の中間積層体を得る工程と、これら中間積層体を第１の
分割線および第２の分割線にそれぞれ沿ってブレードに
よる押し切りにより分割して複数の積層体チップを得る
工程とが実施される。

【００１４】上述したブレードによる押し切り以外の方
法としては、たとえば、レーザカット、ダイシング、ウ
ォータージェット、またはチョコレートブレークによる
分割方法がある。

【００１５】

【発明の効果】この発明によれば、マザー積層体を分割
して複数の中間積層体を得る第１段階では、たとえば、
レーザカット、ダイシング、ウォータージェット、また
はチョコレートブレークによる分割方法のように、ブレ
ードによる押し切り以外の方法が適用されるので、この
段階で分割部分が不所望に変形することはない。また、
この第１段階で、マザー積層体より寸法の小さい中間積
層体の状態とされるので、多数の積層体チップを取り出
すことができるように、たとえ大きな面積を有するマザ
ー積層体が用意されても、以後の工程においては、より
寸法の小さい、したがって、取扱いの容易な中間積層体
を取り扱えば済むようになる。

【００１６】また、第２段階では、ブレードによる押し
切りが、既に寸法の小さくされた中間積層体に対して適
用されるので、能率的であるという、ブレードによる押
し切りが有する利点を生かしつつ、ブレードの厚みに起
因する位置ずれや押し切り面における不所望な変形の累
積を小さく抑えることができる。したがって、内部電極
のような内部回路要素にとって必要なギャップが確保さ
れ、あるいは内部回路要素の位置ずれが抑制された、積
層セラミック電子部品を能率的に製造することができ
る。たとえば、この発明が積層セラミックコンデンサの
製造方法に適用されると、ギャップ寸法が小さく設定さ
れても、内部電極にとって必要なギャップが適正に確保
されるので、小型・大容量の積層セラミックコンデンサ
を効率良く製造することができる。

【００１７】

【発明の実施の形態】図１および図２は、この発明の一
実施形態による積層セラミック電子部品の製造方法を説
明するためのものである。この実施形態では、積層セラ
ミック電子部品として、図３に示すような積層セラミッ
クコンデンサ１が製造される。図１に示すように、セラ
ミックグリーンシート１１が用意される。セラミックグ
リーンシート１１上には、その複数箇所に分布して、内
部回路要素としての内部電極１２がたとえば導電ペース
トの印刷により形成される。また、内部電極１２の印刷
と同時に、複数のマーカー１３が印刷される。マーカー
１３は、セラミックグリーンシート１１の端縁まで届く
ように形成されるもの、およびセラミックグリーンシー
ト１１の中央部を横切るように配列されるもの等いかな
るものでもよい。

【００１８】上述したセラミックグリーンシート１１を
含む複数のセラミックグリーンシートが積層されること
によって、図２に示すようなマザー積層体１４が得られ
る。マザー積層体１４は、互いに平行な複数の第１の分
割線１５およびこれら第１の分割線１５に直交する複数
の第２の分割線１６にそれぞれ沿って分割されたとき、
図４に示すような個々の積層セラミックコンデンサ１の
ための積層体チップ４となるものである。

【００１９】上述した分割に際して、まず、マザー積層
体１４は、その中央部を通る特定の第１の分割線１５ａ
および特定の第２の分割線１６ａにそれぞれ沿って分割
され、それによって、中間的な寸法のたとえば４つの中
間積層体１７が取り出される。図１からわかるように、
マーカー１３をこれら特定の分割線１５ａおよび１６ａ
に沿う位置にも設けておけば、各中間積層体１７の全側
面にマーカー１３が露出するようになる。

【００２０】上述した中間積層体１７を得るための特定
の分割線１５ａおよび１６ａに沿う分割は、ブレードに
よる押し切り以外の方法で実施される。たとえば、この
分割には、レーザカット、ダイシング、ウォータージェ
ット、またはチョコレートブレーク等による分割方法が
適用される。なお、マザー積層体１４を分割して得られ
る中間積層体１７の数は、マザー積層体１４の大きさを
考慮して、任意に変更することができる。

【００２１】次に、各中間積層体１７は、第１の分割線
１５および第２の分割線１６にそれぞれ沿って分割さ
れ、それによって、図４に示したような複数の積層体チ
ップ４が得られる。この分割には、図７に示したような
ブレード１０による押し切りが適用される。中間積層体
１７は、マザー積層体１４に比べて、分割回数が少なく
て済むので、前述した分割位置のずれの問題は、低減さ
れる。このブレード１０による押し切りに際して、マー
カー１３を押し切り位置の基準とするのが好ましい。

【００２２】その後、各積層体チップ４は、周知のよう
に、焼成され、次いで、図３に示すように、外部電極５
が形成されたとき、所望の積層セラミックコンデンサ１
が得られる。この発明の効果を確認するために行なった
一実験例において、図４に示したギャップＧの設計値が
１００μｍの積層セラミックコンデンサを得ようとし
て、ギャップＧが８０μｍ以下のものを不良と評価した
とき、マザー積層体の状態のまま、ブレードによる押し
切りを適用して、最終的な積層体チップを得た場合に
は、２１％の試料に不良が発生し、また、ギャップＧの
最小寸法が「０」のものもあったのに対し、この発明に
従って、マザー積層体をまず中間積層体に分割し、次い
で積層体チップに分割した場合には、単に２％の試料に
しか不良が発生せず、また、ギャップＧの最小寸法も６
０μｍを維持することができた。

【００２３】以上、この発明を図示した実施形態による
積層セラミックコンデンサの製造方法に関連して説明し
たが、この発明は、積層セラミックコンデンサに限ら
ず、抵抗、インダクタ、バリスタ等として機能する積層
セラミック電子部品にも、これら機能素子が複合された
積層セラミック電子部品にも適用することができる。ま
た、前述した実施形態では、積層体チップの内部に形成
される内部回路要素が、内部電極であったが、上述した
ように、この発明は、任意の機能を有する種々の積層セ
ラミック電子部品に適用可能であるので、内部回路要素
としては、種々の態様が考えられる。たとえば、内部回
路要素は、内部電極のような良好な導電性を有する回路
要素である以外に、たとえば比較的大きな電気抵抗性あ
るいは他の電気的特性を有する回路要素であることもあ
る。

【図面の簡単な説明】

【図１】この発明の一実施形態による積層セラミック電
子部品としての積層セラミックコンデンサの製造のため
に用意されるセラミックグリーンシート１１を示す斜視
図である。

【図２】図１に示したセラミックグリーンシート１１を
積層して得られたマザー積層体１４を示す斜視図であ
る。

【図３】この発明にとって興味ある積層セラミック電子
部品の一例としての積層セラミックコンデンサ１を示す
断面図である。

【図４】図３に示した積層セラミックコンデンサ１に備
える積層体チップ４を単独で示す斜視図である。

【図５】図３に示した積層セラミックコンデンサ１の従
来の製造方法において用意されるマザー積層体６を示す
斜視図である。

【図６】図５の線ＶＩ−ＶＩに沿う拡大断面図である。

【図７】図５の線ＶＩＩ−ＶＩＩに沿う拡大断面図であ
る。

【符号の説明】

１ 積層セラミックコンデンサ ２，１２ 内部電極 ４ 積層体チップ ５ 外部電極 １０ ブレード １１ セラミックグリーンシート １４ マザー積層体 １５ 第１の分割線 １５ａ 特定の第１の分割線 １６ 第２の分割線 １６ａ 特定の第２の分割線 １７ 中間積層体

Claims (2)

【特許請求の範囲】
1. 【請求項１】 互いに平行な複数の第１の分割線および
   前記第１の分割線に直交する複数の第２の分割線にそれ
   ぞれ沿って分割されたとき、個々の積層セラミック電子
   部品のための積層体チップとなるものであって、積層さ
   れた複数のセラミックグリーンシートと、特定の前記セ
   ラミックグリーンシート上の複数箇所に分布して形成さ
   れる内部回路要素とを備える、マザー積層体を用意し、 前記マザー積層体を特定の前記第１の分割線および特定
   の前記第２の分割線にそれぞれ沿ってブレードによる押
   し切り以外の方法で分割して中間的な寸法の複数の中間
   積層体を得、 前記中間積層体を前記第１の分割線および前記第２の分
   割線にそれぞれ沿ってブレードによる押し切りにより分
   割して複数の積層体チップを得る、各工程を備える、積
   層セラミック電子部品の製造方法。
2. 【請求項２】 前記ブレードによる押し切り以外の方法
   は、レーザカット、ダイシング、ウォータージェット、
   またはチョコレートブレークによる分割方法を含む、請
   求項１に記載の積層セラミック電子部品の製造方法。