JP2781095B2 - 表面実装部品の製造方法 - Google Patents
表面実装部品の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、多層基板を使用したフ
ィルタ、発振器、など、各種の表面実装部品（ＳＭＤ）
に利用される表面実装部品の製造方法に関する。
ィルタ、発振器、など、各種の表面実装部品（ＳＭＤ）
に利用される表面実装部品の製造方法に関する。
【０００２】
【従来の技術】図６〜図９は従来例を示した図であり、
図６は表面実装部品（ＳＭＤ）の製造工程説明図、図７
は高周波フィルタの分解斜視図、図８は高周波フィルタ
の斜視図及び等価回路、図９は量産用のスクリーン例で
ある。
図６は表面実装部品（ＳＭＤ）の製造工程説明図、図７
は高周波フィルタの分解斜視図、図８は高周波フィルタ
の斜視図及び等価回路、図９は量産用のスクリーン例で
ある。
【０００３】図中、１０−１〜１０−５は第１〜第５の
誘電体層、１１〜１４はコンデンサ電極パターン、１
５、１６はコイルパターン、１７はＧＮＤ電極パター
ン、Ｃ1 、Ｃ2 、Ｃ3 はコンデンサ、Ｌはコイル、２０
は元基板、２１は余白部、２２はＧＤＮ電極パターンの
端子部、２３は分割ラインを示す。
誘電体層、１１〜１４はコンデンサ電極パターン、１
５、１６はコイルパターン、１７はＧＮＤ電極パター
ン、Ｃ1 、Ｃ2 、Ｃ3 はコンデンサ、Ｌはコイル、２０
は元基板、２１は余白部、２２はＧＤＮ電極パターンの
端子部、２３は分割ラインを示す。
【０００４】従来、多層基板を使用した各種の表面実装
部品（以下単に「ＳＭＤ」という）が開発されていた。
このようなＳＭＤでは、側面に、外部端子としての側面
電極を設け、内部に形成した所定の導体パターンと接続
する必要がある。
部品（以下単に「ＳＭＤ」という）が開発されていた。
このようなＳＭＤでは、側面に、外部端子としての側面
電極を設け、内部に形成した所定の導体パターンと接続
する必要がある。
【０００５】以下、図６に基づいて、従来のＳＭＤの製
造方法を説明する。なお、図の各工程番号はカッコ内に
示す。先ず、グリーンシート上に、導体パターン等を印
刷により形成し、このシートを積層して積層体を作製
（シート多層法）する（Ｓ１）か、又は、導体パターン
だけでなく、誘電体自体も印刷により形成し、積層体を
作製（印刷多層法）する（Ｓ２）ことにより、多数個取
り用の元基板を作製する。
造方法を説明する。なお、図の各工程番号はカッコ内に
示す。先ず、グリーンシート上に、導体パターン等を印
刷により形成し、このシートを積層して積層体を作製
（シート多層法）する（Ｓ１）か、又は、導体パターン
だけでなく、誘電体自体も印刷により形成し、積層体を
作製（印刷多層法）する（Ｓ２）ことにより、多数個取
り用の元基板を作製する。
【０００６】このようにして作製された積層体は、例え
ばダイシングマシンにより、個別の素子単位に裁断する
（Ｓ３）。その後、脱バインダー工程及び焼成工程を行
う（Ｓ４）。
ばダイシングマシンにより、個別の素子単位に裁断する
（Ｓ３）。その後、脱バインダー工程及び焼成工程を行
う（Ｓ４）。
【０００７】次に、側面電極接続用の電極出し工程を行
い（Ｓ５）、電極出しをする。この工程では、バレル研
磨、あるいは削り出し等により、誘電体に埋もれている
電極導体の端部を、表面に露出させる。
い（Ｓ５）、電極出しをする。この工程では、バレル研
磨、あるいは削り出し等により、誘電体に埋もれている
電極導体の端部を、表面に露出させる。
【０００８】続いて、側面電極付け工程を行って（Ｓ
６）、ＳＭＤを得る。前記のように、側面電極を部品内
部の電極と確実に接続するためには、各部品毎に、部品
側面を研磨して、電極出しをする工程が必要である。
６）、ＳＭＤを得る。前記のように、側面電極を部品内
部の電極と確実に接続するためには、各部品毎に、部品
側面を研磨して、電極出しをする工程が必要である。
【０００９】この工程では、例えばボールミルのような
ものに部品を投入し、数時間処理しなければならなかっ
た。更に、形状の大きい部品は、前記の方法が利用でき
ないため、他の方法によって処理する必要があった。
ものに部品を投入し、数時間処理しなければならなかっ
た。更に、形状の大きい部品は、前記の方法が利用でき
ないため、他の方法によって処理する必要があった。
【００１０】一方この方法によれば、ダイシングマシン
による切り巾のための余白のみを考慮して多数個取り設
計ができるため、取り個数を多く設定できる。以下、上
記の元基板（積層体）を作製する際の具体例について説
明する。
による切り巾のための余白のみを考慮して多数個取り設
計ができるため、取り個数を多く設定できる。以下、上
記の元基板（積層体）を作製する際の具体例について説
明する。
【００１１】図７〜図９に示した例は、多層基板を用い
て、高周波フィルタ（ＳＭＤ）を製造した場合の例であ
る。この高周波フィルタは、第１〜第５の各誘電体層１
０−１〜１０−５を積層したものであり、各層には、コ
ンデンサ電極パターン１１、１２、１３、１４、コイル
パターン１５、１６、ＧＮＤ電極パターン１７等が厚膜
パターン（例えば、導体ペーストの印刷により形成した
パターン）が形成されている（図７参照）。
て、高周波フィルタ（ＳＭＤ）を製造した場合の例であ
る。この高周波フィルタは、第１〜第５の各誘電体層１
０−１〜１０−５を積層したものであり、各層には、コ
ンデンサ電極パターン１１、１２、１３、１４、コイル
パターン１５、１６、ＧＮＤ電極パターン１７等が厚膜
パターン（例えば、導体ペーストの印刷により形成した
パターン）が形成されている（図７参照）。
【００１２】そして、積層体の側面には、側面電極とし
て、４個のＧＮＤ電極と、入力端子用の電極（ＩＮ）
と、出力端子用の電極（ＯＵＴ）が形成されている（図
８のＡ参照）。
て、４個のＧＮＤ電極と、入力端子用の電極（ＩＮ）
と、出力端子用の電極（ＯＵＴ）が形成されている（図
８のＡ参照）。
【００１３】前記の構成による高周波フィルタの等価回
路は、図８のＢに示した通りである。このような高周波
フィルタを製造する場合、スナップライン（割り溝）を
用いて、多数個取りの元基板からＳＭＤ用部品にする。
路は、図８のＢに示した通りである。このような高周波
フィルタを製造する場合、スナップライン（割り溝）を
用いて、多数個取りの元基板からＳＭＤ用部品にする。
【００１４】即ち、元基板上に、多数の部品を形成して
おき、更に、各部品間の境界領域にスナップラインを形
成しておく。そして、スナップラインで分割して各部品
に分離する分割方法である。
おき、更に、各部品間の境界領域にスナップラインを形
成しておく。そして、スナップラインで分割して各部品
に分離する分割方法である。
【００１５】この方法では側面端部に確実に電極が露出
するため端部を研磨して電極を確実に出すための工程が
不要である。この場合、側面電極へ接続するための電極
出しを確実にするため、元基板に余白部を設けておく。
するため端部を研磨して電極を確実に出すための工程が
不要である。この場合、側面電極へ接続するための電極
出しを確実にするため、元基板に余白部を設けておく。
【００１６】例えば図７に示したような積層部品の場
合、その量産用のスクリーンは、図９のようになってい
る。図９は、図７の第５の誘電体層１０−５上に形成さ
れるＧＮＤ電極パターン（ＧＮＤ電極）１７の多数個取
り用にリピートされたものである。
合、その量産用のスクリーンは、図９のようになってい
る。図９は、図７の第５の誘電体層１０−５上に形成さ
れるＧＮＤ電極パターン（ＧＮＤ電極）１７の多数個取
り用にリピートされたものである。
【００１７】このＧＮＤ電極パターン１７は、ＧＮＤ電
極が積層体の側面に確実に出るように余白部２１を設定
して、その領域にＧＮＤ電極パターン１７の端子部２２
が入り込むようにパターニングしていた。
極が積層体の側面に確実に出るように余白部２１を設定
して、その領域にＧＮＤ電極パターン１７の端子部２２
が入り込むようにパターニングしていた。
【００１８】また、部品を構成する他の各層（１０−１
〜１０−４）についても、前記と同様な余白部２１の領
域を設定するようにして、スクリーンとする。そして、
印刷、積層後、部品の境界領域にスナップラインを入れ
て個別裁断を行い、その後、脱バインダ、焼成を行っ
て、側面の電極出し工程を行う（図６参照）。
〜１０−４）についても、前記と同様な余白部２１の領
域を設定するようにして、スクリーンとする。そして、
印刷、積層後、部品の境界領域にスナップラインを入れ
て個別裁断を行い、その後、脱バインダ、焼成を行っ
て、側面の電極出し工程を行う（図６参照）。
【００１９】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) スナップラインを使って、多数個取りの元基板から
ＳＭＤ用の部品を分割する方法では、余白部があるだ
け、製品の取り個数が減少する。
のにおいては、次のような課題があった。 (1) スナップラインを使って、多数個取りの元基板から
ＳＭＤ用の部品を分割する方法では、余白部があるだ
け、製品の取り個数が減少する。
【００２０】(2) 一方、元基板からの取り個数を増加さ
せるためには、余白部をできるだけ細かく作ればよい
が、前記のスナップラインによる方法では、ある程度の
幅がなければ割ることができない。
せるためには、余白部をできるだけ細かく作ればよい
が、前記のスナップラインによる方法では、ある程度の
幅がなければ割ることができない。
【００２１】そのため、余白部は、あまり細かくするこ
とはできず、取り個数も少なくなっていた。 (3) 一方ダイシングマシンによる分割では取り個数は増
加するが、分割後の側面の電極出し工程が必要であり、
製造時間が長くなりその分製品コストも上昇する。
とはできず、取り個数も少なくなっていた。 (3) 一方ダイシングマシンによる分割では取り個数は増
加するが、分割後の側面の電極出し工程が必要であり、
製造時間が長くなりその分製品コストも上昇する。
【００２２】本発明は、このような従来の課題を解決
し、元基板に余白部を設定することなく、スナップライ
ンによる分割で、最大限の取り個数が得られるようにす
ると共に、製造時間を短縮することを目的とする。
し、元基板に余白部を設定することなく、スナップライ
ンによる分割で、最大限の取り個数が得られるようにす
ると共に、製造時間を短縮することを目的とする。
【００２３】
【課題を解決するための手段】本発明は上記の課題を解
決するため、次のように構成した。 （１）積層体を構成する各層上に、それぞれ、同一形状
の厚膜パターンを複数形成して、複数個取りの元基板を
作製し、その後、元基板にスナップラインを形成して、
個別に分割し、側面電極を形成して表面実装部品とする
表面実装部品の製造方法において、前記厚膜パターンを
形成する際、前記厚膜パターンを側面電極へ接続するた
めの端子部を複数有しており、前記端子部が、隣り合う
厚膜パターンの対向部において一方の厚膜パターンにの
み有る場合は、前記端子部を、対向する他方の厚膜パタ
ーンの分割領域内に入り込む位置まで延長して形成し、
前記端子部が、隣り合う厚膜パターンの対向部において
両方の厚膜パターンに有る場合は、両方の端子部間を接
続するようにして形成する。
決するため、次のように構成した。 （１）積層体を構成する各層上に、それぞれ、同一形状
の厚膜パターンを複数形成して、複数個取りの元基板を
作製し、その後、元基板にスナップラインを形成して、
個別に分割し、側面電極を形成して表面実装部品とする
表面実装部品の製造方法において、前記厚膜パターンを
形成する際、前記厚膜パターンを側面電極へ接続するた
めの端子部を複数有しており、前記端子部が、隣り合う
厚膜パターンの対向部において一方の厚膜パターンにの
み有る場合は、前記端子部を、対向する他方の厚膜パタ
ーンの分割領域内に入り込む位置まで延長して形成し、
前記端子部が、隣り合う厚膜パターンの対向部において
両方の厚膜パターンに有る場合は、両方の端子部間を接
続するようにして形成する。
【００２４】(2) 積層体を構成する各層上に、それぞ
れ、同一形状の厚膜パターンを複数形成して、複数個取
りの元基板を作製し、その後、元基板にスナップライン
を形成して、個別に分割し、側面電極を形成して表面実
装部品とする表面実装部品の製造方法において、前記厚
膜パターンを形成する際、前記厚膜パターンを側面電極
へ接続するための端子部を複数有しており、前記端子部
が、各厚膜パターン毎に、該厚膜パターンを挟んでその
両側に形成され、その端子部の数が両側で異なっている
ものに対し、前記端子部が、常に、分割ラインに対して
隣り合う厚膜パターンの対向部の両方に有るように配置
し、前記対向部の両方に有る端子部間を接続するように
形成する。 (3) 前記(1) 、(2) の表面実装部品の製造方法におい
て、スナップラインを形成した後、脱バインダー及び焼
成を行い、その後、該スナップラインを利用して、個別
に分割する。
れ、同一形状の厚膜パターンを複数形成して、複数個取
りの元基板を作製し、その後、元基板にスナップライン
を形成して、個別に分割し、側面電極を形成して表面実
装部品とする表面実装部品の製造方法において、前記厚
膜パターンを形成する際、前記厚膜パターンを側面電極
へ接続するための端子部を複数有しており、前記端子部
が、各厚膜パターン毎に、該厚膜パターンを挟んでその
両側に形成され、その端子部の数が両側で異なっている
ものに対し、前記端子部が、常に、分割ラインに対して
隣り合う厚膜パターンの対向部の両方に有るように配置
し、前記対向部の両方に有る端子部間を接続するように
形成する。 (3) 前記(1) 、(2) の表面実装部品の製造方法におい
て、スナップラインを形成した後、脱バインダー及び焼
成を行い、その後、該スナップラインを利用して、個別
に分割する。
【００２５】(4) 積層体を構成する各層上に、それぞれ
同一形状の厚膜のコイルパターンを複数形成して、複数
個取りの元基板を作製し、その後、元基板にスナップラ
インを形成して、個別に分割し、側面電極を形成して表
面実装部品とする表面実装部品の製造方法において、前
記コイルパターンを形成する際、隣り合うコイルパター
ンを分割ラインを軸にして対称的に配置することによ
り、前記コイルパターンを側面電極へ接続するための端
子部が、常に、前記分割ラインに対して隣り合うコイル
パターンの対向部の両方に有るように配置して、前記対
向部の両方に有る端子部間を接続し、前記スナップライ
ンを形成した後、脱バインダー及び焼成を行い、その
後、該スナップラインを利用して、個別に分割する。
同一形状の厚膜のコイルパターンを複数形成して、複数
個取りの元基板を作製し、その後、元基板にスナップラ
インを形成して、個別に分割し、側面電極を形成して表
面実装部品とする表面実装部品の製造方法において、前
記コイルパターンを形成する際、隣り合うコイルパター
ンを分割ラインを軸にして対称的に配置することによ
り、前記コイルパターンを側面電極へ接続するための端
子部が、常に、前記分割ラインに対して隣り合うコイル
パターンの対向部の両方に有るように配置して、前記対
向部の両方に有る端子部間を接続し、前記スナップライ
ンを形成した後、脱バインダー及び焼成を行い、その
後、該スナップラインを利用して、個別に分割する。
【００２６】(4) 上記構成（１）又は（２）又は（３）
において、スナップラインを形成した後、脱バインダー
及び焼成を行い、その後、該スナップラインを利用し
て、個別に分割するようにした。
において、スナップラインを形成した後、脱バインダー
及び焼成を行い、その後、該スナップラインを利用し
て、個別に分割するようにした。
【００２７】
【作用】上記構成に基づく本発明の作用を説明する。複
数の誘電体層上に、それぞれ同一形状の厚膜パターン
（例えばＧＮＤパターン、コンデンサ電極パターン、コ
イルパターン等）を複数個形成し、各誘電体層を積層し
て元基板の積層体を作製する。
数の誘電体層上に、それぞれ同一形状の厚膜パターン
（例えばＧＮＤパターン、コンデンサ電極パターン、コ
イルパターン等）を複数個形成し、各誘電体層を積層し
て元基板の積層体を作製する。
【００２８】この場合、厚膜パターンを、上記構成
（１）〜（３）のようにパターニングしておく。そし
て、前記積層体に、分割用のスナップラインを形成し、
脱バインダー、焼成を行った後、個別に分割してＳＭＤ
（表面実装部品）とする。
（１）〜（３）のようにパターニングしておく。そし
て、前記積層体に、分割用のスナップラインを形成し、
脱バインダー、焼成を行った後、個別に分割してＳＭＤ
（表面実装部品）とする。
【００２９】このようにすれば、余白部を設定しておか
なくても、スナップラインを利用して分割した際、側面
の電極出しが確実にできる。従って、余白部を設定しな
い分、元基板からの取り個数が多くなる。
なくても、スナップラインを利用して分割した際、側面
の電極出しが確実にできる。従って、余白部を設定しな
い分、元基板からの取り個数が多くなる。
【００３０】また、前記の構成により、焼成後に個別裁
断して、確実な側面の電極出しができるので、従来のよ
うな電極出しの工程が不要となる。従って、その分、製
造時間が短縮できる。
断して、確実な側面の電極出しができるので、従来のよ
うな電極出しの工程が不要となる。従って、その分、製
造時間が短縮できる。
【００３１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （第１実施例の説明）図１〜図２は、本発明の第１実施
例における量産用のスクリーンを示した図であり、図１
は量産用のスクリーンを示した図、図２は製造工程説明
図である。
する。 （第１実施例の説明）図１〜図２は、本発明の第１実施
例における量産用のスクリーンを示した図であり、図１
は量産用のスクリーンを示した図、図２は製造工程説明
図である。
【００３２】図中、図８〜図１０と同符号は同一のもの
を示す。また、Ａ、Ｂは対向部を示す。図１は、図７、
図８に示した高周波フィルタを製造する場合の例であ
り、図１に量産時のスクリーンを示す。
を示す。また、Ａ、Ｂは対向部を示す。図１は、図７、
図８に示した高周波フィルタを製造する場合の例であ
り、図１に量産時のスクリーンを示す。
【００３３】図１は、図７の第５層１０−５上に形成さ
れるＧＮＤ電極パターン１７の多数個取り用にリピート
されたものを示している。これらの各ＧＮＤ電極パター
ン１７には、端子部２２が側面電極（ＧＮＤ）の数だけ
形成される。これらのＧＮＤ電極パターン１７を形成す
る際、分割ライン２３を挟んで隣り合うＧＮＤ電極パタ
ーン１７の対向部に設けた端子部２２が、それぞれ他の
パターンの領域内に入り込むようにパターニングする。
れるＧＮＤ電極パターン１７の多数個取り用にリピート
されたものを示している。これらの各ＧＮＤ電極パター
ン１７には、端子部２２が側面電極（ＧＮＤ）の数だけ
形成される。これらのＧＮＤ電極パターン１７を形成す
る際、分割ライン２３を挟んで隣り合うＧＮＤ電極パタ
ーン１７の対向部に設けた端子部２２が、それぞれ他の
パターンの領域内に入り込むようにパターニングする。
【００３４】ここで「対向部」とは、元基板２０上の分
割ライン２３（スナップラインを形成して、個別素子に
分割する際のライン）を挟んで、その両側にあるパター
ンの端部のことをいう。
割ライン２３（スナップラインを形成して、個別素子に
分割する際のライン）を挟んで、その両側にあるパター
ンの端部のことをいう。
【００３５】例えば、図１では、各ＧＮＤ電極パターン
１７の対向部は、分割ライン２３を挟んで、その両側に
あるパターン（ＧＮＤ電極パターン１７）の端部Ａ、Ｂ
の部分をいう。
１７の対向部は、分割ライン２３を挟んで、その両側に
あるパターン（ＧＮＤ電極パターン１７）の端部Ａ、Ｂ
の部分をいう。
【００３６】そして、、分割ライン２３を挟んで隣り
合うＧＮＤ電極パターン１７の対向部Ａ、Ｂの両方に端
子部２２を有する場合は、互いの端子部２２のパターン
を接続するようにパターニングする。
合うＧＮＤ電極パターン１７の対向部Ａ、Ｂの両方に端
子部２２を有する場合は、互いの端子部２２のパターン
を接続するようにパターニングする。
【００３７】また、、隣り合うＧＮＤ電極パターン１
７の対向部Ａ、Ｂで、片方が端子部２２を有し、これと
対向する他方のパターン１７に端子部がない場合は、前
記片方の端子部２２のパターンが、他方のパターン１７
へ入り込むようにパターニングする。
７の対向部Ａ、Ｂで、片方が端子部２２を有し、これと
対向する他方のパターン１７に端子部がない場合は、前
記片方の端子部２２のパターンが、他方のパターン１７
へ入り込むようにパターニングする。
【００３８】この場合、両者が接触しないように、多少
の余白をあけてパターニングする。更に、前記、以
外はそのままとする。上記の構成は、ＧＮＤ電極パター
ン１７だけに限らず、図７の第１〜第４の誘電体層１０
−１〜１０−４についても同様に構成する。
の余白をあけてパターニングする。更に、前記、以
外はそのままとする。上記の構成は、ＧＮＤ電極パター
ン１７だけに限らず、図７の第１〜第４の誘電体層１０
−１〜１０−４についても同様に構成する。
【００３９】次に、第１実施例の製造方法を図２に基づ
いて説明する。なお、図の各工程番号は、カッコ内に示
す。先ず、グリーンシート上に、導体パターンを印刷等
により形成し、このシートを積層して積層体を作成（シ
ート積層法）する（Ｓ１０）か、または、導体パターン
だけでなく、誘電体自体も印刷により形成して積層体を
形成し（Ｓ１１）、多数個取りの元基板を作製する。
いて説明する。なお、図の各工程番号は、カッコ内に示
す。先ず、グリーンシート上に、導体パターンを印刷等
により形成し、このシートを積層して積層体を作成（シ
ート積層法）する（Ｓ１０）か、または、導体パターン
だけでなく、誘電体自体も印刷により形成して積層体を
形成し（Ｓ１１）、多数個取りの元基板を作製する。
【００４０】この場合、導体パターンは、例えば、図７
に示したコンデンサ電極パターン１１〜１４、コイルパ
ターン１５、１６、ＧＮＤ電極パターン１７等である。
これらの導体パターンを形成する際、図１に示したよう
に各パターンの端子部（側面電極と内部のパターン間を
接続するための導体パターン）をパターニングしてお
く。
に示したコンデンサ電極パターン１１〜１４、コイルパ
ターン１５、１６、ＧＮＤ電極パターン１７等である。
これらの導体パターンを形成する際、図１に示したよう
に各パターンの端子部（側面電極と内部のパターン間を
接続するための導体パターン）をパターニングしてお
く。
【００４１】次に、前記のようにして作成した積層体の
片面、あるいは両面上で、各素子の境界領域に、スナッ
プライン（割り溝）を作る（Ｓ１２）。その後、脱バイ
ンダー工程、焼成工程（Ｓ１３）を経て、個別裁断を行
う（Ｓ１４）。最後に、側面電極付けを行って（Ｓ１
５）、ＳＭＤを得る。
片面、あるいは両面上で、各素子の境界領域に、スナッ
プライン（割り溝）を作る（Ｓ１２）。その後、脱バイ
ンダー工程、焼成工程（Ｓ１３）を経て、個別裁断を行
う（Ｓ１４）。最後に、側面電極付けを行って（Ｓ１
５）、ＳＭＤを得る。
【００４２】（第２実施例の説明）図３は、第２実施例
における量産用のスクリーンを示した図である。図中、
図１と同符号は同一のものを示す。
における量産用のスクリーンを示した図である。図中、
図１と同符号は同一のものを示す。
【００４３】この例は、図１と同じ第５の誘電体層１０
−５上のＧＮＤ電極パターン１７をパターニングする際
の例であるが、前記ＧＮＤパターンの配列を変えた例で
ある。
−５上のＧＮＤ電極パターン１７をパターニングする際
の例であるが、前記ＧＮＤパターンの配列を変えた例で
ある。
【００４４】図８のＡに示したように、上記の高周波フ
ィルタでは、側面電極がＸ−Ｙ線に対して対称的に配置
されている。このような場合、図３に示したように、隣
り合う各ＧＮＤ電極パターン１７同士を、対称配置とす
ることができる。
ィルタでは、側面電極がＸ−Ｙ線に対して対称的に配置
されている。このような場合、図３に示したように、隣
り合う各ＧＮＤ電極パターン１７同士を、対称配置とす
ることができる。
【００４５】即ち、各ＧＮＤ電極パターン１７の一方に
は、１つの端子部２２が設けてあり、他方には３つの端
子部２２が設けてある。そこで、１つの端子部同士と、
３つの端子部同士を、交互に対向配置することができる
から、図３のような対称的な配置が可能となる。
は、１つの端子部２２が設けてあり、他方には３つの端
子部２２が設けてある。そこで、１つの端子部同士と、
３つの端子部同士を、交互に対向配置することができる
から、図３のような対称的な配置が可能となる。
【００４６】このようにすると、全ての端子部２２は、
第１実施例で説明したの関係となるから、全ての対向
部で対向配置された端子部２２の間を接続して一体化し
たパターンとなる。また、ＧＮＤ電極パターン以外のパ
ターンについても同様に構成する。
第１実施例で説明したの関係となるから、全ての対向
部で対向配置された端子部２２の間を接続して一体化し
たパターンとなる。また、ＧＮＤ電極パターン以外のパ
ターンについても同様に構成する。
【００４７】従って、互いに対向配置されたＧＮＤ電極
パターン間に、余分な余白部を形成する必要がなくな
る。なお、第２実施例においても、ＳＭＤの製造方法
は、第１実施例と同じである。
パターン間に、余分な余白部を形成する必要がなくな
る。なお、第２実施例においても、ＳＭＤの製造方法
は、第１実施例と同じである。
【００４８】（第３実施例の説明）図４、図５は第３実
施例を示した図であり、図４はチップコイルの製造工程
説明図（積層した元基板の分解斜視図）、図５はチップ
コイルの製造工程説明図（積層体の斜視図及び分割され
たチップコイル）である。
施例を示した図であり、図４はチップコイルの製造工程
説明図（積層した元基板の分解斜視図）、図５はチップ
コイルの製造工程説明図（積層体の斜視図及び分割され
たチップコイル）である。
【００４９】図中、図１〜図３、図７〜図９と同符号は
同一のものを示す。また、３０は積層体（元基板）、３
０−１〜３０−４は第１〜第４の誘電体層、３１、３２
はコイルパターン（厚膜パターン）、３３はスナップラ
イン（割り溝）、３４はチップコイル、３５は電極を示
す。
同一のものを示す。また、３０は積層体（元基板）、３
０−１〜３０−４は第１〜第４の誘電体層、３１、３２
はコイルパターン（厚膜パターン）、３３はスナップラ
イン（割り溝）、３４はチップコイル、３５は電極を示
す。
【００５０】第３実施例は、チップコイルに適用した例
であり、隣り合うパターンを接続したものである。例え
ば図４に示したように、元基板を、第１〜第４の誘電体
層３０−１〜３０−４を積層したもの（積層体）で構成
し、その内部に第１のコイルパターン３１と、第２のコ
イルパターン３２をパターニングしたものとする。
であり、隣り合うパターンを接続したものである。例え
ば図４に示したように、元基板を、第１〜第４の誘電体
層３０−１〜３０−４を積層したもの（積層体）で構成
し、その内部に第１のコイルパターン３１と、第２のコ
イルパターン３２をパターニングしたものとする。
【００５１】前記の多数個取りする元基板へのパターニ
ングをする場合、隣り合うコイルパターンを分割ライン
２３に対して、対称的に配置し、互いに接続させてパタ
ーニングする。
ングをする場合、隣り合うコイルパターンを分割ライン
２３に対して、対称的に配置し、互いに接続させてパタ
ーニングする。
【００５２】即ち、積層体の側面方向で、側面電極と接
続するためにパターニングされる電極部分を、元基板上
のパターンで、隣り合うもの同士を接続したパターンと
する。
続するためにパターニングされる電極部分を、元基板上
のパターンで、隣り合うもの同士を接続したパターンと
する。
【００５３】そして、積層後、スナップライン３３（個
々の部品に分割するための割り溝）を形成（図５のＡ参
照）して、焼成後個々に分割する（図５のＢ参照）。こ
の分割されたチップコイル３４は、その分割面に、側面
電極へ接続するための電極３５（内部のコイルパターン
の端部）が露出している状態となる。
々の部品に分割するための割り溝）を形成（図５のＡ参
照）して、焼成後個々に分割する（図５のＢ参照）。こ
の分割されたチップコイル３４は、その分割面に、側面
電極へ接続するための電極３５（内部のコイルパターン
の端部）が露出している状態となる。
【００５４】その後、前記チップコイル３４に側面電極
を形成し、ＳＭＤ化されたチップコイルとなる。なお、
この実施例においても、その製造工程は、第１実施例と
同じである。
を形成し、ＳＭＤ化されたチップコイルとなる。なお、
この実施例においても、その製造工程は、第１実施例と
同じである。
【００５５】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 (1) 高周波フィルタやチップコイルに限らず、各種の表
面実装部品、例えば、高周波発振器、ディプレクサ、チ
ップコンデンサ、電圧制御発振器、等に適用可能であ
る。
たが、本発明は次のようにしても実施可能である。 (1) 高周波フィルタやチップコイルに限らず、各種の表
面実装部品、例えば、高周波発振器、ディプレクサ、チ
ップコンデンサ、電圧制御発振器、等に適用可能であ
る。
【００５６】(2) 第１〜第３実施例のものにおいても、
元基板の両側にスナップラインを形成してもよい。
元基板の両側にスナップラインを形成してもよい。
【００５７】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) 従来のような余白部を設定しなくても、スナップラ
インによる分割で端子部の電極出しを確実にできるか
ら、元基板から最大限の取り個数を得ることができる。
のような効果がある。 (1) 従来のような余白部を設定しなくても、スナップラ
インによる分割で端子部の電極出しを確実にできるか
ら、元基板から最大限の取り個数を得ることができる。
【００５８】(2) 従来のような分割後の電極出し工程が
不要となるから、製造時間が大幅に短縮できる。 (3) 本発明では、端子部が、厚膜パターン間で接続、若
しくは他方側に延長されている。このため、本願の請求
項３、４のように、「スナップラインを形成した後、脱
バインダー及び焼成を行い、その後、該スナップライン
を利用して、個別に分割する」場合、チップを構成する
材料と電極材料の焼成後の焼き縮みの差の影響を受ける
ことなく、チップ分断（チョコレートブレーク）したチ
ップの端子部に露出する電極に関して引き込み等は起こ
らない。これは、特に、本願の請求項４に記載された発
明（コイルパターンの場合）のように、引き出し部が小
さい（幅が狭い）場合には顕著に現れる効果である。す
なわち、従来のように、先にチップに分断すると、チッ
プ端部に露出する電極がチップを構成する材料の焼結に
比べ、焼き縮みしてしまい、チップ端部に露出する電極
がチップ側端面より内側に引き込まれてしまう欠点があ
るけれども、本発明によれば、このような欠点は無くな
る。
不要となるから、製造時間が大幅に短縮できる。 (3) 本発明では、端子部が、厚膜パターン間で接続、若
しくは他方側に延長されている。このため、本願の請求
項３、４のように、「スナップラインを形成した後、脱
バインダー及び焼成を行い、その後、該スナップライン
を利用して、個別に分割する」場合、チップを構成する
材料と電極材料の焼成後の焼き縮みの差の影響を受ける
ことなく、チップ分断（チョコレートブレーク）したチ
ップの端子部に露出する電極に関して引き込み等は起こ
らない。これは、特に、本願の請求項４に記載された発
明（コイルパターンの場合）のように、引き出し部が小
さい（幅が狭い）場合には顕著に現れる効果である。す
なわち、従来のように、先にチップに分断すると、チッ
プ端部に露出する電極がチップを構成する材料の焼結に
比べ、焼き縮みしてしまい、チップ端部に露出する電極
がチップ側端面より内側に引き込まれてしまう欠点があ
るけれども、本発明によれば、このような欠点は無くな
る。
【図１】本発明の第１実施例における量産用のスクリー
ン（平面図）を示した図である。
ン（平面図）を示した図である。
【図２】第１実施例の製造工程説明図である。
【図３】第２実施例における量産用スクリーン（平面
図）を示した図である。
図）を示した図である。
【図４】第３実施例におけるチップコイルの製造工程説
明図（積層した元基板の分解斜視図）である。
明図（積層した元基板の分解斜視図）である。
【図５】第３実施例におけるチップコイルの製造工程説
明図であり、Ａは積層体の斜視図、Ｂは分割されたチッ
プコイルである。
明図であり、Ａは積層体の斜視図、Ｂは分割されたチッ
プコイルである。
【図６】従来のＳＭＤの製造工程説明図である。
【図７】従来の高周波フィルタの分解斜視図である。
【図８】従来の高周波フィルタを示した図であり、Ａは
ＳＭＤ化した高周波フィルタの斜視図、Ｂは高周波フィ
ルタの等価回路である。
ＳＭＤ化した高周波フィルタの斜視図、Ｂは高周波フィ
ルタの等価回路である。
【図９】従来の量産用スクリーン例である。
１７ ＧＮＤ電極パターン ２０ 元基板 ２２ 端子部（厚膜パターン） ２３ 分割ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01G 4/40 H01F 41/04
Claims (4)
- 【請求項１】積層体を構成する各層上に、それぞれ、同
一形状の厚膜パターンを複数形成して、複数個取りの元
基板を作製し、 その後、元基板にスナップラインを形成して、個別に分
割し、 側面電極を形成して表面実装部品とする表面実装部品の
製造方法において、 前記厚膜パターンを形成する際、 前記厚膜パターンを側面電極へ接続するための端子部を
複数有しており、前記端子部が、隣り合う厚膜パターン
の対向部において一方の厚幕パターンにのみ有る場合
は、前記端子部を、対向する他方の厚膜パターンの分割
領域内に入り込む位置まで延長して形成し、 前記端子部が、隣り合う厚膜パターンの対向部において
両方の厚幕パターンに有る場合は、両方の端子部間を接
続するようにして形成することを特徴とした表面実装部
品の製造方法。 - 【請求項２】積層体を構成する各層上に、それぞれ、同
一形状の厚膜パターンを複数形成して、複数個取りの元
基板を作製し、 その後、元基板にスナップラインを形成して、個別に分
割し、 側面電極を形成して表面実装部品とする表面実装部品の
製造方法において、 前記厚膜パターンを形成する際、 前記厚膜パターンを側面電極へ接続するための端子部を
複数有しており、前記端子部が、各厚膜パターン毎に、
該厚膜パターンを挟んでその両側に形成され、その端子
部の数が両側で異なっているものに対し、前記端子部
が、常に、分割ラインに対して隣り合う厚膜パターンの
対向部の両方に有るように配置し、 前記対向部の両方に有る端子部間を接続するように形成
することを特徴とした表面実装部品の製造方法。 - 【請求項３】前記スナップラインを形成した後、脱バイ
ンダー及び焼成を行い、 その後、該スナップラインを利用して、個別に分割する
ことを特徴とした請求項１又は２記載の表面実装部品の
製造方法。 」 - 【請求項４】積層体を構成する各層上に、それぞれ同一
形状の厚膜のコイル パターンを複数形成して、複数個取
りの元基板を作製し、 その後、元基板にスナップラインを形成して、個別に分
割し、 側面電極を形成して表面実装部品とする表面実装部品の
製造方法において、 前記コイルパターンを形成する際、 隣り合うコイルパターンを分割ラインを軸にして対称的
に配置することにより、前記コイルパターンを側面電極
へ接続するための端子部が、常に、前記分割ラインに対
して隣り合うコイルパターンの対向部の両方に有るよう
に配置して、前記対向部の両方に有る端子部間を接続
し 、 前記スナップラインを形成した後、脱バインダー及び焼
成を行い、 その後、該スナップラインを利用して、個別に分割する
ことを特徴とした表面実装部品の製造方法。」
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008319A JP2781095B2 (ja) | 1992-01-21 | 1992-01-21 | 表面実装部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008319A JP2781095B2 (ja) | 1992-01-21 | 1992-01-21 | 表面実装部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198460A JPH05198460A (ja) | 1993-08-06 |
| JP2781095B2 true JP2781095B2 (ja) | 1998-07-30 |
Family
ID=11689845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008319A Expired - Fee Related JP2781095B2 (ja) | 1992-01-21 | 1992-01-21 | 表面実装部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2781095B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9196410B2 (en) * | 2012-05-22 | 2015-11-24 | Samsung Electro-Mechanics Co., Ltd. | Chip inductor and method of manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177518A (en) * | 1981-04-24 | 1982-11-01 | Tdk Electronics Co Ltd | Laminated condenser and method of producing same |
| JPS63271911A (ja) * | 1987-04-28 | 1988-11-09 | Toko Inc | 積層電子部品の製造方法 |
| JPS6446905A (en) * | 1987-08-14 | 1989-02-21 | Tdk Corp | Chip component and manufacture thereof |
| JPH0618138B2 (ja) * | 1989-12-28 | 1994-03-09 | 東光株式会社 | 積層インダクタの製造方法 |
| JPH03225904A (ja) * | 1990-01-31 | 1991-10-04 | Taiyo Yuden Co Ltd | 積層チップへの導電ペースト塗布方法 |
-
1992
- 1992-01-21 JP JP4008319A patent/JP2781095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198460A (ja) | 1993-08-06 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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