JPH09128257A - プロセッサシステム及びプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 マスタとして動作しているプロセッサと、チ
ェッカとして動作しているプロセッサの間での電力消費
の不均衡を抑え、温度上昇の平均化が得られるようにし
たシステムを提供すること。 【解決手段】 マスタプロセッサ１とチェッカプロセッ
サ２に、それぞれセレクタ回路５ａ、５ｂを設け、各プ
ロセッサからの外部出力信号６の内、外部出力バス７か
ら外部バスに出力するビットと、内部チェックバス８か
ら障害検出回路４に出力するビットを、相互補完関係に
振り分けたもの。マスタプロセッサ１の出力信号の一部
がチェッカプロセッサ２から出力されるので、マスタプ
ロセッサ１とチェッカプロセッサ２の消費電力が平均化
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォールトトレラ
ントコンピュータに係り、特にマスタチェッカ方式によ
りフォールトトレラント特性が与えられるようにしたコ
ンピュータシステムに関する。

【０００２】

【従来の技術】コンピュータシステムの信頼性を向上さ
せる方式として、システム内で等価な処理性能をもつプ
ロセッサを少なくとも２個設けて多重化構成とし、一方
はマスタとして、単独系と同様の動作を実行し、他方は
チェッカとして、マスタの出力信号をチェックしエラー
検出を行うようにして、フォールトトレランス特性が得
られるようにした技術が、いわゆるマスタチェッカ方式
として、従来から知られている。

【０００３】そして、この方式の代表的な例としては、
下記の文献、すなわち、「IEEE MICRO December 1984」
に記載されている“Fault Toleramce Achieved in VLS
I"と題された論文により紹介されているファンクション
リダンダンシィ チェッキング(Functional Redundancy
Checking)方式を挙げることができる。

【０００４】ところで、この方式では、マスタとなるプ
ロセッサは、常時、処理した出力信号の全ビットを出力
し、チェッカとなるプロセッサは、そのビットを監視
(読込み)し、マスタの出力信号とチェッカの信号を比較
し、エラーを検出するようになっている。

【０００５】なお、この方式では、プロセッサの何れを
マスタとして動作させ、チェッカとして動作させるかは
任意であり、従って、マスタとチェッカの動作を切換え
るための手段が設けられているのが通例である。

【０００６】

【発明が解決しようとする課題】上記従来技術は、二重
系を構成している複数のプロセッサ間に現れる電力消費
の不均衡について配慮がされておらず、電力消費がマス
タとして動作するようにされたプロセッサに偏ってしま
い、温度管理の点で問題があった。

【０００７】すなわち、上記従来技術では、自らが演算
した信号について、マスタとなったプロセッサは、全ビ
ットの信号を全て出力するのに対して、チェッカ側のプ
ロセッサは、自らが演算した信号であっても、それを外
部に出力することはなく、チェックのために、マスタが
出力した信号を読込んで照合するのに使用するだけであ
り、このため、データ出力に要する電力については、主
としてマスタとなったプロセッサでだけ必要とし、チェ
ッカとして動作しているプロセッサでは不要になってい
る。

【０００８】ところで、一般に、データ出力に要する電
力は、プロセッサの消費電力の中で比較的大きな割合を
占めており、且つ出力バッファの使用量に比例してい
る。この結果、従来技術では、マスタ側のプロセッサで
の電力消費が多くなって、プロセッサ間で発熱量に偏り
を生じ、冷却手段の適用などによる温度管理に問題が生
じてしまうのである。

【０００９】本発明の目的は、マスタとして動作してい
るプロセッサと、チェッカとして動作しているプロセッ
サの間での電力消費の不均衡を抑え、温度上昇の平均化
が得られるようにしたシステムを提供することにある。

【００１０】また、本発明の他の目的は、マスタやチェ
ッカなど二重化されたシステムに適用した際での利便性
だけでなく、単独で使用するシステムに対してもそのま
ま使用できるように、充分な汎用性を備えたプロセッサ
の提供にあり、さらにこのとき、システム構成に柔軟性
をもたせることができるように、データ出力の出力方法
が多様化されたプロセッサか提供できるようにしたもの
である。

【００１１】

【課題を解決するための手段】上記目的の一方は、２重
化されたプロセッサを備え、マスタチェッカ方式で動作
するプロセッサシステムにおいて、各プロセッサによる
演算結果を表わす複数ビットからなる出力信号のうち、
一方のプロセッサは、一部のビットの信号だけを外部バ
スに出力し、他方のプロセッサが残りのビットの信号を
外部バスに出力するようにして達成される。

【００１２】同じく上記目的の他方は、演算結果を外部
バスに出力する出力端子群と、障害検出回路とを備えた
プロセッサにおいて、プロセッサ本体の演算結果出力部
から上記出力端子群に到る経路にセレクタ手段を設け、
上記演算結果出力部から上記出力端子群に到る経路の少
なくとも一部を上記障害検出回路に選択的に切換えるよ
うにして達成される。

【００１３】具体的な手段としては、一方のプロセッサ
が外部出力ピン群より出力する外部出力信号のビット位
置と、他方のプロセッサが外部出力ピン群より出力する
外部出力信号のビット位置とが交互になっているデータ
出力手段がある。

【００１４】さらに、マスタやチェッカなど二重化時の
動作モードと、通常の単独系の動作モードを持つよう
に、２種の動作モードを切り換えるセレクタ手段を有す
ることにより、プロセッサに汎用性を持たせることがで
きる。

【００１５】また、外部出力ピン群から外部バスに出力
する外部出力信号の出力ビットの割り当てを変化させる
ことができるようにした出力ビット割当回路を設けるこ
とにより、データ出力方法の多様化が図られるようにす
ることができる。

【００１６】その上、これらの手段を、統一的、且つ動
的に実現する方策として、プロセッサの負荷状況を把握
できる負荷状況監視回路を有するシステムについて、負
荷状況監視回路により負荷の状況に応じて外部出力ピン
群から外部バスに出力する出力ビット割り当てを動的に
変化させる出力ビット割当回路を設けるようにしたもの
である。

【００１７】これらの結果、正常時は、マスタとチェッ
カにおいて、出力ビットを分担して出力するため、従来
方式に比べ、マスタの消費電力が低減できる。

【００１８】

【発明の実施の形態】以下、本発明について、実施例を
用いて詳細に説明する。 ＜実施例１＞図１は、２重化されたプロセッサを備え、
マスタチェッカ方式で動作するようにした、本発明によ
るプロセッサシステムの一実施例を示したもので、図示
のように、マスタ(マスタとなったプロセッサ)１と、チ
ェッカ(チェッカとなったプロセッサ)２を備え、これら
により二重系を構成している。従って、これらの構成要
素は、マスタ側でもチェッカ側でも同じであるので、特
に必要があるときだけ、マスタ側の要素には添字ａを付
し、チェッカ側には添字ｂを付して表わすことにする。

【００１９】まず、マスタ１とチェッカ２は、内部にそ
れぞれ障害検出回路４が設けられており、これによる障
害検出結果として得られた障害検出信号を外部に出力す
るための出力端子ピン１０を有している。

【００２０】次に、これらマスタ１とチェッカ２には、
動作モードの切換えを設定するモード切換信号入力端子
ピン１１から入力される信号により切換えられ、プロセ
ッサによる演算結果として与えられる外部出力信号６
を、ビット毎に外部出力バス７とチェックバス８とに振
り分ける働きをするセレクタ回路５が設けられている。

【００２１】そして、これにより、マスタ１とチェッカ
２は、それぞれ、外部出力信号６のうちの一部のビット
の信号はそのまま外部出力バス７に出力し、残りのビッ
トの信号はチェックバス８に出力する二重系モードと、
外部出力信号６の全てのビットをそのまま外部出力バス
７に出力する一重系モードとに切換えて使用できるよう
にしてある。

【００２２】また、これらのマスタ１とチェッカ２は、
それぞれ外部入力バス９を備えており、この外部入力バ
ス９と外部出力バス７とにより外部バス３に接続されて
いるが、この外部出力バス７上に、図示はしてないが、
上記した出力バッファが設けられており、これが動作電
力の内の大きな部分を占めていることになる。

【００２３】ところで、この実施例では、上記のよう
に、マスタ側とチェッカ側の２個のプロセッサの構成に
は、セレクタ回路５ａ、５ｂを除き特別な差は無いが、
この明細書における説明では、マスタ側とチェッカ側で
の２個のプロセッサの動作を区別するため、敢えて“マ
スタ”と“チェッカ”の用語を使用することにする。従
って、ここでは、この用語自体に特別な意味は持たせて
いない。

【００２４】また、この実施例でも、プロセッサの本体
部分には特に変りは無いので、図においては、マスタ１
とチェッカ２の中で、プロセッサ本来の構成についての
表記は省略し、それによる演算結果を外部出力信号とし
て表示するにとどめてある。

【００２５】次に、この実施例では、上記したように、
モード切換信号端子入力ピン１１に入力される信号のレ
ベルにより、二重系モードと一重系(単独使用)モードに
切換えられるように構成されているが、このとき、信号
のレベルが“Ｌ”(ローレベル)のときは二重系モード
で、“Ｈ”(ハイレベル)にされたとき、一重系モードに
切換わるようになっている。

【００２６】そして、これに合わせて、この実施例で
は、マスタ側とチェック側とでは、セレクタ回路５の構
成が変えてあり、まず、マスタ１側のセレクタ回路５ａ
については、図２に示すように構成してある。この結
果、まず、外部出力信号６の内の奇数ビットの信号は、
常時そのまま外部出力バス７に出力されるようになって
いる。

【００２７】次に、偶数ビットの信号については、入力
ピン１７の信号レベルが“Ｌ”の間はチェックバス８に
出力されるが、入力ピン１７の信号レベルが“Ｈ”にさ
れたときには、これら偶数ビットの信号についても外部
出力バス７に出力されるようにしてある。

【００２８】次に、チェッカ２についても同様である
が、ここでのセレクタ回路５ｂについては、詳しくは図
示してないが、以下の通りに構成してある。すなわち、
ここでのセレクタ回路５ｂは、外部出力信号６の内の奇
数ビットの信号では無くて、偶数ビットの信号が、常時
そのまま外部出力バス７に出力されるようになってい
る。

【００２９】また、このセレクタ回路５ｂでは、奇数ビ
ットの信号が切換えられるようになっていて、入力ピン
１７の信号レベルが“Ｌ”の間は、奇数ビットの信号は
チェックバス８に出力されるようになっており、入力ピ
ン１７の信号レベルが“Ｈ”にされたとき、これら奇数
ビットの信号についても外部出力バス７に出力されるよ
うに構成してある。

【００３０】次に、この実施例の動作について説明す
る。まず、二重系モード時の動作について説明すると、
このときは、上記したように、モード切換信号入力ピン
１１を“Ｌ”、つまりローレベルのままにする。そし
て、このようにして、二重系モードにされたときは、ま
ず、マスタ１のセレクタ回路５ａでは、そこに入力され
た外部出力信号６のうち、外部出力バス７には奇数ビッ
トの信号だけがそのまま取り出され、外部バス３へ出力
される。そして、それ以外の偶数ビットの信号はチェッ
クバス８に選択され、障害検出回路４に入力される。

【００３１】他方、チェッカ２側のセレクタ回路５ｂで
は、そこに入力された外部出力信号６のうち、外部出力
バス７には偶数ビットの信号だけがそのまま取り出さ
れ、外部バス３へ出力される。そして、それ以外の奇数
ビットの信号がチェックバス８に選択され、障害検出回
路４に入力されることになる。

【００３２】この結果、マスタ１とチェッカ２のプロセ
ッサに何も障害が発生せず、正常に動作しているときに
は、マスタ１側とチェッカ２側のプロセッサからの外部
出力信号６のうち、奇数ビットの信号はマスタ１の外部
出力バス７を通って外部バス３に出力され、偶数ビット
の信号はチェッカ２の外部出力バス７を通って外部バス
３に出力されることになり、従って、マスタ１側での外
部出力バス７と、チェッカ２側の外部出力バス７の使用
頻度及び単位時間当りの使用時間はほぼ等しくなる。

【００３３】前述のように、プロセッサで消費される電
力の多くの部分は、その外部出力バス７上にある出力バ
ッファによって占められているから、この実施例のよう
に、マスタ１側とチェッカ２側で、外部出力バス７の使
用頻度及び単位時間当りの使用時間が等しくされれば、
マスタ１とチェッカ２で使用される電力もほぼ等しくさ
れることになり、結局、この実施例によれば、マスタ１
とチェッカ２の双方のプロセッサで電力損失による発熱
量が均等に分担されることになって、局部的な発熱によ
る温度上昇が抑えられることになる。

【００３４】一方、障害検出回路４は、外部入力バス９
を介して、外部バス３から他方のプロセッサからのデー
タを読み込み、チェックバス８を介して取り込まれる自
分自身のプロセッサからのデータを比較し、障害の発生
を検出する。そして、このときの検出処理は、マスタ１
側の障害検出回路４も、チェッカ２側の障害検出回路４
も同じで、ある。

【００３５】この障害検出回路４による検出結果は、外
部入力バス９とチェックバス８の各バスの全てのビット
の信号が一致しているときには異常無しと判定し、１ビ
ットでも一致しない信号が検出されたときには、障害が
発生したものと判定するのである。

【００３６】そして、検出結果は、異常無しと判定され
ている間は、障害検出信号出力ピン１０をローレベルに
保ち、障害発生と判定したら、障害検出信号出力ピン１
０をハイレベルにしることにより与えられ、障害検出信
号出力ピン１０からプロセッサの外部に出力される。

【００３７】ところで、この実施例では、この二重系モ
ードにおいては、マスタ１側の外部出力バス７から出力
されているのは、外部出力信号６の中の奇数ビットの信
号だけであり、他方、チェッカ２側の外部出力バス７か
ら出力されているのは、奇数ビットの信号だけである。

【００３８】そして、マスタ１側の外部出力バス７から
出力された奇数ビットの信号だけがチェッカ２側の外部
入力バス９から取り込まれ、その障害検出回路４に入力
される。一方、このとき、チェッカ２側のセレクタ回路
５ｂでは、上記したように、外部出力信号６の中の奇数
ビットの信号が選択され、チェックバス８に取り出され
ているから、これら外部入力バス９とチェックバス８の
信号は、何れも奇数ビットの信号同志となり、従って、
ここでは、まず外部出力信号６の中の半分のビットの信
号だけでについてチェックが行なわれることになる。

【００３９】また、このことは、マスタ１側の障害検出
回路４でも同じで、ここでは、外部出力信号６の中の偶
数ビットの信号同志についてのチェックが行われること
になり、従って、この実施例によれば、２重化されたプ
ロセッサによりマスタチェッカ方式で動作するプロセッ
サシステムが得られることになる。

【００４０】なお、以上の説明から明らかなように、こ
の実施例では、マスタ１とチェッカ２の双方が分担して
外部出力バス７から信号を外部バス３に出力し、且つ、
これら双方で分担してチェックを行っていることになる
ので、マスタとチェッカという名称は必ずしも妥当では
ないが、上記したように、マスタ側とチェッカ側での２
個のプロセッサの動作を区別するため、敢えて“マス
タ”と“チェッカ”の用語を使用しているのである。

【００４１】次に、一重系モードでの動作について説明
する。この実施例によるプロセッサは、上記したよう
に、セレクタ回路５ａ(チェッカ側では５ｂ)を備えてお
り、これにより、上記した二重系モードによる動作の
外、一重系モードにも切換えることができ、従って、汎
用のプロセッサとして単独で使用することができるよう
に構成してある。

【００４２】すなわち、このセレクタ回路５ａ(チェッ
カ側では５ｂ)は、図２から明らかなように、モード切
換信号端子入力ピン１１に入力される信号のレベルがロ
ーレベル“Ｌ”のときは二重系モードで、ハイレベル
“Ｈ”にされたとき、一重系モードに切換わるようにな
っている。

【００４３】そこで、いま、モード切換信号端子入力ピ
ン１１がハイレベルにされたとすると、図２から明らか
なように、外部出力信号６は全て外部出力バス７に出力
されるようにされる。そうすると、このときには、外部
出力信号６の出力状態は、従来のプロセッサと同じで、
そのまま外部バス３に出力されることになり、この結
果、汎用のプロセッサとして単独動作を行わせることが
できる。なお、このときは、チェックバス８には何も信
号が出力されなくなってしまうので、障害検出回路４に
よる障害検出動作を行うことはできないが、単独動作な
ので、何も問題は無い。従って、この実施例によれば、
充分な汎用性を備えたプロセッサが容易に提供できるこ
とになる。

【００４４】＜実施例２＞次に、プロセッサ内のレジス
タを用い、マスタとチェッカとに切換えて使用可能にし
た本発明の実施例について説明する。図３は、本発明の
第２の実施例で、本発明を８ビットのプロセッサとして
構成した場合の一実施例であり、この図において、１２
はプロセッサで、このプロセッサ１２は、それぞれ８ビ
ットの外部出力バス７と外部入力バス９により外部バス
３に接続されている。

【００４５】次に、１３はマスタ／チェッカ切替信号の
入力端子ピンで、１４は出力ビット割当レジスタ、１５
は出力ビット割当回路である。まず、入力端子ピン１３
は、プロセッサの動作をマスタとしての動作と、チェッ
カとしての動作に切換え設定するマスタ／チェッカ切替
信号の入力端子して働く。

【００４６】次に出力ビット割当レジスタ１４は、図示
のように、４ビットのレジスタで構成され、マスタとし
て動作するときの出力ビットと、チェッカとして動作す
るときの出力ビットを予め設定しておく働きをする。な
お、このレジスタは、プロセッサのソフト処理により、
任意に設定することができるようにしてある。

【００４７】出力ビット割当回路１５は、マスタ／チェ
ッカ切替信号入力ピン１３がローレベルに保たれている
ときは、プロセッサ１２をマスタモードにし、マスタ／
チェッカ切替信号入力ピン１３をハイレベルにすると、
プロセッサ１２をチェッカモードに切換える働きをす
る。

【００４８】図４は、出力ビット割当回路１５の詳細を
示したもので、この図から明らかなように、マスタ／チ
ェッカ切替信号入力ピン１３がローレベルのときには、
出力ビット割当レジスタ１４の各ビットの値が、そのま
ま出力ビット割当回路１５に入力され、この結果、プロ
セッサ１２はマスタモードに留まるが、マスタ／チェッ
カ切替信号入力ピン１３がハイレベルにされると、出力
ビット割当レジスタ１４の各ビットの値は、反転して出
力ビット割当回路１５に入力され、この結果、プロセッ
サ１２はチェッカモードとなる。

【００４９】従って、マスタモードにされたプロセッサ
とチェッカモードにされたプロセッサとでは、外部バス
３に出力される外部出力バス７のビット位置が、相互に
補間関係を保つようにされる。

【００５０】図５は、出力ビット割当レジスタ１４と外
部出力バス７から出力されるビット数の関係を示したも
のであり、以下、これにより、出力ビットの切換につい
て説明する。まず、出力ビット割当レジスタ１４の値を
“００００”に設定したとすると、このときは、図５か
ら明らかなように、マスタモードにされているプロセッ
サでは何も信号が出力されず、外部出力信号６は全てチ
ェックバス８を通じて障害検出回路４に入力されてしま
う。

【００５１】そして、これに合わせて、障害検出回路４
は、外部入力バス９を介して外部バス３からデータを読
み込み、これによりチェックバス８のデータと外部入力
バス９のデータを比較し、全てのビットの信号が一致し
ているときはローレベルが、そして１ビットでも異なっ
た信号が検出されたときはハイレベルが、それぞれ障害
検出信号出力ピン１０からプロセッサ１２の外部に出力
されるようにして障害検出動作を行う。

【００５２】一方、チェッカモードにされているプロセ
ッサでは、外部出力信号６は、外部出力バス７を介し
て、そのまま全て外部バス３に出力されるようになる。
従って、この場合は、障害検出回路４には、出力信号は
何も入力されず、このチェッカモードにされたプロセッ
サでは、そのモードの名称とは異なり、障害検出は行わ
ない。

【００５３】次に、今度は、出力ビット割当レジスタ１
４の値が“１１１１”に設定されたとすると、この場合
は、まずマスタモードにあるプロセッサは、上記出力ビ
ット割当レジスタ１４の値を“００００”に設定したと
きのチェッカモードの動作と同じ動作となり、反対にチ
ェッカモードにあるプロセッサが上記動作におけるマス
タモードの動作と等しい動作になる。

【００５４】すなわち、出力ビット割当レジスタ１４の
値が“００００”及び“１１１１”に設定された場合
は、プロセッサは入れ替わるが、従来のマスタ及びチェ
ッカと同等の構成となり、同じ動作をするようになる。

【００５５】次に、出力ビット割当レジスタ１４の値が
“１０００”に設定されたときは、図５に示すように、
マスタモードのプロセッサでは、外部出力信号６の内の
１ビットの信号だけが外部出力バス７から出力され、そ
の他の信号はチェックバス８を介して障害検出回路４に
入力されるようになり、チェッカモードのプロセッサで
は、マスタ側のプロセッサで外部に出力された信号以外
のビット位置の外部出力信号が、出力ビット割当回路１
５より自動的に割り当てられ、外部出力バス７を通じて
外部バス３に出力されるようになる 次に、出力ビット割当レジスタ１４の値が“１１００”
のときは、マスタモードのプロセッサでは、外部出力信
号６の内の２本だけが外部出力バス７より出力され、一
方、チェッカモードのプロセッサでは、それ以外の６本
の信号が外部出力バス７より出力されるようになる。

【００５６】そして、出力ビット割当レジスタ１４の値
が“１１１０”のときは、図１で説明した実施例の二重
系モードの場合と同じ動作となり、マスタモードにされ
たプロセッサでは、外部出力信号６の内の奇数ビットの
信号が外部出力バス７から出力され、チェッカモードの
プロセッサでは、外部出力信号６の内の偶数ビットの信
号が外部出力バス７から出力されるようになる。なお、
その他の動作は、前述場合と同じであるため、説明は省
略する。

【００５７】従って、この図３の実施例によれば、同一
プロセッサ構成のままで、マスタとしての動作と、チェ
ッカとしての動作の何れにも切換ができ、且つ、出力ビ
ットの組合せも任意に変えることができることになり、
更に広い汎用性を持たせることができる。

【００５８】ところで、プロセッサには、その入出力バ
スを双方向バスで構成したものもある。そこで、図３の
実施例と同じく、出力ビット割当レジスタ１４と出力ビ
ット割当回路１５を備えたプロセッサ構成において、入
出力バスを双方向バスにした場合の実施例を、図６に示
す。この図６の実施例において、プロセッサ１２は双方
向の外部入出力信号６ａを持ち、双方向の外部入出力バ
ス７ａを介して外部バス３に接続されている。

【００５９】そして、このプロセッサ１２の内部には、
出力ビット割当レジスタ１４と出力ビット割当回路１５
ａ、それに、この出力ビット割当回路１５ａの出力によ
り制御されるトライステートバッファ１５０ａが設けて
ある。

【００６０】さらに、双方向バス７ａの信号を障害検出
回路４に入力する内部バス８ａと、外部バス３からの入
力信号を障害検出回路４に入力する内部バス９ａが設け
られている。なお、障害検出回路４と障害検出信号出力
ピン１０、それにマスタ／チェッカ切替信号入力ピン１
３を備えている点は、図３の実施例と同じである。

【００６１】図７は、出力ビット割当回路１５ａの詳細
を示したもので、この場合の出力ビット割当回路１５ａ
の動作は、前述した出力ビット割当回路１５の各ビット
に設けてあるゲートの代りにトライステートバッファ１
５０ａが設けてあるだけで、その他は同様であり、さら
に出力ビット割当レジスタ１４の設定値と外部入出力バ
ス７から出力されるビット数の関係も同様なので、動作
についての説明は省略する。

【００６２】従って、この実施例によっても、同一プロ
セッサ構成のままで、マスタとしての動作と、チェッカ
としての動作の何れにも切換ができ、且つ、出力ビット
の組合せも任意に変えることができることになり、広い
汎用性を持たせることができる。

【００６３】＜実施例３＞次に、本発明の更に別の実施
例について説明すると、以下の説明は、種々の条件によ
って、以上の実施例で説明した様々な動作を動的に制御
するようにした、いわば“動的出力ビット割当方式”と
でも呼ぶべき本発明の一実施例に関するものである。

【００６４】〔温度感知方式〕まず、動的に制御する条
件の一例として、プロセッサの温度を設定した実施例に
ついて説明する。図８において、１６、１７は、マスタ
チェッカ方式で動作するプロセッサで、上記したよう
に、ここでも、一応マスタ１６とチェッカ１７と呼ぶ場
合がある。

【００６５】これらのマスタ１６とチェッカ１７は、図
３で説明した実施例と同じもので、これらを外部バス３
に接続して二重系を構成しており、これらマスタ１６と
チェッカ１７には、その温度を測定する温度センサ１８
ａ、１８ｂと、プロセッサの動作を動的に制御するため
の割当値設定回路１９が設けてある。

【００６６】従って、この実施例では、これら温度セン
サ１８ａ、１８ｂと、割当値設定回路１９が、プロセッ
サの動作状態を監視する手段を構成している。また、こ
れに合わせて、この実施例では、各プロセッサに、外部
から出力ビット割当レジスタ１４にデータを入力するの
に用いる外部入力端子ピン群２０が設けてあり、その他
の構成は、図３で説明した通りである。

【００６７】次に、この実施例の動作について説明する
と、この図８に示した実施例は、図９に示すフローチャ
ートに従って動作する。まず、温度センサ１８ａ、１８
ｂは、マスタプロセッサ１６とチェッカプロセッサ１７
の温度を測定し、その結果を温度データとして割当値設
定回路１９に入力する(Ｓ１)。

【００６８】そこで、この割当値設定回路１９は、入力
された温度データを比較し、温度の高い方のプロセッサ
を特定し、この温度の高い方のプロセッサのマスタ／チ
ェッカ切替信号入力ピン１３をローレベルにしてマスタ
モードに設定し、温度の低い方のプロセッサのマスタ／
チェッカ切替信号入力ピン１３はハイレベルを入力して
チェッカモードに設定する(Ｓ２)。

【００６９】次いで、これら２個のプロセッサの温度差
を計算し(Ｓ３)、その差に応じて、割当値設定回路１９
から外部入力ピン群２０を介して出力ビット割当レジス
タ１４に所定の数値を入力し(Ｓ４)、出力ビット割当回
路１５による出力ビットの設定を行わせるのである(Ｓ
５)。

【００７０】このとき、ステップＳ４での所定の数値に
ついては、以下のようにして決定する。すなわち、ま
ず、ここで、プロセッサ間に温度差が無かった場合は、
出力ビット割当レジスタ１４に数値“１１１０”を入力
してやるようにする。これにより、図５の表から明らか
なように、出力ビット数が両方のプロセッサで同じにさ
れるので、発熱量が分散され、そのまま温度差が無い状
態が保たれるようにすることができる。

【００７１】次に、プロセッサ間に温度差があった場合
には、数値“１１１０”以外の数値“１１００”から順
次、温度差に応じて数値“１０００”にし、温度の高い
方のプロセッサの出力データビット数を減らして行き、
非常に大きい温度差があった場合は、最終的には、数値
“００００”を入力して、マスタ側のプロセッサを完全
なチェッカとして動作させるようにするのである。そし
て、これら一連の動作は、あまり大きな温度差が生じな
いよう、図示のように、なるべく短い所定の周期で反復
させるのである。

【００７２】従って、この実施例によれば、各プロセッ
サの温度に応じて出力データのビット数が動的に変化さ
れ、各プロセッサの動作中、それらの温度が均等化され
るように制御される“動的出力ビット割当方式”による
制御が得られることになり、さらにマスタとチェッカの
双方のプロセッサ間での電力損失による発熱量の均等化
が図られ、局部的な発熱による温度上昇を充分に抑える
ことができる。

【００７３】ところで、プロセッサの動作状況を表わす
要素としては、温度以外にもノイズや消費電力などがあ
るので、上記した温度センサ１８に代えてノイズセンサ
や消費電力モニタ回路を用い、ノイズの強度や消費電力
の大きさに応じてマスタ／チェッカの切換えと、出力信
号のビット数の切換えを行うようにしてもよい。

【００７４】〔障害状況判定方式〕次に、動的に制御す
る条件の他の例として、プロセッサの障害状況を判定す
るようにした実施例について図１０により説明する。図
１０において、２１は障害状況判定回路であり、その他
の構成は、図８の実施例と同じである。

【００７５】障害状況判定回路２１は、各プロセッサ１
７、１８の動作状態を監視する手段となるもので、障害
検出回路４から出力される障害検出信号をそれぞれ入力
し、これらのプロセッサでの障害発生状況を判定し、こ
の判定結果に応じて、外部入力ピン群２０を介して出力
ビット割当レジスタ１４に、順次、異なった所定の数値
を入力し、これにより、出力信号のビット数の切換えを
順次、異なった態様で行ない、その都度、障害検出回路
４による障害検出を待ち、障害が検出されなくなったと
き、出力信号のビット数の切換えを停止するように構成
されている。

【００７６】上記したように、マスタプロセッサ１６と
チェッカプロセッサ１７とでは、外部出力バス７とチェ
ックバス８の各信号ビットは、図５からも明らかなよう
に、それぞれ相互に補完関係にあり、従って、出力信号
のビット数の切換えを順次、異なった態様で行なって
も、マスタプロセッサ１６とチェッカプロセッサ１７の
出力データのビットが変化するだけで、全体の動作には
変化を生じない。

【００７７】そこで、例えば、いま、プロセッサ１７に
障害が発生し検出されたとき、この障害が、図示のよう
に、チェックバス８の中のビット８１の信号の異常によ
るものであったとする。

【００７８】一方、このときは、この障害検出に応じ
て、障害状況判定回路２１が出力信号のビット数の切換
えを順次、異なった態様で行ない、出力ビット割当レジ
スタ１４に供給すべきデータを、例えば図５にしたがっ
て、“００００”→“１０００”→“１１００”→“１
１１０”→“１１１１”と順次変化させて行ったとする
と、このとき、何れかの段階で、チェッカプロセッサ１
７側のチェックバス８の中のビット８１の信号が、マス
タプロセッサ１６側のチェックバス８の中の同じビット
に切換えられた状態になる筈である。

【００７９】そうすると、この切換えられた時点で、チ
ェッカプロセッサ１７側のチェックバス８の中のビット
８１を介して伝送される信号は無くなるので、チェッカ
プロセッサ１７側の障害検出回路４に入力されるデータ
には異常が無くなり、障害は検出されなくなる。

【００８０】そして、これによっても、上記したよう
に、マスタプロセッサ１６とチェッカプロセッサ１７
で、出力データのビット位置の配分が変化するだけで、
全体の動作には変化が生じないので正常な状態に戻り、
動作を継続させることができる。

【００８１】そして、このことは、外部入力バス９の何
れかのビットに異常を生じたときでも同じで、上記した
ビット数の切換えにより正常な動作に戻すことができ
る。

【００８２】また、以上は、チェッカプロセッサ１７側
での障害発生について説明したが、マスタプロセッサ１
６側でも同じであり、同じく障害が検出されたときにも
正常な動作状態に戻すことができる。

【００８３】従って、この実施例によれば、障害が発生
したときでも、その障害の内容によっては、自動的に障
害による異常は抑えられ、直ちに正常な動作状態に戻す
ことができることになり、この結果、高い信頼性を持た
せることができる。

【００８４】但し、異常になったビットの数が複数にな
ると、切換えてもデータビットに欠落が生じてしまうよ
うになるので、正常な動作に戻ることができる異常にも
限度があるが、通常、複数ビットに異常が生じる確率は
かなり小さいので、この実施例によれば、充分な実用性
を得ることができる。

【００８５】

【発明の効果】本発明によれば、複数のプロセッサを用
いた二重系のシステムにおいて、プロセッサ間での電力
消費を均等化することができるので、局部的な温度上昇
の虞れがなくなり、冷却のための温度管理が容易にな
り、特別な冷却装置を設なくても温度上昇を抑えること
ができ、システムの小型化とコスト低減を充分に図るこ
とができる。

【００８６】また、本発明によれば、プロセッサの出力
信号がマスタとチェッカ間で交互に分担されるようにな
るので、同期スイッチングなど信号線間のノイズによる
影響が低減され、信頼性を高めることができる。

【００８７】さらに、本発明によれば、マスタチェッカ
方式など二重系のシステムに使用できるだけではなく、
一重系システムにもそのまま使用できるプロセッサが得
られるので、汎用性に富んだプロセッサをローコストで
提供することができる。

【００８８】また、本発明によれば、動的にマスタチェ
ッカ間での出力ビットを分担するシステムを得ることが
できるので、負荷が一方に片寄るようなことが無く、シ
ステム全体の故障率が低減でき、高い信頼性のシステム
を容易にえることができる。

【図面の簡単な説明】

【図１】本発明によるプロセッサシステムの一実施例を
示すブロック図である。

【図２】本発明におけるセレクタ回路の一実施例を示す
回路図である。

【図３】本発明によるプロセッサの一実施例を示すブロ
ック図である。

【図４】本発明における出力ビット割当回路の一実施例
を示す回路図である。

【図５】本発明の実施例における出力ビット割当モード
対応表を示す説明図である。

【図６】本発明によるプロセッサの他の一実施例を示す
ブロック図である。

【図７】本発明における出力ビット割当回路の他の一実
施例を示す回路図である。

【図８】本発明によるプロセッサシステムの他の一実施
例を示すブロック図である。

【図９】本発明の一実施例における動的出力ビット割当
方式の動作を示すフローチャートである。

【図１０】本発明によるプロセッサシステムの更に別の
一実施例を示すブロック図である。

【符号の説明】

１ マスタプロセッサ ２ チェッカプロセッサ ３ 外部バス ４ 障害検出回路 ５ａ、５ｂ セレクタ回路 ６ 外部出力信号 ６ａ 外部入出力信号 ７ 外部出力バス ７ａ 外部入出力バス ８、８ａ、９ａ 内部バス ９ 外部入力バス １０ 障害検出信号用出力ピン １１ モード切替信号入力ピン １２、１６、１７ プロセッサ １３ マスタ／チェッカ切替信号用入力ピン １４ 出力ビット割当レジスタ １５、１５ａ 出力ビット割当回路 １８ 温度センサ １９ 割当値設定回路 ２０ 外部入力ピン群

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 光二 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 下村 哲也 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ２重化されたプロセッサを備え、マスタ
   チェッカ方式で動作するプロセッサシステムにおいて、 各プロセッサによる演算結果を表わす複数ビットからな
   る出力信号のうち、一方のプロセッサは、一部のビット
   の信号だけを外部バスに出力し、他方のプロセッサが残
   りのビットの信号を外部バスに出力するように構成した
   ことを特徴とするプロセッサシステム。
2. 【請求項２】 請求項１の発明において、 上記一方のプロセッサが出力する信号のビット位置と、
   上記他方のプロセッサが出力する信号のビット位置が、
   交互に配列されていることを特徴とするプロセッサシス
   テム。
3. 【請求項３】 請求項１の発明において、 上記一方のプロセッサが出力する信号のビット位置と、
   上記他方のプロセッサが出力する信号のビット位置と
   を、互いに重複させないで外部から任意に変化させるこ
   とができるように構成したことを特徴とするプロセッサ
   システム。
4. 【請求項４】 請求項１の発明において、 上記プロセッサの動作状態を検出する監視手段を設け、 上記一方のプロセッサが出力すべき信号のビットと、上
   記他方のプロセッサが出力すべき信号のビットを、上記
   監視手段により検出した結果に応じて変化させるように
   構成したことを特徴とするプロセッサシステム。
5. 【請求項５】 演算結果を外部バスに出力する出力端子
   群と、障害検出回路とを備えたプロセッサにおいて、 プロセッサ本体の演算結果出力部から上記出力端子群に
   到る経路にセレクタ手段を設け、 上記演算結果出力部から上記出力端子群に到る経路の少
   なくとも一部を上記障害検出回路に選択的に切換えるよ
   うに構成したことを特徴とするプロセッサ。
6. 【請求項６】 請求項５の発明において、 上記セレクタ手段に外部から切換信号を入力する信号入
   力端子が設けられていることを特徴とするプロセッサ。