JPH09115299A

JPH09115299A - メモリ装置、メモリ装置のドロップアウト検出システム及びメモリ装置のドロップアウト検出方法

Info

Publication number: JPH09115299A
Application number: JP7267248A
Authority: JP
Inventors: Ichitaro Sato; 市太郎佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-10-16
Filing date: 1995-10-16
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】メモリ装置の結晶欠陥等に基づくドロップア
ウトを検出し、この検出結果に基づいて上記ドロップア
ウト部分へのアクセスをパスできるアドレス制御を行な
えるようにして、見かけ上、良品として取り扱えるよう
にする。【解決手段】順次生成されるアドレスに従ってテスト
パターン信号Ｓｔを各メモリセルに書き込むテストパタ
ーン書込み手段５５と、各メモリセルに書き込まれたテ
ストパターン信号Ｓｔを順次生成されるアドレスに従っ
て読み出すテストパターン読出し手段５６と、この読み
出されたテストパターン信号Ｓｔの属性からエラーの存
否を検出するエラー検出手段５と、上記順次出力される
アドレスのうち、エラー検出手段５でのエラー検出対象
のアドレスを所定の規則に従って記憶するアドレス格納
用メモリ４と、このメモリ４に記憶されたアドレスに基
づいて、情報信号のアクセス用アドレスを発生するデー
タアクセス処理手段とを設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置、特に
半導体メモリの結晶欠陥等に基づくドロップアウトを検
出し、この検出結果に基づいて上記ドロップアウト部分
へのアクセスをパスできるアドレス制御を行なうことに
より、見かけ上、良品として取り扱えるようにしたメモ
リ装置と、そのドロップアウト検出に使用されるシステ
ムと方法に関する。

【０００２】

【従来の技術】情報を記憶する装置として、代表的に半
導体メモリが存在する。この半導体メモリは、外部から
の情報信号を論理的に「１」及び「０」のデータとして
記憶できるものであり、データは一般に電圧の高レベル
及び低レベルで保持される。

【０００３】半導体メモリには、データの読み出し及び
書き込みを自由にできるＲＡＭ（Random Access Memor
y）と、読出し専用のＲＯＭ（Read Only Memory）があ
る。上記ＲＡＭには、ＤＲＡＭ（Dynamic Random Acces
s Memory）とＳＲＡＭ（StaticRandom Access Memory
）があり、ＲＯＭには、マスクＲＯＭ，ＰＲＯＭ，Ｅ
ＰＲＯＭ，ＥＥＰＲＯＭ及びフラッシュメモリがある。

【０００４】大容量の半導体メモリには集積度を高くす
ることができるＭＯＳトランジスタで作られたＭＯＳ形
の半導体メモリが用いられ、高速用の半導体メモリには
バイポーラトランジスタで作られたバイポーラ形の半導
体メモリが用いられる。

【０００５】上記半導体メモリの基本構成は、多数の半
導体メモリセルがマトリクス状に配されたメモリセルア
レイを有し、このメモリセルアレイの縦方向に例えば行
デコーダが接続され、メモリセルアレイの横方向に例え
ば列デコーダが接続され、更に列デコーダにデータ線４
を通じて書込み／読出し回路が接続されて構成されてい
る。

【０００６】そして、上記半導体メモリにおいて、例え
ば２行３列目におけるメモリセルの記憶データを読み出
すには、まず、行デコーダへの２行目に関する行アドレ
ス信号の入力によって２行目の選択線が選択されて、該
２行目の選択線が高電圧になる。これによって、２行目
の選択線に接続される全てのメモリセルのスイッチング
用トランジスタがオンになる。

【０００７】次いで、３列目に関する列アドレス信号が
列レコーダに入力されて、該３列目の信号線が選択され
ることにより、２行３列目のメモリセルの記憶データが
信号線を介してデータ線に現れることから、上記２行３
列目のメモリセルの記憶データが書込み／読出し回路を
介して読み出されることになる。データを書き込む場合
も同様にして行なわれる。

【０００８】ＲＯＭにおいては、メモリセルの構造が異
なるために、書込み／読出し回路を通じて入力されるデ
ータ信号では一般に書き込みはできないが、読み出しの
仕組みは基本的には同じである。

【０００９】

【発明が解決しようとする課題】ところで、上記半導体
メモリにおいては、大容量になるほど、チップサイズを
大きくし、しかも微細加工が必要になる。そのため、Ｌ
ＳＩの製造工程においてウェーハ上に付着した異物やゴ
ミ等がＬＳＩの機能を損なうような種々の微小構造欠陥
を引き起こし易くなり、その結果、これら異物やゴミ等
による加工不良等が発生し、これにより、半導体メモリ
の歩留まりが低下し、半導体メモリのコストアップにつ
ながるという問題が生じる。

【００１０】上記欠陥は、配線パターンの断線あるいは
隣接する配線パターンとの短絡等の形状欠陥や、絶縁膜
のピンホール、異物やハンドリングによる傷、結晶欠
陥、マスク上の異物や傷の転写など多種多様となってい
る。

【００１１】欠陥のサイズと密度の関係についてみる
と、欠陥密度Ｄ（個数／ｃｍ²）は欠陥サイズｄが小さ
くなるほど増大し、次式の関係にある。

【００１２】Ｄ∝ｄ^-n ｎ≒３

【００１３】半導体メモリの加工寸法に比べて欠陥のサ
イズが小さい場合は、欠陥があっても致命的ではない
が、欠陥サイズが加工寸法と同程度となると致命欠陥と
なる。従って、半導体メモリの高集積化を実現するため
に、微細加工化を進めると、実効致命欠陥密度が増大す
るという問題が生じる。

【００１４】実効致命欠陥密度が増大した場合、その欠
陥のあるメモリセル自体が情報蓄積部として機能しなく
なる。欠陥救済技術が施された冗長構造を有する半導体
メモリにおいては、少数のメモリセルの欠陥があっても
半導体メモリの機能が損なわれないため、欠陥による半
導体メモリの歩留まりの低下を抑えることができるが、
このような冗長構造を有しない半導体メモリにおいて
は、欠陥のあるメモリセルが１つでも存在した場合、特
性チェック工程や最終試験工程において不良品として処
理されることになる。

【００１５】特に、ＣＴＤ（電荷転送素子）等のシリア
ルアクセスメモリやランダムアクセス形とシリアルアク
セス形の双方を兼ね備えたＶＲＡＭ（ビデオＲＡＭ）等
においては、１つのメモリセルに欠陥があった場合、そ
の前段の多数のメモリセルに蓄積された電荷が電荷転送
時に上記欠陥メモリセルによって影響を受け、再生画像
の画質劣化を引き起こすなどの問題が生じる。従って、
上記ＶＲＡＭ等においては、全く欠陥のないメモリセル
を作り出すことが必須であり、このため、歩留まりの向
上及び製造コストの低廉化に限界があるという問題があ
る。

【００１６】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、メモリ装置の結晶欠陥
等に基づくドロップアウトを検出し、この検出結果に基
づいて上記ドロップアウト部分へのアクセスをパスでき
るアドレス制御を行なえるようにして、見かけ上、良品
として取り扱えるようにしたメモリ装置を提供すること
にある。

【００１７】また、本発明の他の目的は、メモリ装置の
結晶欠陥等に基づくドロップアウトを検出し、この検出
結果に基づいて上記ドロップアウト部分へのアクセスを
パスできるアドレス制御を行なえるようにしたメモリ装
置のドロップアウト検出システムを提供することにあ
る。

【００１８】また、本発明の他の目的は、メモリ装置の
結晶欠陥等に基づくドロップアウトを検出し、この検出
結果に基づいて上記ドロップアウト部分へのアクセスを
パスできるアドレス制御を行なえるようにしたメモリ装
置のドロップアウト検出方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明に係るメモリ装置
は、指定されたアドレスに従って情報信号がアクセスさ
れるメモリ装置本体と、テストパターン信号を順次生成
されるアドレスに従ってメモリ装置本体に書き込むテス
トパターン書込み手段と、上記メモリ装置本体に書き込
まれた上記テストパターン信号を順次生成されるアドレ
スに従って読み出すテストパターン読出し手段と、上記
メモリ装置本体から読み出されたテストパターン信号の
属性からエラーの存否を検出するエラー検出手段と、上
記順次生成されるアドレスのうち、上記エラー検出手段
でのエラー検出対象のアドレスを所定の規則に従って記
憶するアドレス記憶手段と、上記アドレス記憶手段に記
憶されたアドレスに基づいて、上記情報信号のアクセス
用アドレスを発生する実アドレス発生手段とを設けて構
成する。

【００２０】これにより、まず、テストパターン書込み
手段にて、順次生成されるアドレスに従ってテストパタ
ーン信号がメモリ装置本体に書き込まれ、その後、テス
トパターン読出し手段にて、順次生成されるアドレスに
従って上記テストパターン信号がメモリ装置本体から読
み出される。

【００２１】そして、エラー検出手段にて、上記テスト
パターン読出し手段を通じて読み出されたメモリ装置本
体からのテストパターン信号の属性からエラーの存否が
検出される。即ち、メモリ装置が例えば半導体メモリで
ある場合において、その半導体メモリを構成するいくつ
かのメモリセルに欠陥があった場合、メモリ装置本体か
ら読み出されたテストパターン信号は、書き込み時のテ
ストパターン信号の属性と異なる属性を有する信号形態
となる。

【００２２】これにより、上記エラー検出手段は、メモ
リ装置本体から読み出されたテストパターン信号の属性
からエラーの存否を検出することが可能となる。そし
て、上記順次生成されるアドレスのうち、上記エラー検
出手段でのエラー検出対象のアドレスが所定の規則に従
ってアドレス記憶手段に記憶されることになる。

【００２３】ここで、上記所定の規則が、例えばエラー
検出対象のアドレスを排除するものである場合、上記ア
ドレス記憶手段には、上記順次生成されるアドレスのう
ち、上記エラー検出対象のアドレスを除くアドレスが記
憶されることになり、上記所定の規則が、エラー検出対
象でないアドレスを排除するものである場合は、上記ア
ドレス記憶手段には、上記順次生成されるアドレスのう
ち、上記エラー検出対象のアドレスのみが記憶されるこ
とになる。

【００２４】そして、実アドレス発生手段にて、上記ア
ドレス記憶手段に記憶されたアドレスに基づいて、メモ
リ装置本体に対して上記情報信号のアクセスを行なうた
めのアドレスが発生されることになる。具体的には、こ
の実アドレス発生手段からは、上記順次生成されるアド
レスのうち、上記エラー検出対象のアドレスを除くアド
レスが出力されることになる。従って、メモリ装置本体
への情報信号の書込み及び読出しは、実アドレス発生手
段からの上記アドレスに従って行なわれ、エラー検出対
象のアドレスへのアクセスは行なわれないことになる。

【００２５】即ち、本発明に係るメモリ装置において
は、メモリ装置の結晶欠陥等に基づくドロップアウトを
検出し、この検出結果に基づいて上記ドロップアウト部
分へのアクセスをパスできるアドレス制御が行なわれる
ことになり、メモリ装置が例えば半導体メモリである場
合において、該半導体メモリを構成するいくつかのメモ
リセルに欠陥があったとしても、欠陥のあるメモリセル
へのアクセスは行なわないため、見かけ上、良品として
処理することが可能となり、メモリ装置の歩留まりの向
上及び製造コストの低廉化を効率よく実現させることが
できる。

【００２６】また、上記エラー検出手段としては、上記
メモリ装置本体から読み出された第１のテストパターン
信号と正規の第１のテストパターン信号との互いの属性
の比較（第１の比較）及び上記メモリ装置本体から読み
出された第２のテストパターン信号と正規の第２のテス
トパターン信号との互いの属性の比較（第２の比較）を
行うように構成し、上記アドレス記憶手段として、上記
エラー検出手段での上記第１の比較及び第２の比較にお
いて、それぞれ互いに属性の異なる期間におけるアドレ
スをエラー検出対象アドレスとして上記所定の規則に従
って記憶するように構成することもできる。

【００２７】この場合においては、まず、エラー検出手
段において、上記メモリ装置本体から読み出された第１
のテストパターン信号と正規の第１のテストパターン信
号との互いの属性の比較（第１の比較）が行なわれた
後、同じくエラー検出手段において、上記メモリ装置本
体から読み出された第２のテストパターン信号と正規の
第２のテストパターン信号との互いの属性の比較（第２
の比較）が行なわれる。そして、上記アドレス記憶手段
において、上記エラー検出手段での上記第１の比較及び
第２の比較においてそれぞれ互いに属性の異なる期間に
おけるアドレスがエラー検出対象アドレスとして上記所
定の規則に従ってアドレス記憶手段に記憶されることに
なる。

【００２８】この場合においても、上記実アドレス発生
手段からは、上記順次生成されるアドレスのうち、上記
エラー検出対象のアドレスを除くアドレスが出力される
ことになる。従って、メモリ装置本体への情報信号の書
込み及び読出しは、実アドレス発生手段からの上記アド
レスに従って行なわれ、エラー検出対象のアドレスへの
アクセスは行なわれないことになる。

【００２９】次に、本発明に係るメモリ装置のドロップ
アウト検出システムにおいては、以下に示すメモリ装置
とドロップアウト検出装置を具備させて構成する。メモ
リ装置は、指定されたアドレスに従って情報信号がアク
セスされるメモリ装置本体と、テストパターン信号を順
次生成されるアドレスに従ってメモリ装置本体に書き込
むテストパターン書込み手段と、上記メモリ装置本体に
書き込まれた上記テストパターン信号を順次生成される
アドレスに従って読み出すテストパターン読出し手段
と、上記メモリ装置本体から読み出されたテストパター
ン信号の属性からエラーの存否を検出するエラー検出手
段と、上記順次生成されるアドレスのうち、上記エラー
検出手段でのエラー検出対象のアドレスを所定の規則に
従って記憶するアドレス記憶手段と、上記アドレス記憶
手段に記憶されたアドレスに基づいて、上記情報信号の
アクセス用アドレスを発生する実アドレス発生手段とを
設けて構成する。

【００３０】一方、ドロップアウト検出装置は、ドロッ
プアウト検出テストの開始の指示に基づいて、上記メモ
リ装置における上記メモリ装置本体に供給すべき上記テ
ストパターン信号を基準クロックに基づいて生成するテ
ストパターン信号生成手段と、上記ドロップアウト検出
テストの開始の指示に基づいて、上記メモリ装置におけ
る上記テストパターン書込み手段に対し、上記基準クロ
ックの計数に基づく所定期間、書込みイネーブル信号を
出力し、該所定期間経過後において、上記メモリ装置に
おける上記テストパターン読出し手段に対し、読出しイ
ネーブル信号を出力するタイミング発生手段と、上記メ
モリ装置における上記エラー検出手段でのエラー検出回
数に基づいて、エラーの発生率を表示する表示手段とを
具備したドロップアウト検出装置とを設けて構成する。

【００３１】これにより、まず、ドロップアウト検出テ
ストの開始の指示に基づいて、ドロップアウト検出装置
におけるテストパターン信号生成手段にて、上記メモリ
装置におけるメモリ装置本体に供給すべきテストパター
ン信号が基準クロックに基づいて生成されてメモリ装置
本体に供給される。

【００３２】これと同時に、タイミング発生手段を通じ
て、上記メモリ装置におけるテストパターン書込み手段
に対し、上記基準クロックの計数に基づく所定期間、書
込みイネーブル信号が出力される。

【００３３】メモリ装置は、タイミング発生手段からの
書込みイネーブル信号の供給と、テストパターン信号生
成手段からのテストパターン信号の供給に基づいて、該
テストパターン信号がメモリ装置本体に書き込まれるこ
とになる。この書込み動作は、テストパターン書込み手
段を通じて、順次生成されるアドレスに従って行なわれ
ることになる。

【００３４】その後、所定期間経過後において、タイミ
ング発生手段を通じて、上記メモリ装置におけるテスト
パターン読出し手段に対し、読出しイネーブル信号が出
力される。これによって、テストパターン読出し手段に
て、順次生成されるアドレスに従って上記テストパター
ン信号（メモリ装置本体に書き込まれているテストパタ
ーン信号）がメモリ装置本体から読み出される。

【００３５】そして、エラー検出手段にて、上記テスト
パターン読出し手段を通じて読み出されたメモリ装置本
体からのテストパターン信号の属性からエラーの存否が
検出される。即ち、メモリ装置が例えば半導体メモリで
ある場合において、その半導体メモリを構成するいくつ
かのメモリセルに欠陥があった場合、メモリ装置本体か
ら読み出されたテストパターン信号は、書き込み時のテ
ストパターン信号の属性と異なる属性を有する信号形態
となる。

【００３６】これにより、上記エラー検出手段は、メモ
リ装置本体から読み出されたテストパターン信号の属性
からエラーの存否を検出することが可能となる。

【００３７】そして、上記順次生成されるアドレスのう
ち、上記エラー検出手段でのエラー検出対象のアドレス
が所定の規則に従ってアドレス記憶手段に記憶されるこ
とになる。また、このとき、上記エラー検出手段でのエ
ラー検出回数に基づくエラーの発生率が表示手段を通じ
て表示される。操作者は、表示手段からのエラー発生率
の規模によって、良品か不良品かを区分けすることが可
能となる。

【００３８】ここで、上記所定の規則が、例えばエラー
検出対象のアドレスを排除するものである場合、上記ア
ドレス記憶手段には、上記順次生成されるアドレスのう
ち、上記エラー検出対象のアドレスを除くアドレスが記
憶されることになり、上記所定の規則が、エラー検出対
象でないアドレスを排除するものである場合は、上記ア
ドレス記憶手段には、上記順次生成されるアドレスのう
ち、上記エラー検出対象のアドレスのみが記憶されるこ
とになる。

【００３９】そして、実アドレス発生手段にて、上記ア
ドレス記憶手段に記憶されたアドレスに基づいて、メモ
リ装置本体に対して上記情報信号のアクセスを行なうた
めのアドレスが発生されることになる。具体的には、こ
の実アドレス発生手段からは、上記順次生成されるアド
レスのうち、上記エラー検出対象のアドレスを除くアド
レスが出力されることになる。従って、メモリ装置本体
への情報信号の書込み及び読出しは、実アドレス発生手
段からの上記アドレスに従って行なわれ、エラー検出対
象のアドレスへのアクセスは行なわれないことになる。

【００４０】即ち、本発明に係るメモリ装置のドロップ
アウト検出システムにおいては、メモリ装置の結晶欠陥
等に基づくドロップアウトを検出し、この検出結果に基
づいて上記ドロップアウト部分へのアクセスをパスでき
るアドレス制御を行なうことができ、その結果、メモリ
装置が例えば半導体メモリである場合において、該半導
体メモリを構成するいくつかのメモリセルに欠陥があっ
たとしても、欠陥のあるメモリセルへのアクセスは行な
わないため、見かけ上、良品として処理することが可能
となり、メモリ装置の歩留まりの向上及び製造コストの
低廉化を効率よく実現させることができる。

【００４１】次に、本発明に係るメモリ装置のドロップ
アウト検出方法においては、ドロップアウト検出テスト
の開始の指示に基づいて、メモリ装置本体にテストパタ
ーン信号をアドレス順次に書き込み、上記テストパター
ン信号のメモリ装置本体への書き込み終了後、メモリ装
置本体からテストパターン信号をアドレス順次に読み出
し、上記メモリ装置本体から読み出された上記テストパ
ターン信号の属性からドロップアウトエラーの存否を検
出し、上記メモリ装置本体に順次供給されるアドレスの
うち、エラー検出対象のアドレスを所定の規則に従って
記憶し、この記憶されたアドレスに基づいて、上記情報
信号のアクセス用アドレスを生成し、この生成されたア
クセス用アドレスに基づいて上記情報信号のアクセスを
行なうことを特徴とする。

【００４２】これにより、まず、ドロップアウト検出テ
ストの開始の指示に基づいて、メモリ装置本体にテスト
パターン信号がアドレス順次に書き込まれる。その後、
メモリ装置本体からテストパターン信号がアドレス順次
に読み出される。

【００４３】上記メモリ装置本体から読み出された上記
テストパターン信号の属性からドロップアウトエラーの
存否が検出される。即ち、メモリ装置が例えば半導体メ
モリである場合において、その半導体メモリを構成する
いくつかのメモリセルに欠陥があった場合、メモリ装置
本体から読み出されたテストパターン信号は、書き込み
時のテストパターン信号の属性と異なる属性を有する信
号形態となる。

【００４４】これにより、上記エラー検出手段は、メモ
リ装置本体から読み出されたテストパターン信号の属性
からエラーの存否を検出することが可能となる。そし
て、上記メモリ装置本体に順次供給されるアドレスのう
ち、エラー検出対象のアドレスが所定の規則に従って記
憶される。

【００４５】ここで、上記所定の規則が、例えばエラー
検出対象のアドレスを排除するものである場合、上記ア
ドレスの記憶処理は、上記メモリ装置本体に順次供給さ
れるアドレスのうち、上記エラー検出対象のアドレスを
除くアドレスを記憶する処理となり、上記所定の規則
が、エラー検出対象でないアドレスを排除するものであ
る場合は、上記アドレスの記憶処理は、上記メモリ装置
本体に順次供給されるアドレスのうち、上記エラー検出
対象のアドレスのみを記憶する処理となる。

【００４６】そして、この記憶されたアドレスに基づい
て、上記情報信号のアクセス用アドレスが生成されて、
この生成されたアクセス用アドレスに基づいて上記情報
信号のアクセスが行なわれることになる。

【００４７】その結果、メモリ装置本体への情報信号の
書込み及び読出しは、テストパターン信号の入力時に順
次供給されたアドレスのうち、上記エラー検出対象のア
ドレスを除くアドレスに従って行なわれ、エラー検出対
象のアドレスへのアクセスは行なわれないことになる。

【００４８】即ち、本発明に係るメモリ装置のドロップ
アウト検出方法においては、メモリ装置の結晶欠陥等に
基づくドロップアウトを検出し、この検出結果に基づい
て上記ドロップアウト部分へのアクセスをパスできるア
ドレス制御が行なわれることになり、メモリ装置が例え
ば半導体メモリである場合において、該半導体メモリを
構成するいくつかのメモリセルに欠陥があったとして
も、欠陥のあるメモリセルへのアクセスは行なわないた
め、見かけ上、良品として処理することが可能となり、
メモリ装置の歩留まりの向上及び製造コストの低廉化を
効率よく実現させることができる。

【００４９】

【発明の実施の形態】以下、本発明に係るメモリ装置を
半導体メモリに適用した２つの実施の形態例（以下、単
にそれぞれ第１の実施の形態に係る半導体メモリ及び第
２の実施の形態に係る半導体メモリと記す）と本発明に
係るメモリ装置のドロップアウト検出システムを半導体
メモリを構成する各メモリセルのドロップアウト検出に
適用した２つの実施の形態例（以下、単にそれぞれ第１
の実施の形態に係るドロップアウト検出システム及び第
２の実施の形態に係るドロップアウト検出システムと記
す）を図１〜図２８を参照しながら説明する。

【００５０】まず、第１の実施の形態に係る半導体メモ
リ１は、図１に示すように、メモリ本体２，メモリコン
トローラ３，アドレス格納用メモリ４及びエラー検出回
路５を有して構成されている。

【００５１】メモリ本体２は、多数の半導体メモリセル
（図示せず）がマトリクス状に配されたメモリセルアレ
イ１１を有し、このメモリセルアレイ１１の縦方向に例
えば行デコーダ１２が接続され、メモリセルアレイ１１
の横方向に例えば列デコーダ１３が接続され、更に列デ
コーダ１３にデータ線１４を通じて書込み／読出し回路
１５が接続されて構成されている。上記行デコーダ１２
及び列デコーダ１３の各前段には、メモリコントローラ
３からの行アドレスデータＤＡｒ及び列アドレスデータ
ＤＡｃを所定期間保持する行アドレスバッファ１６及び
列アドレスバッファ１７が接続されている。

【００５２】上記行アドレスバッファ１６は、メモリコ
ントローラ３から出力される行アドレスデータＤＡｒを
保持し、同じくメモリコントローラ３からの行クロック
信号ＳＡｒの例えば立ち上がりタイミングで後段の行デ
コーダ１２に出力する。上記列アドレスバッファ１７
は、メモリコントローラ３から出力される列アドレスデ
ータＤＡｃを保持し、同じくメモリコントローラ３から
の列クロック信号ＳＡｃの例えば立ち上がりタイミング
で後段の列デコーダ１３に出力する。

【００５３】各半導体メモリセルは、例えば図２Ａに示
すように、キャパシタＣとスイッチングトランジスタＴ
ｒにて構成され、キャパシタＣに対する電荷の充電、保
持及び放電をスイッチングトランジスタＴｒにて制御す
るダイナミックＲＡＭ（ＤＲＡＭ）や、図２Ｂに示すよ
うに、第１のインバータ回路（抵抗Ｒ１とトランジスタ
Ｔｒ１にて構成される）と第２のインバータ回路（抵抗
Ｒ２とトランジスタＴｒ２にて構成される）をクロスカ
ップルさせて構成された双安定フリップフロップを有
し、信号の読み書きを２つのスイッチングトランジスタ
Ｔｒ３及びＴｒ４にて制御するスタティックＲＡＭ（Ｓ
ＲＡＭ）などがある。

【００５４】そして、図１の半導体メモリにおいて、例
えばメモリセルＭ₂₃（２行３列）にデータを書き込む場
合は、データ入力端子φｉｎに書込みデータを供給する
ことにより、該書込みデータが書込み／読出し回路１５
を介してデータ線１４に現れる。そして、まず、行デコ
ーダ１２への２行目に関する行アドレスデータＤＡｒ
（Ａ１）の入力によって２行目の選択線Ａ１が選択され
て、該２行目の選択線Ａ１が高電圧になる。これによっ
て、２行目の選択線Ａ１に接続される全てのメモリセル
のスイッチング用トランジスタがオンになる。

【００５５】次いで、３列目に関する列アドレスデータ
ＤＡｃ（Ｂ２）が列レコーダ１３に入力されて、該３列
目の信号線Ｂ２が選択されることにより、データ線１４
に供給されている書込みデータが２行３列目のメモリセ
ルＭ２３に書き込まれることになる。

【００５６】一方、メモリセルＭ₂₃の記憶データを読み
出すには、まず、行デコーダ１２への２行目に関する行
アドレスＤＡｒ（Ａ１）の入力によって２行目の選択線
Ａ１が選択されて、該２行目の選択線Ａ１が高電圧にな
る。これによって、２行目の選択線Ａ１に接続される全
てのメモリセルのスイッチング用トランジスタがオンに
なる。

【００５７】次いで、３列目に関する列アドレスデータ
ＤＡｃ（Ｂ２）が列レコーダ１３に入力されて、該３列
目の信号線Ｂ２が選択されることにより、２行３列目の
メモリセルＭ₂₃の記憶データが信号線Ｂ２を介してデー
タ線１４に現れることから、上記２行３列目のメモリセ
ルＭ₂₃の記憶データが書込み／読出し回路１５及び出力
端子φｏｕｔを介して読み出されることになる。

【００５８】メモリコントローラ３は、外部からのイニ
シャライズ指令信号Ｓｄが入力される第１の入力端子φ
１と、外部からの書込みイネーブル信号Ｓｗ及び読出し
イネーブル信号Ｓｒが供給される第２及び第３の入力端
子φ２及びφ３と、上記メモリ本体２の行アドレスバッ
ファ１６に対して行アドレスデータＤＡｒを出力する行
アドレス出力端子φＡｒと、上記メモリ本体２の列アド
レスバッファ１７に対して列アドレスデータＤＡｃを出
力する列アドレス出力端子φＡｃと、エラー検出回路５
からの出力信号（エラー検出信号）Ｓｓが入力される第
４の入力端子φ４と、エラー検出回路５に対してエラー
検出用のクロック信号Ｓｃが出力されるクロック出力端
子φｃとを有する。

【００５９】また、このメモリコントローラ３は、アド
レス格納用メモリ４とデータバス，アドレスバス及び制
御バスを通じて接続されている。また、このメモリコン
トローラ３には、外部のコンピュータ等からのアドレス
データＤＡｉが供給されるアドレス入力端子φＡｉが設
けられている。なお、このメモリコントローラ３につい
ての詳細は後述する。

【００６０】エラー検出回路５は、例えばＤフリップフ
ロップにて構成することができる。この場合、エラー検
出回路５のＤ端子に書込み／読出し回路１５からの読出
しデータが供給され、クロック入力端子にメモリコント
ローラ３からのエラー検出用のクロック信号Ｓｃが供給
され、Ｑ端子から出力される信号、即ちエラー検出信号
Ｓｓがメモリコントローラ３の上記第４の入力端子φ４
に供給されるように配線接続されている。

【００６１】アドレス格納用メモリ４は、半導体メモリ
１自体が電源から切り離されてもその記憶内容を保持す
る必要から、例えばＥＥＰＲＯＭやフラッシュメモリ等
の不揮発性メモリにて構成することが好ましい。

【００６２】一方、第１の実施の形態に係るドロップア
ウト検出システムは、上記半導体メモリ１のほかに、ド
ロップアウト検出装置２１を有して構成され、このドロ
ップアウト検出装置２１は、スタートスイッチ２２，テ
ストパターン信号生成回路２３，タイミング発生回路２
４，基準クロック発生回路２５及び表示装置２６を有し
て構成されている。

【００６３】スタートスイッチ２２は、操作者による該
スタートスイッチ２２の操作に基づいて割込み信号Ｓｄ
を発生するように構成されている。この割込み信号Ｓｄ
は、後段のテストパターン信号生成回路２３及びタイミ
ング発生回路２４に供給され、更に半導体メモリ１にお
ける上記メモリコントローラ３の第１の入力端子φ１に
イニシャライズ指令信号Ｓｄとして供給されるようにな
っている。

【００６４】テストパターン信号生成回路２３は、上記
スタートスイッチ２２の操作によって発生する割込み信
号Ｓｄの入力に基づいて活性化され、基準クロック発生
回路２５からの基準クロック信号Ｓｂの入力に基づいて
所定のテストパターン信号Ｓｔを生成し、上記半導体メ
モリ１に出力する回路である。このテストパターン信号
Ｓｔは、基準クロック発生回路２５からの基準クロック
信号Ｓｂのクロック数を計数しながら作成されるもので
あり、その一例としては、例えば図４に示すように、電
圧レベルが約４Ｖであって、パルス周期のデューティが
５０％，５０％のパルス信号となっており、論理的にみ
ると、「１０１０・・・」のデータ形態となっている。

【００６５】タイミング発生回路２４は、上記スタート
スイッチ２２の操作によって発生する割込み信号Ｓｄの
入力に基づいて活性化されて少なくとも２種類のタイミ
ング信号を出力する回路である。

【００６６】具体的には、上記タイミング発生回路２４
は、基準クロック発生回路２５からの基準クロック信号
Ｓｂの入力に基づいて所定期間、上記半導体メモリ１に
対して書込みイネーブル信号Ｓｗを出力し（図４参
照）、上記所定期間経過後に、基準クロック発生回路２
５からの基準クロック信号Ｓｂの入力に基づいて所定期
間、上記半導体メモリ１に対して読出しイネーブル信号
Ｓｒを出力する（図５参照）。

【００６７】表示装置２６は、例えば液晶ディスプレイ
等により構成され、半導体メモリ１からの表示用データ
Ｄｄをディスプレイ上に表示する装置である。

【００６８】そして、半導体メモリ１に組み込まれる上
記メモリコントローラ３は、例えばマイクロコンピュー
タにて構成され、図６に示すように、各種プログラムが
格納されたプログラムＲＯＭ３１と、各種固定データが
予め登録されたデータＲＯＭ３２と、上記プログラムＲ
ＯＭ３１から読み出されたプログラムの動作用として用
いられる動作用ＲＡＭ３３と、外部回路からの制御信号
やデータ並びに各種プログラムによってデータ加工され
たデータ等が格納されるデータＲＡＭ３４と、外部回路
に対して信号やデータの入出力を行なう入力ポート３５
及び出力ポート３６と、これら各種回路を制御するＣＰ
Ｕ（制御装置及び論理演算装置）３７とを有して構成さ
れている。

【００６９】また、このメモリコントローラ３は、行ア
ドレスバッファ１６に対して行クロック信号ＳＡｒを出
力する行クロック信号発生回路４１と、列アドレスバッ
ファ１７に対して列クロック信号ＳＡｃを出力する列ク
ロック信号発生回路４２と、エラー検出回路５に対して
エラー検出用のクロック信号Ｓｃを発生するエラー検出
用クロック発生回路４３とを有する。

【００７０】行クロック発生回路４１は、例えば単安定
マルチバイブレータにて構成することができ、メモリコ
ントローラ３の出力ポート３６から出力される行クロッ
ク発生用のトリガー信号Ｓｔｒ（以下、単に行クロック
用トリガー信号と記す）の入力に基づいて所定パルス幅
の行クロック信号ＳＡｒを発生する。この行クロック信
号ＳＡｒは、例えば図４に示すように、１つの行を選択
するたびに１つのパルスを有する信号波形となってお
り、その立ち上がりタイミングは、行アドレスデータの
出力直後であって、テストパターン信号Ｓｔの立ち上が
りタイミングよりも数基準クロック分進んだものとなっ
ている。

【００７１】列クロック発生回路４２は、例えば単安定
マルチバイブレータにて構成することができ、メモリコ
ントローラ３の出力ポート３６から出力される列クロッ
ク発生用のトリガー信号Ｓｔｃ（以下、単に列クロック
用トリガー信号と記す）の入力に基づいて所定パルス幅
の列クロック信号ＳＡｃを発生する。この列クロック信
号ＳＡｃは、例えば図４に示すように、テストパターン
信号Ｓｔとほぼ同じパルス波形を有するが、その立ち上
がりタイミングがテストパターン信号Ｓｔの立ち上がり
タイミングよりも所定基準クロック分遅れたものとなっ
ている。

【００７２】上記エラー検出用クロック発生回路４３
は、例えば単安定マルチバイブレータにて構成すること
ができ、メモリコントローラ３の出力ポート３６から出
力されるエラー検出用のトリガー信号Ｓｔｅ（以下、単
にエラー検出用トリガー信号と記す）の入力に基づいて
所定パルス幅のエラー検出用クロック信号Ｓｃを発生す
る。このエラー検出用クロック信号Ｓｃは、例えば図５
に示すように、読出し時の列クロック信号ＳＡｃとほぼ
同じパルス波形を有するが、その立ち上がりタイミング
が上記列クロック信号ＳＡｃの立ち上がりタイミングよ
りも数基準クロック分遅れたものとなっている。

【００７３】そして、上記各種回路は、ＣＰＵ３７から
導出されたデータバスＤＢを介して各回路間のデータの
受渡しが行なわれ、更にＣＰＵ３７から導出されたアド
レスバスや制御バス（共に図示せず）を介してそれぞれ
ＣＰＵ３７にて制御されるように構成されている。

【００７４】次に、上記第１の実施の形態に係るドロッ
プアウト検出システム及び半導体メモリ１の処理動作を
説明する。まず、ドロップアウト検出システムにおける
ドロップアウト検出装置２１の動作について説明し、そ
の後に半導体メモリ１の動作について説明する。

【００７５】上記ドロップアウト検出装置２１は、上記
第１の実施の形態に係る半導体メモリ１をイニシャライ
ズするために使用され、特に半導体メモリ１におけるメ
モリセルアレイ１１に多数配置されているメモリセルの
うち、欠陥を有するメモリセル（以下、単に欠陥メモリ
セルと記す）へのアクセスを禁止できるようにアドレス
制御するための情報を作成するため使用される。

【００７６】そして、上記半導体メモリ１のイニシャラ
イズは、操作者がスタートスイッチ２２を操作すること
により開始される。

【００７７】操作者が上記スタートスイッチ２２を操作
することにより、該スイッチ２２から割込み信号Ｓｄが
発生し、後段のテストパターン信号生成回路２３及びタ
イミング発生回路２４に供給される。

【００７８】テストパターン信号生成回路２３は、上記
スイッチ２２からの割込み信号Ｓｄの入力に基づいて所
定のテストパターン信号Ｓｔ（図４参照）を生成して出
力する。

【００７９】上記タイミング発生回路２４は、上記スイ
ッチ２２からの割込み信号Ｓｄの入力に基づいて書込み
イネーブル信号Ｓｗを出力する。この書込みイネーブル
信号Ｓｗは、例えば所定期間、高レベルを維持する信号
波形を有する。

【００８０】そして、これら割込み信号Ｓｄ、テストパ
ターン信号Ｓｔ及び書込みイネーブル信号Ｓｗは、後段
の半導体メモリ１に供給されることになる。具体的に
は、上記割込み信号Ｓｄはイニシャライズ指令信号とし
てメモリコントローラ３の第４の入力端子φ４に供給さ
れ、上記テストパターン信号Ｓｔはメモリ本体２におけ
る書込み／読出し回路１５のデータ入力端子φｉｎに供
給され、書込みイネーブル信号Ｓｗはメモリコントロー
ラ３の第２の入力端子φ２に供給される。

【００８１】上記タイミング発生回路２４から書込みイ
ネーブル信号Ｓｗが出力された時点から所定時間経過後
にテストパターン信号生成回路２３からのテストパター
ン信号Ｓｔの出力が停止し、上記タイミング発生回路２
４から今度は読出しイネーブル信号Ｓｒが出力される。
この読出しイネーブル信号Ｓｒは、半導体メモリ１のメ
モリコントローラ３における第３の入力端子φ３に供給
される。

【００８２】上記読出しイネーブル信号Ｓｒの出力開始
から所定時間経過後に、半導体メモリ１からエラー発生
率に関するデータＤｄが表示装置２６に出力される。表
示装置２６は、半導体メモリ１からの上記データＤｄを
ディスプレイ上にキャラクタ表示する。これによって、
操作者は、半導体メモリ１のエラー発生率を一目で確認
することが可能となる。上記半導体メモリ１からのエラ
ー発生率に関するデータＤｄの表示装置２６への出力に
ついての説明は後で詳細に説明する。

【００８３】次に、上記第１の実施の形態に係る半導体
メモリ１、特にメモリコントローラ３を主体にした処理
動作について図７〜図２１の機能ブロック及びフローチ
ャートを参照しながら説明する。

【００８４】メモリコントローラ３は、まず、図８で示
すステップＳ１において、電源投入と同時に初期動作、
例えば、メモリコントローラ３内のシステムチェックや
メモリチェック及びセットアップ等が行なわれる。

【００８５】次に、ステップＳ２において、プログラム
ＲＯＭ３１から、メモリ制御処理手段５１（メモリ制御
処理プログラム：図７参照）が読み出されて、動作用Ｒ
ＡＭ３３に書き込まれると同時に、このプログラムの動
作中において生成されたデータを一時的に保存するため
や、上記プログラムを構成する各ルーチン間のパラメー
タの受渡しなどに用いられる作業領域が動作用ＲＡＭ３
３中に割り付けられる。

【００８６】また、データＲＡＭ３４に、後述するイニ
シャライズ処理において作成される（あるいは組み替え
られる）データアクセスのためのアドレス（以下、単に
実アドレスと記す）が登録された実アドレステーブルＴ
ＢＬｉが格納される実アドレス格納領域と、エラー検出
対象の行情報及び列情報が登録されたエラーテーブルが
格納されるエラーテーブル格納領域と、データＲＯＭ３
２からの各種固定データが格納される固定データ格納領
域とがそれぞれ割り付けられる。

【００８７】実アドレステーブルＴＢＬｉは、例えば図
２０に示すように、この仕様により決定されたメモリセ
ルアレイの行数に対応した数分のテーブルが実アドレス
格納領域に展開されるものである。各テーブルＴＢＬ０
〜ＴＢＬＭは多数のレコードから構成され、各レコード
にはデータアクセスに使用される実アドレスが登録（格
納）されるようになっている。これら多数のテーブルを
総称して示すときはＴＢＬｉとして記す。ＴＢＬｉの
「ｉ」は、後述するように、行数の更新用に使用される
インデックスレジスタｉに対応させたものである。な
お、図２０においては、代表的にＴＢＬ０〜ＴＢＬ３ま
での実アドレステーブルを示してある。

【００８８】固定データ格納領域は、少なくとも予め仕
様で決められているメモリセルアレイの行数Ｍや列数Ｎ
に関するデータが格納される領域を有する。

【００８９】このステップＳ２においては、上記プログ
ラムの転送処理のほかに、データＲＯＭ３２から各種固
定データを読み出して固定データ格納領域に格納すると
いう処理を行なう。このとき、データＲＯＭ３２に登録
されているメモリセルアレイの行数Ｍ及び列数Ｎが所定
の格納領域に格納される。

【００９０】上記動作用ＲＡＭ３３に読み出されたメモ
リ制御処理プログラム５１は、図７に示すように、アド
レス格納メモリ４からイニシャライズ済みフラグＦＬＧ
を読み出すフラグ読出し手段５２と、各種判別を行う判
別手段５３と、イニシャライズ処理要求に従ってアドレ
ス格納用メモリ４を初期化するメモリ初期化手段５４
と、イニシャライズ処理要求に従ってテストパターン信
号Ｓｔをメモリセルアレイ１１の各メモリセルに書き込
むテストパターン信号書込み処理手段５５と、上記テス
トパターン信号書込み処理手段５５を通じて各メモリセ
ルに書き込まれたテストパターン信号Ｓｔを順次読み出
しながらエラー検出を行なうテストパターン信号読出し
処理手段５６と、実際のデータアクセス時に使用される
アドレス（実アドレス）に関するデータテーブル、即ち
実アドレステーブルＴＢＬｉをエラー検出情報に基づい
て作成する実アドレステーブル作成手段５７と、上記イ
ニシャライズ処理の終了に基づいてイニシャライズ処理
済みフラグをセットするフラグセット手段５８と、上記
イニシャライズ処理の終了に基づいて上記エラー検出情
報からエラー発生率を演算して表示装置に出力するエラ
ー発生率演算出力手段５９とを有して構成されている。

【００９１】そして、このメモリ制御処理プログラム５
１は、まず、図８のステップＳ３において、フラグ読出
し手段５２を通じて、アドレス格納メモリ４の所定記憶
領域からイニシャライズ済みフラグＦＬＧを読み出す。
このイニシャライズ済みフラグＦＬＧは、その内容が
「０」であれば、イニシャライズ済みでないことを示
し、内容が「１」であればイニシャライズ済みであるこ
とを示す。

【００９２】次に、ステップＳ４において、判別手段５
３を通じて、現在イニシャライズ処理済みでないか否か
が判別される。この判別は、例えば上記イニシャライズ
済みフラグＦＬＧの内容が「０」であるかどうかで行な
われる。上記イニシャライズ済みフラグＦＬＧの内容が
「０」で現在イニシャライズ済みでないと判別された場
合は、次のステップＳ５に進む。

【００９３】ステップＳ５においては、判別手段５３を
通じて、イニシャライズ指令信号Ｓｄの入力があったか
どうかの判別が行なわれ、上記イニシャライズ指令信号
Ｓｄの入力があるまで該ステップＳ５が繰り返される。
即ち、イニシャライズ指令待ちとなる。

【００９４】ドロップアウト検出装置２１におけるスタ
ートスイッチ２２が操作されることにより発生する割込
み信号Ｓｄがメモリコントローラ３の第４の入力端子φ
４にイニシャライズ指令信号Ｓｄとして入力された時点
で次のステップＳ６に進み、メモリ初期化手段５４を通
じて、アドレス格納用メモリ４が初期化される。この初
期化処理は、例えば初期値「０」がすべての記憶領域に
書き込まれることにより行なわれる。

【００９５】次に、ステップＳ７において、テストパタ
ーン信号書込み処理手段５５（テストパターン信号書込
み処理サブルーチン）に入る。

【００９６】このテストパターン信号書込み処理手段５
５は、図９に示すように、各種判別を行なう判別手段７
１と、生成された行アドレスデータＤＡｒを出力ポート
３６を介して行アドレスバッファ１６に出力する行アド
レス出力手段７２と、行クロック発生回路４１に対し出
力ポート３６を介して行クロック用トリガー信号Ｓｔｒ
を出力する行クロック用トリガー出力手段７３と、生成
された列アドレスデータＤＡｃを出力ポート３６を介し
て列アドレスバッファ１７に出力する列アドレス出力手
段７４と、列クロック発生回路４２に対し出力ポート３
６を介して列クロック用トリガー信号Ｓｔｃを出力する
列クロック用トリガー出力手段７５とを有して構成され
ている。

【００９７】そして、このテストパターン信号書込み処
理手段５５（テストパターン信号書込み処理サブルーチ
ン）は、図１０に示すように、まず、ステップＳ１０１
において、判別手段７１を通じて、書込みイネーブル信
号Ｓｗが入力されているか否かが判別される。この判別
は、入力ポート３５に接続されている第２の入力端子φ
２の端子電圧が高レベルになっているかどうかで行なわ
れる。このステップＳ１０１においては、書込みイネー
ブル信号Ｓｗが入力されるまで当該判別処理が繰り返さ
れる。即ち、書込みイネーブル信号Ｓｗの入力待ちとな
る。

【００９８】第２の入力端子φ２の端子電圧が高レベル
となって書込みイネーブル信号Ｓｗが入力されたと判別
された場合は、次のステップＳ１０２に進み、行数の更
新用に使用されるインデックスレジスタｉと列数の更新
用に使用されるインデックスレジスタｊにそれぞれ初期
値「０」を格納して各インデックスレジスタｉ及びｊを
初期化する。

【００９９】次に、ステップＳ１０３において、行アド
レス出力手段７２を通じて、インデックスレジスタｉの
値を行アドレスデータＤＡｒとして出力ポート３６を介
して行アドレスバッファ１６に出力する。行アドレスバ
ッファ１６は、メモリコントローラ３からの行アドレス
データＤＡｒを保持する。

【０１００】次に、ステップＳ１０４において、行クロ
ック用トリガー出力手段７３を通じて、行クロック用ト
リガー信号Ｓｔｒを出力ポート３６を介して行クロック
発生回路４１に出力する。行クロック発生回路４１は、
出力ポート３６からの上記行クロック用トリガー信号Ｓ
ｔｒの入力に基づいて、図４に示すように、所定パルス
幅の行クロック信号ＳＡｒを出力する。行アドレスバッ
ファ１６は、保持している行アドレスデータＤＡｒを行
クロック発生回路４１から供給される行クロック信号Ｓ
Ａｒの立ち上がりタイミングで後段の行デコーダ１２に
出力する。

【０１０１】行デコーダ１２への行アドレスデータＤＡ
ｒの入力によって、当該行アドレスデータＤＡｒに対応
する選択線が選択されて、該選択線の電圧レベルが高レ
ベルになる。これによって、当該選択線に接続される全
てのメモリセルのスイッチング用トランジスタがオンに
なる。ここで、行アドレスデータが例えば「Ａ０」であ
る場合、該アドレスデータＤＡｒが行デコーダ１２に入
力されることによって該アドレスデータ「Ａ０」に対応
する選択線、この場合、例えば１行目の選択線Ａ０の電
圧レベルが高レベルとなる。

【０１０２】次に、ステップＳ１０５において、列アド
レス出力手段７４を通じて、インデックスレジスタｊの
値を列アドレスデータＤＡｃとして出力ポート３６を介
して列アドレスバッファ１７に出力する。列アドレスバ
ッファ１７は、メモリコントローラ３からの列アドレス
データＤＡｃを保持する。

【０１０３】次に、ステップＳ１０６において、列クロ
ック用トリガー出力手段７５を通じて、列クロック用ト
リガー信号Ｓｔｃを出力ポート３６を介して列クロック
発生回路４２に出力する。列クロック発生回路４２は、
出力ポート３６からの上記列クロック用トリガー信号Ｓ
ｔｃの入力に基づいて、図４に示すように、所定パルス
幅の列クロック信号ＳＡｃを出力する。列アドレスバッ
ファ１７は、保持している列アドレスデータＤＡｃを列
クロック発生回路４２から供給される列クロック信号Ｓ
Ａｃの立ち上がりタイミングで後段の列デコーダ１３に
出力する。

【０１０４】列デコーダ１３への列アドレスデータＤＡ
ｃの入力によって、当該列アドレスデータＤＡｃに対応
する信号線が選択される。これによって、データ線４に
供給されているテストパターン信号Ｓｔが現在選択され
ている行と列に関するメモリセルに書き込まれる。ここ
で、列アドレスデータＤＡｃが例えば「Ｂ０」である場
合、該アドレスデータＤＡｃが列デコーダ１３に入力さ
れることによって該アドレスデータ「Ｂ０」に対応する
信号線、この場合、例えば１列目の信号線Ｂ０が選択さ
れることになる。

【０１０５】このとき、図４に示すように、テストパタ
ーン信号Ｓｔの立ち上がり時点から僅かに遅れた時点で
当該信号線が選択されることから、上記選択されたメモ
リセルには高レベル信号、即ち論理的に「１」のデータ
が書き込まれることになる。上記例で示すと１行１列目
のメモリセルに論理的に「１」のデータが書き込まれる
ことになる。

【０１０６】次に、ステップＳ１０７において、インデ
ックスレジスタｊの値を＋１更新した後、次のステップ
Ｓ１０８において、判別手段７１を通じて、当該行にお
けるすべての列が終了したか否かが判別される。この判
別は、インデックスレジスタｊの値がデータＲＡＭ３４
の固定データ格納領域に格納されている列数Ｎ以上であ
るかどうかで行なわれる。

【０１０７】インデックスレジスタｊの値が上記列数Ｎ
未満である場合は、ステップＳ１０５に戻り、該ステッ
プＳ１０５以降の処理を繰り返して、次の列のメモリセ
ルにテストパターン信号、この場合、論理的に「１］の
データを書き込む。

【０１０８】そして、当該行に関するすべての列におけ
るメモリセルにテストパターン信号（論理的に「１」の
データ）が書き込まれて、上記ステップＳ１０８におい
てインデックスレジスタｊの値が列数Ｎ以上と判別され
た場合は、次のステップＳ１０９に進み、今度は、イン
デックスレジスタｉの値を＋１更新する。

【０１０９】次に、ステップＳ１１０において、判別手
段７１を通じて、すべての行が終了したか否かが判別さ
れる。この判別は、インデックスレジスタｉの値がデー
タＲＡＭ３４の固定データ格納領域に格納されている行
数Ｍ以上であるかどうかで行なわれる。

【０１１０】インデックスレジスタｉの値が上記行数Ｍ
未満である場合は、ステップＳ１０３に戻り、該ステッ
プＳ１０３以降の処理を繰り返して、次の行に関するす
べてのメモリセルにテストパターン信号、この場合、論
理的に「１］のデータを書き込む。

【０１１１】そして、すべての行におけるメモリセルに
テストパターン信号（論理的に「１」のデータ）が書き
込まれて、上記ステップＳ１１０においてインデックス
レジスタｉの値が行数Ｍ以上と判別された段階で、この
テストパターン信号書込み処理サブルーチン５５が終了
する。

【０１１２】次に、図８に示すメインルーチンに戻り、
次のステップＳ８において、テストパターン信号読出し
処理手段５６（テストパターン信号読出し処理サブルー
チン）に入る。

【０１１３】このテストパターン信号読出し処理手段５
６は、図１１に示すように、上記テストパターン信号書
込み処理手段５５と同様の判別手段７１，行アドレス出
力手段７２，行クロック用トリガー出力手段７３，列ア
ドレス出力手段７４及び列クロック用トリガー出力手段
７５を有し、更にエラー検出用クロック発生回路４３に
対し出力ポート３６を介してエラー検出用トリガー信号
Ｓｔｅを出力するエラー検出用トリガー出力手段７６
と、エラー検出対象の行情報と列情報を登録して構成さ
れるデータテーブル、即ちエラーテーブルをエラー検出
回路５からのエラー検出信号Ｓｓに基づいて作成するエ
ラーテーブル作成手段７７とを有して構成されている。

【０１１４】上記エラーテーブルは、図２１に示すよう
に、多数のレコードにて構成され、各レコードにはエラ
ーが検出されたメモリセルに関する行情報Ｅｉと列情報
Ｅｊが格納されるようになっている。そして、最終レコ
ードにはファイルの終了を示すＥＯＦコードが格納され
る。

【０１１５】上記テストパターン信号読出し処理手段５
６（テストパターン信号読出し処理サブルーチン）は、
図１２に示すように、まず、ステップＳ２０１におい
て、判別手段７１を通じて、読出しイネーブル信号Ｓｒ
が入力されているか否かが判別される。この判別は、入
力ポート３５に接続されている第３の入力端子φ３の端
子電圧が高レベルになっているかどうかで行なわれる。
このステップＳ２０１においては、読出しイネーブル信
号Ｓｒが入力されるまで当該判別処理が繰り返される。
即ち、読出しイネーブル信号Ｓｒの入力待ちとなる。

【０１１６】第３の入力端子φ３の端子電圧が高レベル
となって読出しイネーブル信号Ｓｒが入力されたと判別
された場合は、次のステップＳ２０２に進み、行数の更
新用に使用されるインデックスレジスタｉと列数の更新
用に使用されるインデックスレジスタｊとエラーテーブ
ルのレコード検索用に使用されるインデックスレジスタ
ｋにそれぞれ初期値「０」を格納して各インデックスレ
ジスタｉ，ｊ及びｋを初期化する。

【０１１７】次に、ステップＳ２０３において、行アド
レス出力手段７２を通じて、インデックスレジスタｉの
値を行アドレスデータＤＡｒとして出力ポート３６を介
して行アドレスバッファ１６に出力する。行アドレスバ
ッファ１６は、メモリコントローラ３からの行アドレス
データＤＡｒを保持する。

【０１１８】次に、ステップＳ２０４において、行クロ
ック用トリガー出力手段７３を通じて、行クロック用ト
リガー信号Ｓｔｒを出力ポート３６を介して行クロック
発生回路４１に出力する。行クロック発生回路４１は、
出力ポート３６からの上記行クロック用トリガー信号Ｓ
ｔｒの入力に基づいて、図５に示すように、所定パルス
幅の行クロック信号ＳＡｒを出力する。行アドレスバッ
ファ１６は、保持している行アドレスデータＤＡｒを行
クロック発生回路４１から供給される行クロック信号Ｓ
Ａｒの立ち上がりタイミングで後段の行デコーダ１２に
出力する。

【０１１９】行デコーダ１２への行アドレスデータＤＡ
ｒの入力によって、当該行アドレスデータＤＡｒに対応
する選択線が選択されて、該選択線の電圧レベルが高レ
ベルになる。これによって、当該選択線に接続される全
てのメモリセルのスイッチング用トランジスタがオンに
なる。ここで、行アドレスデータＤＡｒの内容が例えば
「Ａ０」である場合、該アドレスデータＤＡｒが行デコ
ーダ１２に入力されることによって該アドレスデータ
「Ａ０」に対応する選択線、この場合、例えば１行目の
選択線Ａ０の電圧レベルが高レベルとなる。

【０１２０】次に、ステップＳ２０５において、列アド
レス出力手段７４を通じて、インデックスレジスタｊの
値を列アドレスデータＤＡｃとして出力ポート３６を介
して列アドレスバッファ１７に出力する。列アドレスバ
ッファ１７は、メモリコントローラ３からの列アドレス
データＤＡｃを保持する。

【０１２１】次に、ステップＳ２０６において、列クロ
ック用トリガー出力手段７５を通じて、列クロック用ト
リガー信号Ｓｔｃを出力ポート３６を介して列クロック
発生回路４２に出力する。列クロック発生回路４２は、
出力ポート３６からの上記列クロック用トリガー信号Ｓ
ｔｃの入力に基づいて、図５に示すように、所定パルス
幅の列クロック信号ＳＡｃを出力する。列アドレスバッ
ファ１７は、保持している列アドレスデータＤＡｃを列
クロック発生回路４２から供給される列クロック信号Ｓ
Ａｃの立ち上がりタイミングで後段の列デコーダ１３に
出力する。

【０１２２】列デコーダ１３への列アドレスデータＤＡ
ｃの入力によって、当該列アドレスデータＤＡｃに対応
する信号線が選択される。ここで、列アドレスデータＤ
Ａｃの内容が例えば「Ｂ０」である場合、該アドレスデ
ータＤＡｃが列デコーダ１３に入力されることによって
該アドレスデータ「Ｂ０」に対応する信号線、この場
合、例えば１列目の信号線Ｂ０が選択されることにな
る。これによって、現在選択されている行と列に関する
メモリセルに記憶されているデータがデータ線４に現れ
ることから、該メモリセルの記憶データが書込み／読出
し回路１５及び出力端子φｏｕｔを介して読み出される
ことになる。上記例で示すと、１行１列目のメモリセル
の記憶データが読み出されることになる。

【０１２３】次に、ステップＳ１０７において、エラー
検出用トリガー出力手段７６を通じて、エラー検出用ト
リガー信号Ｓｔｅを出力ポート３６を介してエラー検出
用クロック発生回路４３に出力する。エラー検出用クロ
ック発生回路４３は、出力ポート３６からの上記エラー
検出用トリガー信号Ｓｔｅの入力に基づいて、エラー検
出回路５に対し、図５に示すように、所定パルス幅のエ
ラー検出用クロック信号Ｓｃを出力する。

【０１２４】エラー検出回路５は、書込み／読出し回路
１５から出力される読出しデータＤｒを上記エラー検出
用クロック発生回路４３からのエラー検出用クロック信
号Ｓｃの入力に基づいて保持し、Ｑ端子を通じてエラー
検出信号（例えば電圧信号）Ｓｓとしてメモリコントロ
ーラ３に出力する。

【０１２５】この場合、上記テストパターン信号書込み
処理によって、すべてのメモリセルに論理的に「１」の
データを書き込むようにしているため、すべてのメモリ
セルが正常であれば、このエラー検出回路５のＱ端子か
ら出力されるエラー検出信号Ｓｓの例えば電圧レベル
は、すべて高レベルになる。しかし、一部のメモリセル
に結晶欠陥等の欠陥があった場合、上記テストパターン
信号書込み処理よってデータの書込みは行なわれないた
め、該欠陥メモリセルからの読出しデータＤｒは論理的
に「０」のデータとなる。この場合、エラー検出回路５
から出力されるエラー検出信号Ｓｓの電圧レベルは低レ
ベルとなる。

【０１２６】従って、次のステップＳ２０８において
は、判別手段７１を通じて、第４の入力端子φ４に供給
されるエラー検出回路５からのエラー検出信号Ｓｓの電
圧レベルが低レベルであるか否かが判別される。

【０１２７】そして、上記ステップＳ２０８において、
エラー検出回路５からのエラー検出信号Ｓｓのレベルが
低レベルであると判別された場合は、次のステップＳ２
０９に進み、エラーテーブル作成手段７７を通じて、エ
ラーテーブルのインデックスレジスタｋの値で示すレコ
ード目（以下、ｋレコード目と記す）に現在のインデッ
クスレジスタｉ及びｊの値を格納する。以後の説明で
は、エラーテーブルに格納されるインデックスレジスタ
ｉ及びｊの値をそれぞれエラー行数Ｅｉ及びエラー列数
Ｅｊとして記す。

【０１２８】次に、ステップＳ２１０において、インデ
ックスレジスタｋの値を＋１更新する。

【０１２９】上記ステップＳ２１０でのインデックスレ
ジスタｋの更新が終了した段階あるいは上記ステップＳ
２０８においてエラー検出回路５からのエラー検出信号
Ｓｓの電圧レベルが高レベルであると判別された場合
は、次のステップＳ２１１に進み、インデックスレジス
タｊの値を＋１更新する。

【０１３０】次に、ステップＳ２１２において、判別手
段７１を通じて、当該行におけるすべての列が終了した
か否かが判別される。この判別は、インデックスレジス
タｊの値がデータＲＡＭ３４の固定データ格納領域に格
納されている列数Ｎ以上であるかどうかで行なわれる。

【０１３１】インデックスレジスタｊの値が上記列数Ｎ
未満である場合は、ステップＳ２０５に戻り、該ステッ
プＳ２０５以降の処理を繰り返して、次の列におけるメ
モリセルの記憶データを読み出してそのエラー検出を行
なう。

【０１３２】そして、当該行に関するすべての列におけ
るメモリセルの記憶データを読み出して、当該行のすべ
てのメモリセルのエラー検出を行なった場合、次のステ
ップＳ１０９に進み、今度は、インデックスレジスタｉ
の値を＋１更新する。

【０１３３】ここで、例えば行アドレス「Ａ０」に対応
する１行目のすべてのメモリセルのうち、例えば列アド
レス「Ｂ２」及び「Ｂ３」に関するメモリセルに欠陥が
あった場合（図５参照）、インデックスレジスタｉの値
が「０」で、インデックスレジスタｊの値が「２」及び
「３」のときにステップＳ２０９を通ることになるた
め、エラーテーブルの０レコード目にはエラー行数Ｅｉ
＝０，エラー列数Ｅｊ＝２が格納され、１レコード目に
はＥｉ＝０，Ｅｊ＝３が格納されることになる。

【０１３４】次に、ステップＳ２１２において、判別手
段７１を通じて、すべての行が終了したか否かが判別さ
れる。この判別は、インデックスレジスタｉの値がデー
タＲＡＭ３４の固定データ格納領域に格納されている行
数Ｍ以上であるかどうかで行なわれる。

【０１３５】インデックスレジスタｉの値が上記行数Ｍ
未満である場合は、ステップＳ２０３に戻り、該ステッ
プＳ２０３以降の処理を繰り返して、次の行に関するす
べてのメモリセルの記憶データを読み出して各メモリセ
ルのエラー検出を行なう。

【０１３６】そして、すべての行におけるメモリセルの
記憶データを読み出して、すべてのメモリセルのエラー
検出を行なった場合、次のステップＳ２１５に進み、エ
ラーテーブル作成手段７７を通じて、エラーテーブルの
ｋレコード目（最終レコードを指す）にＥＯＦコードを
格納する。このステップＳ２１５による処理が終了した
段階でこのテストパターン信号読出し処理手段５６（テ
ストパターン信号読出し処理サブルーチン）が終了す
る。

【０１３７】次に、図８に示すメインルーチンに戻り、
次のステップＳ９において、実アドレステーブル作成手
段５７（実アドレステーブル作成サブルーチン）に入
る。

【０１３８】この実アドレステーブル作成手段５７は、
図１３に示すように、エラーテーブルをレコード単位に
読み出すエラーテーブル読出し手段８１と、各種判別を
行なう判別手段８２と、行単位に展開された多数の実ア
ドレステーブルＴＢＬ０〜ＴＢＬＭのうち、該当実アド
レステーブルＴＢＬｉの所定レコードに実アドレス又は
ＥＯＦコードを登録（格納）する実アドレス格納手段８
３と、処理の終えた実アドレステーブルＴＢＬｉをアド
レス格納用メモリ４に転送するテーブル転送手段８４
と、エラー検出数をデータＲＡＭ３４の所定格納領域
（エラー検出数格納領域）に格納するエラー検出数登録
手段８５とを有して構成されている。

【０１３９】そして、この実アドレステーブル作成手段
５７（実アドレステーブル作成サブルーチン）は、図１
４に示すように、まず、ステップＳ３０１において、行
数の更新用に使用されるインデックスレジスタｉとエラ
ーテーブルのレコード検索用に使用されるインデックス
レジスタｋにそれぞれ初期値「０」を格納して各インデ
ックスレジスタｉ及びｋを初期化する。

【０１４０】次に、ステップＳ３０２において、エラー
テーブル読出し手段８１を通じて、エラーテーブルのｋ
レコード目を読み出す。

【０１４１】次に、ステップＳ３０３において、判別手
段８２を通じて、エラーテーブルに対する検索処理が終
了したか否かが判別される。この判別は、上記読み出し
たｋレコード目の内容がＥＯＦコードであるか否かで行
なわれる。

【０１４２】上記ｋレコード目の内容がＥＯＦコードで
ない場合は、次のステップＳ３０４に進み、実アドレス
テーブルＴＢＬｉのレコード更新用に使用されるインデ
ックスレジスタｊと実アドレスの更新用に使用されるイ
ンデックスレジスタｍにそれぞれ初期値「０」を格納し
て各インデックスレジスタｊ及びｍを初期化する。

【０１４３】次に、ステップＳ３０５において、判別手
段８２を通じて、現在のインデックスレジスタｉの値と
上記ｋレコード目のエラー行数Ｅｉとが一致しているか
否かが判別される。一致している場合、エラー検出対象
行として次のステップＳ３０６に進む。

【０１４４】ステップＳ３０６においては、判別手段８
２を通じて、今度は、現在のインデックスレジスタｍの
値と上記ｋレコード目のエラー列数Ｅｊとが一致してい
るか否かが判別される。一致している場合、エラー検出
対象列として次のステップＳ３０７に進み、インデック
スレジスタｊの値を補正する。即ち、インデックスレジ
スタｊの値を−１更新し、後のステップＳ３１１でｊの
値が＋１更新されないようにして、実アドレステーブル
ＴＢＬｉに対するレコード更新を行なわないようにす
る。

【０１４５】次に、ステップＳ３０８において、インデ
ックスレジスタｋの値を＋１更新して、エラーテーブル
の次のレコードを検索できるようにし、更に次のステッ
プＳ３０９において、エラーテーブル読出し手段８１を
通じて、エラーテーブルのｋレコード目を読み出す。

【０１４６】次に、ステップＳ３１０において、判別手
段８２を通じて、エラーテーブルに対する検索処理が終
了したか否かが判別される。この判別は、上記読み出し
たｋレコード目の内容がＥＯＦコードであるか否かで行
なわれる。

【０１４７】ｋレコード目の内容がＥＯＦコードでない
場合は、次のステップＳ３１１に進み、インデックスレ
ジスタｊ及びｍをそれぞれ＋１更新する。

【０１４８】一方、上記ステップＳ３０５において現在
のインデックスレジスタｉの値がエラー行数Ｅｉと一致
していないと判別された場合あるいは上記ステップＳ３
０６において現在のインデックスレジスタｊの値がエラ
ー列数Ｅｊと一致していないと判別された場合は、ステ
ップＳ３１２に進む。

【０１４９】このステップＳ３１２においては、実アド
レス格納手段８３を通じて、多数の実アドレステーブル
ＴＢＬ０〜ＴＢＬＭ中、インデックスレジスタｉの値で
示す実アドレステーブル（以下、ｉ番目の実アドレステ
ーブルと記す）ＴＢＬｉのインデックスレジスタｊで示
すレコード目（以下、単にｊレコード目と記す）にイン
デックスレジスタｍの値を格納する。

【０１５０】上記ステップＳ３１２での実アドレスの格
納処理が終了した段階でステップＳ３１１に進み、イン
デックスレジスタｊ及びｍの各値をそれぞれ＋１更新す
る。

【０１５１】次に、ステップＳ３１３において、判別手
段８２を通じて、インデックスレジスタｉの値で示す行
に対応する実アドレステーブルＴＢＬｉへの実アドレス
の登録が終了したか否かが判別される。この判別は、イ
ンデックスレジスタｍの値がデータＲＡＭ３４の固定デ
ータ格納領域に格納されている列数Ｎ以上であるかどう
かで行なわれる。

【０１５２】インデックスレジスタｍの値が列数Ｎ未満
である場合は、ステップＳ３０５に戻り、該ステップＳ
３０５以降の処理を繰り返す。具体的には、次の列にエ
ラーが存在するかどうかの検索を行い、エラーがなけれ
ばその行に関するエラーテーブルのｊレコード目にその
列数（ｍ）を格納し、エラーがあれば実アドレステーブ
ルＴＢＬｉに対するレコード検索用のインデックスを更
新せず、代わりにエラーテーブルの検索用インデックス
を更新するという処理を行なう。

【０１５３】一方、上記ステップＳ３１３において、イ
ンデックスレジスタｍの値が列数Ｎ以上であると判別さ
れた場合は、次のステップＳ３１４に進み、実アドレス
格納手段８３を通じて、ｉ番目のエラーテーブルのｊレ
コード目にＥＯＦコードを格納する。

【０１５４】次に、ステップＳ３１５において、テーブ
ル転送手段８４を通じて、ｉ番目の実アドレステーブル
ＴＢＬｉを出力ポート３６を介してアドレス格納用メモ
リ４に転送する。アドレス格納用メモリ４は、メモリコ
ントローラ３から転送されたｉ番目の実アドレステーブ
ルＴＢＬｉを所定の記憶領域に格納する。

【０１５５】次に、ステップＳ３１６において、インデ
ックスレジスタｉの値を＋１更新した後、ステップＳ３
０４に戻り、該ステップＳ３０４以降の処理を繰り返
す。具体的には、次の行に関するエラー検出情報（次の
行に関するエラーテーブルの内容）に基づき、該行につ
いての実アドレスを当該行に対応する実アドレステーブ
ルＴＢＬｉに登録してアドレス格納用メモリ４に転送す
るという処理を行なう。

【０１５６】上記実アドレステーブルＴＢＬｉの作成処
理中において、エラーテーブルに登録されているエラー
行数及びエラー列数がすべて検索された場合は、ステッ
プＳ３１０からステップＳ３１７に進むことになる。

【０１５７】即ち、ステップＳ３１０の前処理（ステッ
プＳ３０９）においてエラーテーブルのｋレコード目を
読み出しているが、次のステップＳ３１０での判別処理
において上記ｋレコード目の内容がＥＯＦコードである
と判別された場合、エラーテーブルに登録されているエ
ラー行数及びエラー列数がすべて検索されたことを示
し、それ以降のすべての行及び列に関するメモリセルに
はエラーが存在しないことを示す。従って、これらエラ
ーのないメモリセルに関する列数をそれぞれ対応する行
の実アドレステーブルＴＢＬｉに連続的に登録すること
が可能となる。

【０１５８】具体的には、上記ステップＳ３１０からス
テップＳ３１７に進んで、まず、エラー検出数登録手段
８５を通じて、インデックスレジスタｋの値から１を引
いた値をデータＲＡＭ３４のエラー検出数格納領域に格
納する。

【０１５９】その後、ステップＳ３１８において、イン
デックスレジスタｊ及びｍの各値を＋１更新した後、次
のステップＳ３１９において、判別手段８２を通じて、
インデックスレジスタｉの値で示す行に対応する実アド
レステーブルＴＢＬｉへの実アドレスの登録が終了した
か否かが判別される。この判別は、インデックスレジス
タｍの値がデータＲＡＭ３４の固定データ格納領域に格
納されている列数Ｎ以上であるかどうかで行なわれる。

【０１６０】そして、インデックスレジスタｍの値が列
数Ｎ未満であると判別された場合は、ステップＳ３２０
に進み、実アドレス格納手段８３を通じて、ｉ番目の実
アドレステーブルＴＢＬｉのｊレコード目にインデック
スレジスタｍの値を格納した後、ステップＳ３１８に戻
るというルーチン処理を行なう。上記ステップＳ３１８
からステップＳ３２０にかけての処理で、エラーテーブ
ルに登録されている行数及び列数以降の当該行に関する
残りの列についてのすべてのメモリセルの列数が当該行
に関する実アドレステーブルＴＢＬｉに連続的に登録さ
れることになる。

【０１６１】そして、上記ステップＳ３１９において、
インデックスレジスタｍの値が列数Ｎ以上になった段階
で次のステップＳ３２１に進み、実アドレス格納手段８
３を通じて、ｉ番目の実アドレステーブルＴＢＬｉのｊ
レコード目にＥＯＦコードを格納する。

【０１６２】次に、ステップＳ３２２において、テーブ
ル転送手段８４を通じて、ｉ番目の実アドレステーブル
ＴＢＬｉを出力ポート３６を介してアドレス格納用メモ
リ４に転送する。アドレス格納用メモリ４は、メモリコ
ントローラ３から転送されたｉ番目の実アドレステーブ
ルＴＢＬｉを所定の記憶領域に格納する。

【０１６３】次に、ステップＳ３３２３において、イン
デックスレジスタｉの値を＋１更新した後、ステップＳ
３２４に進み、判別手段８２を通じて、すべての行が終
了したか否かが判別される。この判別は、インデックス
レジスタｉの値がデータＲＡＭ３４の固定データ格納領
域に格納されている行数Ｍ以上であるかどうかで行なわ
れる。

【０１６４】インデックスレジスタｉの値が上記行数Ｍ
未満である場合は、ステップＳ３２５に進み、インデッ
クスレジスタｊ及びｍの各値に初期値「０」を格納し
て、これらインデックスレジスタｊ及びｍを初期化す
る。

【０１６５】その後、ステップＳ３２０に進んで、実ア
ドレス格納手段８３を通じて、ｉ番目の実アドレステー
ブルＴＢＬｉのｊレコード目にインデックスレジスタｍ
の値を格納した後、ステップＳ３１８に戻るというルー
チン処理を行なう。このステップＳ３１８からステップ
Ｓ３２０にかけての処理で、エラーテーブルに登録され
ている行数のそれ以降のすべての行に関する実アドレス
テーブルに、順次列数が連続的に登録されていくことに
なる。

【０１６６】そして、上記ステップＳ３２４において、
インデックスレジスタｉの値が行数Ｍ以上と判別された
段階で、この実アドレステーブル作成手段（実アドレス
テーブル作成サブルーチン）５７が終了する。

【０１６７】一方、上記ステップＳ３０３において、エ
ラーテーブルのｋレコード目がＥＯＦコードであると判
別された場合は、ステップＳ３２６に進む。つまり、こ
のステップＳ３０３での処理段階では、ｋ＝０であるた
め、エラーテーブルにエラー行数及び列数は登録されて
いないことを示す。従って、このステップＳ３２６で
は、エラー検出数登録手段８５を通じて、データＲＡＭ
３４のエラー検出数格納領域にエラー検出数として０を
格納する。

【０１６８】その後、ステップＳ３２０以降の処理を繰
り返して、このメモリセルアレイ１１にあるすべてのメ
モリセルに関する列数をそれぞれ対応する行の実アドレ
ステーブルに順次連続的に登録してこの実アドレステー
ブル作成サブルーチン５７が終了する。

【０１６９】次に、図８に示すメインルーチンに戻り、
次のステップＳ１０において、フラグセット手段５８を
通じて、アドレス格納用メモリ４の所定記憶領域にある
イニシャライズ済みフラグＦＬＧに処理済みを示す
「１」をセットする。

【０１７０】次に、ステップＳ１１において、エラー発
生率演算出力手段５９を通じて、エラーの発生率αを演
算する。この演算は、まず、データＲＡＭ３４のエラー
検出数格納領域にされているエラー検出数βと、データ
ＲＡＭ３４の固定データ格納領域に格納されている行数
Ｍ及び列数Ｎを取り出して、以下の式に従って行なわれ
る。

【０１７１】 α＝｛β／（Ｍ＋Ｎ）｝×１００［％］

【０１７２】次に、ステップＳ１２において、上記エラ
ー発生率演算出力手段５９を通じて、上記演算にて求め
たエラー発生率αを出力ポート３６を介して表示装置２
６に出力する。表示装置２６は、メモリコントローラ３
からのエラー発生率αを示すデータＤｄ表示データに変
換してディスプレイ上の所定位置にキャラクタ表示す
る。

【０１７３】これによって、操作者は、半導体メモリ１
のドロップアウトエラーを一目で確認できることにな
る。そして、良品／不良品の選別は、エラー発生率が例
えば１０［％］を越えるものについて不良品として処理
することになる。

【０１７４】次に、上記ステップＳ１２での表示処理及
び上記ステップＳ４においてイニシャライズ済みフラグ
ＦＬＧの内容が「１」であって既にイニシャライズ処理
が済んでいると判別された場合は、次のステップＳ１３
に進み、判別手段５３を通じて、プログラム終了要求が
あったかどうかが判別される。この判別は、電源ＯＦＦ
などの終了要求割り込みの発生があったかどうかで行な
われる。このステップＳ１３においては、プログラム終
了要求があるまで当該判別処理が繰り返される。即ち、
プログラム終了待ちとなる。

【０１７５】そして、上記イニシャライズ処理が終了し
たことに伴って、操作者が半導体メモリ１をドロップア
ウト検出システムから取り外すことにより、半導体メモ
リ１への電源供給が断たれるため、上記メモリ制御処理
手段５１自体が終了することになる。

【０１７６】次に、良品として選別された半導体メモリ
１を例えばコンピュータシステムのメモリとして使用し
た場合のメモリコントローラ３の処理動作、特にデータ
アクセスの処理動作を図１６〜図１９に基づいて説明す
る。

【０１７７】メモリコントローラ３は、まず、図１７で
示すステップＳ４０１において、電源投入と同時に初期
動作、例えば、メモリコントローラ３内のシステムチェ
ックやメモリチェック及びセットアップ等が行なわれ
る。

【０１７８】次に、ステップＳ４０２において、プログ
ラムＲＯＭ３１から、データアクセス処理手段９１（デ
ータアクセス処理プログラム：図１６参照）が読み出さ
れて、動作用ＲＡＭ３３に書き込まれると同時に、この
プログラムの動作中において生成されたデータを一時的
に保存するためや、上記プログラムを構成する各ルーチ
ン間のパラメータの受渡しなどに用いられる作業領域が
動作用ＲＡＭ３３中に割り付けられる。

【０１７９】また、データＲＡＭ３４に、外部のコンピ
ュータ９０等からアクセスバスを通じて送られてくるア
ドレス情報を格納するためのアドレス格納領域と、アド
レス格納メモリ４からの実アドレステーブルＴＢＬｉを
格納するためのテーブル格納領域と、データＲＯＭ３２
からの各種固定データが格納される固定データ格納領域
とがそれぞれ割り付けられる。

【０１８０】このステップＳ４０２においては、上記プ
ログラムの転送処理のほかに、データＲＯＭ３２から各
種固定データを読み出して固定データ格納領域に格納す
るという処理を行なう。

【０１８１】上記動作用ＲＡＭ３３に読み出されたデー
タアクセス処理プログラム９１は、図１６に示すよう
に、アドレス格納メモリ４からイニシャライズ済みフラ
グＦＬＧを読み出すフラグ読出し手段９２と、各種判別
を行なう判別手段９３と、外部のコンピュータ９０等か
ら送られてくるデータを半導体メモリ１に書き込むため
のデータ書込み処理手段９４と、半導体メモリ１に書き
込まれているデータを読み出して外部のコンピュータ９
０等に出力するためのデータ読出し処理手段９５と、半
導体メモリ１がイニシャライズ未処理である場合に外部
のコンピュータ９０等に対してエラーデータＤｅを出力
するエラーデータ出力手段９６とを有して構成されてい
る。

【０１８２】そして、このデータアクセス処理手段９１
（データアクセス処理プログラム）は、まず、図１７の
ステップＳ４０３において、フラグ読出し手段９２を通
じて、アドレス格納メモリ４の所定記憶領域からイニシ
ャライズ済みフラグＦＬＧを読み出す。

【０１８３】次に、ステップＳ４０４において、判別手
段９３を通じて、現在イニシャライズ処理済みであるか
否かが判別される。この判別は、例えば上記イニシャラ
イズ済みフラグＦＬＧの内容が「１」であるかどうかで
行なわれる。上記イニシャライズ済みフラグＦＬＧの内
容が「１」で現在イニシャライズ済みであると判別され
た場合は、次のステップＳ４０５に進む。

【０１８４】ステップＳ４０５においては、判別手段９
３を通じて、書込み要求又は読出し要求があったか否か
の判別が行なわれる。この判別は、第２の入力端子φ２
及び第３の入力端子φ３のいずれかの端子電圧が高レベ
ルになったかどうかで行なわれる。いずれかの入力端子
の端子電圧が高レベルとなって書込みイネーブル信号Ｓ
ｗ又は読出しイネーブル信号Ｓｒの入力があったと判別
された場合は、次のステップＳ４０６に進む。

【０１８５】このステップＳ４０６においては、判別手
段９３を通じて、今回入力されたイネーブル信号は書込
みイネーブル信号Ｓｗであるか否かが判別される。書込
みイネーブル信号Ｓｗの入力である場合は、次のステッ
プＳ４０７において、データ書込み処理手段９４（デー
タ書込み処理サブルーチン）に入る。

【０１８６】このデータ書込み処理手段９４は、図１８
に示すように、各種判別を行なう判別手段１０１と、外
部のコンピュータ９０等からアドレスバス及び入力ポー
ト３５を通じて送られてくるデータアクセス用のアドレ
スデータＤＡｉをデータＲＡＭ３４のアドレス格納領域
に格納するアドレス受取り手段１０２と、このアドレス
受取り手段１０２を通じて受け取られたアドレスデータ
ＤＡｉに基づいて該当する行数と列数を演算する行数・
列数演算手段１０３と、アドレス格納メモリ４に記憶さ
れている実アドレステーブルＴＢＬｉを行単位に入力ポ
ート３５を通じてデータＲＡＭ３４のテーブル格納領域
に格納するテーブル受取り手段１０４と、テーブル格納
領域に格納された実アドレステーブルＴＢＬｉをレコー
ド単位に読み出すテーブル読出し手段１０５と、生成さ
れた行アドレスデータＤＡｒを出力ポート３６を介して
行アドレスバッファ１６に出力する行アドレス出力手段
７２と、行クロック発生回路４１に対し出力ポート３６
を介して行クロック用トリガー信号Ｓｔｒを出力する行
クロック用トリガー出力手段７３と、生成された列アド
レスデータＤＡｃを出力ポート３６を介して列アドレス
バッファ１７に出力する列アドレス出力手段７４と、列
クロック発生回路４２に対し出力ポート３６を介して列
クロック用トリガー信号Ｓｔｃを出力する列クロック用
トリガー出力手段７５とを有して構成されている。

【０１８７】そして、このデータ書込み処理手段９４
は、図１９に示すように、まず、ステップＳ５０１にお
いて、アドレス受取り手段１０２を通じて、外部のコン
ピュータ９０等からアドレスバス及び入力ポート３５を
介して入力されるアクセス用のアドレスデータＤＡｉを
受け取り、データＲＡＭ３４のアドレス格納領域に格納
する。

【０１８８】次に、ステップＳ５０２及びステップＳ５
０３において、行数・列数演算手段１０３を通じて、上
記アドレス格納領域に格納されているアクセス用のアド
レスデータＤＡｉに基づいて、外部のコンピュータ９０
等からのデータＤｗを書き込むべき先頭の行数と列数を
演算し、求めた行数をインデックスレジスタｉに、求め
た列数をインデックスレジスタｊにそれぞれ格納する。

【０１８９】次に、ステップＳ５０４において、テーブ
ル受取り手段１０４を通じて、アドレス格納用メモリ４
に記憶されている多数の実アドレステーブルＴＢＬ０〜
ＴＢＬＭ中、ｉ番目の実アドレステーブルＴＢＬｉを読
み出してデータＲＡＭ３４のテーブル格納領域に格納す
る。

【０１９０】次に、ステップＳ５０５において、テーブ
ル読出し手段１０５を通じて、上記ｉ番目の実アドレス
テーブルＴＢＬｉのｊレコード目を読み出す。

【０１９１】次に、ステップＳ５０６において、判別手
段１０１を通じて、インデックスレジスタｉで示す行
（ｉ行）に関するメモリセルへのデータ書込みが終了し
たか否かが判別される。この判別は、上記読み出したｊ
レコード目の内容がＥＯＦコードであるか否かで行なわ
れる。

【０１９２】上記ｊレコード目の内容がＥＯＦコードで
ない場合は、次のステップＳ５０７に進み、上記ｊレコ
ード目の内容（有効なメモリセルの列数）をインデック
スレジスタｍに格納する。

【０１９３】次に、ステップＳ５０８において、インデ
ックスレジスタｉの値を行アドレスデータＤＡｒとして
出力ポート３６を介して行アドレスバッファ１６に出力
する。行アドレスバッファ１６は、メモリコントローラ
３からの行アドレスデータＤＡｒを保持する。

【０１９４】次に、ステップＳ５０９において、行クロ
ック用トリガー出力手段７３を通じて、行クロック用ト
リガー信号Ｓｔｒを出力ポート３６を介して行クロック
発生回路４１に出力する。行クロック発生回路４１は、
出力ポート３６からの上記行クロック用トリガー信号Ｓ
ｔｒの入力に基づいて所定パルス幅の行クロック信号Ｓ
Ａｒを出力する。行アドレスバッファ１６は、保持して
いる行アドレスデータＤＡｒを行クロック発生回路４１
から供給される行クロック信号ＳＡｒの立ち上がりタイ
ミングで後段の行デコーダ１２に出力する。

【０１９５】行デコーダ１２への行アドレスデータＤＡ
ｒの入力によって、当該行アドレスデータＤＡｒに対応
する選択線が選択されて、該選択線の電圧レベルが高レ
ベルになる。これによって、当該選択線に接続される全
てのメモリセルのスイッチング用トランジスタがオンに
なる。ここで、行アドレスデータＤＡｒが例えば「Ａ
０」である場合、該アドレスデータＤＡｒが行デコーダ
１２に入力されることによって該アドレス「Ａ０」に対
応する選択線、この場合、例えば１行目の選択線Ａ０の
電圧レベルが高レベルとなる。

【０１９６】次に、ステップＳ５１０において、列アド
レス出力手段７４を通じて、インデックスレジスタｍの
値を列アドレスデータＤＡｃとして出力ポート３６を介
して列アドレスバッファ１７に出力する。列アドレスバ
ッファ１７は、メモリコントローラ３からの列アドレス
データＤＡｃを保持する。

【０１９７】次に、ステップＳ５１１において、列クロ
ック用トリガー出力手段７５を通じて、列クロック用ト
リガー信号Ｓｔｃを出力ポート３６を介して列クロック
発生回路４２に出力する。列クロック発生回路４２は、
出力ポート３６からの上記列クロック用トリガー信号Ｓ
ｔｃの入力に基づいて所定パルス幅の列クロック信号Ｓ
Ａｃを出力する。列アドレスバッファ１７は、保持して
いる列アドレスデータＤＡｃを列クロック発生回路４２
から供給される列クロック信号ＳＡｃの立ち上がりタイ
ミングで後段の列デコーダ１３に出力する。

【０１９８】列デコーダ１３への列アドレスデータＤＡ
ｃの入力によって、当該列アドレスデータＤＡｃに対応
する信号線が選択される。ここで、列アドレスデータＤ
Ａｃが例えば「Ｂ０」である場合、該アドレスが列デコ
ーダに入力されることによって該アドレス「Ｂ０」に対
応する信号線、この場合、例えば１列目の信号線Ｂ０が
選択されることになる。これによって、データ線４に供
給されている外部のコンピュータ９０等からのデータＤ
ｗが現在選択されている行と列に関するメモリセルに書
き込まれる。

【０１９９】次に、ステップＳ５１２において、判別手
段１０１を通じて、書込み要求が終了したか否かの判別
が行なわれる。この判別は、書込みイネーブル信号Ｓｗ
が供給される第２の入力端子φ２の電圧レベルが低レベ
ルになったかどうかで行なわれる。

【０２００】上記書込み要求が終了していないと判別さ
れた場合は、ステップＳ５１３に進み、インデックスレ
ジスタｊの値を＋１更新した後、ステップＳ５０５に戻
り、該ステップＳ５０５以降の処理を繰り返す。具体的
には、実アドレステーブルＴＢＬｉの次のレコードを読
み出して、その読み出したレコードに格納されている有
効な列数に対応したメモリセルにデータＤｗを書き込む
という処理を行なう。

【０２０１】そして、上記ステップＳ５０６において、
実アドレステーブルＴＢＬｉのｊレコード目の内容がＥ
ＯＦコードであると判別された場合は、その行に関する
データＤｗの書込みが終了したとしてステップＳ５１４
に進む。

【０２０２】このステップＳ５１４においては、判別手
段１０１を通じて、書込み要求が終了したか否かの判別
が行なわれる。この判別は、書込みイネーブル信号Ｓｗ
が供給される第２の入力端子φ２の電圧レベルが低レベ
ルになったかどうかで行なわれる。

【０２０３】上記書込み要求が終了していないと判別さ
れた場合は、次のステップＳ５１５に進み、インデック
スレジスタｉの値を＋１更新する。

【０２０４】次に、ステップＳ５１６において、インデ
ックスレジスタｊに初期値「０」を格納した後、ステッ
プＳ５０４に進み、該ステップＳ５０４以降の処理を繰
り返す。具体的には、次の行に関する実アドレステーブ
ルＴＢＬｉをアドレス格納用メモリ４から読み出し、そ
の行に関する有効な列のメモリセルにデータＤｗを書き
込むという処理を行なう。

【０２０５】そして、上記ステップＳ５１２又はステッ
プＳ５１４において、書込み要求が終了したと判別され
た場合は、このデータ書込み処理サブルーチン９４が終
了することとなる。

【０２０６】次に、図１７に示すメインルーチンに戻
り、上記ステップＳ４０６において、入力されたイネー
ブル信号が読出しイネーブル信号Ｓｒであると判別され
た場合は、ステップＳ４０８に進み、データ読出し処理
手段９５（データ読出し処理サブルーチン）に入る。

【０２０７】このデータ読出し処理手段９５は、図１８
に示すデータ書込み処理手段９４とほぼ同じ構成を有
し、判別手段１０１，アドレス受取り手段１０２，行数
・列数演算手段１０３，テーブル受取り手段１０４，テ
ーブル読出し手段１０５，行アドレス出力手段７２，行
クロック用トリガー出力手段７３，列アドレス出力手段
７４，列クロック用トリガー出力手段７５とを有して構
成されている。また、その処理動作も図１９で示すデー
タ書込み処理手段とほぼ同じである。

【０２０８】従って、上記データ読出し処理手段９５の
処理動作を図１９のフローチャートに基づいて説明する
と、まず、ステップＳ５０１において、アドレス受取り
手段１０２を通じて、外部のコンピュータ９０等からア
ドレスバス及び入力ポート３５を介して入力されるアク
セス用のアドレスデータＤＡｉを受け取り、データＲＡ
Ｍ３４のアドレス格納領域に格納する。

【０２０９】次に、ステップＳ５０２及びステップＳ５
０３において、行数・列数演算手段１０３を通じて、上
記アドレス格納領域に格納されているアクセス用のアド
レスデータＤＡｉに基づいて、半導体メモリ１に記憶さ
れているデータＤｒを読み出すべき先頭の行数と列数を
演算し、求めた行数をインデックスレジスタｉに、求め
た列数をインデックスレジスタｊにそれぞれ格納する。

【０２１０】次に、ステップＳ５０４において、テーブ
ル受取り手段１０４を通じて、アドレス格納用メモリ４
に記憶されている多数の実アドレステーブルＴＢＬ０〜
ＴＢＬＭ中、ｉ番目の実アドレステーブルＴＢＬｉを読
み出してデータＲＡＭ３４のテーブル格納領域に格納す
る。

【０２１１】次に、ステップＳ５０５において、テーブ
ル読出し手段１０５を通じて、上記ｉ番目の実アドレス
テーブルＴＢＬｉのｊレコード目を読み出す。

【０２１２】次に、ステップＳ５０６において、判別手
段１０１を通じて、インデックスレジスタｉで示す行
（ｉ行）に関するメモリセルからのデータＤｒの読出し
が終了したか否かが判別される。この判別は、上記読み
出したｊレコード目の内容がＥＯＦコードであるか否か
で行なわれる。

【０２１３】上記ｊレコード目の内容がＥＯＦコードで
ない場合は、次のステップＳ５０７に進み、上記ｊレコ
ード目の内容（有効なメモリセルの列数）をインデック
スレジスタｍに格納する。

【０２１４】次に、ステップＳ５０８において、インデ
ックスレジスタｉの値を行アドレスデータＤＡｒとして
出力ポート３６を介して行アドレスバッファ１６に出力
する。行アドレスバッファ１６は、メモリコントローラ
３からの行アドレスデータＤＡｒを保持する。

【０２１５】次に、ステップＳ５０９において、行クロ
ック用トリガー出力手段７３を通じて、行クロック用ト
リガー信号Ｓｔｒを出力ポート３６を介して行クロック
発生回路４１に出力する。行クロック発生回路４１は、
出力ポート３６からの上記行クロック用トリガー信号Ｓ
ｔｒの入力に基づいて所定パルス幅の行クロック信号Ｓ
Ａｒを出力する。行アドレスバッファ１６は、保持して
いる行アドレスデータＤＡｒを行クロック発生回路４１
から出力される行クロック信号ＳＡｒの立ち上がりタイ
ミングで後段の行デコーダ１２に出力する。

【０２１６】行デコーダ１２への行アドレスデータＤＡ
ｒの入力によって、当該行アドレスデータＤＡｒに対応
する選択線が選択されて、該選択線の電圧レベルが高レ
ベルになる。これによって、当該選択線に接続される全
てのメモリセルのスイッチング用トランジスタがオンに
なる。

【０２１７】次に、ステップＳ５１０において、列アド
レス出力手段７４を通じて、インデックスレジスタｍの
値を列アドレスデータＤＡｃとして出力ポート３６を介
して列アドレスバッファ１７に出力する。列アドレスバ
ッファ１７は、メモリコントローラ３からの列アドレス
データＤＡｃを保持する。

【０２１８】次に、ステップＳ５１１において、列クロ
ック用トリガー出力手段７５を通じて、列クロック用ト
リガー信号Ｓｔｃを出力ポート３６を介して列クロック
発生回路４２に出力する。列クロック発生回路４２は、
出力ポート３６からの上記列クロック用トリガー信号Ｓ
ｔｃの入力に基づいて所定パルス幅の列クロック信号Ｓ
Ａｃを出力する。列アドレスバッファ１７は、保持して
いる列アドレスデータＤＡｃを列クロック発生回路４２
から出力される列クロック信号ＳＡｃの立ち上がりタイ
ミングで後段の列デコーダ１３に出力する。

【０２１９】列デコーダ１３への列アドレスデータＤＡ
ｃの入力によって、当該列アドレスデータＤＡｃに対応
する信号線が選択される。これによって、現在選択され
ているメモリセルの記憶データがデータ線４及び書込み
／読出し回路１５並びに出力端子φｏｕｔを通じて外部
のコンピュータ９０等に出力されることになる。

【０２２０】次に、ステップＳ５１２において、判別手
段１０１を通じて、読出し要求が終了したか否かの判別
が行なわれる。この判別は、読出しイネーブル信号Ｓｒ
が供給される第２の入力端子φ２の電圧レベルが低レベ
ルになったかどうかで行なわれる。

【０２２１】上記読出し要求が終了していないと判別さ
れた場合は、ステップＳ５１３に進み、インデックスレ
ジスタｊの値を＋１更新した後、ステップＳ５０５に戻
り、該ステップＳ５０５以降の処理を繰り返す。具体的
には、実アドレステーブルＴＢＬｉの次のレコードを読
み出して、その読み出したレコードに格納されている有
効な列数に対応したメモリセルからその記憶データを読
み出すという処理を行なう。

【０２２２】そして、上記ステップＳ５０６において、
実アドレステーブルＴＢＬｉのｊレコード目の内容がＥ
ＯＦコードであると判別された場合は、その行に関する
すべてのメモリセルに対する記憶データの読み出しが終
了したとしてステップＳ５１４に進む。

【０２２３】このステップＳ５１４においては、判別手
段１０１を通じて、読出し要求が終了したか否かの判別
が行なわれる。この判別は、読出しイネーブル信号Ｓｒ
が供給される第２の入力端子φ２の電圧レベルが低レベ
ルになったかどうかで行なわれる。

【０２２４】上記読出し要求が終了していないと判別さ
れた場合は、次のステップＳ５１５に進み、インデック
スレジスタｉの値を＋１更新する。

【０２２５】次に、ステップＳ５１６において、インデ
ックスレジスタｊに初期値「０」を格納した後、ステッ
プＳ５０４に進み、該ステップＳ５０４以降の処理を繰
り返す。具体的には、次の行に関する実アドレステーブ
ルＴＢＬｉをアドレス格納用メモリ４から読み出し、そ
の行に関する有効な列のメモリセルから記憶データを読
み出すという処理を行なう。

【０２２６】そして、上記ステップＳ５１２又はステッ
プＳ５１４において、読出し要求が終了したと判別され
た場合は、このデータ読出し処理サブルーチン９５が終
了することとなる。

【０２２７】このように、上記第１の実施の形態に係る
半導体メモリ１によれば、まず、上記第１の実施の形態
に係るドロップアウト検出システムにおけるスタートス
イッチ２２の操作によってテストパターン信号Ｓｔが上
記半導体メモリ１に供給されることになり、メモリコン
トローラ３のテストパターン信号書込み手段５５を通じ
て、すべてのメモリセルに論理的に「１」のデータが書
き込まれることになる。このとき、一部のメモリセルに
欠陥があった場合、該欠陥メモリセルには、上記論理的
に「１」のデータは書き込まれない。

【０２２８】上記テストパターン信号の書込み処理が終
了した後、メモリコントローラ３のテストパターン信号
読出し手段５６を通じて、メモリセルアレイ１１の各メ
モリセルからの記憶データの読み出しと同時にエラー検
出処理にて上記欠陥メモリセルが検出され、該欠陥メモ
リセルの行数及び列数がエラーテーブルに登録されるこ
とになる。

【０２２９】その後、メモリコントローラ３における実
アドレステーブル作成手段５７を通じて、欠陥のない有
効なメモリセルに関する行数及び列数が実アドレステー
ブルに登録され、この実アドレステーブルがこのメモリ
コントローラ３に接続されたアドレス格納用メモリ４に
格納されることになる。

【０２３０】そして、外部のコンピュータ９０等を通じ
ての実際のデータアクセスにおいては、アドレス格納用
メモリ４に記憶されている実アドレステーブルに登録さ
れている有効なメモリセルに関する行数及び列数に基づ
いてデータアクセスが行なわれることになる。

【０２３１】従って、半導体メモリ１のメモリセルアレ
イ１１に欠陥メモリセルが存在しても、該欠陥メモリセ
ルへのアクセスを実質的に行なわないようにすることが
可能となるため、外部のコンピュータ９０等からのデー
タを有効に書き込むことができ、また、メモリセルに記
憶されたデータを有効に外部のコンピュータ９０等に出
力させることが可能となる。

【０２３２】しかも、従来は、１つのメモリセルに欠陥
があっても不良品として処理しなければならなかった
が、この第１の実施の形態に係る半導体メモリ１におい
ては、上記のように、有効にデータのアクセスが可能と
なるため、欠陥メモリセルが全体の例えば１０％以上と
なった場合にはじめて不良品として処理することが可能
となり、これは、従来、不良品として処理していた半導
体メモリの救済につながり、半導体メモリ１の製造コス
トの低廉化及び歩留まりの向上を効率よく実現させるこ
とができる。

【０２３３】上記第１の実施の形態においては、テスト
パターン信号の信号波形を論理的に「１０１０・・・」
のデータとして、論理的に「１」の部分が入力されたタ
イミングでメモリセルアレイ１１に行アドレスデータＤ
Ａｒ及び列アドレスデータＤＡｃを供給して各メモリセ
ルに論理的に「１」のデータを書き込むようにし、その
後のテストパターン信号の読出し処理にて読み出したデ
ータが論理的に「０」である場合に、その読出し対象で
あるメモリセルを「欠陥有り」としてエラー検出処理す
るようにしたが、以下に示すような欠陥に対しては対応
できない場合が生じる。

【０２３４】それは、例えばＤＲＡＭを想定した場合、
なんらかの原因によってメモリセルのコンデンサに電荷
が蓄積されている場合である。この場合は、当該メモリ
セルに論理的に「１」のデータを書き込んだ後に読み出
した場合、その読出しデータも論理的に「１」であり、
上記エラー検出処理によれば、欠陥なしのメモリセルと
して処理されることとなる。

【０２３５】従って、半導体メモリ１に供給すべきテス
トパターン信号の信号波形としては、論理的に「１０１
０・・・」のほか、「００００・・・」とすることが好
ましい。

【０２３６】以下、テストパターン信号を上記好ましい
信号形態、即ち論理的に「１０１０・・・」と論理的に
「００００・・・」とした場合の実施の形態（以下、第
２の実施の形態に係る半導体メモリと記す）と該半導体
メモリ１のドロップアウト検出に適用させたシステム
（以下、第２の実施の形態に係るドロップアウト検出シ
ステムと記す）を図２２〜図２８に基づいて説明する。

【０２３７】まず、この第２の実施の形態に係るドロッ
プアウト検出システムは、図２２に示すように、上記図
３で示す第１の実施の形態に係るドロップアウト検出シ
ステムとほぼ同じ構成を有するが、タイミング発生回路
２４からテストパターン信号生成回路２３に対して割込
み信号Ｓｄ２を出力するように配線接続されている点で
異なる。

【０２３８】この割込み信号Ｓｄ２は、最初の読出しイ
ネーブル信号Ｓｒの出力が終了した段階で出力されるも
のである。テストパターン信号生成回路２３は、タイミ
ング発生回路２４からの上記割込み信号Ｓｄ２の入力に
基づいて２つ目のテストパターン信号Ｓｔ２を生成して
半導体メモリ１に出力する。

【０２３９】具体的に説明すると、まず、操作者のスタ
ートスイッチ２２の操作によって該スタートスイッチ２
２から割込み信号Ｓｄがタイミング発生回路２４及びテ
ストパターン信号生成回路２３に供給されると、タイミ
ング発生回路２４は、上記割込み信号Ｓｄの入力に基づ
いて、まず、１回目の書込みイネーブル信号Ｓｗを出力
する。このとき、テストパターン信号生成回路２３にて
第１のテストパターン信号Ｓｔ１（例えば論理的に「１
０１０・・・」のデータ）が生成されて半導体メモリ１
に出力される。

【０２４０】この第１の書込みイネーブル信号Ｓｗの出
力期間においては、半導体メモリ１のメモリコントロー
ラ３におけるテストパターン信号書込み手段を通じて、
メモリ本体の全メモリセルに論理的に「１」のデータが
書き込まれることになる。

【０２４１】上記１回目の書込みイネーブル信号Ｓｗの
出力時点から所定時間経過後において、タイミング発生
回路２４は、１回目の読出しイネーブル信号Ｓｒを出力
する。このとき、半導体メモリ１のメモリコントローラ
３におけるテストパターン信号読出し手段を通じて、メ
モリセルアレイ１１の各メモリセルから記憶データが読
み出され、それと同時にエラー検出処理が行なわれる。
このエラー検出処理によって、第１のテストパターン信
号Ｓｔ１によるエラーテーブルが作成されることとな
る。以下の説明では、第１のテストパターン信号Ｓｔ１
によるエラーテーブルを第１のエラーテーブルとして記
し、該第１のエラーテーブルの各レコードに登録される
エラー行数及びエラー列数をそれぞれＥ１ｉ及びＥ１ｊ
と記す。

【０２４２】上記第１の実施の形態に係る半導体メモリ
１のメモリコントローラ３においては、図８のフローチ
ャートに示すように、その後に実アドレステーブル作成
手段５７による処理動作に入るが、この第２の実施の形
態に係る半導体メモリ１のメモリコントローラ３におい
ては、再びテストパターン信号の書込み処理に入り、続
いてテストパターン信号の読出し処理に入ることにな
る。

【０２４３】具体的に、図２３〜図２８の機能ブロック
及びフローチャートを参照しながらこの第２の実施の形
態に係る半導体メモリ１、特にメモリコントローラ３の
処理動作を説明する。

【０２４４】まず、この第２の実施の形態に係る半導体
メモリ１のメモリ制御処理手段５１は、図２３に示すよ
うに、上記図７で示す第１の実施の形態に係るメモリ制
御処理手段５１と同じように、フラグ読出し手段５２，
判別手段５３，メモリ初期化手段５４，実アドレステー
ブル作成手段５７，フラグセット手段５８，エラー発生
率演算出力手段５９とを具備し、更に、第１のテストパ
ターン信号Ｓｔ１をメモリセルアレイ１１の各メモリセ
ルに書き込む第１のテストパターン信号書込み処理手段
１１１と、該第１のテストパターン信号書込み処理手段
１１１を通じて各メモリセルに書き込まれた第１のテス
トパターン信号Ｓｔ１を順次読み出しながらエラー検出
を行なう第１のテストパターン信号読出し処理手段１１
２と、第２のテストパターン信号Ｓｔ２をメモリセル本
体１１の各メモリセルに書き込む第２のテストパターン
信号書込み処理手段１１３と、該第２のテストパターン
信号書込み処理手段１１３を通じて各メモリセルに書き
込まれた第２のテストパターン信号Ｓｔ２を順次読み出
しながらエラー検出を行なう第２のテストパターン信号
読出し処理手段１１４と、上記第１及び第２のテストパ
ターン信号読出し手段１１２及び１１４にて作成された
第１のエラーテーブル及び第２のエラーテーブルを編集
して一つのエラーテーブルを作成するエラーテーブル編
集処理手段１１５を有して構成されている。

【０２４５】まず、図２４のステップＳ６０１〜ステッ
プＳ６０６までの処理は、図８で示す第１の実施の形態
に係る半導体メモリ１のメモリコントローラ３の処理動
作のうち、ステップＳ１〜ステップＳ６と全く同じであ
る。従って、その詳細説明は省略する。

【０２４６】そして、次のステップＳ６０７において、
第１のテストパターン信号書込み処理手段１１１（第１
のテストパターン信号書込み処理サブルーチン）に入
る。この第１のテストパターン信号書込み処理手段１１
１は、図９及び図１０で示す第１の実施の形態に係るメ
モリ制御処理手段５１のテストパターン信号書込み処理
手段５５とその構成及び処理動作が同じである。簡単に
その処理動作を説明すると、書込みイネーブル信号Ｓｗ
の入力に基づいて処理が開始され、１行１列のメモリセ
ルから順に第１のテストパターン信号Ｓｔ１を書き込ん
でいく。

【０２４７】この場合、テストパターン信号生成回路２
３から供給される第１のテストパターン信号Ｓｔ１の信
号形態が論理的に「１０１０・・・」であることから、
論理的に「１」のデータが書き込まれることになる。そ
して、すべてのメモリセルに対して上記データが書き込
まれた段階で、この第１のテストパターン信号書込み処
理手段１１１（第１のテストパターン信号書込み処理サ
ブルーチン）が終了する。

【０２４８】次に、ステップＳ６０８において、第１の
テストパターン信号読出し処理手段１１２（第２のテス
トパターン信号読出し処理サブルーチン）に入る。この
第１のテストパターン信号読出し処理手段１１２は、図
１１及び図１２で示す第１の実施の形態に係るメモリ制
御処理手段５１のテストパターン信号読出し処理手段５
６とその構成及び処理動作が同じである。簡単にその処
理動作を説明すると、読出しイネーブル信号Ｓｒの入力
に基づいて処理が開始され、１行１列のメモリセルから
順に第１のテストパターン信号Ｓｔ１を読み出してい
く。

【０２４９】このとき、上記第１のテストパターン信号
書込み処理手段１１１による書込み処理にてすべてのメ
モリセルに論理的に「１」のデータが書き込まれている
ことから、すべてのメモリセルが正常であれば、エラー
検出回路５のＱ端子から出力されるエラー検出信号Ｓｓ
の例えば電圧レベルは、すべて高レベルになる。しか
し、一部のメモリセルに結晶欠陥等の欠陥があった場
合、上記テストパターン信号書込み処理よってデータの
書込みは行なわれないため、該欠陥メモリセルからの読
出しデータは論理的に「０」のデータとなる場合があ
り、このような場合、エラー検出回路５から出力される
エラー検出信号の電圧レベルは低レベルとなる。

【０２５０】従って、この第１のテストパターン信号読
出し手段１１２においては、エラー検出信号Ｓｓのレベ
ルが低レベルであるメモリセルの行数と列数を第１のエ
ラーテーブルに格納するという処理を行なう。

【０２５１】次に、ステップＳ６０９において、第２の
テストパターン信号書込み処理手段１１３（第２のテス
トパターン信号書込み処理サブルーチン）に入る。

【０２５２】この第２のテストパターン信号書込み処理
手段１１３は、図９で示すテストパターン信号書込み処
理手段５５とほぼ同じ構成を有し、判別手段７１，行ア
ドレス出力手段７２，行クロック用トリガー出力手段７
３，列アドレス出力手段７４，列クロック用トリガー出
力手段７５とを有して構成されている。

【０２５３】そして、この第２のテストパターン信号書
込み処理手段１１３は、図１０で示すテストパターン信
号書込み処理手段５５と同じ処理を行なう。簡単にその
処理動作を説明すると、第２の書込みイネーブル信号Ｓ
ｗの入力に基づいて処理が開始され、１行１列のメモリ
セルから順に第２のテストパターン信号Ｓｔ２を書き込
んでいく。

【０２５４】この場合、テストパターン信号生成回路２
３から供給される第２のテストパターン信号Ｓｔ２の信
号形態が論理的に「００００・・・」であることから、
論理的に「０」のデータが書き込まれることになる。そ
して、すべてのメモリセルに対して上記データが書き込
まれた段階で、この第２のテストパターン信号書込み処
理手段１１３（第２のテストパターン信号書込み処理サ
ブルーチン）が終了する。

【０２５５】次に、ステップＳ６１０において、第２の
テストパターン信号読出し処理手段１１４（第２のテス
トパターン信号読出し処理サブルーチン）に入る。

【０２５６】この第２のテストパターン信号読出し手段
１１４は、図１１で示すテストパターン信号読出し処理
手段５６とほぼ同じ構成を有し、判別手段７１，行アド
レス出力手段７２，行クロック用トリガー出力手段７
３，列アドレス出力手段７４，列クロック用トリガー出
力手段７５，エラー検出用トリガー出力手段７６及びエ
ラー検出対象の行情報と列情報を登録して構成される第
２のエラーテーブルをエラー検出回路５からのエラー検
出信号Ｓｓに基づいて作成するエラーテーブル作成手段
７７とを有して構成されている。

【０２５７】そして、この第２のテストパターン信号読
出し処理手段１１４は、図１２で示すテストパターン信
号読出し処理手段５６と同じ処理を行なう。簡単にその
処理動作を説明すると、第２の読出しイネーブル信号Ｓ
ｒの入力に基づいて処理が開始され、１行１列のメモリ
セルから順に第２のテストパターン信号Ｓｔ２を読み出
していく。

【０２５８】このとき、上記第２のテストパターン信号
書込み処理手段１１３による書込み処理にてすべてのメ
モリセルに論理的に「０」のデータが書き込まれている
ことから、すべてのメモリセルが正常であれば、エラー
検出回路５のＱ端子から出力されるエラー検出信号Ｓｓ
の例えば電圧レベルは、すべて低レベルになる。しか
し、一部のメモリセルに結晶欠陥等の欠陥があった場
合、上記テストパターン信号書込み処理よってデータの
書込みは行なわれないため、該欠陥メモリセルからの読
出しデータは論理的に「１」のデータとなる場合があ
り、このような場合、エラー検出回路５から出力される
エラー検出信号Ｓｓの電圧レベルは高レベルとなる。

【０２５９】従って、この第２のテストパターン信号読
出し手段１１４においては、エラー検出信号Ｓｓのレベ
ルが高レベルであるメモリセルの行数と列数を第２のエ
ラーテーブルに格納するという処理を行なう。

【０２６０】そして、すべてのメモリセルについてのデ
ータの読出し処理が終了した後、この第２の実施の形態
においては、次のステップＳ６１１においてエラーテー
ブル編集処理手段１１５（エラーテーブル編集処理サブ
ルーチン）に入る。

【０２６１】このエラーテーブル編集処理手段１１５
は、図２５に示すように、第１のエラーテーブルをレコ
ード単位に読み出す第１のエラーテーブル読出し手段１
２１と、第２のエラーテーブルをレコード単位に読み出
す第２のエラーテーブル読出し手段１２２と、第１及び
第２のエラーテーブルから読み出された各レコードがＥ
ＯＦコードであるか否かを判別するＥＯＦ判別手段１２
３と、第１及び第２のエラーテーブルから読み出された
各レコードに格納されているそれぞれのエラー行数の大
小を判別する行数判別手段１２４と、第１及び第２のエ
ラーテーブルから読み出された各レコードに格納されて
いるそれぞれのエラー列数の大小を判別する列数判別手
段１２５と、第１及び第２のエラーテーブルから読み出
された各レコードのうち、上記行数判別手段１２４又は
列数判別手段１２５での判別結果に基づいていずれかの
レコードの内容をエラーテーブルに格納して一つのエラ
ーテーブルを作成するエラーテーブル作成手段１２６と
を有して構成されている。

【０２６２】そして、このエラーテーブル編集処理手段
１１５（エラーテーブル編集処理サブルーチン）は、図
２６に示すように、まず、ステップＳ７０１において、
第１及び第２のエラーテーブルの各レコード検索用に使
用されるインデックスレジスタｉ及びｊ並びにエラーテ
ーブルのレコード検索用に使用されるインデックスレジ
スタｍにそれぞれ初期値「０」を格納して各インデック
スレジスタｉ，ｊ及びｍを初期化する。

【０２６３】次に、ステップＳ７０２において、第１の
エラーテーブル読出し手段１２１を通じて、第１のエラ
ーテーブルのうち、インデックスレジスタｉの値で示す
レコード目（以下、ｉレコード目と記す）を読み出す。

【０２６４】次に、ステップＳ７０３において、ＥＯＦ
判別手段１２３を通じて、上記ｉレコード目の内容がＥ
ＯＦコードであるか否かが判別される。該ｉレコード目
の内容がＥＯＦコードでない場合は、次のステップＳ７
０４に進み、第２のエラーテーブル読出し手段１２２を
通じて、第２のエラーテーブルのうち、インデックスレ
ジスタｊの値で示すレコード目（以下、ｊレコード目と
記す）を読み出す。

【０２６５】次に、ステップＳ７０５において、ＥＯＦ
判別手段１２３を通じて、上記ｊレコード目の内容がＥ
ＯＦコードであるか否かが判別される。該ｊレコード目
の内容がＥＯＦコードでない場合は、次のステップＳ７
０６に進み、行数判別手段１２４を通じて、上記第１の
エラーテーブルおけるｉレコード目のエラー行数Ｅ１ｉ
が、上記第２のエラーテーブルおけるｊレコード目のエ
ラー行数Ｅ２ｉ未満であるか否かが判別される。

【０２６６】上記エラー行数Ｅ１ｉがエラー行数Ｅ２ｉ
未満である場合、即ち第１のエラーテーブルのｉレコー
ド目に登録されているエラー対象のメモリセルが第２の
エラーテーブルのｊレコード目に登録されているエラー
対象のメモリセルよりも読出し順番上、前に存在する場
合は、次のステップＳ７０７に進み、エラーテーブル作
成手段１２６を通じて、上記第１のエラーテーブルにお
けるｉレコード目の内容をエラーテーブルのインデック
スレジスタｍで示す値のレコード目（以下、ｍレコード
目と記す）に格納する。

【０２６７】これにより、エラーテーブルには、第１の
エラーテーブルのｉレコード目に登録されているメモリ
セルの行数及び列数が、第２のエラーテーブルのｊレコ
ード目に登録されているメモリセルの行数及び列数が格
納されるべきレコードよりも前のレコードに格納される
ことになる。

【０２６８】そして、次のステップＳ７０８において、
インデックスレジスタｉの値を＋１更新する。これによ
って、次のテーブル読出し処理においては、第１のエラ
ーテーブルに対しては次のレコードが読み出され、第２
のエラーテーブルに対しては再び同じレコードが読み出
されることになる。

【０２６９】一方、上記ステップＳ７０６において、エ
ラー行数Ｅ１ｉがエラー行数Ｅ２ｉ以上であると判別さ
れた場合は、図２７のステップＳ７０９において、行数
判別手段１２４を通じて、今度は上記エラー行数Ｅ１ｉ
とＥ２ｉが同じか否かが判別される。エラー行数Ｅ１ｉ
とＥ２ｉが同一であると判別された場合は、次のステッ
プＳ７１０に進み、今度は列数判別手段１２５を通じ
て、第１のエラーテーブルのｉレコード目におけるエラ
ー列数Ｅ１ｊと第２のエラーテーブルのｊレコード目に
おけるエラー列数Ｅ２ｊが同一か否かが判別される。

【０２７０】上記エラー列数Ｅ１ｊとＥ２ｊが同一であ
ると判別された場合、即ち第１のテストパターン信号Ｓ
ｔ１に対するエラー対象のメモリセルと第２のテストパ
ターン信号Ｓｔ２に対するエラー対象のメモリセルとが
同じである場合は、次のステップＳ７１１に進み、エラ
ーテーブル作成手段１２６を通じて、代表的に第１のエ
ラーテーブルのｉレコード目の内容をエラーテーブルの
ｍレコード目に格納する。その後、ステップＳ７１２に
おいて、インデックスレジスタｉ及びｊの各値をそれぞ
れ＋１更新する。これによって、次のテーブル読出し処
理において、第１及び第２のエラーテーブル共に、次の
レコードが読み出されることになる。

【０２７１】上記ステップＳ７１０において、エラー列
数Ｅ１ｊとＥ２ｊが同一でないと判別された場合は、ス
テップＳ７１３に進み、列数判別手段１２５を通じて、
エラー列数Ｅ１ｊがエラー列数Ｅ２ｊ未満であるか否か
が判別される。

【０２７２】エラー列数Ｅ１ｊがエラー列数Ｅ２ｊ未満
である場合、即ち第１のエラーテーブルのｉレコード目
に登録されているエラー対象のメモリセルが第２のエラ
ーテーブルのｊレコード目に登録されているエラー対象
のメモリセルよりも読出し順番上、前に存在する場合
は、次のステップＳ７１４に進み、エラーテーブル作成
手段１２６を通じて、第１のエラーテーブルにおけるｉ
レコード目の内容をエラーテーブルのｍレコード目に格
納した後、次のステップＳ７１５において、インデック
スレジスタｉの値を＋１更新する。

【０２７３】一方、上記ステップＳ７１３において、エ
ラー列数Ｅ１ｊがエラー列数Ｅ２ｊよりも大きいと判別
された場合、即ち第１のエラーテーブルのｉレコード目
に登録されているエラー対象のメモリセルが第２のエラ
ーテーブルのｊレコード目に登録されているエラー対象
のメモリセルよりも読出し順番上、後に存在する場合
は、ステップＳ７１６に進み、第２のエラーテーブルに
おけるｊレコード目の内容をエラーテーブルのｍレコー
ド目に格納する。

【０２７４】これにより、エラーテーブルには、第２の
エラーテーブルのｊレコード目に登録されているメモリ
セルの行数及び列数が、第１のエラーテーブルのｉレコ
ード目に登録されているメモリセルの行数及び列数が格
納されるべきレコードよりも前のレコードに格納される
ことになる。

【０２７５】そして、次のステップＳ７１７において、
インデックスレジスタｊの値を＋１更新する。これによ
って、次のテーブル読出し処理においては、第２のエラ
ーテーブルに対しては次のレコードが読み出され、第１
のエラーテーブルに対しては再び同じレコードが読み出
されることになる。

【０２７６】上記ステップＳ７０９において、エラー行
数Ｅ１ｉがエラー行数Ｅ２ｉよりも大きいと判別された
場合、即ち第１のエラーテーブルのｉレコード目に登録
されているエラー対象のメモリセルが第２のエラーテー
ブルのｊレコード目に登録されているエラー対象のメモ
リセルよりも読出し順番上、後に存在する場合は、次の
ステップＳ７１８に進み、エラーテーブル作成手段１２
６を通じて、第２のエラーテーブルにおけるｊレコード
目の内容をエラーテーブルのｍレコード目に格納した
後、次のステップＳ７１９において、インデックスレジ
スタｊの値を＋１更新する。

【０２７７】上記図２６でのステップＳ７０８，図２７
でのステップＳ７１２，ステップＳ７１５，ステップＳ
７１７又はステップＳ７１９の処理が終了した段階で、
図２６で示す次のステップＳ７２０に進んでインデック
スレジスタｍの値を＋１更新した後にステップＳ７０２
に進み、該ステップＳ７０２以降の処理を繰り返す。

【０２７８】そして、上記ステップＳ７０３において、
第１のエラーテーブルにおけるｉレコード目の内容がＥ
ＯＦコードであると判別された場合、即ち第１のエラー
テーブルに対する検索がすべて完了した場合は、図２８
のステップＳ７２１に進み、第２のエラーテーブル読出
し手段１２２を通じて、第２のエラーテーブルのｊレコ
ード目を読み出す。

【０２７９】次に、ステップＳ７２２において、ＥＯＦ
判別手段１２３を通じて、上記ｊレコード目の内容がＥ
ＯＦコードであるか否かが判別される。上記ｊレコード
目の内容がＥＯＦコードでないと判別された場合は、次
のステップＳ７２３に進み、エラーテーブル作成手段１
２６を通じて、上記ｊレコード目の内容をエラーテーブ
ルのｍレコード目に格納した後、インデックスレジスタ
ｊ及びｍの値をそれぞれ＋１更新する。その後、ステッ
プＳ７２１に戻って、該ステップＳ７２１以降の処理を
第２のエラーテーブルの最終レコードまで繰り返す。

【０２８０】そして、上記ステップＳ７２２において、
ｊレコード目の内容がＥＯＦコードであると判別された
場合は、現在最終レコードであるとして次のステップＳ
７２５に進む。この段階で、第１及び第２のエラーテー
ブルへの検索がすべて完了するため、該ステップＳ７２
５においては、エラーテーブル作成手段１２６を通じ
て、エラーテーブルのｍレコード目にＥＯＦコードを格
納する。

【０２８１】一方、上記図２６のステップＳ７０５にお
いて、第２のエラーテーブルにおけるｊレコード目の内
容がＥＯＦコードであると判別された場合、即ち第１の
エラーテーブルに対するすべての検索が完了する前に第
２のエラーテーブルに対する検索がすべて完了した場合
は、ステップＳ７２６に進み、エラーテーブル作成手段
１２６を通じて、第１のエラーテーブルにおけるｉレコ
ード目の内容をエラーテーブルのｍレコード目に格納す
る。

【０２８２】その後、ステップＳ７２７において、イン
デックスレジスタｉ及びｍの各値をそれぞれ＋１更新し
た後、ステップＳ７２８において、第１のエラーテーブ
ル読出し手段１２１を通じて、第１のエラーテーブルの
ｉレコード目を読み出す。

【０２８３】次に、ステップＳ７２９において、ＥＯＦ
判別手段１２３を通じて、上記ｉレコード目の内容がＥ
ＯＦコードであるか否かが判別される。上記ｉレコード
目の内容がＥＯＦコードでないと判別された場合は、上
記ステップＳ７２６に戻って、該ステップＳ７２６以降
の処理を繰り返す。

【０２８４】一方、上記ステップＳ７２９において、Ｅ
ＯＦコードであると判別された場合は、上記ステップＳ
７２５に進み、エラーテーブル作成手段１２６を通じ
て、エラーテーブルのｍレコード目にＥＯＦコードを格
納する。

【０２８５】そして、上記ステップＳ７２５での処理が
終了した段階で、このエラーテーブル編集処理手段１１
５（エラーテーブル編集処理サブルーチン）が終了す
る。

【０２８６】次に、図２４のメインルーチンに戻り、次
のステップＳ６１２において、実アドレステーブル作成
手段５７（実アドレステーブル作成サブルーチン）に入
り、上記エラーテーブル編集処理手段１１５にて作成さ
れたエラーテーブルに基づいて、行単位に実アドレステ
ーブルＴＢＬｉを作成する。即ち、この実アドレステー
ブル作成手段５７によって、各行について、それぞれエ
ラー対象となっていないアクセス上有効なメモリセルに
関する列数が登録された実アドレステーブルＴＢＬｉが
作成されることになる。

【０２８７】その後、ステップＳ６１３において、フラ
グセット手段５８を通じて、アドレス格納用メモリ４の
所定記憶領域にあるイニシャライズ済みフラグＦＬＧに
処理済みを示す「１」をセットする。

【０２８８】次に、ステップＳ６１４において、エラー
発生率演算出力手段５９を通じて、エラーの発生率αを
演算し、次のステップＳ６１５において、上記エラー発
生率演算出力手段５９を通じて、上記演算にて求めたエ
ラー発生率αを出力ポート３６を介して表示装置２６に
出力する。表示装置２６は、メモリコントローラ３から
のエラー発生率αを示すデータＤｄ表示データに変換し
てディスプレイ上の所定位置にキャラクタ表示する。

【０２８９】これによって、操作者は、半導体メモリ１
のドロップアウトエラーを一目で確認できることにな
る。そして、良品／不良品の選別は、エラー発生率が例
えば１０［％］を越えるものについて不良品として処理
することになる。

【０２９０】次に、上記ステップＳ６１５での表示処理
及び上記ステップＳ６０４においてイニシャライズ済み
フラグＦＬＧの内容が「１」であって既にイニシャライ
ズ処理が済んでいると判別された場合は、次のステップ
Ｓ６１６に進み、判別手段５３を通じて、プログラム終
了要求があったかどうかが判別される。この判別は、電
源ＯＦＦなどの終了要求割り込みの発生があったかどう
かで行なわれる。このステップＳ６１６においては、プ
ログラム終了要求があるまで当該判別処理が繰り返され
る。即ち、プログラム終了待ちとなる。

【０２９１】そして、上記イニシャライズ処理が終了し
たことに伴って、操作者が半導体メモリ１をドロップア
ウト検出システムから取り外すことにより、半導体メモ
リ１への電源供給が断たれるため、上記メモリ制御処理
手段５１自体が終了することになる。

【０２９２】この第２の実施の形態に係る半導体メモリ
１においては、スタートスイッチ２２の操作によって、
まず、第１のテストパターン信号Ｓｔ１が上記半導体メ
モリ１に供給されることになり、メモリコントローラ３
の第１のテストパターン信号書込み手段１１１を通じ
て、すべてのメモリセルに論理的に「１」のデータが書
き込まれることになる。このとき、一部のメモリセルに
欠陥があった場合、該欠陥メモリセルには、上記論理的
に「１」のデータは書き込まれない。

【０２９３】上記第１のテストパターン信号Ｓｔ１の書
込み処理が終了した後、メモリコントローラ３の第１の
テストパターン信号読出し手段１１２を通じて、メモリ
セルアレイ１１の各メモリセルからの記憶データの読み
出しと同時にエラー検出処理にて上記欠陥メモリセルが
検出され、該欠陥メモリセルの行数及び列数が第１のエ
ラーテーブルに登録されることになる。

【０２９４】その後、タイミング発生回路２４からの割
り込み信号Ｓｄ２の発生に伴って、今度は第２のテスト
パターン信号Ｓｔ２が上記半導体メモリ１に供給される
ことになり、メモリコントローラ３の第２のテストパタ
ーン信号書込み手段１１３を通じて、すべてのメモリセ
ルに論理的に「０」のデータが書き込まれることにな
る。このとき、一部のメモリセルに欠陥があった場合、
該欠陥メモリセルには、上記論理的に「０」のデータは
書き込まれない。

【０２９５】上記第２のテストパターン信号Ｓｔ２の書
込み処理が終了した後、メモリコントローラ３の第２の
テストパターン信号読出し手段１１４を通じて、メモリ
セルアレイ１１の各メモリセルからの記憶データの読み
出しと同時にエラー検出処理にて上記欠陥メモリセルが
検出され、該欠陥メモリセルの行数及び列数が第２のエ
ラーテーブルに登録されることになる。

【０２９６】その後、エラーテーブル編集処理手段１１
５を通じて、第１のエラーテーブルと第２のエラーテー
ブルに対する編集処理が行なわれ、第１及び第２のエラ
ーテーブルにおけるそれぞれの内容が読出し順序に従っ
た配列で編集されて一つのエラーテーブルが作成される
ことになる。

【０２９７】その後、上記エラーテーブルの内容に基づ
き、メモリコントローラ３における実アドレステーブル
作成手段５７を通じて、欠陥のない有効なメモリセルに
関する行数及び列数が実アドレステーブルＴＢＬｉに登
録され、この実アドレステーブルＴＢＬｉがこのメモリ
コントローラ３に接続されたアドレス格納用メモリ４に
格納されることになる。

【０２９８】そして、外部のコンピュータ９０等を通じ
ての実際のデータアクセスにおいては、アドレス格納用
メモリ４に記憶されている実アドレステーブルＴＢＬｉ
に登録されている有効なメモリセルに関する行数及び列
数に基づいてデータアクセスが行なわれることになる。

【０２９９】従って、半導体メモリ１のメモリセルアレ
イ１１に欠陥メモリセルが存在しても、該欠陥メモリセ
ルへのアクセスを実質的に行なわないようにすることが
可能となるため、外部のコンピュータ９０等からのデー
タを有効に書き込むことができ、また、メモリセルに記
憶されたデータを有効に外部のコンピュータ９０等に出
力させることが可能となる。

【０３００】しかも、従来は、１つのメモリセルに欠陥
があっても不良品として処理しなければならなかった
が、この第２の実施の形態に係る半導体メモリ１におい
ては、上記のように、有効にデータのアクセスが可能と
なるため、欠陥メモリセルが全体の例えば１０％以上と
なった場合にはじめて不良品として処理することが可能
となり、これは、従来、不良品として処理していた半導
体メモリ１の救済につながり、半導体メモリ１の製造コ
ストの低廉化及び歩留まりの向上を効率よく実現させる
ことができる。

【０３０１】特に、この第２の実施の形態に係る半導体
メモリ１においては、論理的に「１」のデータを書き込
んだ場合のエラー検出と論理的に「０」のデータを書き
込んだ場合のエラー検出を共に行なうことができるた
め、論理的に「１」のデータを書き込んだ場合のエラー
検出において見逃すおそれのある欠陥メモリセルを確実
に検出することができ、半導体メモリ１の信頼性を更に
向上させることが可能となる。

【０３０２】上記第１及び第２の実施の形態において
は、共に救済構造のない半導体メモリに適用した場合を
示したが、その他、冗長メモリセルアレイを有する救済
構造をもった半導体メモリにも適用させることが可能で
ある。

【０３０３】この場合、まず、冗長メモリセルアレイ以
外の正規のメモリセルアレイに対するスクリーニングを
行なって、正規のメモリセルアレイに存在する欠陥メモ
リセルを検出し、その検出された欠陥メモリセルを含む
行あるいは列に関するアドレスを例えばヒューズＲＯＭ
に記憶させる。

【０３０４】その後に、正規のメモリセルアレイに存在
する欠陥メモリセルのうち、冗長メモリセルに救済され
たメモリセルを除く欠陥メモリセルの行数及び列数が登
録されたエラーテーブルを作成し、このエラーテーブル
の内容に基づいて実アドレステーブルを作成するという
処理を行なう。

【０３０５】この場合、冗長メモリセルをもってしても
救済できないほど多くの欠陥メモリセルがあったとして
も救済した欠陥メモリセル以外の欠陥メモリセルの数が
全体のメモリセル数に対して例えば１０％以下であれば
良品として取り扱うことが可能となるため、冗長メモリ
セルアレイを有する半導体メモリの歩留まりの向上を効
率よく図ることができる。

【０３０６】

【発明の効果】上述のように、本発明に係るメモリ装置
によれば、メモリ装置の結晶欠陥等に基づくドロップア
ウトを検出し、この検出結果に基づいて上記ドロップア
ウト部分へのアクセスをパスできるアドレス制御が行な
われることになり、メモリ装置が例えば半導体メモリで
ある場合において、該半導体メモリを構成するいくつか
のメモリセルに欠陥があったとしても、欠陥のあるメモ
リセルへのアクセスは行なわないため、見かけ上、良品
として処理することが可能となり、メモリ装置の歩留ま
りの向上及び製造コストの低廉化を効率よく実現させる
ことができる。

【０３０７】また、本発明に係るメモリ装置のドロップ
アウト検出システムによれば、メモリ装置の結晶欠陥等
に基づくドロップアウトを検出し、この検出結果に基づ
いて上記ドロップアウト部分へのアクセスをパスできる
アドレス制御を行なうことができ、その結果、メモリ装
置が例えば半導体メモリである場合において、該半導体
メモリを構成するいくつかのメモリセルに欠陥があった
としても、欠陥のあるメモリセルへのアクセスは行なわ
ないため、見かけ上、良品として処理することが可能と
なり、メモリ装置の歩留まりの向上及び製造コストの低
廉化を効率よく実現させることができる。

【０３０８】また、本発明に係るメモリ装置のドロップ
アウト検出方法によれば、メモリ装置の結晶欠陥等に基
づくドロップアウトを検出し、この検出結果に基づいて
上記ドロップアウト部分へのアクセスをパスできるアド
レス制御が行なわれることになり、メモリ装置が例えば
半導体メモリである場合において、該半導体メモリを構
成するいくつかのメモリセルに欠陥があったとしても、
欠陥のあるメモリセルへのアクセスは行なわないため、
見かけ上、良品として処理することが可能となり、メモ
リ装置の歩留まりの向上及び製造コストの低廉化を効率
よく実現させることができる。

【図面の簡単な説明】

【図１】本発明に係るメモリ装置を半導体メモリに適用
した１つの実施の形態例（以下、単に第１の実施の形態
に係る半導体メモリと記す）を示す構成図である。

【図２】第１の実施の形態に係る半導体メモリのメモリ
セルアレイに配列されるメモリセルの構成を示す回路図
である。

【図３】本発明に係るメモリ装置のドロップアウト検出
システムを半導体メモリを構成する各メモリセルのドロ
ップアウト検出に適用した１つの実施の形態例（以下、
単に第１の実施の形態に係るドロップアウト検出システ
ムと記す）を示す構成図である。

【図４】メモリコントローラでのテストパターン信号の
書込み処理を示すタイミングチャートである。

【図５】メモリコントローラでのテストパターン信号の
読出し処理を示すタイミングチャートである。

【図６】メモリコントローラのハード構成を示すブロッ
ク図である。

【図７】第１の実施の形態に係る半導体メモリにおける
メモリ制御処理手段の処理動作を示す機能ブロック図で
ある。

【図８】メモリ制御処理手段の処理動作を示すフローチ
ャートである。

【図９】テストパターン書込み処理手段の処理動作を示
す機能ブロック図である。

【図１０】テストパターン書込み処理手段の処理動作を
示すフローチャートである。

【図１１】テストパターン読出し処理手段の処理動作を
示す機能ブロック図である。

【図１２】テストパターン読出し処理手段の処理動作を
示すフローチャートである。

【図１３】実アドレステーブル作成手段の処理動作を示
す機能ブロック図である。

【図１４】実アドレステーブル作成手段の処理動作を示
すフローチャート（その１）である。

【図１５】実アドレステーブル作成手段の処理動作を示
すフローチャート（その２）である。

【図１６】データアクセス処理手段の処理動作を示す機
能ブロック図である。

【図１７】データアクセス処理手段の処理動作を示すフ
ローチャートである。

【図１８】データ書込み（読出し）処理手段の処理動作
を示す機能ブロック図である。

【図１９】データ書込み（読出し）処理手段の処理動作
を示すフローチャートである。

【図２０】実アドレステーブルの内訳を示す説明図であ
る。

【図２１】エラーテーブルの内訳を示す説明図である。

【図２２】本発明に係るメモリ装置のドロップアウト検
出システムを半導体メモリを構成する各メモリセルのド
ロップアウト検出に適用した他の実施の形態例（以下、
単に第２の実施の形態に係るドロップアウト検出システ
ムと記す）を示す構成図である。

【図２３】第２の実施の形態に係る半導体メモリにおけ
るメモリ制御処理手段の処理動作を示す機能ブロック図
である。

【図２４】メモリ制御処理手段の処理動作を示すフロー
チャートである。

【図２５】エラーテーブル編集処理手段の処理動作を示
す機能ブロック図である。

【図２６】エラーテーブル編集処理手段の処理動作を示
すフローチャート（その１）である。

【図２７】エラーテーブル編集処理手段の処理動作を示
すフローチャート（その２）である。

【図２８】エラーテーブル編集処理手段の処理動作を示
すフローチャート（その３）である。

【符号の説明】

１半導体メモリ２メモリ本体３メモリコントローラ４アドレス格納用メモリ５エラー検出回路１１メモリセルアレイ１２行デコーダ１３列デコーダ２１ドロップアウト検出装置２２スタートスイッチ２３テストパターン信号生成回路２４タイミング発生回路２６表示装置５１メモリ制御処理手段５５テストパターン信号書込み処理手段５６テストパターン信号読出し処理手段５７実アドレステーブル作成手段５９エラー発生率演算出力手段７７エラーテーブル作成手段８１エラーテーブル読出し手段８３実アドレス格納手段８４テーブル転送手段８５エラー検出数登録手段９０コンピュータ９１データアクセス処理手段９４データ書込み処理手段９５データ読出し処理手段１０４テーブル受取り手段１０５テーブル読出し手段１１１第１のテストパターン信号書込み処理手段１１２第１のテストパターン信号読出し処理手段１１３第２のテストパターン信号書込み処理手段１１４第２のテストパターン信号読出し処理手段１１５エラーテーブル編集処理手段

Claims

【特許請求の範囲】

【請求項１】指定されたアドレスに従って情報信号が
アクセスされるメモリ装置本体と、テストパターン信号を順次生成されるアドレスに従って
メモリ装置本体に書き込むテストパターン書込み手段
と、上記メモリ装置本体に書き込まれた上記テストパターン
信号を順次生成されるアドレスに従って読み出すテスト
パターン読出し手段と、上記メモリ装置本体から読み出されたテストパターン信
号の属性からエラーの存否を検出するエラー検出手段
と、上記順次生成されるアドレスのうち、上記エラー検出手
段でのエラー検出対象のアドレスを所定の規則に従って
記憶するアドレス記憶手段と、上記アドレス記憶手段に記憶されたアドレスに基づい
て、上記情報信号のアクセス用アドレスを発生する実ア
ドレス発生手段とを有することを特徴とするメモリ装
置。
【請求項２】上記テストパターン信号は、メモリ担体
に対して論理的に「１」を書き込むための第１のテスト
パターン信号と上記メモリ担体に対して論理的に「０」
を書き込むための第２のテストパターン信号とを有し、上記エラー検出手段は、上記メモリ装置本体から読み出
された上記第１のテストパターン信号及び第２のテスト
パターン信号の各属性からエラーの存否を検出すること
を特徴とする請求項１記載のメモリ装置。
【請求項３】上記エラー検出手段は、上記メモリ装置
本体から読み出されたテストパターン信号をエラー検出
用クロックにてサンプリングし、上記アドレス記憶手段は、上記エラー検出手段からの出
力の極性反転期間におけるアドレスをエラー検出対象ア
ドレスとして上記所定の規則に従って記憶することを特
徴とする請求項１又は２記載のメモリ装置。
【請求項４】上記エラー検出手段は、上記メモリ装置
本体から読み出されたテストパターン信号と正規のテス
トパターン信号との互いの属性を比較し、上記アドレス記憶手段は、上記エラー検出手段での上記
比較において、互いに属性の異なる期間におけるアドレ
スをエラー検出対象アドレスとして上記所定の規則に従
って記憶することを特徴とする請求項１記載のメモリ装
置。
【請求項５】上記エラー検出手段は、上記メモリ装置
本体から読み出された第１のテストパターン信号と正規
の第１のテストパターン信号との互いの属性の比較（第
１の比較）及び上記メモリ装置本体から読み出された第
２のテストパターン信号と正規の第２のテストパターン
信号との互いの属性の比較（第２の比較）を行い、上記アドレス記憶手段は、上記エラー検出手段での上記
第１の比較及び第２の比較において、それぞれ互いに属
性の異なる期間におけるアドレスをエラー検出対象アド
レスとして上記所定の規則に従って記憶することを特徴
とする請求項２記載のメモリ装置。
【請求項６】上記所定の規則は、エラー検出対象のア
ドレスを排除するものであって、上記アドレス記憶手段には、上記順次生成されるアドレ
スのうち、上記エラー検出対象のアドレスを除くアドレ
スが記憶されることを特徴とする請求項１〜５のいずれ
か１記載のメモリ装置。
【請求項７】上記所定の規則は、エラー検出対象でな
いアドレスを排除するものであって、上記アドレス記憶手段には、上記順次生成されるアドレ
スのうち、上記エラー検出対象のアドレスのみが記憶さ
れることを特徴とする請求項１〜５のいずれか１記載の
メモリ装置。
【請求項８】指定されたアドレスに従って情報信号が
アクセスされるメモリ装置本体と、テストパターン信号を順次生成されるアドレスに従って
メモリ装置本体に書き込むテストパターン書込み手段
と、上記メモリ装置本体に書き込まれた上記テストパターン
信号を順次生成されるアドレスに従って読み出すテスト
パターン読出し手段と、上記メモリ装置本体から読み出されたテストパターン信
号の属性からエラーの存否を検出するエラー検出手段
と、上記順次生成されるアドレスのうち、上記エラー検出手
段でのエラー検出対象のアドレスを所定の規則に従って
記憶するアドレス記憶手段と、上記アドレス記憶手段に記憶されたアドレスに基づい
て、上記情報信号のアクセス用アドレスを発生する実ア
ドレス発生手段とを具備したメモリ装置と、ドロップアウト検出テストの開始の指示に基づいて、上
記メモリ装置における上記メモリ装置本体に供給すべき
上記テストパターン信号を基準クロックに基づいて生成
するテストパターン信号生成手段と、上記ドロップアウト検出テストの開始の指示に基づい
て、上記メモリ装置における上記テストパターン書込み
手段に対し、上記基準クロックの計数に基づく所定期
間、書込みイネーブル信号を出力し、該所定期間経過後
において、上記メモリ装置における上記テストパターン
読出し手段に対し、読出しイネーブル信号を出力するタ
イミング発生手段と、上記メモリ装置における上記エラー検出手段でのエラー
検出回数に基づいて、エラーの発生率を表示する表示手
段とを具備したドロップアウト検出装置とを有するメモ
リ装置のドロップアウト検出システム。
【請求項９】上記テストパターン生成回路にて生成さ
れるテストパターン信号は、メモリ担体に対して論理的
に「１」を書き込むための第１のテストパターン信号と
上記メモリ担体に対して論理的に「０」を書き込むため
の第２のテストパターン信号とを有し、上記メモリ装置における上記エラー検出手段は、上記メ
モリ装置本体から読み出された上記第１のテストパター
ン信号及び第２のテストパターン信号の各属性からエラ
ーの存否を検出することを特徴とする請求項８記載のメ
モリ装置のドロップアウト検出システム。
【請求項１０】上記メモリ装置における上記エラー検
出手段は、上記メモリ装置本体から読み出されたテスト
パターン信号をエラー検出用クロックにてサンプリング
し、上記メモリ装置におけるアドレス記憶手段は、上記エラ
ー検出手段からの出力の極性反転期間におけるアドレス
をエラー検出対象アドレスとして上記所定の規則に従っ
て記憶することを特徴とする請求項８又は９記載のメモ
リ装置のドロップアウト検出システム。
【請求項１１】上記メモリ装置における上記エラー検
出手段は、上記メモリ装置本体から読み出されたテスト
パターン信号と正規のテストパターン信号との互いの属
性を比較し、上記メモリ装置における上記アドレス記憶手段は、上記
エラー検出手段での上記比較において、互いに属性の異
なる期間におけるアドレスをエラー検出対象アドレスと
して上記所定の規則に従って記憶することを特徴とする
請求項８記載のメモリ装置のドロップアウト検出システ
ム。
【請求項１２】上記メモリ装置における上記エラー検
出手段は、上記メモリ装置本体から読み出された第１の
テストパターン信号と正規の第１のテストパターン信号
との互いの属性の比較（第１の比較）及び上記メモリ装
置本体から読み出された第２のテストパターン信号と正
規の第２のテストパターン信号との互いの属性の比較
（第２の比較）を行い、上記メモリ装置における上記アドレス記憶手段は、上記
エラー検出手段での上記第１の比較及び第２の比較にお
いて、それぞれ互いに属性の異なる期間におけるアドレ
スをエラー検出対象アドレスとして上記所定の規則に従
って記憶することを特徴とする請求項９記載のメモリ装
置のドロップアウト検出システム。
【請求項１３】上記所定の規則は、エラー検出対象の
アドレスを排除するものであって、上記メモリ装置における上記アドレス記憶手段には、上
記順次生成されるアドレスのうち、上記エラー検出対象
のアドレスを除くアドレスが記憶されることを特徴とす
る請求項８〜１２のいずれか１記載のメモリ装置のドロ
ップアウト検出システム。
【請求項１４】上記所定の規則は、エラー検出対象で
ないアドレスを排除するものであって、上記メモリ装置における上記アドレス記憶手段には、上
記順次生成されるアドレスのうち、上記エラー検出対象
のアドレスのみが記憶されることを特徴とする請求項８
〜１２のいずれか１記載のメモリ装置のドロップアウト
検出システム。
【請求項１５】ドロップアウト検出テストの開始の指
示に基づいて、メモリ装置本体にテストパターン信号を
アドレス順次に書き込み、上記テストパターン信号のメモリ装置本体への書き込み
終了後、メモリ装置本体からテストパターン信号をアド
レス順次に読み出し、上記メモリ装置本体から読み出された上記テストパター
ン信号の属性からドロップアウトエラーの存否を検出
し、上記メモリ装置本体に順次供給されるアドレスのうち、
エラー検出対象のアドレスを所定の規則に従って記憶
し、この記憶されたアドレスに基づいて、上記情報信号のア
クセス用アドレスを生成し、この生成されたアクセス用
アドレスに基づいて上記情報信号のアクセスを行なうこ
とを特徴とするメモリ装置のドロップアウト検出方法。
【請求項１６】上記テストパターン信号は、メモリ担
体に対して論理的に「１」を書き込むための第１のテス
トパターン信号と上記メモリ担体に対して論理的に
「０」を書き込むための第２のテストパターン信号とを
有し、上記エラー検出処理は、上記メモリ装置本体から読み出
された上記第１のテストパターン信号及び第２のテスト
パターン信号の各属性からエラーの存否を検出すること
を特徴とする請求項１５記載のメモリ装置のドロップア
ウト検出方法。
【請求項１７】上記エラー検出処理は、上記メモリ装
置本体から読み出されたテストパターン信号をエラー検
出用クロックにてサンプリングし、上記アドレスの記憶処理は、上記エラー検出処理にて得
られる検出出力の極性反転期間におけるアドレスをエラ
ー検出対象アドレスとして上記所定の規則に従って記憶
することを特徴とする請求項１５又は１６記載のメモリ
装置のドロップアウト検出方法。
【請求項１８】上記エラー検出処理は、上記メモリ装
置本体から読み出されたテストパターン信号と正規のテ
ストパターン信号との互いの属性を比較し、上記アドレスの記憶処理は、上記エラー検出処理での上
記比較において、互いに属性の異なる期間におけるアド
レスをエラー検出対象アドレスとして上記所定の規則に
従って記憶することを特徴とする請求項１５記載のメモ
リ装置のドロップアウト検出方法。
【請求項１９】上記エラー検出処理は、上記メモリ装
置本体から読み出された第１のテストパターン信号と正
規の第１のテストパターン信号との互いの属性の比較
（第１の比較）及び上記メモリ装置本体から読み出され
た第２のテストパターン信号と正規の第２のテストパタ
ーン信号との互いの属性の比較（第２の比較）を行い、上記アドレス記憶処理は、上記エラー検出処理での上記
第１の比較及び第２の比較において、それぞれ互いに属
性の異なる期間におけるアドレスをエラー検出対象アド
レスとして上記所定の規則に従って記憶することを特徴
とする請求項１６記載のメモリ装置のドロップアウト検
出方法。
【請求項２０】上記所定の規則は、エラー検出対象の
アドレスを排除するものであって、上記アドレスの記憶処理においては、上記メモリ装置本
体に順次供給されるアドレスのうち、上記エラー検出対
象のアドレスを除くアドレスが記憶されることを特徴と
する請求項１５〜１９のいずれか１記載のメモリ装置の
ドロップアウト検出方法。
【請求項２１】上記所定の規則は、エラー検出対象で
ないアドレスを排除するものであって、上記アドレスの記憶処理においては、上記メモリ装置本
体に順次供給されるアドレスのうち、上記エラー検出対
象のアドレスのみが記憶されることを特徴とする請求項
１５〜１９のいずれか１記載のメモリ装置のドロップア
ウト検出方法。