JPH09107353A - ディジタル加入者線をディジタル伝送設備に結合するためのインタフェース回路及び方法 - Google Patents
ディジタル加入者線をディジタル伝送設備に結合するためのインタフェース回路及び方法Info
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- JPH09107353A JPH09107353A JP8147620A JP14762096A JPH09107353A JP H09107353 A JPH09107353 A JP H09107353A JP 8147620 A JP8147620 A JP 8147620A JP 14762096 A JP14762096 A JP 14762096A JP H09107353 A JPH09107353 A JP H09107353A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4915—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution
-
- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】
【課題】 チャネル装置またはラインカードで０バイト
置換を行い、基本又は一次群サービス総合スデジタル通
信網（ＩＳＤＮ）線をＴ１網またはその他のデジタル伝
送設備に結合するインタフェース回路を得ることであ
る。 【解決の手段】 このインタフェース回路の送信側で
は、ＩＳＤＮインタフェース回路のＢチャネルに全部０
のデータバイトが生ずると、対応する０バイト指示子
（ＺＢＩ）フラグがＤ＋チャネルに発生させられ、か
つ、全部０のバイトが、指定されたデータバイトまたは
所定のデータバイトではなくて、先行する非０データバ
イトによって置換させられる。受信側では、Ｂチャネル
に繰返しデータバイトが生じたことが検出され、現在の
データバイトを全部０のデータバイトで置換させて元の
データを回復させる。その後でＺＢＩフラグ誤り検査ビ
ットとして用いて、全部０のバイトの再挿入が正しかっ
たことを確認する。
置換を行い、基本又は一次群サービス総合スデジタル通
信網（ＩＳＤＮ）線をＴ１網またはその他のデジタル伝
送設備に結合するインタフェース回路を得ることであ
る。 【解決の手段】 このインタフェース回路の送信側で
は、ＩＳＤＮインタフェース回路のＢチャネルに全部０
のデータバイトが生ずると、対応する０バイト指示子
（ＺＢＩ）フラグがＤ＋チャネルに発生させられ、か
つ、全部０のバイトが、指定されたデータバイトまたは
所定のデータバイトではなくて、先行する非０データバ
イトによって置換させられる。受信側では、Ｂチャネル
に繰返しデータバイトが生じたことが検出され、現在の
データバイトを全部０のデータバイトで置換させて元の
データを回復させる。その後でＺＢＩフラグ誤り検査ビ
ットとして用いて、全部０のバイトの再挿入が正しかっ
たことを確認する。
Description
【０００１】
【発明の属する技術分野】この出願の優先権主張の基礎
を成す米国特許出願は、１９９５年６月９日にウィスニ
ーウスキー（Ｊａｍｅｓ Ｊ．Ｗｉｓｎｉｅｗｓｋｉ）
他によって出願された「電気通信装置のための零バイト
置換法および装置（Ｚｅｒｏ ＢｙｔｅＳｕｂｓｔｉｔ
ｕｔｉｏｎ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕ
ｓ ｆｏｒ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ
Ｅｑｕｉｐｍｅｎｔ）」という名称の米国特許出願の一
部継続出願である。その出願を参照することによってそ
の出願はこの出願と一体にされる。
を成す米国特許出願は、１９９５年６月９日にウィスニ
ーウスキー（Ｊａｍｅｓ Ｊ．Ｗｉｓｎｉｅｗｓｋｉ）
他によって出願された「電気通信装置のための零バイト
置換法および装置（Ｚｅｒｏ ＢｙｔｅＳｕｂｓｔｉｔ
ｕｔｉｏｎ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕ
ｓ ｆｏｒ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ
Ｅｑｕｉｐｍｅｎｔ）」という名称の米国特許出願の一
部継続出願である。その出願を参照することによってそ
の出願はこの出願と一体にされる。
【０００２】本発明は全体として電気通信装置用インタ
フェース回路に関するものである。更に詳しくいえば、
本発明は、基本又は一次群サービス総合ディジタル通信
網（ＩＳＤＮ）線などのディジタル加入者線を、ＴＩ通
信網またはその他のディジタル伝送設備に結合する（co
uple）チャネル装置またはラインカードにおいて零バイ
ト置換を実現するためのインタフェースに関するもので
ある。
フェース回路に関するものである。更に詳しくいえば、
本発明は、基本又は一次群サービス総合ディジタル通信
網（ＩＳＤＮ）線などのディジタル加入者線を、ＴＩ通
信網またはその他のディジタル伝送設備に結合する（co
uple）チャネル装置またはラインカードにおいて零バイ
ト置換を実現するためのインタフェースに関するもので
ある。
【０００３】
【従来の技術】サービス総合ディジタル通信網（ＩＳＤ
Ｎ）は、既存のディジタル（Ｔ１）電話回線網の利益を
顧客すなわち加入者の構内に直接拡張するためにために
開発されたものである。現在、同じ基本的な信号プロト
コルを採用している２種類のＩＳＤＮ加入者インタフェ
ースが存在する。基本インタフェース（ＢＲＩ）という
のは、１秒間当り６４キロバイトのデータ伝送速度を持
つ２つの８ビット伝送（Ｂ）チャネルと、１秒間当り１
６キロバイトのデータ伝送速度を持つ２ビットデルタ
（Ｄ）チャネルすなわち制御チャネルとに分割された、
１秒間当り１４４キロバイトのデータ伝送速度を採用す
る２線接続である。音声、データまたはビデオ情報、あ
るいはそれらの組合わせをＢＲＩを介して加入者はディ
ジタル形式で送受信できる。音声情報が含まれている
と、中央局の端末装置（ＣＯＴ）または遠隔ディジタル
端末装置（ＲＤＴ）におけるのではなくて加入者の構内
機器（ＣＰＥ）において行われることを除き、既存のＴ
Ｉ通信網で使用するものと同じディジタル音声符号化お
よび復号法を用いる。一次群インタフェース（ＰＲＩ）
はＢＲＩに類似するが、より多くのＢチャネル（通常は
２３または３０）を取扱い、１秒間当り６４キロバイト
のデータ伝送速度を持つ８ビットＤチャネルを使用す
る。基本インタフェースは家庭用加入者設備に通常使用
され、一次群インタフェースはより広いデータ帯域幅を
要する商用のために構成される。両方の種類のＩＳＤＮ
インタフェースで可能である比較的高いデータ伝送速度
に加えて、信号情報のために独立したＤチャネルを使用
できることによって、既存のアナログ加入者インタフェ
ースでは可能でないものである、Ｂチャネルでのデータ
の流れを中断することなしに加入者が制御信号を送受信
できるようにされる。
Ｎ）は、既存のディジタル（Ｔ１）電話回線網の利益を
顧客すなわち加入者の構内に直接拡張するためにために
開発されたものである。現在、同じ基本的な信号プロト
コルを採用している２種類のＩＳＤＮ加入者インタフェ
ースが存在する。基本インタフェース（ＢＲＩ）という
のは、１秒間当り６４キロバイトのデータ伝送速度を持
つ２つの８ビット伝送（Ｂ）チャネルと、１秒間当り１
６キロバイトのデータ伝送速度を持つ２ビットデルタ
（Ｄ）チャネルすなわち制御チャネルとに分割された、
１秒間当り１４４キロバイトのデータ伝送速度を採用す
る２線接続である。音声、データまたはビデオ情報、あ
るいはそれらの組合わせをＢＲＩを介して加入者はディ
ジタル形式で送受信できる。音声情報が含まれている
と、中央局の端末装置（ＣＯＴ）または遠隔ディジタル
端末装置（ＲＤＴ）におけるのではなくて加入者の構内
機器（ＣＰＥ）において行われることを除き、既存のＴ
Ｉ通信網で使用するものと同じディジタル音声符号化お
よび復号法を用いる。一次群インタフェース（ＰＲＩ）
はＢＲＩに類似するが、より多くのＢチャネル（通常は
２３または３０）を取扱い、１秒間当り６４キロバイト
のデータ伝送速度を持つ８ビットＤチャネルを使用す
る。基本インタフェースは家庭用加入者設備に通常使用
され、一次群インタフェースはより広いデータ帯域幅を
要する商用のために構成される。両方の種類のＩＳＤＮ
インタフェースで可能である比較的高いデータ伝送速度
に加えて、信号情報のために独立したＤチャネルを使用
できることによって、既存のアナログ加入者インタフェ
ースでは可能でないものである、Ｂチャネルでのデータ
の流れを中断することなしに加入者が制御信号を送受信
できるようにされる。
【０００４】Ｔ１とＩＳＤＮにおけるＢチャネルデータ
伝送の基本的な単位は、８個のディジタルビットで構成
されるバイトすなわちタイムスロットであって、各ビッ
トは高い論理レベルまたは低い論理レベル（すなわち、
１または０）を有する。Ｔ１網で使用する中継器（すな
わち、増幅器）における信号振幅のドリフトを避けるた
めに、各バイトすなわち各タイムスロットは８ビット位
置の少なくとも１つに論理１を含まなければならない。
１密度（ｏｎｅｓ−ｄｅｎｓｉｔｙ）要求と呼ばれるこ
とがあるこの要求は音声情報の場合には通常問題ではな
い。その理由は、音質に目立つような影響を及ぼすこと
なしに、タイムスロットの最下位ビット位置の１つに論
理１を挿入できるからである。しかし、ＩＳＤＮインタ
フェースを通常通る種類のビデオデータおよびコンピュ
ータデータは全部０のバイトをしばしば含み、このデー
タの一貫性を保持しなければならない。
伝送の基本的な単位は、８個のディジタルビットで構成
されるバイトすなわちタイムスロットであって、各ビッ
トは高い論理レベルまたは低い論理レベル（すなわち、
１または０）を有する。Ｔ１網で使用する中継器（すな
わち、増幅器）における信号振幅のドリフトを避けるた
めに、各バイトすなわち各タイムスロットは８ビット位
置の少なくとも１つに論理１を含まなければならない。
１密度（ｏｎｅｓ−ｄｅｎｓｉｔｙ）要求と呼ばれるこ
とがあるこの要求は音声情報の場合には通常問題ではな
い。その理由は、音質に目立つような影響を及ぼすこと
なしに、タイムスロットの最下位ビット位置の１つに論
理１を挿入できるからである。しかし、ＩＳＤＮインタ
フェースを通常通る種類のビデオデータおよびコンピュ
ータデータは全部０のバイトをしばしば含み、このデー
タの一貫性を保持しなければならない。
【０００５】この問題に対処するために、ＩＳＤＮ基本
インタフェースのＢチャネルのいずれかに起きる全部０
のバイトを検出して、少なくとも１つのビット位置に論
理１を有する規定のビットパターンで置き換える、とい
う技術が開発されている。参照することによってこの明
細書と一緒になる米国特許第４，７９９，２１７号明細
書に記載されているこの技術では、２ビット位置ではな
くて８ビット位置を有する拡張Ｄチャネル（Ｄ＋チャネ
ルと呼ばれている）も設けられる。デジタル伝送設備を
通じて伝送するために、２つのＢチャネルとＤ＋チャネ
ルが３タイムスロット・フォーマットに組合わされる。
Ｄ＋チャネルの追加の６ビット位置のうち、Ｂチャネル
のいずれかで０バイト置換が行われたかどうかについて
示すためのフラグとして機能させるために２つ（０バイ
ト指示子、またはＺＢＩ、ビット位置と呼ばれている）
が用意される。ＺＢＩビットはＩＳＤＮインタフェース
によって送信端末に挿入され、対応するＢチャネルデー
タバイトを全部０バイトで置換すべきかどうかを判定す
るために受信端末で質問される。このようにして、ＴＩ
通信網の１密度要求を乱すことなしに、元のデータの一
貫性が保持される。８ビットＤ＋チャネルは、加入者へ
送られる前に標準ＢＲＩ２ビットＤチャネルに変換さ
れ、したがって、０バイト置換過程は加入者機器に関す
る限りは透過である。
インタフェースのＢチャネルのいずれかに起きる全部０
のバイトを検出して、少なくとも１つのビット位置に論
理１を有する規定のビットパターンで置き換える、とい
う技術が開発されている。参照することによってこの明
細書と一緒になる米国特許第４，７９９，２１７号明細
書に記載されているこの技術では、２ビット位置ではな
くて８ビット位置を有する拡張Ｄチャネル（Ｄ＋チャネ
ルと呼ばれている）も設けられる。デジタル伝送設備を
通じて伝送するために、２つのＢチャネルとＤ＋チャネ
ルが３タイムスロット・フォーマットに組合わされる。
Ｄ＋チャネルの追加の６ビット位置のうち、Ｂチャネル
のいずれかで０バイト置換が行われたかどうかについて
示すためのフラグとして機能させるために２つ（０バイ
ト指示子、またはＺＢＩ、ビット位置と呼ばれている）
が用意される。ＺＢＩビットはＩＳＤＮインタフェース
によって送信端末に挿入され、対応するＢチャネルデー
タバイトを全部０バイトで置換すべきかどうかを判定す
るために受信端末で質問される。このようにして、ＴＩ
通信網の１密度要求を乱すことなしに、元のデータの一
貫性が保持される。８ビットＤ＋チャネルは、加入者へ
送られる前に標準ＢＲＩ２ビットＤチャネルに変換さ
れ、したがって、０バイト置換過程は加入者機器に関す
る限りは透過である。
【０００６】上記０バイト置換の実現はほとんどの場合
に満足できるように機能するが、それの正確さは、正し
くセットされているＺＢＩフラグに依存し、伝送過程中
は失われない。信号の干渉または機器の故障の結果とし
てＺＢＩフラグが失われる（すなわち、０から１へまた
は１から０への変化）ものとすると、指定された交換ビ
ットパターンの代わりに、全部０バイトを対応するＢチ
ャネルに挿入すべきであるという指示は受信端にはな
い。この問題を認識して、送信端における全部０バイト
を、数値的に零に近い指定されているビットパターン
（００００ ０００１または００００ ００１０など）
で置換することが普通であった。このようにして、ＺＢ
Ｉフラグが失われると、加入者へ送られているデータに
なる結果となる。そのデータは、誤ってはいるが、少な
くとも数値的には元のデータに近い。これは合理的に満
足できる解決策であるが、信頼性がＺＢＩフラグの存在
または不存在に完全には依存しない０バイト置換技術を
開発する方が好ましい。
に満足できるように機能するが、それの正確さは、正し
くセットされているＺＢＩフラグに依存し、伝送過程中
は失われない。信号の干渉または機器の故障の結果とし
てＺＢＩフラグが失われる（すなわち、０から１へまた
は１から０への変化）ものとすると、指定された交換ビ
ットパターンの代わりに、全部０バイトを対応するＢチ
ャネルに挿入すべきであるという指示は受信端にはな
い。この問題を認識して、送信端における全部０バイト
を、数値的に零に近い指定されているビットパターン
（００００ ０００１または００００ ００１０など）
で置換することが普通であった。このようにして、ＺＢ
Ｉフラグが失われると、加入者へ送られているデータに
なる結果となる。そのデータは、誤ってはいるが、少な
くとも数値的には元のデータに近い。これは合理的に満
足できる解決策であるが、信頼性がＺＢＩフラグの存在
または不存在に完全には依存しない０バイト置換技術を
開発する方が好ましい。
【０００７】
【発明が解決しようとする課題】本発明の主な目的は、
受けたデータバイトを全部０のデータバイトで置換する
か否かを決定するのに、ＺＢＩフラグの存在または不存
在に全面的に依存しない、ＩＳＤＮインタフェースなど
のための０バイト置換技術を得ることである。
受けたデータバイトを全部０のデータバイトで置換する
か否かを決定するのに、ＺＢＩフラグの存在または不存
在に全面的に依存しない、ＩＳＤＮインタフェースなど
のための０バイト置換技術を得ることである。
【０００８】本発明の別の目的は、受けたデータバイト
が全部０のデータバイトで既に置換されていた後では、
最初の場合にそのような置換を制御するのではなくて、
ＺＢＩフラグを誤り検査機構としてのみ使用するような
０バイト置換技術を得ることである。
が全部０のデータバイトで既に置換されていた後では、
最初の場合にそのような置換を制御するのではなくて、
ＺＢＩフラグを誤り検査機構としてのみ使用するような
０バイト置換技術を得ることである。
【０００９】本発明の別の目的は、送信端で全部０バイ
トを置き換えるために指定されたビットパターンを使用
することを求めず、それでもそのような指定されたビッ
トパターンを使用することに依存するシステムと完全に
両立できる０バイト置換技術を得ることである。
トを置き換えるために指定されたビットパターンを使用
することを求めず、それでもそのような指定されたビッ
トパターンを使用することに依存するシステムと完全に
両立できる０バイト置換技術を得ることである。
【００１０】本発明の別の目的は、構成および動作が比
較的簡単で、大きな設計変更を要することなしに既存の
種類のＩＳＤＮチャネル装置またはラインカードに組み
込むことができる０バイト置換技術を得ることである。
較的簡単で、大きな設計変更を要することなしに既存の
種類のＩＳＤＮチャネル装置またはラインカードに組み
込むことができる０バイト置換技術を得ることである。
【００１１】本発明の更に別の目的は、加入者すなわち
顧客に明らかであって、既存のＴＩ電気通信ネットワー
クに完全に両立できる０バイト置換技術を得ることであ
る。
顧客に明らかであって、既存のＴＩ電気通信ネットワー
クに完全に両立できる０バイト置換技術を得ることであ
る。
【００１２】
【課題を解決するための手段】上記目的は、ディジタル
加入者線、とくにＩＳＤＮラインをＴＩネットワークま
たはその他のディジタル伝送設備に結合する新規なイン
タフェース回路を得ることによってほぼ達成される。送
信側では、Ｂチャネルに全部０のデータバイトがが生じ
ても対応するＺＢＩフラグをＤ＋チャネルに発生させる
ばかりでなく、全部０のバイトを、指定されたデータバ
イトまたは所定のデータバイトではなくて先行する非０
データバイトで置換させる。受信側では、Ｂチャネルに
反復したデータバイトが発生したことが検出され、現在
のデータバイトを全部０のデータバイトで置換させて元
のデータを回復させる。その後でＺＢＩフラグを誤り検
査ビットとして用いて、全部０のバイトの再挿入が正し
かったことを証明する。もしそうであれば、それ以上の
操作は不要である。しかし、誤りが行われたことをＺＢ
Ｉフラグの状態が示したとすると、元のデータが回復さ
れる。
加入者線、とくにＩＳＤＮラインをＴＩネットワークま
たはその他のディジタル伝送設備に結合する新規なイン
タフェース回路を得ることによってほぼ達成される。送
信側では、Ｂチャネルに全部０のデータバイトがが生じ
ても対応するＺＢＩフラグをＤ＋チャネルに発生させる
ばかりでなく、全部０のバイトを、指定されたデータバ
イトまたは所定のデータバイトではなくて先行する非０
データバイトで置換させる。受信側では、Ｂチャネルに
反復したデータバイトが発生したことが検出され、現在
のデータバイトを全部０のデータバイトで置換させて元
のデータを回復させる。その後でＺＢＩフラグを誤り検
査ビットとして用いて、全部０のバイトの再挿入が正し
かったことを証明する。もしそうであれば、それ以上の
操作は不要である。しかし、誤りが行われたことをＺＢ
Ｉフラグの状態が示したとすると、元のデータが回復さ
れる。
【００１３】本発明の好適な実施の形態においては、受
信端機器は反復されるデータバイトを検査するばかりで
なく、送信端において前記既知の技術に従って動作する
装置によって全部０のバイトを置換するために使用でき
たかもしれない、指定されたビットパターンに一致する
データバイトも検査する。これによって２つの０バイト
置換技術を両立させることができ、そのために、異なる
製造者によって製造されたＩＳＤＮチャネル装置または
ラインカードが相互に通信できる。受信端末装置を、指
定された置換ビットパターンが変更された場合に、送信
端で使用できる任意の指定されたビットパターンを連続
してモニタするようにもできる。これは、たとえば、０
バイト置換が行われたが、現在のデータバイトが受信端
末に記憶されている指定されているビットパターンに一
致しないことを、受信したＺＢＩフラグが示すことを検
査することによって行われる。これが起きると、受信端
末に記憶されている指定されたビットパターンが、現在
のデータバイトに等しい新しい値で置換される。
信端機器は反復されるデータバイトを検査するばかりで
なく、送信端において前記既知の技術に従って動作する
装置によって全部０のバイトを置換するために使用でき
たかもしれない、指定されたビットパターンに一致する
データバイトも検査する。これによって２つの０バイト
置換技術を両立させることができ、そのために、異なる
製造者によって製造されたＩＳＤＮチャネル装置または
ラインカードが相互に通信できる。受信端末装置を、指
定された置換ビットパターンが変更された場合に、送信
端で使用できる任意の指定されたビットパターンを連続
してモニタするようにもできる。これは、たとえば、０
バイト置換が行われたが、現在のデータバイトが受信端
末に記憶されている指定されているビットパターンに一
致しないことを、受信したＺＢＩフラグが示すことを検
査することによって行われる。これが起きると、受信端
末に記憶されている指定されたビットパターンが、現在
のデータバイトに等しい新しい値で置換される。
【００１４】本発明の１つの態様に従って、ディジタル
加入者線をディジタル伝送設備に結合するためのインタ
フェース回路が、入力端子と出力端子とを有し、現在の
データバイトを加入者線から受けて記憶するための第１
のラッチと、入力端子と出力端子を有し、以前のデータ
バイトを前記加入者線から受けて記憶するための第２の
ラッチとを備える。第１のマルチプレクサが、第１のラ
ッチの出力端子と第２のラッチの出力端子にそれぞれ結
合される第１のデータ入力端子および第２のデータ入力
端子を有する。第１のマルチプレクサは、第１のデータ
入力端子または第２のデータ入力端子におけるデータを
データ出力端子に選択的に結合するための出力端子およ
び制御入力端子も有する。インタフェース回路は、全部
０のデータバイトである現在のデータバイトを検出する
ために第１のラッチに結合される入力端子と、第１のマ
ルチプレクサの制御入力端子に結合される出力端子とを
有する０バイト検出器も備える。この０バイト検出器
は、第１のラッチに記憶されている現在のデータバイト
が全部０のデータバイトでない時に、第１のマルチプレ
クサにその現在のデータバイトを前記データ出力端子に
結合させ、かつ、現在のデータバイトが全部０のデータ
バイトである時に、第１のマルチプレクサに第２のラッ
チに記憶されている以前のデータバイトを前記データ出
力端子に結合させる。
加入者線をディジタル伝送設備に結合するためのインタ
フェース回路が、入力端子と出力端子とを有し、現在の
データバイトを加入者線から受けて記憶するための第１
のラッチと、入力端子と出力端子を有し、以前のデータ
バイトを前記加入者線から受けて記憶するための第２の
ラッチとを備える。第１のマルチプレクサが、第１のラ
ッチの出力端子と第２のラッチの出力端子にそれぞれ結
合される第１のデータ入力端子および第２のデータ入力
端子を有する。第１のマルチプレクサは、第１のデータ
入力端子または第２のデータ入力端子におけるデータを
データ出力端子に選択的に結合するための出力端子およ
び制御入力端子も有する。インタフェース回路は、全部
０のデータバイトである現在のデータバイトを検出する
ために第１のラッチに結合される入力端子と、第１のマ
ルチプレクサの制御入力端子に結合される出力端子とを
有する０バイト検出器も備える。この０バイト検出器
は、第１のラッチに記憶されている現在のデータバイト
が全部０のデータバイトでない時に、第１のマルチプレ
クサにその現在のデータバイトを前記データ出力端子に
結合させ、かつ、現在のデータバイトが全部０のデータ
バイトである時に、第１のマルチプレクサに第２のラッ
チに記憶されている以前のデータバイトを前記データ出
力端子に結合させる。
【００１５】本発明の他の態様に従って、ディジタル加
入者線をディジタル伝送設備に結合するためのインタフ
ェース回路が、入力端子と出力端子を有し、現在のデー
タバイトをディジタル伝送設備から受けて記憶するため
の第１のラッチと、入力端子と出力端子を有し、以前の
データバイトを前記ディジタル伝送設備から受けて記憶
するための第２のラッチとを備える。このインタフェー
ス回路は、第１のラッチの出力端子と第２のラッチの出
力端子とにそれぞれ結合される第１の入力端子および第
２の入力端子と、出力端子とを有する第１の比較器も備
える。インタフェース回路は、比較器の出力端子に結合
される第１の入力端子と、第１のラッチに結合される第
２の入力端子と、出力端子とを有する制御回路も備え
る。制御回路は、現在のデータバイトと以前のデータバ
イトが異なることを示す、第１の比較器からの出力に応
答して、現在のデータバイトを前記データ出力端子へ送
り、かつ現在のデータバイトと以前のデータバイトが同
一であることを示す、第１の比較器からの出力に応答し
て、現在のデータバイトを制御回路の出力端子における
全部０のデータバイトで置換する。
入者線をディジタル伝送設備に結合するためのインタフ
ェース回路が、入力端子と出力端子を有し、現在のデー
タバイトをディジタル伝送設備から受けて記憶するため
の第１のラッチと、入力端子と出力端子を有し、以前の
データバイトを前記ディジタル伝送設備から受けて記憶
するための第２のラッチとを備える。このインタフェー
ス回路は、第１のラッチの出力端子と第２のラッチの出
力端子とにそれぞれ結合される第１の入力端子および第
２の入力端子と、出力端子とを有する第１の比較器も備
える。インタフェース回路は、比較器の出力端子に結合
される第１の入力端子と、第１のラッチに結合される第
２の入力端子と、出力端子とを有する制御回路も備え
る。制御回路は、現在のデータバイトと以前のデータバ
イトが異なることを示す、第１の比較器からの出力に応
答して、現在のデータバイトを前記データ出力端子へ送
り、かつ現在のデータバイトと以前のデータバイトが同
一であることを示す、第１の比較器からの出力に応答し
て、現在のデータバイトを制御回路の出力端子における
全部０のデータバイトで置換する。
【００１６】本発明はディジタル加入者線をディジタル
伝送設備に結合する方法にも向けられる。この方法は、
ディジタル加入者線から現在のデータバイトを受けるス
テップと、現在のデータバイトが全部０のデータバイト
であるかどうかを検出するステップと、現在のデータバ
イトが全部０のデータバイトでない時に、現在のデータ
バイトをディジタル伝送設備に結合するステップと、現
在のデータバイトが全部０のデータバイトである時に、
現在のデータバイトをディジタル伝送設備から受けた以
前のデータバイトで置き換え、その以前のデータバイト
をディジタル伝送設備に結合するステップと、現在のデ
ータバイトが以前のデータバイトで置換されたかどうか
を示す制御ビットを生じて、その制御ビットを前記ディ
ジタル伝送設備に結合するステップとを備える。
伝送設備に結合する方法にも向けられる。この方法は、
ディジタル加入者線から現在のデータバイトを受けるス
テップと、現在のデータバイトが全部０のデータバイト
であるかどうかを検出するステップと、現在のデータバ
イトが全部０のデータバイトでない時に、現在のデータ
バイトをディジタル伝送設備に結合するステップと、現
在のデータバイトが全部０のデータバイトである時に、
現在のデータバイトをディジタル伝送設備から受けた以
前のデータバイトで置き換え、その以前のデータバイト
をディジタル伝送設備に結合するステップと、現在のデ
ータバイトが以前のデータバイトで置換されたかどうか
を示す制御ビットを生じて、その制御ビットを前記ディ
ジタル伝送設備に結合するステップとを備える。
【００１７】本発明の実際の実施においては、ＩＳＤＮ
インタフェース回路の送信端末部と受信端末部が、遠隔
ディジタル端末（ＲＤＴ）または中央事務所端末（ＣＯ
Ｔ）にプラグイン式に取付けるために構成された単一の
ＩＳＤＮチャネル装置すなわちラインカードに通常組合
わされる。しかし、ＩＳＤＮインタフェース回路の送信
部と受信部を別々に採用すること、またはＩＳＤＮ以外
の用途に０バイト置換技術を採用することは本発明の範
囲内である。
インタフェース回路の送信端末部と受信端末部が、遠隔
ディジタル端末（ＲＤＴ）または中央事務所端末（ＣＯ
Ｔ）にプラグイン式に取付けるために構成された単一の
ＩＳＤＮチャネル装置すなわちラインカードに通常組合
わされる。しかし、ＩＳＤＮインタフェース回路の送信
部と受信部を別々に採用すること、またはＩＳＤＮ以外
の用途に０バイト置換技術を採用することは本発明の範
囲内である。
【００１８】
【発明の実施の形態】新規なインタフェース回路および
本発明の０バイト置換技術を用いるＩＳＤＮＢＲＩチャ
ネル装置すなわちラインカード１０を図１に示す。遠隔
ディジタル端末（ＲＤＴ）または中央事務所端末（ＣＯ
Ｔ）に取付けることができるプラグイン・カードの形で
設けることが好ましい、チャネル装置１０の目的は、Ｔ
１ディジタル通信設備とＩＳＤＮサービスを要求する加
入者すなわち顧客の間を接続することである。チャネル
装置１０の主要部品はアプリケーションに特有のインタ
フェース回路（ＡＳＩＣ）１２と、Ｕインタフェースチ
ップ（Ｕチップ）１４と、マイクロプロセッサ１６とを
含む。ＡＳＩＣ１２は、４ＭＨｚのタイムスロットされ
たデータを、ＲＤＴまたはＣＯＴバックプレーン１８に
よって供給されたクロッキング信号およびアドレッシン
グ信号（図示せず）に応答して端末装置の共通機器との
間でやり取りするために、バックプレーンとの間でイン
タフェースを行う。他の機能のうちで、ＡＳＩＣ１２は
まもなく説明する０バイト置換プロセスの送信端末機能
と受信端末機能の両方を行う。加入者データはＡＳＩＣ
１２とＵチップ１４の間で両方向に進む。Ｕチップは標
準的な＋Ｄ基本伝送率インタフェースをチップ導体２０
とリング導体２２を介して加入者に対して行う。Ｕチッ
プ１４は市販されている部品であって、モトローラＭＣ
１４５５７２ＩＳＤＮ Ｕインタフェース・トランシー
バを含むことができる。図示のチャネル装置１０は単一
の加入者に接続するために一対のチップ導体２０および
リング導体２２のみを有するが、チャネル装置１０が２
つまたは４つの加入者にそれぞれ接続する二重実施例ま
たは四重実施例が可能である。
本発明の０バイト置換技術を用いるＩＳＤＮＢＲＩチャ
ネル装置すなわちラインカード１０を図１に示す。遠隔
ディジタル端末（ＲＤＴ）または中央事務所端末（ＣＯ
Ｔ）に取付けることができるプラグイン・カードの形で
設けることが好ましい、チャネル装置１０の目的は、Ｔ
１ディジタル通信設備とＩＳＤＮサービスを要求する加
入者すなわち顧客の間を接続することである。チャネル
装置１０の主要部品はアプリケーションに特有のインタ
フェース回路（ＡＳＩＣ）１２と、Ｕインタフェースチ
ップ（Ｕチップ）１４と、マイクロプロセッサ１６とを
含む。ＡＳＩＣ１２は、４ＭＨｚのタイムスロットされ
たデータを、ＲＤＴまたはＣＯＴバックプレーン１８に
よって供給されたクロッキング信号およびアドレッシン
グ信号（図示せず）に応答して端末装置の共通機器との
間でやり取りするために、バックプレーンとの間でイン
タフェースを行う。他の機能のうちで、ＡＳＩＣ１２は
まもなく説明する０バイト置換プロセスの送信端末機能
と受信端末機能の両方を行う。加入者データはＡＳＩＣ
１２とＵチップ１４の間で両方向に進む。Ｕチップは標
準的な＋Ｄ基本伝送率インタフェースをチップ導体２０
とリング導体２２を介して加入者に対して行う。Ｕチッ
プ１４は市販されている部品であって、モトローラＭＣ
１４５５７２ＩＳＤＮ Ｕインタフェース・トランシー
バを含むことができる。図示のチャネル装置１０は単一
の加入者に接続するために一対のチップ導体２０および
リング導体２２のみを有するが、チャネル装置１０が２
つまたは４つの加入者にそれぞれ接続する二重実施例ま
たは四重実施例が可能である。
【００１９】ＡＳＩＣ１２およびＵチップ１４の動作
は、読出し専用メモリ（ＲＯＭ）２４に記憶されている
プログラムコードに従ってマイクロプロセッサ１６によ
って制御される。ランダム・アクセス・メモリ（ＲＡ
Ｍ）２６もマイクロプロセッサ１６に接続されて、ＡＳ
ＩＣ設定情報、性能モニタデータなどを記憶する。ＡＳ
ＩＣ１２とＵチップ１４の制御に加えて、マイクロプロ
セッサ１６は１つまたは複数のオンボード・リレー２８
も動作させる。そのオンボード・リレー２８はチャネル
装置１０のある機能を制御する。たとえば、１つのその
ようなリレーを用いてＲＤＴまたはＣＯＴで動作させる
ためにチャネル装置１０を構成できる。チャネル装置１
０で動作するために適当なマイクロプロセッサ１６は、
テキサス州ダラス所在のダラス・セミコンダクター・コ
ーポレーション（Ｄａｌｌａｓ Ｓｅｍｉｃｏｎｄａｕ
ｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ）によって製造され
たＤＳ８０Ｃ３２０型高速マイクロコントローラであ
る。
は、読出し専用メモリ（ＲＯＭ）２４に記憶されている
プログラムコードに従ってマイクロプロセッサ１６によ
って制御される。ランダム・アクセス・メモリ（ＲＡ
Ｍ）２６もマイクロプロセッサ１６に接続されて、ＡＳ
ＩＣ設定情報、性能モニタデータなどを記憶する。ＡＳ
ＩＣ１２とＵチップ１４の制御に加えて、マイクロプロ
セッサ１６は１つまたは複数のオンボード・リレー２８
も動作させる。そのオンボード・リレー２８はチャネル
装置１０のある機能を制御する。たとえば、１つのその
ようなリレーを用いてＲＤＴまたはＣＯＴで動作させる
ためにチャネル装置１０を構成できる。チャネル装置１
０で動作するために適当なマイクロプロセッサ１６は、
テキサス州ダラス所在のダラス・セミコンダクター・コ
ーポレーション（Ｄａｌｌａｓ Ｓｅｍｉｃｏｎｄａｕ
ｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ）によって製造され
たＤＳ８０Ｃ３２０型高速マイクロコントローラであ
る。
【００２０】図２は本発明の好適な実施の形態に従って
製作したＩＳＤＮインタフェース回路の送信部３０を示
すブロック図である。図２に示す部品は図１に示すＡＳ
ＩＣ１２では全て論理装置として設けられており、バッ
クプレーン１８から受けるタイミング信号および制御信
号（図示せず）に応答して動作させられることを理解さ
れるであろう。また、図２は送信端末回路のただ１つの
Ｂチャネル部分のみを示していること、および図示のほ
とんどの部品は第２のＢチャネルに対して二重にされる
ことも理解されるであろう。インタフェース回路３０
は、２つのＢチャネルの１つ（以後Ｂ１チャネルと呼ぶ
ことにする）に対応する直列データをＵチップ１４から
受け、このデータを並列にそれの出力端子に供給する８
ビットシフトレジスタ３２を含む。シフトレジスタ３２
の並列出力はラッチ３４の入力端子に接続される。その
ラッチは加入者からＵチップ１４を介して受けた現在の
Ｂ１データバイトを記憶する。ラッチ３４の出力端子は
８ビットのＮＯＲゲート３６の入力端子３８と、８ビッ
ト２対１マルチプレクサ４０の１つの入力端子とに接続
される。マイチプレクサ４０の出力端子４２は第２の８
ビットラッチ４４の入力端子に接続される。ラッチ４４
は加入者Ｂ２チャネルから受けた以前のデータバイトを
記憶する。ラッチ４４の出力端子はマルチプレクサ４０
の第２の入力端子４６に接続される。マルチプレクサ４
０の第１の入力端子３８または第２の入力端子４６をマ
ルチプレクサの出力端子４２に選択的に接続する、その
マルチプレクサの制御入力端子４８は８ビットＮＯＲゲ
ート３６の出力端子に接続される。８ビットＮＯＲゲー
ト３６は、ラッチ３４に記憶されているＢ１データバイ
トが８つのビット位置の全てに論理０を有するかどうか
について検出するための０バイト検出器として機能す
る。そのＮＯＲゲートの出力端子５０はＢ１データチャ
ネルのためのＺＢＩフラグに対応する。出力端子５０に
おけるＢ１ ＺＢＩフラグは、ラッチ３４内のＢ１デー
タバイトが全部０データバイトである時にディジタル１
値を取り、ラッチ３４内のＢ１データバイトがそれの８
ビット位置のいずれかに論理１を有する時にディジタル
値０を取る。
製作したＩＳＤＮインタフェース回路の送信部３０を示
すブロック図である。図２に示す部品は図１に示すＡＳ
ＩＣ１２では全て論理装置として設けられており、バッ
クプレーン１８から受けるタイミング信号および制御信
号（図示せず）に応答して動作させられることを理解さ
れるであろう。また、図２は送信端末回路のただ１つの
Ｂチャネル部分のみを示していること、および図示のほ
とんどの部品は第２のＢチャネルに対して二重にされる
ことも理解されるであろう。インタフェース回路３０
は、２つのＢチャネルの１つ（以後Ｂ１チャネルと呼ぶ
ことにする）に対応する直列データをＵチップ１４から
受け、このデータを並列にそれの出力端子に供給する８
ビットシフトレジスタ３２を含む。シフトレジスタ３２
の並列出力はラッチ３４の入力端子に接続される。その
ラッチは加入者からＵチップ１４を介して受けた現在の
Ｂ１データバイトを記憶する。ラッチ３４の出力端子は
８ビットのＮＯＲゲート３６の入力端子３８と、８ビッ
ト２対１マルチプレクサ４０の１つの入力端子とに接続
される。マイチプレクサ４０の出力端子４２は第２の８
ビットラッチ４４の入力端子に接続される。ラッチ４４
は加入者Ｂ２チャネルから受けた以前のデータバイトを
記憶する。ラッチ４４の出力端子はマルチプレクサ４０
の第２の入力端子４６に接続される。マルチプレクサ４
０の第１の入力端子３８または第２の入力端子４６をマ
ルチプレクサの出力端子４２に選択的に接続する、その
マルチプレクサの制御入力端子４８は８ビットＮＯＲゲ
ート３６の出力端子に接続される。８ビットＮＯＲゲー
ト３６は、ラッチ３４に記憶されているＢ１データバイ
トが８つのビット位置の全てに論理０を有するかどうか
について検出するための０バイト検出器として機能す
る。そのＮＯＲゲートの出力端子５０はＢ１データチャ
ネルのためのＺＢＩフラグに対応する。出力端子５０に
おけるＢ１ ＺＢＩフラグは、ラッチ３４内のＢ１デー
タバイトが全部０データバイトである時にディジタル１
値を取り、ラッチ３４内のＢ１データバイトがそれの８
ビット位置のいずれかに論理１を有する時にディジタル
値０を取る。
【００２１】図２をなお参照すると、マルチプレクサ４
０の出力端子４２は、インタフェース回路３０からの出
力Ｂ１データバイトを記憶する８ビットラッチ５２に接
続される。別の８ビットラッチ５４の１つのビット位置
入力端子が、Ｂ１ ＺＢＩフラグを受けて記憶するため
に、ＮＯＲゲート３６の出力端子に接続され、第２のビ
ット位置入力端子５６が、Ｂ２ ＺＢＩフラグを生ずる
送信部３０のＢ２チャネル部の類似のＮＯＲゲート（図
示せず）の出力端子に接続される。ラッチ５４の残りの
６つのビット位置入力端子は、８ビットＤ＋チャネルの
残りのビットを供給するために、他の回路部品（図示せ
ず）から入力を受ける。前記米国特許第４，７９９，２
１７号明細書に記載されているように、それらの追加の
ビット位置は警戒警報（ｙｅｌｌｏｗ ａｌａｒｍ）ビ
ット位置と、１密度ビット位置（論理１値にセットされ
ている）と、２つの信号ビット位置（加入者Ｄチャネル
の２ビットに対応する）と、保守チャネルビット位置
と、保守フレーミングビット位置とを含む。それらの追
加ビット位置は本発明には関連せず、それらのビット位
置の機能については詳しく説明する必要はない。ラッチ
５４の８ビット並列出力が３対１、８ビットマルチプレ
クサ６０の１つの入力端子に加えられ、ラッチ５２の８
ビット並列出力がマルチプレクサ６０の第２の入力端子
に加えられる。マルチプレクサ６０の第３の入力端子
が、Ｂ２データチャネルのための出力データバイトを記
憶する別の８ビットラッチ６２の出力端子に接続され
る。図１のバックプレーン１８からの制御入力（図示せ
ず）に応答して、マルチプレクサ６０はラッチ５２、５
４、６２からデータを順次選択してマルチプレクサ出力
端子６４に出現させる。出力端子６４はシフトレジスタ
６６の入力端子に接続される。そのシフトレジスタも図
１のバックプレーン１８の制御の下に動作する。シフト
レジスタ６６は、マルチプレクサ６０から並列に順次受
ける８ビットのＢ１バイト、Ｂ２バイトおよびＤ＋バイ
トを３つの連続する８ビット直列バイトにまとめてシフ
トレジスタの出力端子６８に出力させる。このようにし
て、Ｂ１バイト、Ｂ２バイトおよびＤ＋バイトの求めら
れている３タイムスロット・フォーマットが得られ、Ｒ
ＤＴまたはＣＯＴのバックプレーンに伝送される。
０の出力端子４２は、インタフェース回路３０からの出
力Ｂ１データバイトを記憶する８ビットラッチ５２に接
続される。別の８ビットラッチ５４の１つのビット位置
入力端子が、Ｂ１ ＺＢＩフラグを受けて記憶するため
に、ＮＯＲゲート３６の出力端子に接続され、第２のビ
ット位置入力端子５６が、Ｂ２ ＺＢＩフラグを生ずる
送信部３０のＢ２チャネル部の類似のＮＯＲゲート（図
示せず）の出力端子に接続される。ラッチ５４の残りの
６つのビット位置入力端子は、８ビットＤ＋チャネルの
残りのビットを供給するために、他の回路部品（図示せ
ず）から入力を受ける。前記米国特許第４，７９９，２
１７号明細書に記載されているように、それらの追加の
ビット位置は警戒警報（ｙｅｌｌｏｗ ａｌａｒｍ）ビ
ット位置と、１密度ビット位置（論理１値にセットされ
ている）と、２つの信号ビット位置（加入者Ｄチャネル
の２ビットに対応する）と、保守チャネルビット位置
と、保守フレーミングビット位置とを含む。それらの追
加ビット位置は本発明には関連せず、それらのビット位
置の機能については詳しく説明する必要はない。ラッチ
５４の８ビット並列出力が３対１、８ビットマルチプレ
クサ６０の１つの入力端子に加えられ、ラッチ５２の８
ビット並列出力がマルチプレクサ６０の第２の入力端子
に加えられる。マルチプレクサ６０の第３の入力端子
が、Ｂ２データチャネルのための出力データバイトを記
憶する別の８ビットラッチ６２の出力端子に接続され
る。図１のバックプレーン１８からの制御入力（図示せ
ず）に応答して、マルチプレクサ６０はラッチ５２、５
４、６２からデータを順次選択してマルチプレクサ出力
端子６４に出現させる。出力端子６４はシフトレジスタ
６６の入力端子に接続される。そのシフトレジスタも図
１のバックプレーン１８の制御の下に動作する。シフト
レジスタ６６は、マルチプレクサ６０から並列に順次受
ける８ビットのＢ１バイト、Ｂ２バイトおよびＤ＋バイ
トを３つの連続する８ビット直列バイトにまとめてシフ
トレジスタの出力端子６８に出力させる。このようにし
て、Ｂ１バイト、Ｂ２バイトおよびＤ＋バイトの求めら
れている３タイムスロット・フォーマットが得られ、Ｒ
ＤＴまたはＣＯＴのバックプレーンに伝送される。
【００２２】図３は、図１のバックプレーン１８の制御
の下に図２の送信インタフェース回路３０によって行わ
れる一連の動作を要約して示す流れ図である。ブロック
７８では、Ｕチップ１４からのＢ１データバイトがクロ
ックされてシフトレジスタ７２に入力され、直列から並
列に変換される。ブロック８０では、マルチプレクサ６
０の第３の入力端子が、Ｂ２データチャネルのための出
力データバイトを記憶する別の８ビットラッチ６２の出
力端子に接続される。図１のバックプレーン１８からの
制御入力（図示せず）に応答して、マルチプレクサ６０
はラッチ５２、５４、６２からデータを順次選択してマ
ルチプレクサ出力端子６４に出現させる。出力端子６４
はシフトレジスタ６６の入力端子に接続される。そのシ
フトレジスタも図１のバックプレーン１８の制御の下に
動作する。シフトレジスタ６６は、マルチプレクサ６０
から並列に順次受ける８ビットのＢ１バイト、Ｂ２バイ
トおよびＤ＋バイトを３つの連続する８ビット直列バイ
トにまとめて、シフトレジスタの出力端子６８に出力さ
せる。このようにして、Ｂ１バイト、Ｂ２バイトおよび
Ｄ＋バイトの求められている３タイムスロット・フォー
マットが得られ、ＲＤＴバックプレーンまたはＣＯＴの
バックプレーンに伝送される。
の下に図２の送信インタフェース回路３０によって行わ
れる一連の動作を要約して示す流れ図である。ブロック
７８では、Ｕチップ１４からのＢ１データバイトがクロ
ックされてシフトレジスタ７２に入力され、直列から並
列に変換される。ブロック８０では、マルチプレクサ６
０の第３の入力端子が、Ｂ２データチャネルのための出
力データバイトを記憶する別の８ビットラッチ６２の出
力端子に接続される。図１のバックプレーン１８からの
制御入力（図示せず）に応答して、マルチプレクサ６０
はラッチ５２、５４、６２からデータを順次選択してマ
ルチプレクサ出力端子６４に出現させる。出力端子６４
はシフトレジスタ６６の入力端子に接続される。そのシ
フトレジスタも図１のバックプレーン１８の制御の下に
動作する。シフトレジスタ６６は、マルチプレクサ６０
から並列に順次受ける８ビットのＢ１バイト、Ｂ２バイ
トおよびＤ＋バイトを３つの連続する８ビット直列バイ
トにまとめて、シフトレジスタの出力端子６８に出力さ
せる。このようにして、Ｂ１バイト、Ｂ２バイトおよび
Ｄ＋バイトの求められている３タイムスロット・フォー
マットが得られ、ＲＤＴバックプレーンまたはＣＯＴの
バックプレーンに伝送される。
【００２３】図３は、図１のバックプレーン１８の制御
の下に図２の送信インタフェース回路３０によって行わ
れる一連の動作を要約して示す流れ図である。ブロック
７８では、Ｕチップ１４からのＢ１データバイトがクロ
ックされてシフトレジスタ７２に入力され、直列から並
列に変換される。ブロック８０では、シフトレジスタ３
２の出力端子における並列Ｂ１データバイトがＢ１現在
のデータラッチ３４にロードされる。判定ブロック８２
では、８ビットＮＯＲゲート３６を動作させて、ラッチ
３４に記憶されている現在Ｂ１データバイトが全部０の
データバイトであるかどうかについての判定を行う。こ
の判定の結果が否定であれば、ＮＯＲゲート３６の出力
は低く、Ｂ１ ＺＢＩフラグを論理０値にセットする
（ブロック８４）。この値をＤ＋出力ラッチ５４の適切
なビット位置に記憶するＮＯＲゲート３６の出力端子５
０における、低い論理レベルもマルチプレクサ４０の制
御入力端子４８に加えられて、マルチプレクサ４０にそ
れの第１の入力端子に加えられる入力をそれの出力端子
４２に結合させる。その結果、ラッチ３４に記憶されて
いる現在のＢ１データバイトはＢ１出力データラッチ５
２へ転送される（ブロック８６）。また、マルチプレク
サ４０の出力端子４２はラッチ４４の入力端子に接続さ
れているから、ラッチ４４に記憶されている以前のＢ１
データバイトがラッチ３４に記憶されている現在のＢ１
データバイトで置換される（ブロック８８）。
の下に図２の送信インタフェース回路３０によって行わ
れる一連の動作を要約して示す流れ図である。ブロック
７８では、Ｕチップ１４からのＢ１データバイトがクロ
ックされてシフトレジスタ７２に入力され、直列から並
列に変換される。ブロック８０では、シフトレジスタ３
２の出力端子における並列Ｂ１データバイトがＢ１現在
のデータラッチ３４にロードされる。判定ブロック８２
では、８ビットＮＯＲゲート３６を動作させて、ラッチ
３４に記憶されている現在Ｂ１データバイトが全部０の
データバイトであるかどうかについての判定を行う。こ
の判定の結果が否定であれば、ＮＯＲゲート３６の出力
は低く、Ｂ１ ＺＢＩフラグを論理０値にセットする
（ブロック８４）。この値をＤ＋出力ラッチ５４の適切
なビット位置に記憶するＮＯＲゲート３６の出力端子５
０における、低い論理レベルもマルチプレクサ４０の制
御入力端子４８に加えられて、マルチプレクサ４０にそ
れの第１の入力端子に加えられる入力をそれの出力端子
４２に結合させる。その結果、ラッチ３４に記憶されて
いる現在のＢ１データバイトはＢ１出力データラッチ５
２へ転送される（ブロック８６）。また、マルチプレク
サ４０の出力端子４２はラッチ４４の入力端子に接続さ
れているから、ラッチ４４に記憶されている以前のＢ１
データバイトがラッチ３４に記憶されている現在のＢ１
データバイトで置換される（ブロック８８）。
【００２４】判定ブロック８２を再び参照して、ラッチ
３４に記憶されている現在のＢ１データバイトが全部０
のデータバイトであることがＮＯＲゲート３６によって
見出だされていると仮定すると、処理はブロック９０へ
進む。ブロック９０では、Ｂ１ ＺＢＩフラグがＮＯＲ
ゲート３６によって論理１にセットされ、この値はＤ＋
出力ラッチ５４の適切なビット位置にロードされる。同
時に、マルチプレクサ４０の制御入力端子に加えられる
論理１値が、マルチプレクサの第２の入力端子４６をマ
ルチプレクサの出力端子４２に結合させる。この動作を
ブロック９２に示す。ラッチ３４に記憶されているＢ１
データバイトは全部０のデータバイトで構成されている
ことが分かっているから、ラッチ４４に記憶されている
以前のＢ１データバイトを更新するためにこの値は用い
ない。これによって、非０データバイトが、置換バイト
すなわち交換バイトとして使用するためにラッチ４４に
常に記憶されるようにされる。
３４に記憶されている現在のＢ１データバイトが全部０
のデータバイトであることがＮＯＲゲート３６によって
見出だされていると仮定すると、処理はブロック９０へ
進む。ブロック９０では、Ｂ１ ＺＢＩフラグがＮＯＲ
ゲート３６によって論理１にセットされ、この値はＤ＋
出力ラッチ５４の適切なビット位置にロードされる。同
時に、マルチプレクサ４０の制御入力端子に加えられる
論理１値が、マルチプレクサの第２の入力端子４６をマ
ルチプレクサの出力端子４２に結合させる。この動作を
ブロック９２に示す。ラッチ３４に記憶されているＢ１
データバイトは全部０のデータバイトで構成されている
ことが分かっているから、ラッチ４４に記憶されている
以前のＢ１データバイトを更新するためにこの値は用い
ない。これによって、非０データバイトが、置換バイト
すなわち交換バイトとして使用するためにラッチ４４に
常に記憶されるようにされる。
【００２５】図３をなお参照して、判定ブロック８２の
否定分岐と肯定分岐は最終的にはブロック９４に至る。
そのブロック９４では、ラッチ５２に記憶されているＢ
１データバイト（現在のデータバイト、または以前の非
０データバイトの繰返しで構成されている）は、チャネ
ル装置１０が組み込まれているＲＤＴバックプレーンま
たはＣＯＴバックプレーンへ送られる。これは図２のマ
ルチプレクサ６０を制御してラッチ５２の出力端子をシ
フトレジスタ６６の入力端子に結合し、Ｂ１出力データ
バイトのビットをクロッキングしてシフトレジスタ６６
の出力線６８に結合させる。これが終わると、ブロック
７８ないし９４に示す一連の動作を、ブロック９６に示
すように、Ｕチップ１４から受けるＢ２直列データに対
して繰返す。そうすると現在のＢ２チャネル・データバ
イト（または、そのバイトが全部０のバイトであるとす
ると、以前の非０Ｂ２チャネル・データバイト）がラッ
チ６２に記憶され、その後でマルチプレクサ６０とシフ
トレジスタ６６によってＲＤＴまたはＣＯＴバックプレ
ーンへ送られる。Ｂ２チャネルの処理中に、インタフェ
ース回路３０によって発生されたＢ２ ＺＢＩがラッチ
５４の適切なビット位置に加えられる。それに続いて、
適切な制御ビット（加入者から受けた２つのＤチャネル
制御ビットを含む）がラッチ５４の残りのビット位置５
８に加えられて、完全な８ビットＤ＋制御バイトを供給
する。これをブロック９８に示す。その後でＤ＋制御バ
イトがマルチプレクサ６０とシフトレジスタ６６によっ
てＲＤＴバックプレーンまたはＣＯＴバックプレーンへ
送られる。
否定分岐と肯定分岐は最終的にはブロック９４に至る。
そのブロック９４では、ラッチ５２に記憶されているＢ
１データバイト（現在のデータバイト、または以前の非
０データバイトの繰返しで構成されている）は、チャネ
ル装置１０が組み込まれているＲＤＴバックプレーンま
たはＣＯＴバックプレーンへ送られる。これは図２のマ
ルチプレクサ６０を制御してラッチ５２の出力端子をシ
フトレジスタ６６の入力端子に結合し、Ｂ１出力データ
バイトのビットをクロッキングしてシフトレジスタ６６
の出力線６８に結合させる。これが終わると、ブロック
７８ないし９４に示す一連の動作を、ブロック９６に示
すように、Ｕチップ１４から受けるＢ２直列データに対
して繰返す。そうすると現在のＢ２チャネル・データバ
イト（または、そのバイトが全部０のバイトであるとす
ると、以前の非０Ｂ２チャネル・データバイト）がラッ
チ６２に記憶され、その後でマルチプレクサ６０とシフ
トレジスタ６６によってＲＤＴまたはＣＯＴバックプレ
ーンへ送られる。Ｂ２チャネルの処理中に、インタフェ
ース回路３０によって発生されたＢ２ ＺＢＩがラッチ
５４の適切なビット位置に加えられる。それに続いて、
適切な制御ビット（加入者から受けた２つのＤチャネル
制御ビットを含む）がラッチ５４の残りのビット位置５
８に加えられて、完全な８ビットＤ＋制御バイトを供給
する。これをブロック９８に示す。その後でＤ＋制御バ
イトがマルチプレクサ６０とシフトレジスタ６６によっ
てＲＤＴバックプレーンまたはＣＯＴバックプレーンへ
送られる。
【００２６】図４はＩＳＤＮインタフェース回路の受信
部１０８のブロック図を示す。この受信部では、データ
をそれの元の形に戻すために、送信端末でＢ１チャネル
とＢ２チャネルから除去された全部０のバイトが替えら
れる。図２に示す場合のように、図示を明確にするため
に、Ｂ２データチャネルを処理するために必要な部品の
ほとんどが省略されているが、それらの部品はＢ１デー
タチャネルに使用している部品をほとんど複製したもの
である。また、Ｂ１ ＺＢＩフラグ以外のＤ＋制御バイ
トの種々のビットを処理するために必要な部品も省略し
ている。図４に示す回路は、図２に示す回路と同様に、
図１のＡＳＩＣ１２内で実現され、バックプレーン１８
の制御の下で動作させられる。
部１０８のブロック図を示す。この受信部では、データ
をそれの元の形に戻すために、送信端末でＢ１チャネル
とＢ２チャネルから除去された全部０のバイトが替えら
れる。図２に示す場合のように、図示を明確にするため
に、Ｂ２データチャネルを処理するために必要な部品の
ほとんどが省略されているが、それらの部品はＢ１デー
タチャネルに使用している部品をほとんど複製したもの
である。また、Ｂ１ ＺＢＩフラグ以外のＤ＋制御バイ
トの種々のビットを処理するために必要な部品も省略し
ている。図４に示す回路は、図２に示す回路と同様に、
図１のＡＳＩＣ１２内で実現され、バックプレーン１８
の制御の下で動作させられる。
【００２７】ここで図４をとくに参照して、受信回路１
０８は８ビット・シフトレジスタ１１０を含む。Ｔ１通
信網からＢ１チャネル、Ｂ２チャネルおよびＤ＋チャネ
ルを受けるために、そのシフトレジスタの入力端子はＲ
ＤＴバックプレーンまたはＣＯＴバックプレーンに結合
される。シフトレジスタ１１０の並列出力が第１のラッ
チ１１２の入力端子に接続される。このラッチはバック
プレーンから受けた現在のＢ１データバイトを記憶す
る。ラッチ１１２の出力端子は第２のラッチ１１４の入
力端子に接続される。このラッチ１１４はバックプレー
ンから受けた以前の非０Ｂ１データバイトを記憶する。
第３のラッチ１１６の入力端子もラッチ１１２の出力端
子に接続される。そのラッチ１１６は０バイト交換が行
われたかどうかを判定するために、入来する各Ｂ１デー
タバイトと比較する既知の交換バイトすなわちＺＢＳ列
の記憶器として機能する。
０８は８ビット・シフトレジスタ１１０を含む。Ｔ１通
信網からＢ１チャネル、Ｂ２チャネルおよびＤ＋チャネ
ルを受けるために、そのシフトレジスタの入力端子はＲ
ＤＴバックプレーンまたはＣＯＴバックプレーンに結合
される。シフトレジスタ１１０の並列出力が第１のラッ
チ１１２の入力端子に接続される。このラッチはバック
プレーンから受けた現在のＢ１データバイトを記憶す
る。ラッチ１１２の出力端子は第２のラッチ１１４の入
力端子に接続される。このラッチ１１４はバックプレー
ンから受けた以前の非０Ｂ１データバイトを記憶する。
第３のラッチ１１６の入力端子もラッチ１１２の出力端
子に接続される。そのラッチ１１６は０バイト交換が行
われたかどうかを判定するために、入来する各Ｂ１デー
タバイトと比較する既知の交換バイトすなわちＺＢＳ列
の記憶器として機能する。
【００２８】シフトレジスタ１１０の並列出力端子は、
ラッチ１１２の入力端子に接続されることに加えて、２
つの追加のラッチ１１８，１２０の入力端子に並列接続
される。ラッチ１１８は、ＲＤＴバックプレーンまたは
ＣＯＴバックプレーンから受けるＤ＋制御チャネル・バ
イトを記憶するために用い、ラッチ１２０は、バックプ
レーンから受ける現在のＢ２データバイトを記憶するた
めに用いる。図１のバックプレーン１８は時間的に隔て
られた適当な制御入力をラッチ１１２，１１８，１２０
へ加えるから、各ラッチは適切なバイトをシフトレジス
タ１１０から受ける。また、ラッチ１２０は、ＲＤＴバ
ックプレーンまたはＣＯＴバックプレーンから受けたＢ
２チャネル・データバイトを処理する回路１０８（図示
せず）の別々の部分の一部であることが理解されるであ
ろう。ラッチ１１８は、希望によっては、受信回路１０
８のＢ１チャネル部分とＢ２チャネル部分の間で共用さ
れる。
ラッチ１１２の入力端子に接続されることに加えて、２
つの追加のラッチ１１８，１２０の入力端子に並列接続
される。ラッチ１１８は、ＲＤＴバックプレーンまたは
ＣＯＴバックプレーンから受けるＤ＋制御チャネル・バ
イトを記憶するために用い、ラッチ１２０は、バックプ
レーンから受ける現在のＢ２データバイトを記憶するた
めに用いる。図１のバックプレーン１８は時間的に隔て
られた適当な制御入力をラッチ１１２，１１８，１２０
へ加えるから、各ラッチは適切なバイトをシフトレジス
タ１１０から受ける。また、ラッチ１２０は、ＲＤＴバ
ックプレーンまたはＣＯＴバックプレーンから受けたＢ
２チャネル・データバイトを処理する回路１０８（図示
せず）の別々の部分の一部であることが理解されるであ
ろう。ラッチ１１８は、希望によっては、受信回路１０
８のＢ１チャネル部分とＢ２チャネル部分の間で共用さ
れる。
【００２９】図４を続けて参照して、現在のＢ１データ
バイトを以前の非０データバイトと比較するために、送
信端末で０バイト置換が生じたかどうかを判定するため
の手段として、第１の比較器１２２が設けられる。これ
は、ラッチ１１２の出力端子１２４を比較器１２２の第
１の入力端子に接続し、ラッチ１４の出力端子１２６を
比較器１２２の第２の入力端子に接続することによって
行われる。比較の結果に応じて論理１または論理０の値
を持つ、比較器１２２の出力１２８が、制御論理回路１
３０の第１の入力端子に接続される。同様のやり方で、
現在のＢ１データバイトをラッチ１１６に記憶されてい
る既知のＺＢＳ列と比較するために、チャネル装置の送
信回路によって０バイト置換が行われたかどうかを判定
するための手段として、第２の比較器１３２が設けられ
る。そのチャネル装置のインタフェース回路が全部０の
データバイトを固定されている交換バイトすなわち既知
の交換バイトで置換する。これは、ラッチ１１２の出力
端子１２４を比較器１３２の第１の入力端子に接続し、
ラッチ１１６の出力端子１３４を比較器１３２の第２の
入力端子に接続することによって行われる。比較の結果
に応じて論理１または論理０の値を持つ、比較器１３２
の出力１３６が、制御論理回路１３０の第２の入力端子
に接続される。制御論理回路１３０は８ビットデータ入
力端子１３８と入力端子１４０も有する。入力端子１３
８はラッチ１１２の出力端子に接続され、入力端子１４
０は単一ビットＢ１チャネルＺＢＩフラグをＤ＋制御バ
イトラッチ１１８から受ける。制御論理回路１３０は８
ビットラッチ１４４と、単一ビット誤り出力端子１４６
を有する。出力端子１４２と１４６は８ビットラッチ１
４４に接続される。ラッチ１４４は、図１のＡＳＩＣ１
２からＵチップへ転送すべきＢ１データバイトのための
出力ラッチとして機能する。８ビットシフトレジスタ１
４８の入力端子がラッチ１４４の出力端子に接続され、
そのシフトレジスタの出力端子１５０が図１のＵチップ
１４に接続される。８ビットシフトレジスタ１４８は図
１のバックプレーン１８によってクロックされて、ラッ
チ１４４の出力端子における並列データをＵチップのた
めの直列データに変換する。希望によっては、シフトレ
ジスタ１０８がＢ１チャネル・データバイトおよびＢ２
チャネル・データバイトと２つのＤチャネル制御ビット
をＵチップ１４に供給できるようにするために、８ビッ
ト、３対１マイクロプロセッサ（図示せず）を回路１０
８に付加できる。あるいは、Ｂ２データバイトとＤチャ
ネルビットのために別々のシフトレジスタを設けること
ができる。
バイトを以前の非０データバイトと比較するために、送
信端末で０バイト置換が生じたかどうかを判定するため
の手段として、第１の比較器１２２が設けられる。これ
は、ラッチ１１２の出力端子１２４を比較器１２２の第
１の入力端子に接続し、ラッチ１４の出力端子１２６を
比較器１２２の第２の入力端子に接続することによって
行われる。比較の結果に応じて論理１または論理０の値
を持つ、比較器１２２の出力１２８が、制御論理回路１
３０の第１の入力端子に接続される。同様のやり方で、
現在のＢ１データバイトをラッチ１１６に記憶されてい
る既知のＺＢＳ列と比較するために、チャネル装置の送
信回路によって０バイト置換が行われたかどうかを判定
するための手段として、第２の比較器１３２が設けられ
る。そのチャネル装置のインタフェース回路が全部０の
データバイトを固定されている交換バイトすなわち既知
の交換バイトで置換する。これは、ラッチ１１２の出力
端子１２４を比較器１３２の第１の入力端子に接続し、
ラッチ１１６の出力端子１３４を比較器１３２の第２の
入力端子に接続することによって行われる。比較の結果
に応じて論理１または論理０の値を持つ、比較器１３２
の出力１３６が、制御論理回路１３０の第２の入力端子
に接続される。制御論理回路１３０は８ビットデータ入
力端子１３８と入力端子１４０も有する。入力端子１３
８はラッチ１１２の出力端子に接続され、入力端子１４
０は単一ビットＢ１チャネルＺＢＩフラグをＤ＋制御バ
イトラッチ１１８から受ける。制御論理回路１３０は８
ビットラッチ１４４と、単一ビット誤り出力端子１４６
を有する。出力端子１４２と１４６は８ビットラッチ１
４４に接続される。ラッチ１４４は、図１のＡＳＩＣ１
２からＵチップへ転送すべきＢ１データバイトのための
出力ラッチとして機能する。８ビットシフトレジスタ１
４８の入力端子がラッチ１４４の出力端子に接続され、
そのシフトレジスタの出力端子１５０が図１のＵチップ
１４に接続される。８ビットシフトレジスタ１４８は図
１のバックプレーン１８によってクロックされて、ラッ
チ１４４の出力端子における並列データをＵチップのた
めの直列データに変換する。希望によっては、シフトレ
ジスタ１０８がＢ１チャネル・データバイトおよびＢ２
チャネル・データバイトと２つのＤチャネル制御ビット
をＵチップ１４に供給できるようにするために、８ビッ
ト、３対１マイクロプロセッサ（図示せず）を回路１０
８に付加できる。あるいは、Ｂ２データバイトとＤチャ
ネルビットのために別々のシフトレジスタを設けること
ができる。
【００３０】送信機器で使用する固定されたＺＢＳシー
ケンスすなわち既知のＺＢＳシーケンスが変更すること
があることが考えられるから、この状況が起きるとラッ
チ１６の内容を更新するための用意がされる。これは、
ラッチ１１６の制御入力端子１５２をＡＮＤゲート１５
４の出力端子に結合することによって行われる。ＡＮＤ
ゲート１５４は二つの入力端子１５６、１５８を有す
る。入力端子１５６は反転入力端子であって、比較器１
３２の出力端子１３６に接続される。入力端子１５８は
非反転入力端子であって、Ｄ＋ラッチ１１８からＢ１
ＺＢＩフラグを受ける。ラッチ１１２に記憶されている
現在のＢ１データバイトがラッチ１１６に記憶されてい
るＺＢＳシーケンスに一致しないとすると、比較器１３
２の出力１３６は低い論理レベルになり、したがって、
ＡＮＤゲート１５４の反転入力端子１５６は高い論理レ
ベルになる。Ｄ＋制御チャネルからのＢ１ ＺＢＩフラ
グが同時に高い論理レベルになって、送信端末で０バイ
ト置換が行われたことを示したとすると、ＡＮＤゲート
１５４が可能状態にされてラッチ１１６の制御入力端子
１５２が高い論理レベルになる。そうするとラッチ１１
２の内容がラッチ１１６にロードさせられ、それによっ
て以前に記憶されているＺＢＳシーケンスを現在のＢ１
データバイトで置換する。現在のＢ１データバイトは、
送信端末で全部０のバイトの代わりにされる置換バイト
であると仮定され、比較器１３２で将来のＢ１データバ
イトと比較できるようにラッチ１１６に記憶されたまま
である。
ケンスすなわち既知のＺＢＳシーケンスが変更すること
があることが考えられるから、この状況が起きるとラッ
チ１６の内容を更新するための用意がされる。これは、
ラッチ１１６の制御入力端子１５２をＡＮＤゲート１５
４の出力端子に結合することによって行われる。ＡＮＤ
ゲート１５４は二つの入力端子１５６、１５８を有す
る。入力端子１５６は反転入力端子であって、比較器１
３２の出力端子１３６に接続される。入力端子１５８は
非反転入力端子であって、Ｄ＋ラッチ１１８からＢ１
ＺＢＩフラグを受ける。ラッチ１１２に記憶されている
現在のＢ１データバイトがラッチ１１６に記憶されてい
るＺＢＳシーケンスに一致しないとすると、比較器１３
２の出力１３６は低い論理レベルになり、したがって、
ＡＮＤゲート１５４の反転入力端子１５６は高い論理レ
ベルになる。Ｄ＋制御チャネルからのＢ１ ＺＢＩフラ
グが同時に高い論理レベルになって、送信端末で０バイ
ト置換が行われたことを示したとすると、ＡＮＤゲート
１５４が可能状態にされてラッチ１１６の制御入力端子
１５２が高い論理レベルになる。そうするとラッチ１１
２の内容がラッチ１１６にロードさせられ、それによっ
て以前に記憶されているＺＢＳシーケンスを現在のＢ１
データバイトで置換する。現在のＢ１データバイトは、
送信端末で全部０のバイトの代わりにされる置換バイト
であると仮定され、比較器１３２で将来のＢ１データバ
イトと比較できるようにラッチ１１６に記憶されたまま
である。
【００３１】図５は、図１に示すバックプレーン１８の
制御の下に図４に示す受信回路１０８によって行われる
一連の動作を示す流れ図である。ブロック１６８で、Ｒ
ＤＴバックプレーンまたはＣＯＴバックプレーンから受
けたＢ１バイト、Ｂ１バイトおよびＤ＋バイトがクロッ
クされてシフトレジスタ１１０に加えられる。ブロック
１７０ではＢ１バイト、Ｂ１バイトおよびＤ＋バイトは
シフトレジスタ１１０からそれぞれのラッチ１１２，１
２０，１１８へ転送される。判定ブロック１７０では、
現在のＢ１データバイトがラッチ１１４に記憶されてい
る以前の非０Ｂ１データバイトと同じであるかどうかに
ついての判定が比較器１２２によって行われる。もし同
じであれば、送信端末において０バイト置換が起きるこ
とがあり、ブロック１７４で現在のＢ１データバイトを
全部０のデータバイトで置換する。図４のブロック図で
は、入力端子１２８における論理１に応答して出力端子
１４２に全部０のデータバイトを生ずる制御論理１３０
によってこれは行われる。その後で全部０のデータバイ
トは出力ラッチに記憶される。判定ブロック１７２にお
ける判定の結果が否定であれば、処理は判定ブロック１
７６へ進み、そこでラッチ１１２に記憶されている現在
のＢ１データバイトがラッチ１１６に記憶されているＺ
ＢＳシーケンスと同じかどうかについて比較器１３２に
より判定を行う。もし同じであれば、その比較器１３２
の出力端子に論理１が生じ、その論理１は制御論理回路
１３０に入力として加えられる。前と同様に、そのため
に制御論理回路１３０はそれの出力端子に全部０のデー
タバイトを発生させられ、このバイトは出力ラッチ１４
４に記憶される。しかし、その比較器による判定の結果
が否定であれば、制御論理回路１３０はラッチ１１２に
記憶されている現在のＢ１データバイトを出力ラッチ１
４４へ転送する（ブロック１７８）。この結果は、ラッ
チ１１２に記憶されている現在のＢ１データバイトがラ
ッチ１１４に記憶されている以前のデータバイト、また
はラッチ１１６に記憶されているＺＢＳシーケンスに一
致しないと判定された後でのみ起きることが図５から分
かるであろう。その一致しないことは、０バイト置換が
起きなかったことを示すものと回路１０８が解釈する状
況である。その後で処理はブロック１８０へ進む。その
ブロックでは、Ｂ１ ＺＢＩフラグの状態を検査し、比
較器１３２の反転された出力をＡＮＤゲート１５４で比
較し、ラッチ１１６に記憶されているＺＢＳシーケンス
を更新する必要があるかどうかについての判定を行う。
もし更新する必要があれば、ラッチ１１６の制御入力端
子１５２が可能状態にされて、ラッチ１１２に記憶され
ている現在のＢ１データバイトを後での比較に使用する
ためにＺＢＳシーケンス・ラッチ１１６にロードする。
ＺＢＩフラグが論理１の値を有することが判定ブロック
１８０で判明した場合は、誤ったデータが出力端子１５
０へ送られ、巡回符号検査（ＣＲＣ）誤りがＡＳＩＣ１
２によって発生され、性能をモニタする目的でマイクロ
プロセッサ１６へ報告される。
制御の下に図４に示す受信回路１０８によって行われる
一連の動作を示す流れ図である。ブロック１６８で、Ｒ
ＤＴバックプレーンまたはＣＯＴバックプレーンから受
けたＢ１バイト、Ｂ１バイトおよびＤ＋バイトがクロッ
クされてシフトレジスタ１１０に加えられる。ブロック
１７０ではＢ１バイト、Ｂ１バイトおよびＤ＋バイトは
シフトレジスタ１１０からそれぞれのラッチ１１２，１
２０，１１８へ転送される。判定ブロック１７０では、
現在のＢ１データバイトがラッチ１１４に記憶されてい
る以前の非０Ｂ１データバイトと同じであるかどうかに
ついての判定が比較器１２２によって行われる。もし同
じであれば、送信端末において０バイト置換が起きるこ
とがあり、ブロック１７４で現在のＢ１データバイトを
全部０のデータバイトで置換する。図４のブロック図で
は、入力端子１２８における論理１に応答して出力端子
１４２に全部０のデータバイトを生ずる制御論理１３０
によってこれは行われる。その後で全部０のデータバイ
トは出力ラッチに記憶される。判定ブロック１７２にお
ける判定の結果が否定であれば、処理は判定ブロック１
７６へ進み、そこでラッチ１１２に記憶されている現在
のＢ１データバイトがラッチ１１６に記憶されているＺ
ＢＳシーケンスと同じかどうかについて比較器１３２に
より判定を行う。もし同じであれば、その比較器１３２
の出力端子に論理１が生じ、その論理１は制御論理回路
１３０に入力として加えられる。前と同様に、そのため
に制御論理回路１３０はそれの出力端子に全部０のデー
タバイトを発生させられ、このバイトは出力ラッチ１４
４に記憶される。しかし、その比較器による判定の結果
が否定であれば、制御論理回路１３０はラッチ１１２に
記憶されている現在のＢ１データバイトを出力ラッチ１
４４へ転送する（ブロック１７８）。この結果は、ラッ
チ１１２に記憶されている現在のＢ１データバイトがラ
ッチ１１４に記憶されている以前のデータバイト、また
はラッチ１１６に記憶されているＺＢＳシーケンスに一
致しないと判定された後でのみ起きることが図５から分
かるであろう。その一致しないことは、０バイト置換が
起きなかったことを示すものと回路１０８が解釈する状
況である。その後で処理はブロック１８０へ進む。その
ブロックでは、Ｂ１ ＺＢＩフラグの状態を検査し、比
較器１３２の反転された出力をＡＮＤゲート１５４で比
較し、ラッチ１１６に記憶されているＺＢＳシーケンス
を更新する必要があるかどうかについての判定を行う。
もし更新する必要があれば、ラッチ１１６の制御入力端
子１５２が可能状態にされて、ラッチ１１２に記憶され
ている現在のＢ１データバイトを後での比較に使用する
ためにＺＢＳシーケンス・ラッチ１１６にロードする。
ＺＢＩフラグが論理１の値を有することが判定ブロック
１８０で判明した場合は、誤ったデータが出力端子１５
０へ送られ、巡回符号検査（ＣＲＣ）誤りがＡＳＩＣ１
２によって発生され、性能をモニタする目的でマイクロ
プロセッサ１６へ報告される。
【００３２】判定ブロック１７２または１７６における
判定の結果が肯定である結果として、全部０のバイトが
出力ラッチ１４４に置かれたと仮定すると、処理は判定
ブロック１８６へ進む。この判定ブロック１８６では、
制御論理回路１３０はＢ１ＺＢＩフラグの状態をＤ＋ラ
ッチ１１８で検査する。Ｂ１ ＺＢＩフラグが論理１の
値を有しているとすると、出力ラッチ１４４における全
部０のバイトは正しく、それ以上の処理は不要である。
しかし、Ｂ１ ＺＢＩフラグが論理０の値を有している
とすると、制御論理回路１３０は誤り信号を出力線１４
６に生じて誤りが起きたことを示す。同時に、制御論理
回路１３０は現在のＢ１データバイトをラッチ１１２か
ら制御論理回路１３０ののデータ出力端子１４２へ転送
する。出力線１４６における誤り信号は出力ラッチ１４
４の制御入力に加えられ、出力ラッチ１４４に現在のＢ
１データバイトを制御論理回路１３０の出力端子１４２
からロードさせる。そうするとそのデータバイトは以前
にロードされていた全部０のバイトに置き換わる。その
結果、正しいデータがシフトレジスタ１４８と出力線１
５０を介して図１のＵチップ１４へ送られる。
判定の結果が肯定である結果として、全部０のバイトが
出力ラッチ１４４に置かれたと仮定すると、処理は判定
ブロック１８６へ進む。この判定ブロック１８６では、
制御論理回路１３０はＢ１ＺＢＩフラグの状態をＤ＋ラ
ッチ１１８で検査する。Ｂ１ ＺＢＩフラグが論理１の
値を有しているとすると、出力ラッチ１４４における全
部０のバイトは正しく、それ以上の処理は不要である。
しかし、Ｂ１ ＺＢＩフラグが論理０の値を有している
とすると、制御論理回路１３０は誤り信号を出力線１４
６に生じて誤りが起きたことを示す。同時に、制御論理
回路１３０は現在のＢ１データバイトをラッチ１１２か
ら制御論理回路１３０ののデータ出力端子１４２へ転送
する。出力線１４６における誤り信号は出力ラッチ１４
４の制御入力に加えられ、出力ラッチ１４４に現在のＢ
１データバイトを制御論理回路１３０の出力端子１４２
からロードさせる。そうするとそのデータバイトは以前
にロードされていた全部０のバイトに置き換わる。その
結果、正しいデータがシフトレジスタ１４８と出力線１
５０を介して図１のＵチップ１４へ送られる。
【００３３】出力データがＢ１出力ラッチ１４４へ転送
された後で、制御信号がラッチ１１４に加えられてその
ラッチに記憶されている以前のＢ１データバイトを、ラ
ッチ１１２に記憶されている現在のＢ１データバイトに
よって更新すなわち置換させる（ブロック１９０）。現
在のＢ１データバイトは全部０のデータバイトで構成で
きない（送信端末で起きた０バイト置換の結果として）
から、非０値がラッチ１１４に常に記憶される。ＺＢＳ
シーケンス・ラッチ１１６に記憶されている値に対して
もこのことはあてはまる。ブロック１９２において、シ
フトレジスタ１４８を図１のバックプレーン１８でクロ
ックして、ラッチ１４４からの出力データをＵチップ１
４へ転送する。ブロック１９４において、以前のブロッ
ク１７２ないし１９２で表されている一連の操作をＢ２
チャネル・データバイトに対して全て繰返す。最後に、
ブロック１９６において、Ｄ＋データバイトを処理し、
２Ｄチャネル制御ビットをＵチップ１４へ送る。この点
で、Ｂ１バイト、Ｂ２バイトおよびＤ＋バイトの処理を
終了し、新しいバイトセットをシフトレジスタ１１０に
ロードする（ブロック１６８）。
された後で、制御信号がラッチ１１４に加えられてその
ラッチに記憶されている以前のＢ１データバイトを、ラ
ッチ１１２に記憶されている現在のＢ１データバイトに
よって更新すなわち置換させる（ブロック１９０）。現
在のＢ１データバイトは全部０のデータバイトで構成で
きない（送信端末で起きた０バイト置換の結果として）
から、非０値がラッチ１１４に常に記憶される。ＺＢＳ
シーケンス・ラッチ１１６に記憶されている値に対して
もこのことはあてはまる。ブロック１９２において、シ
フトレジスタ１４８を図１のバックプレーン１８でクロ
ックして、ラッチ１４４からの出力データをＵチップ１
４へ転送する。ブロック１９４において、以前のブロッ
ク１７２ないし１９２で表されている一連の操作をＢ２
チャネル・データバイトに対して全て繰返す。最後に、
ブロック１９６において、Ｄ＋データバイトを処理し、
２Ｄチャネル制御ビットをＵチップ１４へ送る。この点
で、Ｂ１バイト、Ｂ２バイトおよびＤ＋バイトの処理を
終了し、新しいバイトセットをシフトレジスタ１１０に
ロードする（ブロック１６８）。
【００３４】以上の説明では、現在のデータバイトと比
較する以前のＢ１またはＢ２データバイトが、非０デー
タバイトの直前のものであると仮定した。これは好まし
い構成であるが、それは厳密に求められるものではな
い。送信端末装置および受信端末装置が置換のために同
じ以前のデータバイトを用いるのであれば、比較は早い
時期に生ずる以前のデータバイトを代わりに使用でき
る。また、図４の回路１０８に複数のラッチ１１６およ
び対応する比較器１３２を使用することによって、現在
のＢ１またはＢ２データバイトを２つ以上の既知のＺＢ
Ｓシーケンスと比較することも本発明の範囲内である。
更に、ラッチ１１６による新しいＺＢＳシーケンスのロ
ーディングを、希望により、最初の始動中すなわち電源
投入期間中にのみ行い、その後では行わないように制約
することもできる。これは、たとえば、２入力ＡＮＤゲ
ート１５４の代わりに３入力ＡＮＤゲートを用い、初期
化期間中にのみ第３の入力端子を可能化することによっ
て行うことができる。
較する以前のＢ１またはＢ２データバイトが、非０デー
タバイトの直前のものであると仮定した。これは好まし
い構成であるが、それは厳密に求められるものではな
い。送信端末装置および受信端末装置が置換のために同
じ以前のデータバイトを用いるのであれば、比較は早い
時期に生ずる以前のデータバイトを代わりに使用でき
る。また、図４の回路１０８に複数のラッチ１１６およ
び対応する比較器１３２を使用することによって、現在
のＢ１またはＢ２データバイトを２つ以上の既知のＺＢ
Ｓシーケンスと比較することも本発明の範囲内である。
更に、ラッチ１１６による新しいＺＢＳシーケンスのロ
ーディングを、希望により、最初の始動中すなわち電源
投入期間中にのみ行い、その後では行わないように制約
することもできる。これは、たとえば、２入力ＡＮＤゲ
ート１５４の代わりに３入力ＡＮＤゲートを用い、初期
化期間中にのみ第３の入力端子を可能化することによっ
て行うことができる。
【００３５】図６は、図２に示す送信端末インタフェー
ス回路３０を変更した例を示すブロック図である。この
変更した回路３０′では、ラッチ３４，４４と、マルチ
プレクサ４０と、ＮＯＲゲート３６とは省き、全部０の
データバイトの検出を入接続直列データについて直接行
う。全部０のバイトが検出された時に出力ラッチ５２へ
の次のＢ１データバイトのローディングを抑制するため
に、ＡＮＤゲート２００を使用する。その後で出力ラッ
チ５２は回路３０′によって置換された以前のデータバ
イトの記憶を続ける。Ｂ１チャネル直列データバイトの
最初のビットがシフトレジスタ３２に入ると、フリップ
フロップ２０４のセット入力端子２０２に信号が発生さ
れる。入接続直列データをシフトレジスタ３２と並列に
受けるために、フリップフロップ２０４のリセット入力
端子２０６が回路３０′の入力端子に接続される。フリ
ップフロップ２０４のデータ出力端子２０８がＢ１ Ｚ
ＢＩフラグを供給する。入接続Ｂ１データバイトのいず
れかのビットが論理１値を有するならば、フリップフロ
ップ２０４はリセットされる。したがって、Ｂ１データ
バイトが全部０のバイトである場合のみ、Ｂ１ ＺＢＩ
フラグが発生される（すなわち、論理１値を有する）。
ＡＮＤゲート２００はＢ１ ＺＢＩフラグの反転された
ものをそれの第１の入力端子に受け、現在のＢ１データ
バイトの終りに発生された信号をそれの第２の入力端子
２１０に受ける。ＡＮＤゲート２００の出力端子２１２
はＢ１出力データラッチ５２の制御入力端子に結合され
る。したがって、Ｂ１バイトが終わると、ＡＮＤゲート
２００はシフトレジスタ３２からのデータが非０で、Ｂ
１ ＺＢＩフラグが０である場合、およびその場合の
み、そのデータを出力ラッチ５２にロードする。さもな
いと、出力ラッチ５２は以前に送られたＢ１データバイ
トの記憶を続行し、入接続全部０の入接続Ｂ１データバ
イトの代わりに以前のバイトが出力端子６８で繰返され
る。入接続全部０の入接続Ｂ１データバイトの開始と終
了をそれぞれ表す線、２０２と２１０における信号を、
図１のＵチップ１４から受ける信号を基にして通常のカ
ウンタおよび論理回路によって発生できる。
ス回路３０を変更した例を示すブロック図である。この
変更した回路３０′では、ラッチ３４，４４と、マルチ
プレクサ４０と、ＮＯＲゲート３６とは省き、全部０の
データバイトの検出を入接続直列データについて直接行
う。全部０のバイトが検出された時に出力ラッチ５２へ
の次のＢ１データバイトのローディングを抑制するため
に、ＡＮＤゲート２００を使用する。その後で出力ラッ
チ５２は回路３０′によって置換された以前のデータバ
イトの記憶を続ける。Ｂ１チャネル直列データバイトの
最初のビットがシフトレジスタ３２に入ると、フリップ
フロップ２０４のセット入力端子２０２に信号が発生さ
れる。入接続直列データをシフトレジスタ３２と並列に
受けるために、フリップフロップ２０４のリセット入力
端子２０６が回路３０′の入力端子に接続される。フリ
ップフロップ２０４のデータ出力端子２０８がＢ１ Ｚ
ＢＩフラグを供給する。入接続Ｂ１データバイトのいず
れかのビットが論理１値を有するならば、フリップフロ
ップ２０４はリセットされる。したがって、Ｂ１データ
バイトが全部０のバイトである場合のみ、Ｂ１ ＺＢＩ
フラグが発生される（すなわち、論理１値を有する）。
ＡＮＤゲート２００はＢ１ ＺＢＩフラグの反転された
ものをそれの第１の入力端子に受け、現在のＢ１データ
バイトの終りに発生された信号をそれの第２の入力端子
２１０に受ける。ＡＮＤゲート２００の出力端子２１２
はＢ１出力データラッチ５２の制御入力端子に結合され
る。したがって、Ｂ１バイトが終わると、ＡＮＤゲート
２００はシフトレジスタ３２からのデータが非０で、Ｂ
１ ＺＢＩフラグが０である場合、およびその場合の
み、そのデータを出力ラッチ５２にロードする。さもな
いと、出力ラッチ５２は以前に送られたＢ１データバイ
トの記憶を続行し、入接続全部０の入接続Ｂ１データバ
イトの代わりに以前のバイトが出力端子６８で繰返され
る。入接続全部０の入接続Ｂ１データバイトの開始と終
了をそれぞれ表す線、２０２と２１０における信号を、
図１のＵチップ１４から受ける信号を基にして通常のカ
ウンタおよび論理回路によって発生できる。
【００３６】図７は、図６の変更した送信端末回路３
０′によって実行する一連の動作を記述する流れ図であ
る。ブロック２１４ないし２２４に記述している機能は
上記機能に対応し、シフトレジスタ３２と、ＡＮＤゲー
ト２００と、フリップフロップ２０４とによって実行さ
れる。ブロック２２６ないし２３０は図３に示す流れ図
のブロック９４ないし９８にそれぞれ対応する。
０′によって実行する一連の動作を記述する流れ図であ
る。ブロック２１４ないし２２４に記述している機能は
上記機能に対応し、シフトレジスタ３２と、ＡＮＤゲー
ト２００と、フリップフロップ２０４とによって実行さ
れる。ブロック２２６ないし２３０は図３に示す流れ図
のブロック９４ないし９８にそれぞれ対応する。
【００３７】図８は、図４に示す受信端末回路１０８を
変更した例のブロック図である。この変更した回路１０
８′では、現在のＢ１データバイト１２２は無くされ、
シフトレジスタ１１０の出力端子に８ビットラッチ２３
２が付加される。ラッチ２３２に記憶されている受けた
Ｂ１データバイトが比較器１２２によって比較され、同
時に比較器１３２を用いてラッチ１１６に記憶されてい
るＺＢＳシーケンスと比較される。受けたＢ１データバ
イトはその後でラッチ１１４に記憶されて、次の比較動
作のための以前のＢ１データバイトになる。比較器１２
２，１３２の単一ビット出力が、制御論理回路１３０に
入力として加えられる前に、ラッチ２３４、２３６にそ
れぞれ記憶される。比較器１２２，１３２およびＺＢＳ
シーケンスラッチ１１６は、希望により、Ｂ２データバ
イト（図示せず）を処理する回路１０８′の部分と共用
する。上記相違は別にしても、図８の回路１０８′は図
４の回路１０８とほぼ同様に動作する。
変更した例のブロック図である。この変更した回路１０
８′では、現在のＢ１データバイト１２２は無くされ、
シフトレジスタ１１０の出力端子に８ビットラッチ２３
２が付加される。ラッチ２３２に記憶されている受けた
Ｂ１データバイトが比較器１２２によって比較され、同
時に比較器１３２を用いてラッチ１１６に記憶されてい
るＺＢＳシーケンスと比較される。受けたＢ１データバ
イトはその後でラッチ１１４に記憶されて、次の比較動
作のための以前のＢ１データバイトになる。比較器１２
２，１３２の単一ビット出力が、制御論理回路１３０に
入力として加えられる前に、ラッチ２３４、２３６にそ
れぞれ記憶される。比較器１２２，１３２およびＺＢＳ
シーケンスラッチ１１６は、希望により、Ｂ２データバ
イト（図示せず）を処理する回路１０８′の部分と共用
する。上記相違は別にしても、図８の回路１０８′は図
４の回路１０８とほぼ同様に動作する。
【００３８】図９および１０は、図８の変更した受信端
末インタフェース回路１０８′によって実行する一連の
動作を記述する流れ図である。ブロック２４０，２４
４、及び２５２におけるローディング過程および比較過
程に続いて、ブロック２４８，２５０，２５３、及び２
５４でラッチ２３４，２３６が０値または１値にセット
される。ブロック２５６，２５８で出力データが記憶さ
れ、以前のＢ１データラッチ１１４が更新される。残り
のブロック２６４ないし２７６で行う過程は、図５のブ
ロック１８０ないし１９６で行う過程とほぼ同じであ
る。しかし、ブロック２６８におけるＺＢＩシーケンス
ラッチ１１６の更新と、ブロック２７０におけるＢ１出
力バイトの修正とが、図９および１０の流れ図における
以前のＢ１データラッチ１１４におけるデータを用いて
行われる。
末インタフェース回路１０８′によって実行する一連の
動作を記述する流れ図である。ブロック２４０，２４
４、及び２５２におけるローディング過程および比較過
程に続いて、ブロック２４８，２５０，２５３、及び２
５４でラッチ２３４，２３６が０値または１値にセット
される。ブロック２５６，２５８で出力データが記憶さ
れ、以前のＢ１データラッチ１１４が更新される。残り
のブロック２６４ないし２７６で行う過程は、図５のブ
ロック１８０ないし１９６で行う過程とほぼ同じであ
る。しかし、ブロック２６８におけるＺＢＩシーケンス
ラッチ１１６の更新と、ブロック２７０におけるＢ１出
力バイトの修正とが、図９および１０の流れ図における
以前のＢ１データラッチ１１４におけるデータを用いて
行われる。
【００３９】以上、本発明をある実施例によって説明し
たが、それに種々の変更および修正を行えることを当業
者は理解されるであろう。それらの変更および修正の全
ては添付の特許請求の範囲で定める本発明の要旨および
範囲に含まれることを意図するものである。
たが、それに種々の変更および修正を行えることを当業
者は理解されるであろう。それらの変更および修正の全
ては添付の特許請求の範囲で定める本発明の要旨および
範囲に含まれることを意図するものである。
【００４０】
【発明の効果】本発明によれば、チャネル装置またはラ
インカードで０バイト置換を行い、基本又は一次群サー
ビス総合ディジタル通信網（ＩＳＤＮ）線をＴ１網また
はその他のデジタル伝送設備に結合するインタフェース
回路を得ることができる。
インカードで０バイト置換を行い、基本又は一次群サー
ビス総合ディジタル通信網（ＩＳＤＮ）線をＴ１網また
はその他のデジタル伝送設備に結合するインタフェース
回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の新規なインタフェース回路を含むＩＳ
ＤＮチャネル装置またはラインカードを示すブロック
図。
ＤＮチャネル装置またはラインカードを示すブロック
図。
【図２】本発明の好適な実施の形態に従って０バイト置
換を実現する送信端末インタフェース回路を示すブロッ
ク図。
換を実現する送信端末インタフェース回路を示すブロッ
ク図。
【図３】図２の送信端末回路によって実行する一連の動
作を示す流れ図。
作を示す流れ図。
【図４】本発明の好適な実施の形態の受信端末回路を示
すブロック図。
すブロック図。
【図５】図４の受信端末回路によって実行する一連の動
作を示す流れ図。
作を示す流れ図。
【図６】図２の送信端末インタフェース回路の変更した
ものを示すブロック図。
ものを示すブロック図。
【図７】図６の変更した送信端末回路によって実行する
一連の動作を示す流れ図。
一連の動作を示す流れ図。
【図８】図４の受信端末インタフェース回路の変更した
ものを示すブロック図。
ものを示すブロック図。
【図９】図８の変更した受信端末回路によって実行する
一連の動作の一部を示す流れ図。
一連の動作の一部を示す流れ図。
【図１０】図８の変更した受信端末回路によって実行す
る一連の動作の一部を示す流れ図。
る一連の動作の一部を示す流れ図。
１０ チャネル装置 １２ インタフェース回路 １４ Ｕチップ １６ マイクロプロセッサ １８ ＲＤＴまたはＣＯＴバックプレーン ２４ ＲＯＭ ２６ ＲＡＭ ２８ 中継器 ３２，６６，１１０，１４８ シフトレジスタ ３４，１１２ Ｂ１現在のデータラッチ ４０，６０ マルチプレクサ ４４，１１４ Ｂ１以前のデータラッチ ５２，１４４ Ｂ１出力データラッチ ５４ Ｄ＋出力ラッチ ６２ Ｂ２出力データラッチ １１６ ＺＢＳシーケンスラッチ １２０ Ｂ２現在のデータラッチ １２２，１３２ 比較器 １３０ 制御論理 ２０４ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ、ジェイ．ウィスニュウスキー アメリカ合衆国バージニア州、ブリスト ウ、ローレンス、レイン、13301 (72)発明者 フレッド、イー．グレイブ アメリカ合衆国バージニア州、グレート、 フォールズ、エルムビュー、プレイス、 11209 (72)発明者 クレイグ、エイ．シャーパー アメリカ合衆国カリフォルニア州、ロウ、 アルトス、クレイ、ドライブ、1525
Claims (20)
- 【請求項１】入力端子と出力端子とを有し、現在のデー
タバイトを加入者線から受けて記憶するための第１のラ
ッチと、 入力端子と出力端子とを有し、以前のデータバイトを前
記加入者線から受けて記憶するための第２のラッチと、 前記第１のラッチの出力端子と前記第２のラッチの出力
端子とにそれぞれ結合される第１のデータ入力端子およ
び第２のデータ入力端子、データ出力端子、および前記
第１のデータ入力端子および前記第２のデータ入力端子
におけるデータを前記データ出力端子に選択的に結合す
るための制御入力端子を有する第１のマルチプレクサ
と、 全部０のデータバイトである現在のデータバイトを検出
するために前記第１のラッチに結合される入力端子と、
前記第１のマルチプレクサの制御入力端子に結合される
出力端子とを有し、前記第１のラッチに記憶されている
現在のデータバイトが全部０のデータバイトでない時
に、前記第１のマルチプレクサにその現在のデータバイ
トを前記データ出力端子に結合させ、かつ、前記現在の
データバイトが全部０のデータバイトである時に、前記
第１のマルチプレクサに対して前記第２のラッチに記憶
されている以前のデータバイトを前記データ出力端子に
結合させる０バイト検出器とを備えるディジタル加入者
線をディジタル伝送設備に結合するためのインタフェー
ス回路。 - 【請求項２】前記第１のマルチプレクサのデータ出力端
子は前記第２のラッチの入力端子に結合されることを特
徴とする請求項１記載のインタフェース回路。 - 【請求項３】入力端子と出力端子とを有し、複数の制御
ビットを受けて記憶するための第３のラッチを更に備
え、 前記０バイト検出器の出力端子が前記制御ビットの少な
くとも１つを供給するために前記第３のラッチの入力端
子に結合されていることを特徴とする請求項１記載のイ
ンタフェース回路。 - 【請求項４】前記第１のマルチプレクサのデータ出力端
子に結合される入力端子と、出力端子とを有し、出力デ
ータバイトを受けて記憶するための第４のラッチと、 前記第３のラッチおよび前記第４のラッチに結合され、
前記ディジタル伝送設備を通じて伝送するために前記複
数の制御ビットおよび前記出力データバイトを組合わせ
る組合わせ器とを更に備えたことを特徴とする請求項３
記載のインタフェース回路。 - 【請求項５】前記組合わせ器は、 前記第３のラッチの出力端子と前記第４のラッチの出力
端子とにそれぞれ結合される第１のデータ入力端子およ
び第２のデータ入力端子と、データ出力端子とを有する
ものであり、前記第１のデータ入力端子または前記第２
のデータ入力端子におけるデータを前記データ出力端子
に選択的に結合する第２のマルチプレクサと、 この第２のマルチプレクサのデータ出力端子に結合され
て、前記制御ビットおよび前記出力データバイトを含む
組合わされた直列出力を発生するシフトレジスタとを備
えたことを特徴とする請求項４記載のインタフェース回
路。 - 【請求項６】前記０バイト検出器はＮＯＲゲートを備え
たものであることを特徴とする請求項１記載のインタフ
ェース回路。 - 【請求項７】前記第２のラッチに記憶されている以前の
データバイトを、前記第１のラッチに記憶されている現
在のデータバイトで更新するように前記第１のマルチプ
レクサのデータ出力端子は前記第２のラッチの入力端子
に結合されているものであることを特徴とする請求項１
記載のインタフェース回路。 - 【請求項８】入力端子と出力端子とを有し、現在のデー
タバイトをディジタル伝送設備から受けて記憶するため
の第１のラッチと、 入力端子と出力端子とを有し、以前のデータバイトを前
記ディジタル伝送設備から受けて記憶するための第２の
ラッチと、 前記第１のラッチの出力端子と前記第２のラッチの出力
端子とにそれぞれ結合される第１の入力端子および第２
の入力端子と、出力端子とを有する第１の比較器と、 この第１の比較器の出力端子に結合される第１の入力端
子と、前記第１のラッチに結合される第２の入力端子
と、データ出力端子とを有し、前記現在のデータバイト
と前記以前のデータバイトが異なることを示す前記第１
の比較器からの出力に応答して、前記現在のデータバイ
トを前記データ出力端子へ送り、かつ前記現在のデータ
バイトと前記以前のデータバイトが同一であることを示
す前記第１の比較器からの出力に応答して、全部０のデ
ータバイトを前記データ出力端子に発生させる制御回路
とを備えたディジタル加入者線をディジタル伝送設備に
結合するためのインタフェース回路。 - 【請求項９】前記制御回路は前記ディジタル伝送設備か
ら制御ビットを受けるための第３の入力端子を更に備
え、 前記制御ビットは、前記ディジタル伝送設備を通じての
伝送の前に前記現在のデータバイトが全部０のデータバ
イトに置換されたかどうかを示すものであり、 前記制御回路は、前記現在のデータバイトと前記以前の
データバイトが同一であることを示す前記第１の比較器
からの出力に応答して、前記データ出力端子における前
記全部０のデータバイトを発生させた後の前記制御ビッ
トの状態を調べ、そして、もし前記ディジタル伝送設備
を通じての伝送の前に前記現在のデータバイトが全部０
のデータバイトで置換されなかったことを前記制御ビッ
トが示したならば、前記全部０のデータバイトを前記現
在のデータバイトで置き換えるものであることを特徴と
する請求項８記載のインタフェース回路。 - 【請求項１０】前記第１のラッチの出力端子は前記第２
のラッチに記憶されている以前のデータバイトを更新す
るように前記第２のラッチの入力端子に結合されている
ことを特徴とする請求項８記載のインタフェース回路。 - 【請求項１１】出力端子を有し、置換データバイトを記
憶する記憶器と、 前記第１のラッチの出力端子と前記記憶器の出力端子に
それぞれ結合される第１の入力端子および第２の入力端
子と、出力端子とを有する第２の比較器とを更に備え、 前記制御回路は、前記第２の比較器の出力端子に結合さ
れる第３の入力端子を更に備え、前記現在のデータバイ
トと前記置き換わったデータバイトが異なることを示す
前記第２の比較器からの出力に応答して、前記現在のデ
ータバイトを前記データ出力端子へ送り、かつ前記現在
のデータバイトと前記置き換わったデータバイトが同一
であることを示す出力に応答して、全部０のデータバイ
トを前記データ出力端子に発生させるものであることを
特徴とする請求項８記載のインタフェース回路。 - 【請求項１２】前記制御回路は前記ディジタル伝送設備
からの制御ビットを受けるための第４の入力端子を更に
備え、 前記制御ビットは、前記ディジタル伝送設備を通じての
伝送の前に前記現在のデータバイトが全部０のデータバ
イトで置換されたかどうかを示すものであり、 前記制御回路は、前記現在のデータバイトと前記以前の
データバイトが同一であることを示す前記第１の比較器
からの出力に応答して、または前記現在のデータバイト
と前記置き換わったデータバイトが異なることを示す前
記第２の比較器からの出力に応答して、前記データ出力
端子における前記全部０のデータバイトを生じた後の前
記制御ビットの状態を調べ、そして、もし前記ディジタ
ル伝送設備を通じての伝送の前に前記現在のデータバイ
トが全部０のデータバイトで置換されなかったことを前
記制御ビットが示したならば、前記全部０のデータバイ
トを前記データ出力端子における前記現在のデータバイ
トで置き換えるものであることを特徴とする請求項１１
記載のインタフェース回路。 - 【請求項１３】前記記憶器は第３のラッチを備え、この
第３のラッチの入力端子が前記第１のラッチの出力端子
に結合されて、前記現在のデータバイトで置き換えられ
た前記データバイトを更新するものであることを特徴と
する請求項１２記載のインタフェース回路。 - 【請求項１４】前記第３のラッチはその第３のラッチの
入力端子に加えられたデータバイトを前記第３のラッチ
に記憶させるための制御入力端子を有し、更に前記第２
の比較器の出力端子に結合された反転入力端子と、前記
伝送設備から制御ビットを受けるための非反転入力端子
と、前記第３のラッチの制御入力端子に結合される出力
端子とを有するＡＮＤゲートを備え、 前記現在のデータバイトと置換データバイトが異なるこ
とを前記第２の比較器の出力が示し、前記ディジタル伝
送設備を通じての伝送の前に前記現在のデータバイトが
全部０のデータバイトに置き換えられたことを前記制御
ビットが示した時に、前記ＡＮＤゲートの出力が前記第
３のラッチに前記現在のデータバイトを新しい置換デー
タバイトとして記憶させることを特徴とする請求項１３
記載のインタフェース回路。 - 【請求項１５】前記現在のデータバイトを入力として前
記第１のラッチに加え、かつ前記制御ビットを入力とし
て前記制御回路に加えるために、前記現在のデータバイ
トと前記制御ビットとを前記ディジタル伝送設備から受
けるための直列入力端子と、前記第１のラッチの入力端
子および前記制御回路の前記第３の入力端子に結合され
る並列出力端子とを有するシフトレジスタを更に備えた
ことを特徴とする請求項９記載のインタフェース回路。 - 【請求項１６】前記シフトレジスタに結合される入力端
子と、前記制御回路の前記第３の入力端子に結合される
出力端子とを有する第３のラッチを更に備えたことを特
徴とする請求項１５記載のインタフェース回路。 - 【請求項１７】ディジタル加入者線から現在のデータバ
イトを受けるステップと、 前記現在のデータバイトが全部０のデータバイトである
かどうかを検出するステップと、 前記現在のデータバイトが全部０のデータバイトでない
時に、前記現在のデータバイトをディジタル伝送設備に
結合するステップと、 前記現在のデータバイトが全部０のデータバイトである
時に、前記現在のデータバイトを前記ディジタル伝送設
備から受けた以前のデータバイトで置き換え、その以前
のデータバイトを前記ディジタル伝送設備に結合するス
テップと、 前記現在のデータバイトが前記以前のデータバイトで置
換されたかどうかを示す制御ビットを発生させ、その制
御ビットを前記ディジタル伝送設備に結合するステップ
とを備えたディジタル加入者線をディジタル伝送設備に
結合する方法。 - 【請求項１８】前記ディジタル伝送設備から現在のデー
タバイトを受けるステップと、 前記現在のデータバイトを前記ディジタル伝送設備から
受けた以前のデータバイトと比較するステップと、 前記現在のデータバイトと前記以前のデータバイトが異
なる時に、前記現在のデータバイトを前記ディジタル加
入者線に結合するステップと、 前記現在のデータバイトと前記以前のデータバイトが同
一である時に、前記現在のデータバイトを全部０のデー
タバイトで置き換え、その置き換えに続いて前記制御ビ
ットの状態を調べ、前記ディジタル伝送設備を通じての
伝送の前に前記現在のデータバイトが全部０のデータバ
イトで置換されなかったことを前記制御ビットが示した
ならば、前記全部０のデータバイトを前記現在のデータ
バイトで置き換え、結果として得られた全部０のデータ
バイトまたは現在のデータバイトを前記ディジタル加入
者線に結合するステップとを有することを特徴とする請
求項１７記載の方法。 - 【請求項１９】前記現在のデータバイトを記憶している
置換データバイトと比較するステップと、 前記現在のデータバイトと前記置換データバイトとが異
なるときは、前記ディジタル加入者線に前記現在のデー
タバイトを結合するステップと、 前記現在のデータバイトと前記置換データバイトが同じ
ならば、前記現在のデータバイトを全部０のデータバイ
トで置き換え、その置き換えに続いて、前記制御ビット
の状態を調べ、前記ディジタル伝送設備を通じての伝送
の前に前記現在のデータバイトが全部０のデータバイト
で置換されなかったことを前記制御ビットが示したなら
ば前記全部０のデータバイトを前記現在のデータバイト
で置き換え、結果として得られた全部０のデータバイト
または現在のデータバイトを前記ディジタル加入者線に
結合するステップとを有することを特徴とする請求項１
８記載の方法。 - 【請求項２０】前記現在のデータバイトおよび前記置換
データバイトが異なるとき、前記制御ビットの状態を調
べるステップと、 前記ディジタル伝送設備を通じて伝送の前に前記現在の
データバイトが全部０のデータバイトに置換されたこと
を前記制御ビットが示したとすると、前記記憶されてい
る置換データバイトを前記現在のデータバイトで置き換
えるステップとを更に有することを特徴とする請求項１
９記載の方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160843A (en) * | 1996-03-29 | 2000-12-12 | Cisco Technology, Inc. | Communication server apparatus providing XDSL services and method |
| US5668857A (en) * | 1996-03-29 | 1997-09-16 | Netspeed, Inc. | Communication server apparatus and method |
| US6385203B2 (en) | 1996-03-29 | 2002-05-07 | Cisco Technology, Inc. | Communication server apparatus and method |
| US6014431A (en) * | 1996-03-29 | 2000-01-11 | Cisco Technology, Inc. | Communication server apparatus having four-wire switching interface and method |
| US6163599A (en) * | 1997-03-20 | 2000-12-19 | Cisco Technology, Inc. | Communication server apparatus and method |
| US6366644B1 (en) | 1997-09-15 | 2002-04-02 | Cisco Technology, Inc. | Loop integrity test device and method for digital subscriber line (XDSL) communication |
| US5999565A (en) | 1997-10-15 | 1999-12-07 | Cisco Technology, Inc. | Data communication using a modifiable number of XDSL modems |
| US6252878B1 (en) | 1997-10-30 | 2001-06-26 | Cisco Technology, Inc. | Switched architecture access server |
| US6278728B1 (en) | 1998-03-18 | 2001-08-21 | Cisco Technology, Inc. | Remote XDSL transceiver unit and method of operation |
| US6738814B1 (en) * | 1998-03-18 | 2004-05-18 | Cisco Technology, Inc. | Method for blocking denial of service and address spoofing attacks on a private network |
| US6181572B1 (en) | 1998-06-19 | 2001-01-30 | Cisco Technology, Inc. | Digital subscriber line (xDSL) modem having a multi-layer electromagnetic shield and method of manufacture |
| US6239672B1 (en) | 1998-06-29 | 2001-05-29 | Cisco Technology, Inc. | Wall mount filter for a digital subscriber line (xDSL) network and methods of installation and manufacture |
| US6535520B1 (en) | 1998-08-14 | 2003-03-18 | Cisco Technology, Inc. | System and method of operation for managing data communication between physical layer devices and ATM layer devices |
| US6381245B1 (en) | 1998-09-04 | 2002-04-30 | Cisco Technology, Inc. | Method and apparatus for generating parity for communication between a physical layer device and an ATM layer device |
| US6522668B1 (en) | 1998-11-30 | 2003-02-18 | Cisco Technology, Inc. | System and method for special signaling with customer premises equipment |
| US6115226A (en) * | 1998-12-07 | 2000-09-05 | Cisco Technology, Inc. | Apparatus for lightning strike survivability and post-strike operability |
| US5999540A (en) | 1998-12-22 | 1999-12-07 | Cisco Technology, Inc. | Rate adaptive XDSL communication system and method |
| US6161161A (en) * | 1999-01-08 | 2000-12-12 | Cisco Technology, Inc. | System and method for coupling a local bus to a peripheral component interconnect (PCI) bus |
| US6553075B1 (en) | 1999-01-12 | 2003-04-22 | Cisco Technology, Inc. | Method and apparatus for determining crosstalk |
| US6658049B1 (en) | 1999-01-12 | 2003-12-02 | Cisco Technology, Inc. | xDSL repeater system and method |
| US6888824B1 (en) * | 2000-10-20 | 2005-05-03 | Cisco Technology, Inc. | Random early detection (RED) algorithm using marked segments to detect congestion in a computer network |
| US6853725B2 (en) * | 2001-03-22 | 2005-02-08 | Hubbell Incorporated | Method and apparatus for off-hook management of plural subscriber premises devices connected to same telephone line |
| JP3638934B2 (ja) * | 2001-03-28 | 2005-04-13 | 三菱電機株式会社 | デジタル回線多重化装置 |
| SG96655A1 (en) * | 2001-04-02 | 2003-06-16 | Seagate Technology Llc | Disc drive pattern zero verification test |
| US6934301B2 (en) * | 2001-07-19 | 2005-08-23 | Eci Telecom Ltd. | Method and apparatus for converting data packets between a higher bandwidth network and a lower bandwidth network |
Family Cites Families (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3405235A (en) * | 1963-03-12 | 1968-10-08 | Post Office | Systems for transmitting code pulses having low cumulative displarity |
| US3502810A (en) * | 1966-08-15 | 1970-03-24 | Bell Telephone Labor Inc | Bipolar pulse transmission system with self-derived timing and drift compensation |
| US3569934A (en) * | 1968-12-17 | 1971-03-09 | Petty Geophysical Eng Co | Method of detecting and correcting errors in multiplexed seismic data |
| USRE28577E (en) * | 1969-03-21 | 1975-10-21 | Channel reallocation system and method | |
| GB1258974A (ja) * | 1969-06-24 | 1972-01-05 | ||
| US3688039A (en) * | 1969-08-05 | 1972-08-29 | Nippon Electric Co | Digital signal reception system |
| US3603739A (en) * | 1969-12-17 | 1971-09-07 | Bell Telephone Labor Inc | Digital transmission system employing identifiable marker streams on pulses to fill all idle channels |
| NL163350C (nl) * | 1971-09-04 | 1980-08-15 | Philips Nv | Matrixgeheugen met middelen voor het al dan niet geinverteerd inschrijven van woorden. |
| US3873977A (en) * | 1974-05-01 | 1975-03-25 | Gen Motors Corp | Data compression method and apparatus |
| US4032886A (en) * | 1975-12-01 | 1977-06-28 | Motorola, Inc. | Concatenation technique for burst-error correction and synchronization |
| US4059731A (en) * | 1977-02-01 | 1977-11-22 | Bell Telephone Laboratories, Incorporated | Signaling storage in digital channel banks |
| US4305063A (en) * | 1977-03-04 | 1981-12-08 | Grumman Aerospace Corp. | Automatic digital gain ranging system |
| JPS55118118A (en) * | 1979-03-02 | 1980-09-10 | Fujitsu Ltd | Integrated circuit formed intra-office line interface |
| US4494151A (en) * | 1979-07-02 | 1985-01-15 | Xerox Corporation | 4-Pixel run-length code for data compression |
| JPS5647144A (en) * | 1979-09-26 | 1981-04-28 | Nec Corp | Signal discriminator |
| JPS5647150A (en) * | 1979-09-27 | 1981-04-28 | Toshiba Corp | Received data control system |
| US4309694A (en) * | 1980-03-27 | 1982-01-05 | Bell Telephone Laboratories, Incorporated | Zero disparity coding system |
| US4327379A (en) * | 1980-04-11 | 1982-04-27 | Xerox Corporation | Hardware implementation of 4-pixel code encoder |
| IT1212437B (it) * | 1980-06-30 | 1989-11-22 | Sits Soc It Telecom Siemens | Circuito di trasmissione per sistemi pcm. |
| CA1186763A (en) * | 1981-04-20 | 1985-05-07 | Masami Kato | Consecutive identical digit suppression system in a digital communication system |
| US4509164A (en) * | 1981-11-30 | 1985-04-02 | Queen's University At Kingston | Microprocessor based digital to digital converting dataset |
| JPS59125144A (ja) * | 1982-12-30 | 1984-07-19 | ソニー株式会社 | デイジタル信号伝送方法 |
| US4512026A (en) * | 1983-04-21 | 1985-04-16 | Siemens Corporate Research & Support, Inc. | Data format for asynchronous data transmission |
| ATE52039T1 (de) * | 1983-07-26 | 1990-05-15 | Ivan Szedressy | Tennisschlaeger mit einer vorrichtung zur saitenbefestigung. |
| US4587514A (en) * | 1984-09-07 | 1986-05-06 | Verilink Corporation | Interface method and apparatus |
| US4684923A (en) * | 1984-09-17 | 1987-08-04 | Nec Corporation | Encoder with selective indication of compression encoding and decoder therefor |
| JPS6193749A (ja) * | 1984-10-13 | 1986-05-12 | Fujitsu Ltd | タイミングクロツク抽出回路 |
| JPS6298922A (ja) * | 1985-10-25 | 1987-05-08 | Canon Inc | 冗長度抑圧符号化方式 |
| US4752765A (en) * | 1986-03-10 | 1988-06-21 | International Business Machines Corporation | Apparatus, method and algorithm for encoding and decoding characters in a message to be transmitted between a first system and a second system |
| JPS62216553A (ja) * | 1986-03-18 | 1987-09-24 | Fujitsu Ltd | 禁止パタ−ンの伝送防止方式 |
| US4750179A (en) * | 1986-05-02 | 1988-06-07 | Lynch Communications Systems, Inc. | Selective prevention of bipolar violation detection |
| US4802221A (en) * | 1986-07-21 | 1989-01-31 | Ncr Corporation | Digital system and method for compressing speech signals for storage and transmission |
| US4799217A (en) * | 1986-08-20 | 1989-01-17 | American Telephone And Telegraph Company, At&T Bell Laboratories | Three time slot digital subscriber line termination |
| US4747112A (en) * | 1986-09-02 | 1988-05-24 | Gte Communication Systems Corporation | Decoding method for T1 line format for CCITT 32K bit per second ADPCM clear channel transmission and 64 KBPS clear channel transmission |
| US4747098A (en) * | 1986-11-13 | 1988-05-24 | Racal Data Communications Inc. | Zero byte address linked list |
| JPS63126324A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | ＢｎＺＳ符号化回路 |
| US4757500A (en) * | 1986-12-22 | 1988-07-12 | Gte Communications Systems Corporation | Method for zero byte time slot interchange |
| US4757499A (en) * | 1986-12-22 | 1988-07-12 | Gte Communication Systems Corporation | Method for zero byte time slot interchange |
| US4757501A (en) * | 1986-12-22 | 1988-07-12 | Gte Communication Systems Corporation | Method for zero byte time slot interchange |
| US5057837A (en) * | 1987-04-20 | 1991-10-15 | Digital Equipment Corporation | Instruction storage method with a compressed format using a mask word |
| US4868831A (en) * | 1988-02-19 | 1989-09-19 | Siemens Transmission Systems, Inc. | Zero byte time slot interchange (ZBTSI) encoder |
| US4853931A (en) * | 1988-04-15 | 1989-08-01 | Siemens Transmission Systems, Inc. | Violating All Zero Octet (VAZO) detector for a zero byte time slot interchange (ZBTSI) encoder |
| US5051988A (en) * | 1988-11-02 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Transmission line encoding/decoding system |
| US5020058A (en) * | 1989-01-23 | 1991-05-28 | Stratacom, Inc. | Packet voice/data communication system having protocol independent repetitive packet suppression |
| JPH02218224A (ja) * | 1989-02-18 | 1990-08-30 | Fujitsu Kiden Ltd | データ転送方法 |
| JPH0411430A (ja) * | 1990-04-27 | 1992-01-16 | Mitsubishi Electric Corp | インタフエース回路 |
| JPH04150338A (ja) * | 1990-10-11 | 1992-05-22 | Nec Corp | クロック抽出回路 |
-
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-
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