JPH09106671A - 半導体メモリ装置とその読出及び書込方法 - Google Patents

半導体メモリ装置とその読出及び書込方法

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JPH09106671A
JPH09106671A JP8240762A JP24076296A JPH09106671A JP H09106671 A JPH09106671 A JP H09106671A JP 8240762 A JP8240762 A JP 8240762A JP 24076296 A JP24076296 A JP 24076296A JP H09106671 A JPH09106671 A JP H09106671A
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Abstract

(57)【要約】 【課題】 より高速にデータを通信可能な同期式の半導
体メモリを提供する。 【解決手段】 ＲＡＳやＣＡＳ等の制御信号の通信は従
来の同期メモリ同様にメモリとコントローラとに共通の
システムクロックに同期させて遂行する一方、データ信
号ＤＡＴＡの通信は、メモリとコントローラのうちのデ
ータを送信する方からデータ信号と共にデータ同期の源
同期信号ＩＯ ＣＬＫを送信し、受信側でこの源同期信
号に同期させて受信データ信号を内部に取り込む方式に
より遂行するようにした。この方式で通信を行えば、メ
モリ内でメモリのデータ配線数のＮ倍のデータを一つの
クロック周期の間にアクセスできるようにメモリを構成
し、データ信号交換のための源同期信号の周波数をシス
テムクロックのＮ倍にすることにより、システムクロッ
ク周波数以上の速度でのデータ交換が行われるようにな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、同期信号を使用してデータを交換する半導
体メモリ装置とその読出及び書込方法に関する。
【０００２】
【従来の技術】最近では、コンピュータシステムにおい
てマイクロプロセッサの動作周波数が革新的に増大して
いるが、これに十分追従するほどにメモリの動作速度は
増大しておらず、コンピュータ性能の伸びに対するネッ
クとなっている。これを解決するために、メモリバス(M
emory Bus)幅を拡大してコンピュータとメモリとの間の
データ交換量を増大させているが、これは、単位メモリ
の容量増加と同時に最小メモリ単位の粒度(granularit
y) についての問題を生じさせている。即ち、データ配
線幅が８である４メガビットメモリを使用してメモリバ
スの配線幅が６４であるメモリシステムを構成する場
合、メモリは３２メガビット単位に増量させられる。一
方、データ配線幅が８である同じ速度の２５６メガビッ
トメモリを使用すれば、メモリは２０４８メガビット単
位に増量させられる。このような理由により、単位メモ
リの容量増加に係わらず、システム性能を低下させるこ
となく粒度の問題を解決するために、単位メモリのデー
タ配線幅を増やす方法が使用されている。つまり、この
例に見られるように、単位メモリのデータ配線幅を６４
に増加させることにより、性能を低下させることなく最
小メモリ単位である粒度を形成可能である。
【０００３】しかし、上記方法では、第一に、パッド及
び回路の増加に伴うチップサイズの増大、第二に、回路
増加、配線増加、そして大負荷を有するドライバを駆動
しなければならない出力端子数の増加等による消費電力
の増加を招き、将来のメモリのデータバスモデルには不
適当であると考えられている。
【０００４】システム性能を低下させずに粒度問題を解
決するための他の方法は、メモリの動作周波数を上げる
ことである。即ち、データ配線幅が８である２５６メガ
ビットメモリの動作周波数を８倍に上げれば、性能を低
下させることなく最小メモリ単位である粒度が形成でき
る。また、このような高速のメモリを使用すれば、小数
の単位メモリを平行に配置することにより容易にメモリ
システムの性能を増大させられる。単位メモリの動作周
波数を増加させた代表的な例としては同期メモリがあ
る。同期メモリで構成されたメモリシステムでは、メモ
リを動作させるためのアドレスやチップセレクト(Chip
Select) 及び書込エネーブル等の制御信号とデータ信号
が、メモリとメモリコントローラを含んだメモリシステ
ムの全体を統括するグローバルクロック(Global Clock)
つまりシステムクロックに同期する。
【０００５】
【発明が解決しようとする課題】しかし、同期メモリの
場合、すべての信号がグローバルクロックに同期するの
で、メモリ内においてメモリのデータ配線数のＮ倍のデ
ータを一つのクロック周期の間にアクセスできても、グ
ローバルクロック周波数以上の速度でのデータ交換がで
きないし、また、データ伝送の帯域幅を高めるためにグ
ローバルクロックの周波数を上げると、メモリ全体の回
路の動作周波数が増加することになりメモリの動作電力
を増やすことになる。更に、グローバルクロックの最大
動作周波数は、特定時点でメモリとコントローラの各ク
ロック配線の間で発生するクロックの位相差により制限
されるという問題がある。
【０００６】図１は、メモリの入出力帯域幅を増加させ
るために従来提案されている半導体メモリの構成を示す
ブロック図である。図示のように、半導体メモリの外部
から供給されるシステムクロックＣＬＫ及びクロックエ
ネーブル信号ＣＫＥは、制御クロック発生器２１に伝達
される。また、チップセレクト信号バーＣＳ、書込エネ
ーブル信号バーＷＥ、ローアドレスストローブ信号バー
ＲＡＳ、カラムアドレスストローブ信号バーＣＡＳ等が
制御クロック発生器２１に伝達される。書込データ信号
ＤＡＴＡは、システムクロックＣＬＫに同期して外部か
らデータ入力バッファ(DATA IN Buffer)２２へ伝達され
る。一方、読出データ信号ＤＡＴＡは、データ出力バッ
ファ(DATA OUT Buffer) ２３から外部へ伝達される。
【０００７】制御クロック発生器２１は、クロックエネ
ーブル信号ＣＫＥがセットされている間、外部からの各
種制御信号からシステムクロックＣＬＫに同期した内部
制御信号を発生させる。ローアドレスストローブ信号バ
ーＲＡＳに基づく制御信号は、ローバッファ１１のセッ
ト入力端子へ伝達され、これによりアドレス信号ＡＤＤ
Ｒからローアドレスがラッチされる。同様に、カラムア
ドレスストローブ信号バーＣＡＳに基づく制御信号は、
カラムバッファ１３のセット入力端子へ伝達され、これ
によりアドレス信号ＡＤＤＲがラッチされる。ローバッ
ファ１１の出力信号は、ローデコーダ１２へ入力されて
メモリセルアレイ１５のワードラインを駆動することに
なり、カラムバッファ１３の出力信号は、カラムデコー
ダ１４へ入力されてメモリセルアレイ１５のカラム選択
ラインを駆動することになる。そして、書込モードにお
いては、データ入力バッファ２２の出力がセンスアンプ
１６を通じてメモリセルに書込まれ、読出モードにおい
ては、メモリセルからのデータがセンスアンプ１６で増
幅されてデータ出力バッファ２３へ出力される。このと
き、外部からの書込データはシステムクロックＣＬＫに
同期してデータ入力バッファ２２にラッチされ、外部へ
の読出データはシステムクロックＣＬＫに同期してデー
タ出力バッファ２３から出力される。
【０００８】図１のようなメモリの動作タイミングにつ
いて、図２及び図３の信号波形図に示してある。図２
は、読出サイクル及び書込サイクルを示し、図３は、ペ
ージモードサイクルでの読出及び書込動作を示す。この
ようなメモリは、制御信号、アドレス、及びデータ等す
べての入出力がシステムクロックＣＬＫに同期すること
により、信号をラッチするためのセットアップ及び保持
時間のマージンを増加させられ、これにより動作周波数
を上げられる。
【０００９】しかし、すべての信号がシステムクロック
ＣＬＫに同期するので、メモリセルアレイ１５内でデー
タ配線数のＮ倍のデータを一つのシステムクロックＣＬ
Ｋの周期の間にアクセスできても、システムクロックＣ
ＬＫの周波数以上の速度でのデータ交換はできないし、
データ伝送の帯域幅を高めるためにシステムクロックＣ
ＬＫの周波数を上げると、メモリ全体の回路の動作周波
数が増加してメモリの動作電力を増やすことになる。ま
た、システムクロックＣＬＫの最大動作周波数は、特定
ポイントでメモリとコントローラのシステムクロックＣ
ＬＫの各配線端子間で発生するクロックの位相差により
制限されるという短所がある。
【００１０】
【課題を解決するための手段】上記のような従来技術に
着目して本発明では、制御信号の通信はメモリとメモリ
コントローラとへ共通に供給されるグローバルクロック
に同期して遂行され、データ信号の通信は源同期信号方
式(Source Synchronous Signal Method)により遂行され
るようにして、より高速の半導体メモリ装置を提供す
る。即ち、外部システムから供給されるシステムクロッ
クに同期して動作する半導体メモリ装置の書込方法にお
いて、各制御信号は前記システムクロックに同期させて
使用する一方で、データ信号は、該データ信号と共に提
供される源同期信号により同期をとって入力することを
特徴とした書込方法を提供する。また、外部システムか
ら供給されるシステムクロックに同期して動作する半導
体メモリ装置の読出方法において、各制御信号は前記シ
ステムクロックに同期させて使用する一方で、データ信
号は、メモリ内部で別途発生させた源同期信号に同期さ
せて該源同期信号と共に出力することを特徴とした読出
方法を提供する。
【００１１】或いは、本発明によれば、多数のビットラ
インと、この多数のビットラインに交差する多数のワー
ドラインと、これらビットライン及びワードラインの交
差点に位置した多数のメモリセルと、からなるメモリセ
ルアレイを有する半導体メモリ装置において、ローアド
レスエネーブル信号が第１状態にあり且つカラムアドレ
スエネーブル信号が第２状態にある間に供給されたロー
アドレス、及び、前記カラムアドレスエネーブル信号が
第１状態にあり且つ前記ローアドレスエネーブル信号が
第２状態にある間に供給されたカラムアドレスを入力す
るためのアドレス入力手段と、該アドレス入力手段から
ローアドレスを受けて対応するワードラインをエネーブ
ルさせるローデコーダと、該エネーブルしたワードライ
ンに接続するメモリセルにより生じたビットラインの信
号を増幅する多数のセンスアンプと、前記アドレス入力
手段からカラムアドレスを受けて前記メモリセルによる
信号の生じたビットラインを共通のデータラインと接続
させるカラムデコーダと、前記データラインと外部とを
接続してメモリセルアレイと外部とのデータの入力及び
出力を遂行する源同期通信手段と、を備えることを特徴
とする。
【００１２】アドレス入力手段は、ローアドレスを受け
て貯蔵するためのローアドレスバッファ手段と、カラム
アドレスを受けて貯蔵するためのカラムアドレスバッフ
ァ手段と、書込エネーブル信号、アドレス信号、カラム
アドレスエネーブル信号、ローアドレスエネーブル信
号、及びチップセレクト信号を入力し、前記ローアドレ
スバッファ手段及び前記カラムアドレスバッファ手段へ
のローアドレス及びカラムアドレスの貯蔵を制御するた
めの制御手段と、から構成されるものとできる。或い
は、アドレス入力手段は、ローアドレスを受けて貯蔵す
るためのローアドレスバッファ手段と、カラムアドレス
を受けて貯蔵するためのカラムアドレスバッファ手段
と、書込エネーブル信号、アドレス信号、カラムアドレ
スエネーブル信号、ローアドレスエネーブル信号、外部
クロック信号、及びチップセレクト信号を入力し、前記
ローアドレスバッファ手段及び前記カラムアドレスバッ
ファ手段へのローアドレス及びカラムアドレスの貯蔵を
前記外部クロック信号に同期させて制御するための制御
手段と、から構成されるものとできる。
【００１３】源同期通信手段は、データの交換のための
データ用ターミナルと、源同期信号用ターミナルと、デ
ータ出力同期信号発生回路と、前記データ用ターミナル
を通じて外部から伝達される一つ以上の連続的なデータ
を前記源同期信号用ターミナルを通じて外部から連続的
に伝達される源同期信号の一方のエッジで取り込んで貯
蔵するためのデータ入力バッファと、メモリセルアレイ
からの一つ以上の連続的な出力データを前記データ出力
同期信号発生回路からの連続的な同期信号の一方のエッ
ジで前記データ用ターミナルを通じて外部へ伝達すると
共に該同期信号を前記源同期信号用ターミナルを通じて
外部へ伝達するためのデータ出力バッファと、から構成
することができる。この場合のデータ出力バッファは連
続的なデータ数をプログラムできるように構成しておく
とよい。データ出力同期信号発生回路は、クロックソー
スからの連続的なクロックを連続的な出力データ数だけ
ゲーティングして出力するものとするとよい。そして、
クロックソースとしては、外部クロック信号の使用、又
は、外部クロック信号の入力周波数を倍加させての使
用、或いは、リング発振器の使用が可能である。リング
発振器の場合は周波数をプログラムできるようにしてあ
るとよい。
【００１４】また或いは源同期通信手段は、データの交
換のためのデータ用ターミナルと、源同期信号用ターミ
ナルと、データ出力同期信号発生回路と、前記データ用
ターミナルを通じて外部から伝達される二つ以上の偶数
の連続的な入力データを前記源同期信号用ターミナルを
通じて外部から連続的に伝達される源同期信号の両エッ
ジで取り込んで貯蔵するためのデータ入力バッファと、
メモリセルアレイからの二つ以上の偶数の連続的な出力
データを前記データ出力同期信号発生回路からの連続的
な同期信号の両エッジで前記データ用ターミナルを通じ
て外部へ伝達すると共に該同期信号を前記源同期信号用
ターミナルを通じて外部へ伝達するためのデータ出力バ
ッファと、から構成することができる。この場合のデー
タ出力バッファが連続的なデータ数をプログラムできる
ように構成しておくとよい。データ出力同期信号発生回
路は、クロックソースからの連続的なクロックを連続的
な出力データ数の１／２だけゲーティングして出力する
ものとするとよい。そしてクロックソースとしては、外
部クロック信号の使用、又は、外部クロック信号の入力
周波数を倍加させての使用、或いは、リング発振器の使
用が可能である。リング発振器を用いる場合は周波数を
プログラムできるようにしておくとよい。
【００１５】更に、本発明によれば、多数のビットライ
ンと、この多数のビットラインに交差する多数のワード
ラインと、これらビットライン及びワードラインの交差
点に位置した多数のメモリセルと、からなるメモリセル
アレイと、を有する半導体メモリ装置において、データ
の交換のためのデータ用ターミナルと、源同期信号用タ
ーミナルと、基準電圧用ターミナルと、前記データ用タ
ーミナルを通じて外部から伝達される連続的な信号を前
記基準電圧用ターミナルを通じて入力される基準電圧と
比較増幅して内部データに転換する第１比較増幅器と、
該第１比較増幅器による内部データを遅延させる遅延手
段と、前記源同期信号用ターミナルを通じて外部から伝
達される連続的な信号を前記基準電圧用ターミナルを通
じて入力される基準電圧と比較増幅して内部同期信号に
転換する第２比較増幅器と、前記遅延手段から直列入力
されてくる前記内部データをラッチして出力を制御する
並列出力信号に従い並列出力する直列入力／並列出力バ
ッファと、前記内部同期信号から該直列入力／並列出力
バッファの入力を制御する信号を発生する制御パルス発
生回路と、を有してなるデータ入力バッファを備えるこ
とを特徴とする。
【００１６】直列入力／並列出力バッファは、内部デー
タを共通に受け取る入力用伝送ゲートと、該入力用伝送
ゲートに接続されたラッチ手段と、該ラッチ手段の出力
を伝送する出力用伝送ゲートと、で構成された多数のバ
ッファセルを備えてなり、制御パルス発生回路が、内部
同期信号から前記多数のバッファセルの入力用伝送ゲー
トを順次にエネーブルさせるパルスを発生するようにな
っているものとすることができる。このときの遅延手段
は、直列入力／並列出力バッファを構成する多数のバッ
ファセルのラッチ手段に内部データが順次に貯蔵される
ようにタイミングを調節するために使用されるものとす
る。また直列入力／並列出力バッファの出力を制御する
並列出力信号は、多数のバッファセルの出力用伝送ゲー
トに共通提供されてラッチ手段に貯蔵された多数の信号
を同時に出力させるものとすることができる。そして、
直列入力／並列出力バッファは、それぞれ多数のバッフ
ァセルを備えてなる二つのバッファユニットが並列に構
成されてインタリーブするように動作するようにしてあ
るとよい。
【００１７】また更に、本発明によれば、多数のビット
ラインと、この多数のビットラインに交差する多数のワ
ードラインと、これらビットライン及びワードラインの
交差点に位置した多数のメモリセルと、からなるメモリ
セルアレイを有する半導体メモリ装置において、並列入
力されるデータをラッチして直列に出力する並列入力／
直列出力バッファと、該並列入力／直列出力バッファの
入力を制御するロード信号及び所定のクロックソースか
ら前記並列入力／直列出力バッファの出力を制御する直
列出力信号を発生する制御パルス発生回路と、を有して
なるデータ出力バッファを備えることを特徴とする。
【００１８】並列入力／直列出力バッファは、データを
それぞれ受け取る入力用伝送ゲートと、該入力用伝送ゲ
ートに接続されたラッチ手段と、該ラッチ手段の出力を
伝送する出力用伝送ゲートと、で構成された多数のバッ
ファセルを備えてなり、制御パルス発生回路が、ロード
信号のディスエーブル後にクロックソースの同期信号か
ら前記多数のバッファセルの出力用伝送ゲートを順次に
エネーブルさせるパルスを発生するようになっているも
のとすることができる。このときのロード信号は、並列
入力／直列出力バッファを構成する多数のバッファセル
の入力用伝送ゲートに共通提供されてラッチ手段に各デ
ータを並列に貯蔵させるものとする。そして、並列入力
／直列出力バッファは、それぞれ多数のバッファセルを
備えてなる二つのバッファユニットが並列に構成されて
インタリーブするように動作するようにしてあるとよ
い。
【００１９】更に或いは、本発明によれば、多数のビッ
トラインと、この多数のビットラインに交差する多数の
ワードラインと、これらビットライン及びワードライン
の交差点に位置し、エネーブルされたワードラインに応
じて接続したビットラインへ記憶データを供給する多数
のメモリセルと、で構成されたメモリセルアレイをも
ち、そして、前記メモリセルのデータを受けたビットラ
インの信号を増幅する多数のセンスアンプと、一定数の
データ用ターミナルと、一つの源同期信号用ターミナル
と、前記データ用ターミナル数の複数倍のデータライン
と、前記各データ用ターミナルに属して外部とのデータ
通信を遂行するデータ入力バッファ及びデータ出力バッ
ファと、を備えた半導体メモリ装置の読出方法であっ
て、第２状態の書込エネーブル信号、第２状態のカラム
アドレスエネーブル信号、第１状態のローアドレスエネ
ーブル信号、及び第１状態のチップセレクト信号を供給
する第１過程と、前記ローアドレスエネーブル信号が第
１状態にあり且つ前記カラムアドレスエネーブル信号が
第２状態にある間に供給されるローアドレスを外部クロ
ック信号の一方のエッジでローバッファにラッチする第
２過程と、該ローアドレスのラッチ後に第１状態の前記
カラムアドレスエネーブル信号、第２状態の前記ローア
ドレスエネーブル信号、及び第１状態のチップセレクト
信号を供給する第３過程と、前記カラムアドレスエネー
ブル信号が第１状態にあり且つ前記ローアドレスエネー
ブル信号が第２状態にある間に供給されるカラムアドレ
スを前記外部クロック信号の一方のエッジでカラムバッ
ファにラッチする第４過程と、前記ローアドレス及び前
記カラムアドレスに対応する複数のメモリセルから前記
データラインを通じて前記各データ用ターミナルに属し
た前記データ出力バッファへ伝達される複数のデータ
を、前記外部クロック信号の１周期相当の時間の間に源
同期通信手段により出力して読出す第５過程と、を実施
することを特徴とする読出方法が提供される。この場
合、第４過程及び第５過程を反復的に遂行してメモリセ
ルアレイからデータを読出すことも可能である。
【００２０】また或いは、本発明によれば、多数のビッ
トラインと、この多数のビットラインに交差する多数の
ワードラインと、これらビットライン及びワードライン
の交差点に位置し、エネーブルされたワードラインに応
じて接続したビットラインへ記憶データを供給する多数
のメモリセルと、で構成されたメモリセルアレイをも
ち、そして、前記メモリセルのデータを受けたビットラ
インの信号を増幅する多数のセンスアンプと、一定数の
データ用ターミナルと、一つの源同期信号用ターミナル
と、前記データ用ターミナル数の複数倍のデータライン
と、前記各データ用ターミナルに属して外部とのデータ
通信を遂行するデータ入力バッファ及びデータ出力バッ
ファと、を備えた半導体メモリ装置の書込方法であっ
て、第２状態の書込エネーブル信号、第２状態のカラム
アドレスエネーブル信号、第１状態のローアドレスエネ
ーブル信号、及び第１状態のチップセレクト信号を供給
する第１過程と、前記ローアドレスエネーブル信号が第
１状態にあり且つ前記カラムアドレスエネーブル信号が
第２状態にある間に供給されるローアドレスを外部クロ
ック信号の一方のエッジでローバッファにラッチする第
２過程と、該ローアドレスのラッチ後に第１状態の前記
書込エネーブル信号、第１状態の前記カラムアドレスエ
ネーブル信号、第２状態の前記ローアドレスエネーブル
信号、及び第１状態の前記チップセレクト信号を供給す
る第３過程と、前記カラムアドレスエネーブル信号が第
１状態にあり且つ前記ローアドレスエネーブル信号が第
２状態にある間に供給されるカラムアドレスを前記外部
クロック信号の一方のエッジでカラムバッファにラッチ
する第４過程と、前記外部クロック信号の一周期相当の
時間の間に外部から伝達される前記各データ用ターミナ
ル当り複数の連続的なデータを源同期通信手段により前
記データ入力バッファを通じて前記ローアドレス及び前
記カラムアドレスに対応する複数のメモリセルへ入力す
る第５過程と、を実施することを特徴とする書込方法が
提供される。この場合、第４過程及び第５過程を反復的
に遂行してメモリセルアレイへデータを書込むことも可
能である。
【００２１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。図中の共通部分には
同じ符号を共通使用するものとする。
【００２２】図４に、本発明に係る半導体メモリ（ＤＲ
ＡＭ）の構成をブロック図で示す。図１に示した従来の
メモリとの一番大きな相違点は、データ入力バッファ３
１及びデータ出力バッファ３２の構成である。まず、デ
ータ入力バッファ３１の場合、外部から書込データＤＡ
ＴＡと共に同期信号ＩＯ ＣＬＫ（＝源同期信号）が伝
達され、書込データＤＡＴＡは、システムクロックＣＬ
Ｋではない同期信号ＩＯ ＣＬＫに同期してデータ入力
バッファ３１にラッチされる。一方、データ出力バッフ
ァ３２の読出データＤＡＴＡは、システムクロックＣＬ
Ｋではなく、入出力クロック発生器(IO Clock Generato
r)４１（＝データ出力同期信号発生回路）から発生した
内部クロック（＝源同期信号）に同期して外部へ出力さ
れる。即ち、２つのデータバッファは源同期信号方式に
より動作する。
【００２３】これによれば、システムクロックＣＬＫの
動作周波数と同期信号ＩＯ ＣＬＫの動作周波数との一
致は不要であり、一つのカラムサイクルにおけるセンス
アンプ１６からデータ出力バッファ３２へのデータライ
ン１の配線数とデータ入力バッファ３１からセンスアン
プ１６へのデータライン２の配線数とを、それぞれ外部
とデータ交換を行うための配線数のＮ倍にするようにし
ておけば、源同期信号ＩＯ ＣＬＫの周波数を増加させ
ることにより、システムクロックＣＬＫの周波数以上の
速度でデータ交換が可能になる。
【００２４】図５は、本例のメモリを使用したメモリシ
ステムのバス構成を示した説明図である。システムクロ
ックＣＬＫはクロックソース(CLOCK SOURCE)からコント
ローラ６１とメモリ６２へ提供され、コントローラ６１
からのアドレス信号ＡＤＤＲと各種制御信号ＣＴＲは、
普通の配線５３，５４を通じてメモリ６２へ伝達され
る。
【００２５】一方、データ交換周波数は、システムクロ
ックＣＬＫに比べてＮ倍の周波数で遂行され得るので、
高周波のデータと同期信号ＩＯ ＣＬＫのために、両端
部にインピーダンスマッチング(Impedance Matching)の
ための抵抗を追加した伝送ライン(Transmission Line)
の配線５１，５２が設けられている。また、高周波のデ
ータ通信のためにデータと同期信号ＩＯ ＣＬＫは小さ
いスイング(Swing) を有すると仮定し、その小スイング
入力を感知するための基準電圧Ｖref を追加してある。
このとき同期信号ＩＯ ＣＬＫは、図５中下側に示すよ
うに、書込サイクルではコントローラ６１からメモリ６
２へ伝達され、読出サイクルではメモリ６２からコント
ローラ６１へ伝達される。
【００２６】図６及び図７は、上記半導体メモリの動作
タイミング図である。 図６は読出サイクル及び書込サ
イクルを示し、図７は、ページモードサイクルでの読出
及び書込動作を示す。この際、上記のＮ＝４、データは
同期信号ＩＯ ＣＬＫの両エッジ(Dual Edge) で伝送さ
れると仮定すると、図示のようにデータ交換の帯域幅を
倍加させることができる。
【００２７】図８は、データ入力バッファ３１の構成例
を示す。このとき、上記のＮ＝４とし、外部インタフェ
ース環境は図５のようにしてあると仮定する。図示の比
較増幅器３１１は、同期信号ＩＯ ＣＬＫを基準電圧Ｖ
ref と比較増幅してＲＣＬＫを発生する。そして、第１
遅延器３１３により遅延したＲＣＬＫを入力する直列入
力／並列出力の入力制御パルス発生器(SIPO IN CONTROL
PULSE GENERA TOR)３１５は、図９に示すように、ＲＣ
ＬＫの上昇、下降の両エッジでＰ ｉ（ｉ＝０，１，
２，３）とＵ／Ｄ信号を発生し、直列入力／並列出力(S
ERIAL IN PARALLEL OUT : SIPO) バッファ３１６へ伝達
する。一方、書込データＤＡＴＡは、比較増幅器３１２
により基準電圧Ｖref と比較増幅された後、第２遅延器
３１４を通じたＲＤＡＴＡとしてＳＩＰＯバッファ３１
６の直列入力端子へ送られる。
【００２８】図１０に、ＳＩＰＯバッファ３１６の具体
例を示す。図示のように、このＳＩＰＯバッファ３１６
は、それぞれＮ個のラッチ素子をもつアップ（ＵＰ）Ｓ
ＩＰＯとダウン（ＤＯＷＮ）ＳＩＰＯとから構成され
る。これらアップ及びダウンＳＩＰＯの各入力にはＲＤ
ＡＴＡが共通に印加され、そして、入力制御パルス発生
器３１５によるＵ／Ｄ信号とＰ ｉ（ｉ＝０，１，２，
３）に従い一つの読出サイクルで、ＵＰ ｉ（ｉ＝０，
１，２，３）又はＤＰ ｉ（ｉ＝０，１，２，３）の中
の一つのシーケンス(Sequence)が発生し（図中下側参
照）、これに応じてアップ又はダウンＳＩＰＯの入力伝
送ゲートが順次に動作することによりＲＤＡＴＡが順次
にＳＩＰＯ内ラッチに貯蔵される。
【００２９】アップ及びダウンの二つのＳＩＰＯの出力
は、図１０に示すように対に束ねられており、図４に示
した制御クロック発生器２１から発生するＵＰＯＵＴ信
号又はＤＰＯＵＴ信号（並列出力信号）に従い二つのＳ
ＩＰＯ中のいずれか一つからＮ個のデータ信号ＩＮ Ｄ
ＡＴＡが発生し、図４に示したセンスアンプ１６へ伝達
される。図９は、このデータ入力バッファの動作タイミ
ングを示している。
【００３０】このようにアップ、ダウンの２個のＳＩＰ
Ｏ（バッファユニット）を使用した理由は、ページモー
ド書込サイクルで二つのＳＩＰＯをインタリーブ(Inter
leave)するように動作させ、ＲＤＡＴＡからＵＰＯＵＴ
／ＤＰＯＵＴ信号の発生までの時間とＵＰＯＵＴ／ＤＰ
ＯＵＴ信号のパルス幅、即ちデータ信号ＩＮ ＤＡＴＡ
の時間ウインド(time window) のマージンを十分に確保
するためである。また、第１遅延器３１３及び第２遅延
器３１４は、Ｐ ｉの上昇エッジ(rising edge) 及び下
降エッジ(falling edge)とＲＤＡＴＡの時間的な位置を
調節して、ＲＤＡＴＡがＳＩＰＯの各ラッチ手段に貯蔵
されるときのマージンを最大限確保するために設置され
る。
【００３１】図１１は、データ出力バッファ３２の構成
例を示し、図１２にはその動作タイミングを示してい
る。この際、上記のＮ＝４とし、外部インタフェース環
境は図５のようにしてあると仮定する。図示の読出制御
回路３２１は、図４に示した制御クロック発生器２１か
ら発生するアップロードＵ ＬＯＡＤ又はダウンロード
Ｄ ＬＯＡＤ信号（ロード信号）の下降エッジ以後に入
出力クロック発生器４１から発生する内部クロックＣＬ
Ｋ ＩＮＴの最初の下降エッジを受けて読出信号ＲＥＡ
Ｄを発生し、並列入力／直列出力(PARALLEL IN SERIAL
OUT : PISO) の出力制御パルス発生器３２２に伝達す
る。また、読出信号ＲＥＡＤがセットとされている間、
ＣＬＫ ＩＮＴ信号をＴ ＣＬＫとして出力制御パルス
発生器３２２へ伝達する。すると出力制御パルス発生器
３２２は、Ｔ ＣＬＫの両エッジで、図１２に示すよう
に直列出力信号Ｐ ｉ（ｉ＝０，１，２，３）を発生し
てＰＩＳＯバッファ３２３へ伝達する。
【００３２】また読出制御回路３２１は、信号Ｐ ０か
ら信号Ｐ ２までが発生する間に信号Ｕ ＬＯＡＤ又は
Ｄ ＬＯＡＤが新たに発生しなければ、信号Ｐ ３の上
昇エッジから一定時間遅延後に読出信号ＲＥＡＤをディ
スエーブルさせ、続けてＵ／Ｄ信号の状態を遷移させ
る。また出力制御パルス発生器３２２は、読出信号ＲＥ
ＡＤの下降エッジで信号Ｐ ３をディスエーブルさせ
る。もし、信号Ｐ ０から信号Ｐ ２までが発生する間
に信号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤが新たに発生すれ
ば、読出制御回路３２１は読出信号ＲＥＡＤをディスエ
ーブルさせずにおき、このときの信号Ｐ ３のディスエ
ーブルとＵ／Ｄ信号の状態遷移は、Ｔ ＣＬＫ（Ｎ／２
の倍数＋１）番目の上昇エッジで発生する。
【００３３】読出サイクルで、図４に示したセンスアン
プ１６からのＮ個のデータ信号ＯＵＴ ＤＡＴＡは、信
号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤに同期してＰＩＳＯバ
ッファ３２３へ伝達される。図１３に、ＰＩＳＯバッフ
ァ３２３の回路例を示す。
【００３４】ＰＩＳＯバッファ３２３は、それぞれＮ個
のラッチ素子で構成されたアップとダウンの二つのＰＩ
ＳＯ、ＵＰＩＳＯ及びＤＰＩＳＯからなる。このＵＰＩ
ＳＯ及びＤＰＩＳＯの各入力端はそれぞれ１つずつ対に
され、各対にデータ信号ＯＵＴ ＤＡＴＡが入力され
る。信号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤにより二つのＰ
ＩＳＯ中のいずれか一つにデータ信号ＯＵＴ ＤＡＴＡ
が貯蔵されると、図１１に示したＵ／Ｄ信号及びＰ ｉ
（ｉ＝０，１，２，３）信号からＵＰ ｉ（ｉ＝０，
１，２，３）又はＤＰ ｉ（ｉ＝０，１，２，３）信号
が順次に発生され（図１３中下側参照）、これに従い図
１２に示すように偶数データＥ ＤＡＴＡ及び奇数デー
タＯ ＤＡＴＡが発生して図１１のデータ出力回路（ド
ライバ）１００へ伝達される。
【００３５】データ出力回路１００には読出制御回路３
２１から信号Ｔ ＣＬＫを遅延した信号ＴＸ ＣＬＫが
伝達され、これに従って、偶数データＥ ＤＡＴＡ及び
奇数データＯ ＤＡＴＡから外部への読出データＤＡＴ
Ａが出力され、また、電源電圧ＶＤＤ及び接地電圧ＧＮ
Ｄを利用して読出データＤＡＴＡに同期した同期信号Ｉ
Ｏ ＣＬＫが共に出力される。図１２は、このデータ出
力バッファの動作タイミングを示している。
【００３６】このように２個のＰＩＳＯ（バッファユニ
ット）を使用する理由は、ページモード読出サイクル
で、２個のＰＩＳＯをインタリーブするように動作させ
て連続的なデータストリームを形成するためである。一
方、読出モードで偶数データ及び奇数データを発生させ
る理由は、偶数データＥ ＤＡＴＡ及び奇数データＯ Ｄ
ＡＴＡの幅を外部への読出データ幅の２倍にしておい
て、ＴＸ ＣＬＫの論理“ハイ”又は“ロウ”区間の全
体が常に偶数データＥ ＤＡＴＡ又は奇数データＯ Ｄ
ＡＴＡに含まれるようにし、誤まった読出データＤＡＴ
Ａが出力されることを防止する時間マージンを最大限確
保するためである。
【００３７】上記読出サイクルでデータ出力の帯域幅を
決定する重要な要素中の一つである内部クロックＣＬＫ
ＩＮＴを発生する図４に示した入出力クロック発生器
４１は、クロックソース（クロック源）として、システ
ムクロックＣＬＫの周波数を倍加させる回路、外部から
高速のクロックを入力して内部クロックに転換する回
路、或いは、周波数調節可能な内部リング発振器(Ring
Oscillator) 等の多様な手段を用いて実現することがで
きる。
【００３８】以上の実施形態は、本発明における技術的
思想を外れない範囲内でその他多様な変形が可能である
ことは勿論である。
【００３９】
【発明の効果】本発明によれば、制御信号及びデータ信
号の通信同期を分離することにより、従来の同期メモリ
にあった短所を解消できる。即ち、制御信号の通信は、
従来の同期メモリ同様にメモリとメモリコントローラと
に共通に供給されるグローバルクロックに同期させて遂
行する一方、データ信号の通信は、メモリとコントロー
ラのうちのデータを送信する方からデータ信号と共にデ
ータ同期の源同期信号(source clock)を送信し、受信側
でこの源同期信号に同期させて受信データ信号を内部に
取り込む源同期方式により遂行するようにしたので、従
来の同期メモリの短所が解消される。
【００４０】このような方式にてメモリとシステムとの
間の通信が遂行されれば、メモリ内でメモリのデータ配
線数のＮ倍のデータを一つのクロック周期の間にアクセ
スできるようにメモリを構成し、データ信号の交換のた
めの源同期信号の周波数をグローバルクロックのＮ倍に
することにより、グローバルクロック周波数以上の速度
でのデータ交換が行われるようになる。また、高速の源
同期信号はデータ信号の交換にのみ使用されるので、メ
モリ中の一部回路のみ高速動作を行う構成とでき、従っ
て、同じ周波数のデータ交換を遂行する従来の同期メモ
リに比べて相対的に消費電力を減少させ得るという長所
がある。更に、データ交換が源同期信号に同期するの
で、メモリとメモリコントローラのいずれがデータの受
信部になっても、各受信部でデータ及び各データの同期
信号間の位相差が一定になり、これにより、最大動作周
波数を一層増加させることができる。
【図面の簡単な説明】
【図１】従来の同期メモリの構成を示すブロック図。
【図２】図１の同期メモリの読出及び書込サイクルのタ
イミングを示す信号波形図。
【図３】図１の同期メモリのページモードでのタイミン
グを示す信号波形図。
【図４】本発明に係るメモリの構成を示すブロック図。
【図５】図４のメモリを使用したメモリシステムの構成
を示す説明図。
【図６】図４のメモリの読出及び書込サイクルのタイミ
ングを示す信号波形図。
【図７】図４のメモリのページモードでのタイミングを
示す信号波形図。
【図８】図４に示したデータ入力バッファの回路図。
【図９】図８のデータ入力バッファにおける信号波形
図。
【図１０】図８に示したＳＩＰＯ（直列入力／並列出
力）バッファの回路図。
【図１１】図４に示したデータ出力バッファの回路図。
【図１２】図１１のデータ出力バッファにおける信号波
形図。
【図１３】図１１に示したＰＩＳＯ（並列入力／直列出
力）バッファの回路図。
【符号の説明】
２１ 制御クロック発生器 ３１ データ入力バッファ ３２ データ出力バッファ ４１ 入出力クロック発生器 ３１１，３１２ 比較増幅器 ３１３，３１４ 遅延器 ３１５ 入力制御パルス発生器 ３１６ 直列入力／並列出力バッファ ３２１ 読出制御回路 ３２２ 出力制御パルス発生器 ３２３ 並列入力／直列出力バッファ

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 多数のビットラインと、この多数のビッ
    トラインに交差する多数のワードラインと、これらビッ
    トライン及びワードラインの交差点に位置した多数のメ
    モリセルと、からなるメモリセルアレイを有する半導体
    メモリ装置において、 ローアドレスエネーブル信号が第１状態にあり且つカラ
    ムアドレスエネーブル信号が第２状態にある間に供給さ
    れたローアドレス、及び、前記カラムアドレスエネーブ
    ル信号が第１状態にあり且つ前記ローアドレスエネーブ
    ル信号が第２状態にある間に供給されたカラムアドレス
    を入力するためのアドレス入力手段と、該アドレス入力
    手段からローアドレスを受けて対応するワードラインを
    エネーブルさせるローデコーダと、該エネーブルしたワ
    ードラインに接続するメモリセルにより生じたビットラ
    インの信号を増幅する多数のセンスアンプと、前記アド
    レス入力手段からカラムアドレスを受けて前記メモリセ
    ルによる信号の生じたビットラインを共通のデータライ
    ンと接続させるカラムデコーダと、前記データラインと
    外部とを接続してメモリセルアレイと外部とのデータの
    入力及び出力を遂行する源同期通信手段と、を備えるこ
    とを特徴とする半導体メモリ装置。
  2. 【請求項２】 メモリセルアレイがダイナミック型メモ
    リセルで構成される請求項１記載の半導体メモリ装置。
  3. 【請求項３】 アドレス入力手段は、ローアドレスを受
    けて貯蔵するためのローアドレスバッファ手段と、カラ
    ムアドレスを受けて貯蔵するためのカラムアドレスバッ
    ファ手段と、書込エネーブル信号、アドレス信号、カラ
    ムアドレスエネーブル信号、ローアドレスエネーブル信
    号、及びチップセレクト信号を入力し、前記ローアドレ
    スバッファ手段及び前記カラムアドレスバッファ手段へ
    のローアドレス及びカラムアドレスの貯蔵を制御するた
    めの制御手段と、から構成される請求項１記載の半導体
    メモリ装置。
  4. 【請求項４】 アドレス入力手段は、ローアドレスを受
    けて貯蔵するためのローアドレスバッファ手段と、カラ
    ムアドレスを受けて貯蔵するためのカラムアドレスバッ
    ファ手段と、書込エネーブル信号、アドレス信号、カラ
    ムアドレスエネーブル信号、ローアドレスエネーブル信
    号、外部クロック信号、及びチップセレクト信号を入力
    し、前記ローアドレスバッファ手段及び前記カラムアド
    レスバッファ手段へのローアドレス及びカラムアドレス
    の貯蔵を前記外部クロック信号に同期させて制御するた
    めの制御手段と、から構成される請求項１記載の半導体
    メモリ装置。
  5. 【請求項５】 源同期通信手段は、データの交換のため
    のデータ用ターミナルと、源同期信号用ターミナルと、
    データ出力同期信号発生回路と、前記データ用ターミナ
    ルを通じて外部から伝達される一つ以上の連続的なデー
    タを前記源同期信号用ターミナルを通じて外部から連続
    的に伝達される源同期信号の一方のエッジで取り込んで
    貯蔵するためのデータ入力バッファと、メモリセルアレ
    イからの一つ以上の連続的な出力データを前記データ出
    力同期信号発生回路からの連続的な同期信号の一方のエ
    ッジで前記データ用ターミナルを通じて外部へ伝達する
    と共に該同期信号を前記源同期信号用ターミナルを通じ
    て外部へ伝達するためのデータ出力バッファと、から構
    成される請求項１記載の半導体メモリ装置。
  6. 【請求項６】 データ出力バッファが連続的なデータ数
    をプログラムできるように構成される請求項５記載の半
    導体メモリ装置。
  7. 【請求項７】 データ出力同期信号発生回路は、クロッ
    クソースからの連続的なクロックを連続的な出力データ
    数だけゲーティングして出力する請求項５記載の半導体
    メモリ装置。
  8. 【請求項８】 クロックソースとして外部クロック信号
    を使用する請求項７記載の半導体メモリ装置。
  9. 【請求項９】 クロックソースとして外部クロック信号
    の入力周波数を倍加させて使用する請求項７記載の半導
    体メモリ装置。
  10. 【請求項１０】 クロックソースとしてリング発振器を
    使用する請求項７記載の半導体メモリ装置。
  11. 【請求項１１】 リング発振器が周波数をプログラムで
    きるようになっている請求項１０記載の半導体メモリ装
    置。
  12. 【請求項１２】 源同期通信手段は、データの交換のた
    めのデータ用ターミナルと、源同期信号用ターミナル
    と、データ出力同期信号発生回路と、前記データ用ター
    ミナルを通じて外部から伝達される二つ以上の偶数の連
    続的な入力データを前記源同期信号用ターミナルを通じ
    て外部から連続的に伝達される源同期信号の両エッジで
    取り込んで貯蔵するためのデータ入力バッファと、メモ
    リセルアレイからの二つ以上の偶数の連続的な出力デー
    タを前記データ出力同期信号発生回路からの連続的な同
    期信号の両エッジで前記データ用ターミナルを通じて外
    部へ伝達すると共に該同期信号を前記源同期信号用ター
    ミナルを通じて外部へ伝達するためのデータ出力バッフ
    ァと、から構成される請求項１記載の半導体メモリ装
    置。
  13. 【請求項１３】 データ出力バッファが連続的なデータ
    数をプログラムできるように構成される請求項１２記載
    の半導体メモリ装置。
  14. 【請求項１４】 データ出力同期信号発生回路は、クロ
    ックソースからの連続的なクロックを連続的な出力デー
    タ数の１／２だけゲーティングして出力する請求項１２
    記載の半導体メモリ装置。
  15. 【請求項１５】 クロックソースとして外部クロック信
    号を使用する請求項１４記載の半導体メモリ装置。
  16. 【請求項１６】 クロックソースとして外部クロック信
    号の入力周波数を倍加させて使用する請求項１４記載の
    半導体メモリ装置。
  17. 【請求項１７】 クロックソースとしてリング発振器を
    使用する請求項１４記載の半導体メモリ装置。
  18. 【請求項１８】 リング発振器が周波数をプログラムで
    きるようになっている請求項１７記載の半導体メモリ装
    置。
  19. 【請求項１９】 多数のビットラインと、この多数のビ
    ットラインに交差する多数のワードラインと、これらビ
    ットライン及びワードラインの交差点に位置した多数の
    メモリセルと、からなるメモリセルアレイと、を有する
    半導体メモリ装置において、 データの交換のためのデータ用ターミナルと、源同期信
    号用ターミナルと、基準電圧用ターミナルと、前記デー
    タ用ターミナルを通じて外部から伝達される連続的な信
    号を前記基準電圧用ターミナルを通じて入力される基準
    電圧と比較増幅して内部データに転換する第１比較増幅
    器と、該第１比較増幅器による内部データを遅延させる
    遅延手段と、前記源同期信号用ターミナルを通じて外部
    から伝達される連続的な信号を前記基準電圧用ターミナ
    ルを通じて入力される基準電圧と比較増幅して内部同期
    信号に転換する第２比較増幅器と、前記遅延手段から直
    列入力されてくる前記内部データをラッチして出力を制
    御する並列出力信号に従い並列出力する直列入力／並列
    出力バッファと、前記内部同期信号から該直列入力／並
    列出力バッファの入力を制御する信号を発生する制御パ
    ルス発生回路と、を有してなるデータ入力バッファを備
    えたことを特徴とする半導体メモリ装置。
  20. 【請求項２０】 直列入力／並列出力バッファは、内部
    データを共通に受け取る入力用伝送ゲートと、該入力用
    伝送ゲートに接続されたラッチ手段と、該ラッチ手段の
    出力を伝送する出力用伝送ゲートと、で構成された多数
    のバッファセルを備えてなり、制御パルス発生回路が、
    内部同期信号から前記多数のバッファセルの入力用伝送
    ゲートを順次にエネーブルさせるパルスを発生するよう
    になっている請求項１９記載の半導体メモリ装置。
  21. 【請求項２１】 遅延手段は、直列入力／並列出力バッ
    ファを構成する多数のバッファセルのラッチ手段に内部
    データが順次に貯蔵されるようにタイミングを調節する
    ために使用される請求項２０記載の半導体メモリ装置。
  22. 【請求項２２】 直列入力／並列出力バッファの出力を
    制御する並列出力信号は、多数のバッファセルの出力用
    伝送ゲートに共通提供されてラッチ手段に貯蔵された多
    数の信号を同時に出力させる請求項２０又は請求項２１
    記載の半導体メモリ装置。
  23. 【請求項２３】 直列入力／並列出力バッファは、それ
    ぞれ多数のバッファセルを備えてなる二つのバッファユ
    ニットが並列に構成されてインタリーブするように動作
    するようにしてある請求項２０〜２２のいずれか１項に
    記載の半導体メモリ装置。
  24. 【請求項２４】 多数のビットラインと、この多数のビ
    ットラインに交差する多数のワードラインと、これらビ
    ットライン及びワードラインの交差点に位置した多数の
    メモリセルと、からなるメモリセルアレイを有する半導
    体メモリ装置において、 並列入力されるデータをラッチして直列に出力する並列
    入力／直列出力バッファと、該並列入力／直列出力バッ
    ファの入力を制御するロード信号及び所定のクロックソ
    ースから前記並列入力／直列出力バッファの出力を制御
    する直列出力信号を発生する制御パルス発生回路と、を
    有してなるデータ出力バッファを備えたことを特徴とす
    る半導体メモリ装置。
  25. 【請求項２５】 並列入力／直列出力バッファは、デー
    タをそれぞれ受け取る入力用伝送ゲートと、該入力用伝
    送ゲートに接続されたラッチ手段と、該ラッチ手段の出
    力を伝送する出力用伝送ゲートと、で構成された多数の
    バッファセルを備えてなり、制御パルス発生回路が、ロ
    ード信号のディスエーブル後にクロックソースの同期信
    号から前記多数のバッファセルの出力用伝送ゲートを順
    次にエネーブルさせるパルスを発生するようになってい
    る請求項２４記載の半導体メモリ装置。
  26. 【請求項２６】 ロード信号は、並列入力／直列出力バ
    ッファを構成する多数のバッファセルの入力用伝送ゲー
    トに共通提供されてラッチ手段に各データを並列に貯蔵
    させる請求項２５記載の半導体メモリ装置。
  27. 【請求項２７】 並列入力／直列出力バッファは、それ
    ぞれ多数のバッファセルを備えてなる二つのバッファユ
    ニットが並列に構成されてインタリーブするように動作
    するようにしてある請求項２５又は請求項２６記載の半
    導体メモリ装置。
  28. 【請求項２８】 多数のビットラインと、この多数のビ
    ットラインに交差する多数のワードラインと、これらビ
    ットライン及びワードラインの交差点に位置し、エネー
    ブルされたワードラインに応じて接続したビットライン
    へ記憶データを供給する多数のメモリセルと、で構成さ
    れたメモリセルアレイをもち、そして、前記メモリセル
    のデータを受けたビットラインの信号を増幅する多数の
    センスアンプと、一定数のデータ用ターミナルと、一つ
    の源同期信号用ターミナルと、前記データ用ターミナル
    数の複数倍のデータラインと、前記各データ用ターミナ
    ルに属して外部とのデータ通信を遂行するデータ入力バ
    ッファ及びデータ出力バッファと、を備えた半導体メモ
    リ装置の読出方法であって、 第２状態の書込エネーブル信号、第２状態のカラムアド
    レスエネーブル信号、第１状態のローアドレスエネーブ
    ル信号、及び第１状態のチップセレクト信号を供給する
    第１過程と、前記ローアドレスエネーブル信号が第１状
    態にあり且つ前記カラムアドレスエネーブル信号が第２
    状態にある間に供給されるローアドレスを外部クロック
    信号の一方のエッジでローバッファにラッチする第２過
    程と、該ローアドレスのラッチ後に第１状態の前記カラ
    ムアドレスエネーブル信号、第２状態の前記ローアドレ
    スエネーブル信号、及び第１状態のチップセレクト信号
    を供給する第３過程と、前記カラムアドレスエネーブル
    信号が第１状態にあり且つ前記ローアドレスエネーブル
    信号が第２状態にある間に供給されるカラムアドレスを
    前記外部クロック信号の一方のエッジでカラムバッファ
    にラッチする第４過程と、前記ローアドレス及び前記カ
    ラムアドレスに対応する複数のメモリセルから前記デー
    タラインを通じて前記各データ用ターミナルに属した前
    記データ出力バッファへ伝達される複数のデータを、前
    記外部クロック信号の１周期相当の時間の間に源同期通
    信手段により出力して読出す第５過程と、を実施するこ
    とを特徴とする読出方法。
  29. 【請求項２９】 第４過程及び第５過程を反復的に遂行
    してメモリセルアレイからデータを読出す請求項２８記
    載の読出方法。
  30. 【請求項３０】 多数のビットラインと、この多数のビ
    ットラインに交差する多数のワードラインと、これらビ
    ットライン及びワードラインの交差点に位置し、エネー
    ブルされたワードラインに応じて接続したビットライン
    へ記憶データを供給する多数のメモリセルと、で構成さ
    れたメモリセルアレイをもち、そして、前記メモリセル
    のデータを受けたビットラインの信号を増幅する多数の
    センスアンプと、一定数のデータ用ターミナルと、一つ
    の源同期信号用ターミナルと、前記データ用ターミナル
    数の複数倍のデータラインと、前記各データ用ターミナ
    ルに属して外部とのデータ通信を遂行するデータ入力バ
    ッファ及びデータ出力バッファと、を備えた半導体メモ
    リ装置の書込方法であって、 第２状態の書込エネーブル信号、第２状態のカラムアド
    レスエネーブル信号、第１状態のローアドレスエネーブ
    ル信号、及び第１状態のチップセレクト信号を供給する
    第１過程と、前記ローアドレスエネーブル信号が第１状
    態にあり且つ前記カラムアドレスエネーブル信号が第２
    状態にある間に供給されるローアドレスを外部クロック
    信号の一方のエッジでローバッファにラッチする第２過
    程と、該ローアドレスのラッチ後に第１状態の前記書込
    エネーブル信号、第１状態の前記カラムアドレスエネー
    ブル信号、第２状態の前記ローアドレスエネーブル信
    号、及び第１状態の前記チップセレクト信号を供給する
    第３過程と、前記カラムアドレスエネーブル信号が第１
    状態にあり且つ前記ローアドレスエネーブル信号が第２
    状態にある間に供給されるカラムアドレスを前記外部ク
    ロック信号の一方のエッジでカラムバッファにラッチす
    る第４過程と、前記外部クロック信号の一周期相当の時
    間の間に外部から伝達される前記各データ用ターミナル
    当り複数の連続的なデータを源同期通信手段により前記
    データ入力バッファを通じて前記ローアドレス及び前記
    カラムアドレスに対応する複数のメモリセルへ入力する
    第５過程と、を実施することを特徴とする書込方法。
  31. 【請求項３１】 第４過程及び第５過程を反復的に遂行
    してメモリセルアレイへデータを書込む請求項３０記載
    の書込方法。
  32. 【請求項３２】 外部システムから供給されるシステム
    クロックに同期して動作する半導体メモリ装置の書込方
    法において、 各制御信号は前記システムクロックに同期させて使用す
    る一方で、データ信号は、該データ信号と共に提供され
    る源同期信号により同期をとって入力するようにしたこ
    とを特徴とする書込方法。
  33. 【請求項３３】 外部システムから供給されるシステム
    クロックに同期して動作する半導体メモリ装置の読出方
    法において、 各制御信号は前記システムクロックに同期させて使用す
    る一方で、データ信号は、メモリ内部で別途発生させた
    源同期信号に同期させて該源同期信号と共に出力するよ
    うにしたことを特徴とする読出方法。
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