JPH0897363A - Ｍｏｓキャパシタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ回路に搭載可能な程度に容量値の電
圧依存性が小さく，信頼性が高く，かつ占有面積の小さ
いＭＯＳキャパシタを低コストで提供する。 【解決手段】 ＭＯＳキャパシタは、Ｐ型シリコン基板
１と、シリコン基板１の一部に不純物を導入して形成さ
れたＮ型不純物拡散領域４と、不純物拡散領域４の上に
形成されたシリコン酸化膜５と、シリコン酸化膜５の上
に形成されたポリシリコン電極６とを備えている。Ｎ型
不純物拡散領域４における不純物の濃度がシリコン酸化
膜５との界面からシリコン基板１の内部に向かうに従っ
て高くなるプロファイルを有している。また、Ｎ型不純
物拡散領域４のシリコン酸化膜５との界面における不純
物濃度は１×１０²⁰ｃｍ^-3以下であり、不純物濃度のピ
ーク位置はシリコン酸化膜５との界面位置から深さ０．
０５μｍよりも深い。熱酸化時における増速酸化を抑制
し、かつ容量値の電圧依存性も抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、半導体基板上に
ＭＯＳトランジスタと共に搭載されるＭＯＳキャパシタ
およびその製造方法に係り、特に占有面積の低減対策に
関する。

【０００２】

【従来の技術】近年、通信装置や情報機器の小型化、携
帯化が進んでいる。これらの機器ではディジタル信号と
アナログ信号の両方を扱うことが多いが、従来、ディジ
タル信号の処理とアナログ信号の処理は別の半導体装置
が用いられてきた。これはアナログ信号の処理には高精
度のキャパシタが必要となるためである。すなわち、Ｍ
ＯＳトランジスタを搭載しデジタル信号を取り扱う回路
では、キャパシタはＭＯＳ構造で構成されることにな
る。しかし、ＭＯＳキャパシタは、容量値の印加電圧依
存性が大きいので、たとえばアナログ回路の一部として
用いると、大きな信号歪みなどを生じる原因となり、実
用に供することは困難であった。

【０００３】かかるＭＯＳキャパシタを実用化するため
の提案として、例えば特開昭６１−２７２９６３号公報
に開示されるＭＯＳキャパシタがある。このＭＯＳキャ
パシタの製造工程では、半導体基板に低濃度不純物拡散
領域を形成した後、真空中，高温（１１００℃）状態に
４０秒間程度保持することにより、低濃度不純物拡散領
域の表面付近の領域の不純物を外方に拡散させ、表面か
ら所定深さまでの部分における不純物濃度を低濃度不純
物拡散領域よりもさらに低濃度にする。その後、表面に
熱酸化膜を形成し、さらにその上にポリシリコン膜を形
成している。すなわち、ポリシリコン膜を上部電極と
し、低濃度不純物拡散領域を下部電極とし、熱酸化膜を
容量部とするＭＯＳキャパシタを形成する。このよう
に、低濃度不純物拡散領域のうち表面から所定深さまで
の部分を極めて低濃度の不純物拡散領域とすることによ
り、主としてＭＯＳキャパシタのリークを抑制しようと
する技術である。

【０００４】また、ＵＳＰ ４，８７７，７５１では、
ＭＯＳキャパシタの各電極となる半導体基板の不純物拡
散領域における不純物濃度が酸化膜との界面から内部に
向かって連続的に低くなるプロファイルを有するＭＯＳ
キャパシタを提案している。このＭＯＡキャパシタの製
造工程では、半導体基板の表面付近に不純物濃度が１×
１０²⁰程度あるいはそれ以上の高濃度不純物拡散領域を
形成し、その上に熱酸化膜を形成した後、その上にポリ
シリコン電極を形成するようにしている。

【０００５】一方、印加電圧依存性の小さいキャパシタ
をＭＯＳトランジスタと共に半導体装置上に搭載する場
合、実用的には、２つのポリシリコン膜の間に酸化膜を
介在させる２層ポリシリコンプロセスを用いるか、ある
いは１層のポリシリコン膜及び１層目金属膜，２層目金
属膜の各膜間に酸化膜を介在させるプロセスが用いられ
てきた。

【０００６】２層ポリシリコンプロセスを用いる場合、
１，２層目のポリシリコン膜の間に容量部となる層間膜
例えばシリコン酸化膜を形成することになる。このシリ
コン酸化膜からなる層間膜は、シリコン基板の熱酸化に
よりＭＯＳトランジスタのゲート酸化膜の形成工程で形
成することができるが、シリコン基板と高濃度にドーピ
ングされたポリシリコン膜との酸化速度の相違から、層
間膜の厚みはゲート酸化膜の厚みの３倍ないし４倍程度
となってしまう。

【０００７】１層のポリシリコン膜及び２層の金属膜を
形成するプロセスを用いる場合には、ＭＯＳトランジス
タのゲートを形成するポリシリコン膜と２層の金属配線
とそれらの間の層間絶縁膜を形成する工程を利用するこ
とになる。したがって、ポリシリコン膜と１層目の金属
膜との層間膜の膜厚は数１００ｎｍ、１層目と２層目の
金属膜の間の層間膜の膜厚は数１００ｎｍである。この
ように容量となる酸化膜が厚いので、２層ポリシリコン
プロセスでキャパシタを構成した場合の面積を１とする
と、１層ポリシリコン膜及び２層金属膜でキャパシタを
構成した場合の面積は５０〜１００倍程度になる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記２
層ポリシリコンプロセスでは、容量値の印加電圧依存性
は小さくできるものの、通常の１層ポリシリコンプロセ
スに比べてマスク枚数、プロセス工程数、プロセス期間
が大きくなり、プロセスコストがかかる。加えて、ポリ
シリコン膜上の酸化膜であるために、シリコン基板上の
熱酸化膜に比べて形成されるシリコン酸化膜の膜厚が大
きくなり占有面積が増大するとともに、かつ信頼性も劣
る。

【０００９】一方、１層ポリシリコン膜及び２層金属膜
を用いるプロセスで形成されるキャパシタの電圧依存性
は極めて小さいものの、工程上、ＭＯＳトランジスタの
層間絶縁膜を利用することになるので、容量部となる層
間膜の膜厚がどうしても大きくならざるを得ない。その
ため、容量値の大きなものについては面積が大きくなり
すぎるという欠点がある。

【００１０】他方、上記特開昭６１−２７２６９３号公
報に開示されるＭＯＳキャパシタの構造では、低濃度不
純物拡散領域とその上のさらに低濃度の不純物拡散領域
とを形成する構成としているので、下記の問題を生じる
虞れがあった。

【００１１】例えば低濃度不純物拡散領域にＮ型不純物
が導入されている場合を想定すると、ポリシリコン電極
への印加電圧が正バイアスの場合には、ポリシリコン電
極には正電荷が蓄積され、低濃度不純物拡散領域には負
電荷が蓄積される。そのとき、不純物拡散領域の不純物
濃度が低いので、蓄積電荷は半導体表面に局在すること
ができず、空間電荷を有してしまう。この空間電荷は印
加電圧値により分布深さが変わるために、印加電圧依存
性が大きくなる。

【００１２】また、印加電圧が負バイアスの場合にはポ
リシリコン電極には負電荷が蓄積され、Ｎ型の低濃度不
純物拡散領域には正電荷が蓄積されるので、低濃度不純
物拡散領域には印加電圧によって深さの異なる空乏層が
広がる。この空乏層の容量をＣｓｃとし、ゲート絶縁膜
による容量をＣｉとすると、容量Ｃｓｃと容量Ｃｉが直
列に存在することになり、合成容量としての容量値Ｃ
は、下記式（１） Ｃ＝１／｛（１／Ｃｉ）＋（１／Ｃｓｃ）｝ （１） で表されるものとなる。そのとき、空乏層の広がりが印
加電圧によって異なるので容量Ｃｓｃは電圧依存性を有
し、しかも、空乏層の広がりが大きいと印加電圧依存性
を有する容量Ｃｓｃの電圧依存性の度合いが大きくなる
ので、容量値Ｃが大きな印加電圧依存性を有することに
なる。また、容量値自体も小さくなる。しかも、上記公
報のＭＯＳキャパシタの構造では、低濃度不純物拡散領
域の上にさらに低濃度の不純物が拡散した部分が形成さ
れているので、空乏層の広がりがきわめて広い範囲に亘
ることになる。

【００１３】すなわち、上記公報に開示されるような低
濃度不純物拡散領域を有するＭＯＳキャパシタでは、容
量値の印加電圧依存性を抑制することは困難である。

【００１４】一方、上記ＵＳＰ ４，８７７，７５１の
技術では、不純物拡散領域の表面における不純物濃度を
１×１０²⁰ｃｍ^-3程度に高くしているので、空乏層の広
がりは小さいため、印加電圧依存性を小さくすることは
可能である。しかし、このように不純物拡散領域の絶縁
膜との界面における不純物濃度が余りに高いと、シリコ
ン基板の表面を熱酸化してゲート酸化膜と同時にＭＯＳ
キャパシタの絶縁膜を形成する際に、シリコンの増速酸
化が生じ酸化膜が極めて厚くなる。例えば、同文献のＦ
ig. ４中には、厚みが４００〜５００ｎｍの酸化膜が形
成されていることが開示されている。このように増速酸
化をおこした酸化膜は、厚いために単位面積当りの容量
が小さくなるので、結局ＭＯＳキャパシタの面積の増大
を招くことになる。また。増速酸化を生じた酸化膜は内
部に空隙を生じてリーク電流が大きくなったり、ゲート
酸化膜の信頼性が悪化する虞れがある。

【００１５】以上のように、従来の技術では、チップ面
積を小さく抑制しながら信頼性の高いＭＯＳキャパシタ
を形成することは困難であり、結局、集積度の高い半導
体集積回路内にＭＯＳキャパシタを搭載しようとする
と、プロセスコストの高価な２層ポリシリコンプロセス
を採用せざるを得なかった。

【００１６】本発明は上記問題点に鑑み、低コストの１
層ポリシリコンプロセスを用いながら、信頼性の高い，
容量値の印加電圧依存性が小さい，かつ単位面積当たり
の容量値が大きい容量絶縁膜を備えたＭＯＳキャパシタ
およびその製造方法を提供するものである。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＭＯＳキャパシタは、請求項１に記載
されるように、半導体基板と、上記半導体基板の一部に
高濃度の不純物を導入して形成された不純物拡散領域
と、上記不純物拡散領域の上に形成された絶縁膜と、上
記絶縁膜の上に形成された導電膜とを備えており、上記
不純物拡散領域における不純物の濃度が上記絶縁膜との
界面から半導体基板の内部に向かうに従って高くなるプ
ロファイルを少なくとも有している。

【００１８】請求項１の構成により、ＭＯＳキャパシタ
の下部電極として機能する不純物拡散領域に高濃度の不
純物が導入されているので、上部電極となる導電膜に正
バイアスの電圧が印加された場合にも、空間電化分布の
広がりを抑制することができる。また、導電膜に逆バイ
アスの電圧が印加された場合にも、空乏層の広がりを抑
えることができる。これにより、容量値の電圧依存性が
非常に小さく、占有面積の小さい，かつ信頼性の高いＭ
ＯＳキャパシタが得られる。さらに、プロセスコストの
低減とチップコストの大幅な低減とが可能となる。

【００１９】請求項２に記載されるように、上記ＭＯＳ
キャパシタにおいて、上記半導体基板には、さらにＭＯ
Ｓトランジスタが搭載されているものとできる。

【００２０】また、請求項３に記載されるように、上記
ＭＯＳキャパシタにおいて、上記不純物拡散領域におけ
る不純物の濃度は、上記絶縁膜との界面から少なくとも
０．０５μｍ以上半導体基板の内部に入った部位まで高
くなる構成であることが好ましい。

【００２１】請求項３の構成により、ＭＯＳキャパシタ
の容量値の電圧依存性を極めて小さく抑制することがで
きる。

【００２２】請求項４に記載されるように、上記ＭＯＳ
キャパシタにおいて、上記不純物拡散領域に導入される
不純物を燐原子とすることが好ましい。

【００２３】請求項４の構成により、特に拡散係数の大
きい燐原子を含むことで不純物濃度のプロファイルを所
望の形状にすることが容易となり、容量値の電圧依存性
が小さなＭＯＳキャパシタを容易に得ることができる。

【００２４】請求項５に記載されるように、上記ＭＯＳ
キャパシタにおいて、上記導電膜をポリシリコンで構成
することが好ましい。

【００２５】請求項５の構成により、占有面積の小さ
い，特性の優れたＭＯＳキャパシタを１層ポリシリコン
プロセスによって製造することが可能となり、製造コス
トを大幅に低減することができる。

【００２６】請求項６に記載されるように、上記ＭＯＳ
キャパシタにおいて、上記絶縁膜の厚みは、単位面積当
たりの容量値が２０ｎｍの厚みを有するシリコン酸化膜
と等しくなる厚み以下であることが好ましい。

【００２７】請求項６の構成により、ＭＯＳキャパシタ
の単位面積当たりの容量値が極めて大きくなり、占有面
積が特に低減される。

【００２８】請求項７に記載されるように、上記ＭＯＳ
キャパシタにおいて、上記絶縁膜の少なくとも半導体基
板に接する部分は、シリコン酸化膜で構成されているこ
とが好ましい。

【００２９】請求項７の構成により、絶縁膜と半導体基
板とのなじみを良好に維持しながら電気的特性の良好な
絶縁膜が得られることになる。

【００３０】請求項８に記載されるように、上記ＭＯＳ
キャパシタにおいて、上記不純物拡散領域の上記絶縁膜
との界面における不純物の濃度は１×１０²⁰ｃｍ^-3以下
であることが好ましい。

【００３１】請求項８の構成により、絶縁膜を半導体基
板の熱酸化によって構成した場合にも、増速酸化に起因
する絶縁膜の厚みの増加や特性の劣化が抑制されること
になる。

【００３２】また、上記目的を達成するために本発明に
係る第１のＭＯＳキャパシタの製造方法は、請求項９に
記載されるように、半導体基板の一部に不純物の濃度が
最大となる位置が半導体基板表面より深くなるように不
純物イオンを注入する工程と、上記半導体基板上に絶縁
膜を形成する工程と、上記絶縁膜上に導電膜を形成する
工程と、上記不純物イオンが注入された領域における不
純物濃度を上記絶縁膜との界面では不純物イオンの注入
時における濃度よりも上昇させ，かつ不純物濃度が上記
絶縁膜との界面から内部に向かって高くなるように熱処
理を行う工程とを備えている。

【００３３】請求項９の構成により、絶縁膜である酸化
膜形成前における半導体基板の表面濃度を小さくしてお
くことができる。このため、熱酸化により絶縁膜を形成
する場合にも、増速酸化を抑えることができる。一方、
ＭＯＳキャパシタが形成された時には、不純物拡散領域
の絶縁膜との界面における不純物濃度を大きくすること
ができるので、絶縁膜の高信頼性を保ちつつ、印加電圧
に対する容量値の変動を抑えることができる。

【００３４】また、本発明に係る第２のＭＯＳキャパシ
タの製造方法は、請求項１０に記載されるように、半導
体基板上に絶縁膜を形成する工程と、上記絶縁膜を介し
て上記半導体基板内に不純物の濃度が最大となる位置が
上記絶縁膜との界面より深くなるように不純物イオンを
注入する工程と、上記不純物イオンが注入された領域に
おける不純物濃度を上記絶縁膜との界面では不純物イオ
ンの注入時における濃度よりも上昇させ，かつ不純物濃
度が上記絶縁膜との界面から内部に向かって高くなるよ
うに熱処理を行う工程とを備えている。

【００３５】請求項１０の構成により、絶縁膜である酸
化膜形成後に半導体基板の表面濃度を設定することがで
きる。

【００３６】請求項１１に記載されるように、上記第２
のＭＯＳキャパシタの製造方法において、上記不純物イ
オンを注入する工程では、燐イオンを注入することが好
ましい。

【００３７】請求項１１の構成により、イオン注入工程
の注入種を不純物拡散係数の大きい燐イオンとすること
で、不純物イオンの導入量の制御が容易となる。また、
燐イオンは酸化膜に与えるダメージが少ないので、信頼
性の高い絶縁膜を形成することができる。

【００３８】請求項１２に記載されるように、上記第１
又は第２のＭＯＳキャパシタの製造方法において、上記
不純物イオンを注入する工程では燐イオンを注入し、イ
オン注入時の加速エネルギーは７０ｋｅＶ以上とするこ
とが好ましい。

【００３９】請求項１３に記載されるように、上記第１
又は第２のＭＯＳキャパシタの製造方法において、上記
不純物イオンを注入する工程では砒素イオンを注入し、
イオン注入時の加速エネルギーは１４０ｋｅＶ以上であ
ることが好ましい。

【００４０】請求項１２又は１３の構成により、不純物
イオンが半導体基板の表面から０．０５μｍ以上内部に
入った部位で濃度のピークを持つように注入されるの
で、絶縁膜と半導体との接合面から離れるに従って不純
物濃度が高くなるプロファイルを持つＭＯＳキャパシタ
が容易に形成される。

【００４１】請求項１４に記載されるように、上記第１
のＭＯＳキャパシタの製造方法において、上記絶縁膜を
形成する工程の直前における上記半導体基板表面の不純
物濃度が１×１０¹⁹ｃｍ^-3以下であることが好ましい。

【００４２】請求項１４の構成により、絶縁膜を半導体
基板の熱酸化により形成する際にも、増速酸化に起因す
る絶縁膜の膜厚増加や特性の劣化を抑制できる。

【００４３】

【実施形態】

（第１の実施形態）まず、本発明の第１の実施形態に係
るＭＯＳキャパシタについて、図１〜図８を参照しなが
ら説明する。

【００４４】図１は、ＭＯＳキャパシタにおける実施形
態の断面図である。同図に示すように、Ｐ型シリコン基
板１には、ＭＯＳキャパシタ２０と、ＮＭＯＳＦＥＴ２
１と、ＰＭＯＳＦＥＴ２２とが搭載されている。このＭ
ＯＳキャパシタ２０，ＮＭＯＳＦＥＴ２１及びＰＭＯＳ
ＦＥＴ２２は、同時に形成された熱酸化膜からなるシリ
コン酸化膜５と、同時に堆積されたポリシリコン膜で構
成されるポリシリコン電極６とを備え、各部材２０，２
１，２２間は分離絶縁膜３によって電気的に絶縁されて
いる。上記ポリシリコン電極６は、各ＭＯＳＦＥＴ２
１，２２においてはゲート電極として機能する一方、Ｍ
ＯＳキャパシタ２０においては上部電極として機能す
る。また、上記シリコン酸化膜５は、各ＭＯＳＦＥＴ２
１，２２においてはゲート絶縁膜として機能する一方、
ＭＯＳキャパシタ２０においては容量絶縁膜として機能
する。ＭＯＳキャパシタ２０において、シリコン酸化膜
５の直下部にはＭＯＳキャパシタ２０の下部電極として
機能する高濃度にＮ型不純物が注入されてなるＮ型不純
物拡散領域４が形成されている。このＮ型順物拡散領域
５は、さらに高濃度のＮ型不純物が深く注入されてなる
コンタクト用不純物拡散領域７につながっている。そし
て、ポリシリコン電極６及び分離絶縁膜３の上には層間
絶縁膜９及び金属配線１０，１１が順に堆積されてい
る。上記各金属配線１０，１１は、層間絶縁膜９に開口
されたコンタクトホールを介してポリシリコン電極６及
びコンタクト用不純物拡散領域７に接続されている。

【００４５】ここで、本実施形態に係るＭＯＳキャパシ
タ２０の特徴部分について説明する。図２は、Ｎ型不純
物拡散領域７のII−II線断面における深さ方向の不純物
濃度プロファイルを示す。図２に示すように、本実施形
態に係るＭＯＳキャパシタにおいては、Ｎ型不純物拡散
領域７とシリコン酸化膜５との界面における不純物濃度
は約５×１０¹⁸ｃｍ^-3であり、内部に進むにしたがって
不純物濃度は増大し、深さ約０．１５μｍ（１５０ｎ
ｍ）の部位で最大濃度約１×１０¹⁹ｃｍ^-3を示してい
る。

【００４６】本実施形態に係るＭＯＳキャパシタ２０
は、下部電極となるＮ型不純物拡散領域４が上述のよう
な不純物濃度のプロファイルを有していることによっ
て、以下のような特性を有する。

【００４７】第１に、Ｎ型不純物拡散領域４のシリコン
酸化膜５との界面付近における不純物濃度が高くかつ基
板内部に進むにしたがって不純物濃度が高くなるプロフ
ァイルを有することで、ポリシリコン電極６に正の電圧
が印加された場合にも空間電化分布の広がりを抑制する
ことができる。また、シリコン酸化膜５との界面から内
部に進むにしたがって不純物濃度が増大するプロファイ
ルを有するので、ポリシリコン電極６に負の電圧が印加
されたときにも空乏層の広がりを抑制することができ
る。その理由について図１５及び図１６に基づき説明す
る。図１５は不純物濃度勾配の変化に対する空乏層幅の
変化を示し、スタンフォード大学で開発されたプロセス
シミュレーターＳＵＰＲＥＭ−３を用いて計算したもの
である。ここでは、ＳＵＰＲＥＭ−３の結果を階段状分
布に近似して求めている。その際、シリコン酸化膜５と
の界面における不純物濃度は５×１０¹⁸ｃｍ^-3とし、界
面からの深さが０．０５μｍの部位における不純物濃度
が、約１桁低くなるとき，同じ時，約１桁高くなるとき
を、それぞれ「下降」，「平行」，「上昇」としてい
る。図１５に示すように、濃度勾配が下降する場合には
濃度勾配が平行な場合よりも空乏層幅が大きい。それに
対して、本実施形態におけるＭＯＳキャパシタのごとく
Ｎ型不純物拡散領域４における不純物の濃度勾配が上昇
する場合には、濃度勾配が平行な場合よりも空乏層幅が
小さいことが分かる。

【００４８】以上のように、正バイアスに対しては空間
電化分布の広がりを抑制でき、逆バイアスに対しては空
乏層の広がりを抑制できることによって、容量値の電圧
依存性の小さいＭＯＳキャパシタとなる。

【００４９】図１６は、不純物濃度勾配の変化に対する
容量値の電圧係数の変化（濃度勾配が平行な場合を
「１」とする相対値）を示し、スタンフォード大学で開
発された１次元デバイスシミュレータＳＥＤＡＮ−３を
用いて計算されたものである。図１６に示すように、不
純物の濃度勾配が下降する場合には、空乏層幅拡大する
結果、電圧係数つまり容量値の電圧依存性が高くなる。
それに対し、本実施形態のごとく、不純物の濃度勾配が
上昇する場合には容量値の電圧係数が小さくなり、容量
値の電圧依存性が抑制されることが分かる。

【００５０】第２に、Ｎ型不純物拡散領域４のシリコン
酸化膜５との界面における不純物濃度が高濃度ではある
が、１×１０²⁰ｃｍ^-3よりは低いことで、製造工程にお
いて若干濃度を下げることができ、シリコン基板１の表
面を熱酸化してシリコン酸化膜５を形成する際における
増速酸化が抑制される。図１３は、シリコン酸化膜５
（ゲート酸化膜）を形成するゲート酸化工程におけるシ
リコン基板表面の不純物濃度の相違に対する増速酸化の
度合いを示す。ただし、増速酸化の度合いは、高濃度に
ドーピングされたシリコン基板上に形成される酸化膜の
厚みをイントリックシリコン基板上に形成される酸化膜
の厚みで徐することによって求めている。同図に示すよ
うに、本実施形態のごとく熱酸化時におけるシリコン基
板の表面における不純物濃度が１×１０¹⁹ｃｍ^-3程度に
なると、シリコン酸化膜５にほとんど増速酸化は生じな
い。したがって、膜厚が薄く単位面積当たりの容量値の
大きい、かつ欠陥の少ない信頼性の高いシリコン酸化膜
が得られる。

【００５１】すなわち、１層ポリシリコンプロセスを利
用することで、製造コストの低減を図りつつ、占有面積
の小さい，容量値の電圧依存性の少ないかつ信頼性の高
いＭＯＳキャパシタを形成することができ、よって、ア
ナログ信号の処理を行う回路に実用的に搭載可能なＭＯ
Ｓキャパシタの提供を図ることができるのである。

【００５２】次に、第１の実施形態に係るＭＯＳキャパ
シタの製造方法について、図３〜図５を参照しながら説
明する。なお、説明を簡単にするために、Ｐ型シリコン
基板１を用いた標準的なＣＭＯＳポリシリコンプロセス
を用いてＭＯＳキャパシタを形成する場合について説明
し、図１に示すＭＯＳＦＥＴの部分については図示を省
略する。

【００５３】まず、図３に示すように、Ｐ型シリコン基
板１上に分離絶縁膜３を形成し、例えばレジストマスク
の一部を開口することで、不純物拡散領域を決定する。
この後、デプレッション型トランジスタのしきい値電圧
をコントロールするための不純物イオンを注入する。こ
れによってＮ型不純物拡散領域４が形成される。本実施
形態では、厚みが約１５ｎｍの熱酸化膜を介し不純物イ
オンとして燐イオンを用いて１２０ｋｅＶの加速電圧で
注入量４．５×１０¹⁴ｃｍ^-2の条件でイオン注入を行っ
ている。この場合、シリコン基板１表面の不純物濃度は
約２．０×１０¹⁸ｃｍ^-3である。図６の破線で示す曲線
は、不純物イオンの注入を行った直後における不純物濃
度のプロファイルを示す。

【００５４】次に、図４に示すように、シリコン酸化膜
５として熱酸化法を用いて熱酸化膜を形成する。この熱
酸化の際、図６に示すように、シリコン基板１の表面の
不純物濃度がそれほど高くないので、図１３に示すよう
に増速酸化がほとんど起こらず、高精度の膜厚制御が可
能であり、かつその酸化膜の信頼性も高い。

【００５５】その後、図５に示すように、トランジスタ
のゲート電極形成と同時にポリシリコン電極６を形成
し、ＮチャンネルＭＯＳトランジスタのソース、ドレイ
ンのイオン注入工程と同時にコンタクト用不純物拡散領
域７を形成する。そして、通常の金属配線工程により層
間絶縁膜９と金属配線１０、１１を形成する。なお、金
属配線工程では、層間絶縁膜９の平坦化等の際に熱処理
が加わる。

【００５６】本実施形態では、トータルとして８５０℃
で９０分の熱処理を実施している。この熱処理により、
シリコン基板１内に注入された不純物イオンが、領域
４，７のように拡散する。この結果、不純物濃度のプロ
ファイルは、図６の実線曲線に示すように、シリコン酸
化膜５との界面から内部に進むにしたがって濃くなり、
深さが約０．１５μｍの部位で最大濃度約１×１０¹⁹ｃ
ｍ^-3となる。つまり、上記図２に示す不純物濃度のプロ
ファイルが得られ、図１に示す構造を有するＭＯＳキャ
パシタが容易に形成される。

【００５７】以下、不純物イオンの注入方法等の好まし
い方法について説明する。

【００５８】まず、不純物濃度のピーク位置について説
明する。図１４は、ＭＯＳキャパシタ形成後の不純物濃
度のピーク深さと電圧依存性の関係を示す。図１４に示
すように深さ方向に少なくとも０．０５μｍ以上まで濃
くなるプロファイルを持つことにより、電圧依存性を抑
制できることが分かる。

【００５９】なお、本実施形態ではＮ型不純物拡散領域
４に注入する不純物イオンとして燐イオンを用いている
が、不純物イオンとしては燐イオンに限定されるもので
はない。ただし、燐原子の拡散係数が大きいので、燐イ
オンの注入を行うことにより、注入直後とＭＯＳキャパ
シタ形成後の表面濃度の差を大きくさせることが容易と
なる利点がある。

【００６０】また、Ｎ型不純物拡散領域４に燐イオンの
注入を行う際、上記第１の実施形態の方法では不純物の
加速エネルギーとして１２０ｋｅＶとしたが、７０ｋｅ
Ｖ以上であればよい。図７は、第１の実施形態の方法に
おいて、不純物イオンを燐イオンとした場合の濃度プロ
ファイルを示す。図７では加速エネルギーをパラメータ
ーとして配線形成後の表面濃度が同一になるように設定
している。同図に示すように、加速エネルギーを７０ｋ
ｅＶ以上とすることにより、不純物濃度が表面から深く
なるようなプロファイルが形成される。

【００６１】図８は、第１の実施形態の方法において、
加速エネルギーをパラメータとしてＭＯＳキャパシタの
容量値の電圧依存性を示す図である。同図に示すよう
に、７０ｋｅＶ以上とすると電圧依存性抑制効果が大き
いことが分かる。

【００６２】なお、第１の実施形態の方法において、Ｎ
型不純物拡散領域４に注入する不純物として砒素原子を
用いる場合には、１４０ｋｅＶ以上の加速エネルギーと
することが、燐原子の場合と同じ理由で望ましい。

【００６３】（第２の実施形態）次に、第２の実施形態
に係るＭＯＳキャパシタの製造方法について、図９〜図
１２を参照しながら説明する。

【００６４】本実施形態においても、ＭＯＳＦＥＴを含
めた構造は上記第１の実施形態における図１に示す構造
と基本的には同じである。したがって、本実施形態で
は、説明を簡単にするために、ＦＥＴ等を含めた構造の
図示は省略し、ＭＯＳキャパシタの部分のみを図示した
状態で、製造工程を説明する。

【００６５】図９に示すように、Ｐ型シリコン基板１上
に分離絶縁膜３を形成した後、シリコン酸化膜５として
熱酸化法を用いて熱酸化膜を形成する。この熱酸化は、
通常のＭＯＳトランジスタのゲート酸化膜形成と同様で
あるために、高精度の膜厚抑制が可能であり、かつその
酸化膜の信頼性も高い。その後、図１０に示すように、
トランジスタのゲート電極形成と同時にポリシリコン電
極６を形成し、イオン注入によるＮチャンネルＭＯＳト
ランジスタのソース、ドレインの形成と同時に、コンタ
クト用不純物拡散領域７を形成する。その後、図１１に
示すように、例えばレジストマスク３０の一部を開口さ
せて不純物拡散領域を決定した後、ポリシリコン電極６
を介してデプレッション型トランジスタのしきい値電圧
をコントロールするための不純物イオン（Ｐ+ ）を注入
して、Ｎ型不純物拡散領域４を形成する。本実施形態で
は、Ｎ型不純物拡散領域４を形成するための不純物イオ
ンの注入がポリシリコン電極６を介したいわゆるスルー
注入となっているので、第１実施形態における加速電圧
よりも大きい２００ｋｅＶの加速電圧で、注入量４×１
０¹⁴ｃｍ^-2としてイオン注入を行う。その後、図１２に
示すように、通常の金属配線工程により層間絶縁膜９と
金属配線１０，１１を形成する。

【００６６】第２の実施形態の方法では、上記第１実施
形態の方法で形成されるＭＯＳキャパシタに比べ、基本
的な構造は同じであるが、シリコン酸化膜５形成後に不
純物イオンである燐イオン（Ｐ+ ）を注入するため、そ
の後の熱処理との影響を少なくして任意に不純物プロフ
ァイルを設定することができるという利点がある。

【００６７】なお、第２の実施形態の方法では、ソー
ス，ドレイン形成後、ポリシリコン電極６を形成した状
態でＮ型不純物拡散領域４に不純物イオンを注入した
が、シリコン酸化膜５の形成後であればどの時点で不純
物をイオン注入してもよい。

【００６８】また、第２の実施形態の方法では、Ｎ型不
純物拡散領域４に注入する不純物イオンとして燐イオン
を用いたが、燐イオンが他の不純物イオンと比較してシ
リコン酸化膜５に対して与えるダメージが小さいので、
本実施形態では特に燐イオンを用いることが好ましい。
ただし、第２の実施形態の方法において、Ｎ型不純物拡
散領域４に注入する不純物イオンとして、砒素イオン等
の他の不純物を用いてもよい。

【００６９】本発明の第１、第２の実施形態の方法では
ＭＯＳキャパシタのシリコン基板としてＰ型シリコン基
板を用いたが、Ｎ型ウエルやＰ型ウエルを用いた場合で
も同様の効果が得られるのは言うまでもない。

【００７０】また、本発明の第１、第２の実施形態の方
法では半導体基板のＮ型不純物拡散領域を下部電極とす
るＭＯＳキャパシタを用いたがＰ型不純物拡散領域を下
部電極とするＭＯＳキャパシタについても同様の効果が
得られることは言うまでもない。

【００７１】さらに、本発明の第１および第２の実施形
態の方法ではポリシリコンをゲート電極として用いた場
合について述べたが、ゲート電極としてポリシリコン以
外にポリサイドなどの低抵抗材料を用いても同様の効果
が得られることは言うまでもない。

【００７２】また、本発明の第１および第２の実施形態
の方法ではシリコン酸化膜を熱酸化法によって形成した
が、熱酸化膜以外のＣＶＤ酸化膜や積層膜を用いても同
様の効果が得られることは言うまでもない。

【００７３】

【発明の効果】請求項１によれば、ＭＯＳキャパシタを
の下部電極を構成する不純物拡散領域に高濃度の不純物
を導入し、かつ不純物拡散領域における不純物の濃度が
容量絶縁膜との界面から半導体基板の内部に向かうに従
って高くなるプロファイルを有するようにしたので、空
間電化分布の広がりや空乏層の広がりを抑えることがで
き、製造コストの低減を図りつつ、ナログ回路に搭載可
能な程度に容量値の電圧依存性が非常に小さく、占有面
積の小さい，かつ信頼性の高いＭＯＳキャパシタの提供
を図ることができる。

【００７４】請求項２によれば、請求項１において、半
導体基板にさらにＭＯＳトランジスタを搭載する構成と
したので、ＭＯＳトランジスタの製造プロセスを利用し
て、特別のプロセスを実施することなく、ＭＯＳキャパ
シタの形成を図ることができる。

【００７５】請求項３によれば、請求項１又は２におい
て、不純物拡散領域における不純物の濃度が容量絶縁膜
との界面から少なくとも０．０５μｍ以上半導体基板の
内部に入った部位まで高くなるようにしたので、ＭＯＳ
キャパシタの容量値の電圧依存性を極めて小さく抑制す
ることができる。

【００７６】請求項４によれば、請求項１又は２におい
て、不純物拡散領域に導入される不純物を特に拡散係数
の大きい燐原子としたので、不純物濃度のプロファイル
の形状の制御の容易化を図ることができる。

【００７７】請求項５によれば、請求項１又は２におい
て、導電膜をポリシリコンで構成するようにしたので、
１層ポリシリコンプロセスを利用した製造コストの大幅
な低減を図ることができる。

【００７８】請求項６によれば、請求項１又は２におい
て、絶縁膜の厚みをシリコン酸化膜に換算した２０ｎｍ
以下としたので、単位面積当たりの容量値を極めて大き
くすることで、ＭＯＳキャパシタの占有面積の大幅な低
減を図ることができる。

【００７９】請求項７によれば、請求項１又は２におい
て、絶縁膜の少なくとも半導体基板に接する部分をシリ
コン酸化膜で構成したので、基板とのなじみや電気的特
性の良好な絶縁膜を得ることができる。

【００８０】請求項８によれば、請求項１又は２におい
て、不純物拡散領域の絶縁膜との界面における不純物濃
度を１×１０²⁰ｃｍ^-3以下としたので、増速酸化に起因
する絶縁膜の厚みの増加や特性の劣化を抑制することが
できる。

【００８１】請求項９によれば、ＭＯＳキャパシタの製
造方法として、半導体基板の一部に不純物の濃度が最大
となる位置が半導体基板表面より深くなるように不純物
イオンを注入し、容量絶縁膜と電極となる導電膜とを形
成した後、不純物拡散領域における不純物濃度を絶縁膜
との界面では不純物イオンの注入時における濃度よりも
上昇させ，かつ不純物濃度が内部に向かって高くなるよ
うに熱処理を行う方法としたので、占有面積の小さい，
信頼性の高い、かつ容量値の電圧依存性の小さいＭＯＳ
キャパシタを容易に製造することができる。

【００８２】請求項１０によれば、ＭＯＳキャパシタの
製造方法として、半導体基板上に絶縁膜を形成してか
ら、絶縁膜を介した不純物イオンの注入と熱処理とを行
って、基板内部に向かって不順物納度が高くなる不純物
拡散領域を形成するようにしたので、絶縁膜である酸化
膜形成後に半導体基板の表面濃度を任意に設定すること
ができる。

【００８３】請求項１１によれば、請求項１０におい
て、不純物イオンを注入する工程では、不純物拡散係数
の大きい燐イオンを注入するようにしたので、不純物イ
オンの導入量の制御の容易化と信頼性の向上とを図るこ
とができる。

【００８４】請求項１２又は１３によれば、請求項９又
は１０において、不純物イオンを注入する工程では燐イ
オン又はヒ素イオンをそれぞれ所定の加速エネルギーで
注入するようにしたので、絶縁膜と半導体との接合面か
ら離れるに従って不純物濃度が高くなるプロファイルを
持つＭＯＳキャパシタの形成の容易化を図ることができ
る。

【００８５】請求項１４によれば、請求項９において、
絶縁膜を形成する工程の直前における半導体基板表面の
不純物濃度を１×１０¹⁹ｃｍ^-3以下としたので、絶縁膜
を半導体基板の熱酸化により形成する際にも、増速酸化
に起因する絶縁膜の膜厚増加や特性の劣化を抑制でき
る。

【図面の簡単な説明】

【図１】第１の実施形態におけるＭＯＳＦＥＴ及びＭＯ
Ｓキャパシタを搭載した半導体装置の縦断面図である。

【図２】図１のII−II線断面における不純物濃度プロフ
ァイルを示す図である。

【図３】第１の実施形態に係るＭＯＳキャパシタの製造
工程のうちＮ型不純物形成用不純物のイオン注入工程を
示す縦断面図である。

【図４】第１の実施形態に係るＭＯＳキャパシタの製造
工程のうち熱酸化工程を示す縦断面図である。

【図５】第１の実施形態に係るＭＯＳキャパシタの製造
工程のうち金属配線の形成工程を示す縦断面図である。

【図６】第１の実施形態におけるイオン注入直後とＭＯ
Ｓキャパシタ形成後の不純物濃度の深さ方向におけるプ
ロファイルを示す図である。

【図７】第１の実施形態において注入される不純物イオ
ンを燐イオンとした場合の濃度プロファイルを示す図で
ある。

【図８】第１の実施形態によるＭＯＳキャパシタの電圧
依存性を示す図である。

【図９】第２の実施形態に係るＭＯＳキャパシタの製造
工程のうち熱酸化工程を示す縦断面図である。

【図１０】第２の実施形態に係るＭＯＳキャパシタの製
造工程のうちコンタクト用不純物拡散領域の形成工程を
示す縦断面図である。

【図１１】第２の実施形態に係るＭＯＳキャパシタの製
造工程のうちスルー注入によるＮ型不純物拡散領域の形
成工程を示す縦断面図である。

【図１２】第２の実施形態に係るＭＯＳキャパシタの製
造工程のうち金属配線の形成工程を示す縦断面図であ
る。

【図１３】第１の実施形態におけるゲート酸化時点での
半導体表面不純物濃度と増速酸化の度合いを示す図であ
る。

【図１４】ＭＯＳキャパシタのｎ型不純物拡散領域にお
ける不純物濃度のピーク深さと電圧依存性との関係を示
す図である。

【図１５】ＭＯＳキャパシタのｎ型不純物拡散領域にお
ける不純物濃度の深さ方向への勾配と空乏層幅との関係
を示す図である。

【図１６】ＭＯＳキャパシタのｎ型不純物拡散領域にお
ける不純物濃度の深さ方向への勾配と電圧依存性との関
係を示す図である。

【符号の説明】

１ Ｐ型シリコン基板 ３ 分離絶縁膜 ４ Ｎ型不純物拡散領域 ５ シリコン酸化膜 ６ ポリシリコン電極 ７ コンタクト用不純物拡散領域 ９ 層間絶縁膜 １０、１１ 金属配線 ２０ ＭＯＳキャパシタ ２１ ＮＭＯＳＦＥＴ ２２ ＰＭＯＳＦＥＴ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板の一部に高濃度の不純物を導入して形成
   された不純物拡散領域と、 上記不純物拡散領域の上に形成された絶縁膜と、 上記絶縁膜の上に形成された導電膜とを備え、 上記不純物拡散領域における不純物の濃度が上記絶縁膜
   との界面から半導体基板の内部に向かうに従って高くな
   るプロファイルを少なくとも有することを特徴とするＭ
   ＯＳキャパシタ。
2. 【請求項２】 請求項１記載のＭＯＳキャパシタにおい
   て、 上記半導体基板には、さらにＭＯＳトランジスタが搭載
   されていることを特徴とするＭＯＳキャパシタ。
3. 【請求項３】 請求項１又は２記載のＭＯＳキャパシタ
   において、 上記不純物拡散領域における不純物の濃度は、上記絶縁
   膜との界面から少なくとも０．０５μｍ以上半導体基板
   の内部に入った部位まで高くなる構成であることを特徴
   とするＭＯＳキャパシタ。
4. 【請求項４】 請求項１又は２記載のＭＯＳキャパシタ
   において、 上記不純物拡散領域に導入される上記不純物は、燐原子
   であることを特徴とするＭＯＳキャパシタ。
5. 【請求項５】 請求項１又は２記載のＭＯＳキャパシタ
   において、 上記導電膜はポリシリコンで構成されていることを特徴
   とするＭＯＳキャパシタ。
6. 【請求項６】 請求項１又は２記載のＭＯＳキャパシタ
   において、 上記絶縁膜の厚みは、単位面積当たりの容量値が２０ｎ
   ｍの厚みを有するシリコン酸化膜と等しくなる厚み以下
   であることを特徴とするＭＯＳキャパシタ。
7. 【請求項７】 請求項１又は２記載のＭＯＳキャパシタ
   において、 上記絶縁膜の少なくとも半導体基板に接する部分は、シ
   リコン酸化膜で構成されていることを特徴とするＭＯＳ
   キャパシタ。
8. 【請求項８】 請求項１又は２記載のＭＯＳキャパシタ
   において、 上記不純物拡散領域の上記絶縁膜との界面における不純
   物濃度は１×１０²⁰ｃｍ^-3以下であることを特徴とする
   ＭＯＳキャパシタ。
9. 【請求項９】 半導体基板の一部に、不純物の濃度が最
   大となる位置が半導体基板表面より深くなるように不純
   物イオンを注入する工程と、 上記半導体基板の少なくとも上記不純物イオンが注入さ
   れた領域の上に絶縁膜を形成する工程と、 上記絶縁膜の上に導電膜を形成する工程と、 上記不純物イオンが注入された領域における不純物濃度
   を上記絶縁膜との界面では不純物イオンの注入時におけ
   る濃度よりも上昇させ，かつ不純物濃度が上記絶縁膜と
   の界面から内部に向かって高くなるように熱処理を行う
   工程とを備えたことを特徴とするＭＯＳキャパシタの製
   造方法。
10. 【請求項１０】 半導体基板上に絶縁膜を形成する工程
    と、 上記絶縁膜を介して上記半導体基板内に不純物の濃度が
    最大となる位置が上記絶縁膜との界面より深くなるよう
    に不純物イオンを注入する工程と、 上記不純物イオンが注入された領域における不純物濃度
    を上記絶縁膜との界面では不純物イオンの注入時におけ
    る濃度よりも上昇させ，かつ不純物濃度が上記絶縁膜と
    の界面から内部に向かって高くなるように熱処理を行う
    工程とを備えたことを特徴とするＭＯＳキャパシタの製
    造方法。
11. 【請求項１１】 請求項１０記載のＭＯＳキャパシタの
    製造方法において、 上記不純物イオンを注入する工程では、燐イオンを注入
    することを特徴とするＭＯＳキャパシタの製造方法。
12. 【請求項１２】 請求項９又は１０記載のＭＯＳキャパ
    シタの製造方法において、 上記不純物イオンを注入する工程では燐イオンを注入
    し、イオン注入時の加速エネルギーは７０ｋｅＶ以上で
    あることを特徴とするＭＯＳキャパシタの製造方法。
13. 【請求項１３】 請求項９又は１０記載のＭＯＳキャパ
    シタの製造方法において、 上記不純物イオンを注入する工程では砒素イオンを注入
    し、イオン注入時の加速エネルギーは１４０ｋｅＶ以上
    であることを特徴とするＭＯＳキャパシタの製造方法。
14. 【請求項１４】 請求項９記載のＭＯＳキャパシタの製
    造方法において、 上記絶縁膜を形成する工程の直前における上記半導体表
    面の不純物濃度が１×１０¹⁹ｃｍ^-3以下であることを特
    徴とするＭＯＳキャパシタの製造方法。