JPH0897150A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体素子を形成すべき主面に欠陥の少ない
半導体基板を提供する。 【構成】 ４００℃以下でシリコン層１００ｃを第２の
主面１００ｂに設ける。 【効果】 シリコン層１００ｃを形成することにより、
シリコン基板１００の内部の酸素の析出による欠陥の発
生がシリコン層１００ｃで捕捉される。これにより、第
１の主面１００ａにおける結晶欠陥を抑制することがで
き、しかも４００℃以下の低温で処理が行われるので、
シリコン基板１００の酸素濃度が高くても結晶欠陥を増
大させることがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体基板、特に大規
模集積回路（ＬＳＩ）の製造に用いられる半導体ウエハ
に関するものである。

【０００２】

【従来の技術】図４乃至図１４は従来の半導体基板の製
造方法を工程順に示す模式図である。

【０００３】図４は単結晶であるインゴット１を示す。
インゴット１は抵抗率や結晶性の検査を受け、通常一定
の抵抗率範囲のブロック１ａ，１ｂ，１ｃ，１ｄ，１ｅ
に切断される（図５）。その各々に対して外径研削が行
われてブロック１ｆが得られ（図６）、さらにオリエン
テーションフラットが施されてブロック１ｇが得られる
（図７）。或いはＶ字型のオリエンテーションノッチが
施される場合もある。

【０００４】次にスライシングと呼ばれるウエハ切断工
程により、ブロック１ｇからウエハ１ｈが切り出され、
更にウエハ１ｈにはベベリングと呼ばれる面取り工程が
施される（図８、図９）。その後、ウエハ１ｈはラッピ
ングと呼ばれる機械研磨工程を経て、両面が研磨される
（図１０）。通常、アルミナ或いはシリコンカーバイド
砥粒とグリセリンとの混合物であるラップ液をラップ定
盤とウエハの間に流し込み、加圧下で回転、摺合せを行
う。ラッピングによってウエハ１ｈに導入された加工変
質層は化学エッチングによって除去される（図１１）。

【０００５】図１２において示される工程はウエハ裏面
ゲッタリング処理であり、ウエハ１ｈの裏面（将来的に
半導体素子を形成すべき表面と反対側の面）に機械的ダ
メージ層或いは格子歪み層を導入する。一般には数〜数
十μｍの粒径のＳｉＯ₂ でウエハ裏面をサンドブラステ
ィング或いは回転研磨する方法が実用化されている。ま
た、ウエハ裏面にポリシリコンを堆積する方法も用いら
れている。

【０００６】このようにゲッタリング処理を行うのは、
不純物をウエハの裏面に集めるためである。超ＬＳＩ等
の半導体素子の製造プロセスにおいて、半導体ウエハは
製造装置から或いは周囲の雰囲気からの不純物による汚
染を受ける。これらの不純物が半導体素子を形成すべき
面に存在すると、半導体素子の活性層において接合リー
ク等の特性に悪影響を及ぼす。

【０００７】これに対し、半導体ウエハ１ｈの裏面にポ
リシリコンやアモルファス等のシリコン層を形成する
と、不純物に対する固溶度の違いや、裏面に導入される
ダメージ等により不純物が裏面に集まり、半導体素子を
形成すべき面における不純物が裏面に集まることにな
る。これによって半導体素子の活性層が存在する半導体
ウエハ１ｈの表面は清浄な状態に保たれる。

【０００８】ウエハ裏面ゲッタリング処理の後、ウエハ
１ｈにはポリッシングと呼ばれる機械的化学的研磨が施
される（図１３）。ポリッシングは一般的には片面研磨
法で行われる。複数の回転研磨ブロックに数十枚のウエ
ハをワックス等で張り付け、人造皮革等の研磨クロスを
接着した回転研磨テーブル上に適切な圧力で押しつけ
る。研磨クロスにはＳｉＯ₂ を主成分としたアルカリ性
コロイダルシリカ研磨液が注入される。そして図１４に
示されるようにウエハ１ｈは最終的な洗浄を施される。

【０００９】

【発明が解決しようとする課題】しかし上記工程のう
ち、ウエハ裏面ゲッタリング処理の工程においてポリシ
リコンを形成する場合には、デポジション速度を稼ぐた
めに、通常は６００〜７００℃のシラン（ＳｉＨ₄ ）ガ
スを用いた熱ＣＶＤ法が用いられている。そして、この
程度の温度の処理を製造プロセスの初期に加えると、半
導体ウエハ内の酸素に起因した結晶欠陥が増加するとい
う問題があった。

【００１０】この発明は上記の問題点を解決する為にな
されたもので、低温でウエハ裏面ゲッタリング処理のた
めのシリコン層を裏面に形成し、半導体素子を形成すべ
き主面に欠陥の少ない半導体基板を提供することを目的
とする。

【００１１】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）半導体素子がその上に形成され
るべき第１の主面と、前記第１の主面と対向する第２の
主面とを有する半導体ウエハを準備する工程と、（ｂ）
前記第２の主面に４００℃以下の温度でシリコン層を形
成する工程とを備える半導体基板の製造方法である。

【００１２】この発明のうち請求項２にかかるものは、
請求項１記載の半導体基板の製造方法であって、前記工
程（ｂ）において前記シリコン層はプラズマＣＶＤ法で
形成されたことを特徴とする。

【００１３】この発明のうち請求項３にかかるものは、
請求項１記載の半導体基板の製造方法であって、前記工
程（ｂ）において前記シリコン層はＥＣＲプラズマＣＶ
Ｄ法で形成されたことを特徴とする。

【００１４】この発明のうち請求項４にかかるものは、
請求項１記載の半導体基板の製造方法であって、前記工
程（ｂ）において前記シリコン層はスパッタリング法で
形成されたことを特徴とする。

【００１５】この発明のうち請求項５にかかるものは、
請求項１乃至４記載の半導体基板の製造方法であって、
（ｃ）前記シリコン層に燐、ボロンの内、少なくとも一
方を不純物として導入する工程を更に備える。

【００１６】

【作用】この発明のうち請求項１乃至４にかかるもの
は、第２の主面にシリコン層を形成するので、半導体素
子が形成されるべき第１の主面から第２の主面へと不純
物がゲッタリングされる。しかも、処理温度が４００℃
以下であるので、半導体ウエハに結晶欠陥を著しく増加
させることがない。

【００１７】特に、この発明のうち請求項５にかかるも
のにおいては、シリコン層における不純物の固溶度が上
昇するので、ゲッタリングの効果が増強される。

【００１８】

【実施例】

第１実施例：図１はこの発明の第１実施例を示す、シリ
コン基板１００の断面図である。シリコン基板１００は
後に半導体素子が形成されるべき第１の主面１００ａ
と、第１の主面１００ａと対向する第２の主面１００ｂ
とを有する。第２の主面１００ｂには４００℃以下の温
度で形成されたシリコン層１００ｃが設けられている。

【００１９】シリコン層１００ｃの形成においては、４
００℃以下の低温で処理が行われるので、シリコン基板
１００の酸素濃度が高くても結晶欠陥を増大させること
がない。

【００２０】このようなシリコン層１００ｃを４００℃
以下の温度で形成することは、プラズマＣＶＤ法を用い
ることによって実現できる。図２はプラズマＣＶＤ法に
よるシリコン層の形成装置の断面図である。

【００２１】チェンバは、スロットルバルブ及びメカニ
カルブースタポンプを介してロータリポンプによって排
気される。一方、流量計、流量調整バルブを介してシラ
ン等の反応ガスが導入される。また、コンデンサを介し
て高周波電源からＲＦ電力が供給されるカソードと、チ
ェンバと同様に接地されるアノードがチェンバ内に設け
られている。アノードにはシリコンウエハが、その第２
の主面をカソードに向けて配置される。シリコンウエハ
はアノードを介して加熱ヒータによって４００℃以下に
保たれる。

【００２２】第２実施例：シリコン層１００ｃを４００
℃以下の温度で形成することは、プラズマＣＶＤ法のみ
ならず、電子サイクロトロン共鳴（ＥＣＲ）プラズマＣ
ＶＤ法を用いても実現できる。

【００２３】ＥＣＲプラズマＣＶＤ法で形成することに
より、シリコン層１００ｃの形成温度を室温乃至２００
℃にまで下げることができる。しかもシリコン層１００
ｃに導入されるダメージは一層増加させることができ
る。

【００２４】図３はＥＣＲプラズマＣＶＤ法によるシリ
コン層の形成装置の断面図である。チェンバ７はプラズ
マ発生室７ａと堆積室７ｂを備えており、プラズマ発生
室７ａには導入口Ｄから例えば２．４５ＧＨｚのマイク
ロ波が供給され、堆積室７ｂには導入口Ｆからシランな
どの反応ガスが供給され、また排出口Ｅから排気が行わ
れる。チェンバ７は１０^-4〜１０^-2Ｔｏｒｒに保たれて
いる。

【００２５】プラズマ室７ａにはコイル８によって例え
ば８７５Ｇの直流磁場が印加されているので、電子がサ
イクロトロン共鳴を行い、導入された高周波電力ととも
にＥＣＲプラズマを形成する。このプラズマはコイル８
によって形成される発散磁場によって堆積室７ｂに導か
れる。堆積室７ｂにはシリコンウエハ１０が配置されて
おり、加熱ヒータ９により所定の温度に保たれる。そし
て表面反応によってシリコンウエハ１０にシリコン層が
堆積される。

【００２６】第３実施例：シリコン層１００ｃを４００
℃以下の温度で形成することは、ＣＶＤ法のみならず、
スパッタリング法を用いることもできる。この場合にお
いても室温から２００℃でシリコン層１００ｃを形成す
ることができる。

【００２７】第４実施例：シリコン層１００ｃに燐、ボ
ロンを不純物として導入することにより、その不純物の
固溶度を上昇させることができる。そのため、シリコン
層１００ｃ或いはシリコン基板１００の内、シリコン層
１００ｃでない部分とシリコン層１００ｃとの界面にお
いてダメージが導入され、ゲッタリングの効果が増強さ
れる。

【００２８】燐、ボロンを不純物として導入すること
は、例えば図２に示されるように、ホスフィン（Ｐ
Ｈ₃ ）、ジボラン（Ｂ₂ Ｈ₆ ）等を反応ガスとして更に
導入することにより行うことができる。

【００２９】

【発明の効果】以上のように、この発明によれば半導体
素子が形成されるべき第１の主面と対向する第２の主面
においてシリコン層を形成し、しかもその処理温度が４
００℃以下であって半導体ウエハ内部の結晶欠陥の発生
を抑制することができるので、第１の主面に欠陥の少な
い半導体基板を提供することができる。

【００３０】特にこの発明のうち請求項５にかかる半導
体基板の製造方法においては、シリコン層における不純
物の固溶度が上昇するので、ゲッタリングの効果が増強
され、いっそう結晶欠陥の発生を抑制することができる
という効果がある。

【図面の簡単な説明】

【図１】 この発明の第１実施例を示す断面図である。

【図２】 この発明の第１実施例を示す断面図である。

【図３】 この発明の第２実施例を示す断面図である。

【図４】 従来の技術を工程順に示す模式図である。

【図５】 従来の技術を工程順に示す模式図である。

【図６】 従来の技術を工程順に示す模式図である。

【図７】 従来の技術を工程順に示す模式図である。

【図８】 従来の技術を工程順に示す模式図である。

【図９】 従来の技術を工程順に示す模式図である。

【図１０】 従来の技術を工程順に示す模式図である。

【図１１】 従来の技術を工程順に示す模式図である。

【図１２】 従来の技術を工程順に示す模式図である。

【図１３】 従来の技術を工程順に示す模式図である。

【図１４】 従来の技術を工程順に示す模式図である。

【符号の説明】

１００ シリコン基板、１００ａ 第１の主面、１００
ｂ 第２の主面、１００ｃ シリコン層。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 （ａ）半導体素子がその上に形成される
   べき第１の主面と、前記第１の主面と対向する第２の主
   面とを有する半導体ウエハを準備する工程と、 （ｂ）前記第２の主面に４００℃以下の温度でシリコン
   層を形成する工程とを備える半導体基板の製造方法。
2. 【請求項２】 前記工程（ｂ）において前記シリコン層
   はプラズマＣＶＤ法で形成されたことを特徴とする、請
   求項１記載の半導体基板の製造方法。
3. 【請求項３】 前記工程（ｂ）において前記シリコン層
   はＥＣＲプラズマＣＶＤ法で形成されたことを特徴とす
   る、請求項２記載の半導体基板の製造方法。
4. 【請求項４】 前記工程（ｂ）において前記シリコン層
   はスパッタリング法で形成されたことを特徴とする、請
   求項１記載の半導体基板の製造方法。
5. 【請求項５】 （ｃ）前記シリコン層に燐、ボロンの
   内、少なくとも一方を不純物として導入する工程を更に
   備える請求項１乃至４のいずれか一項に記載の半導体基
   板の製造方法。