JPH0888359A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0888359A JPH0888359A JP22449894A JP22449894A JPH0888359A JP H0888359 A JPH0888359 A JP H0888359A JP 22449894 A JP22449894 A JP 22449894A JP 22449894 A JP22449894 A JP 22449894A JP H0888359 A JPH0888359 A JP H0888359A
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- Japan
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- ion
- gate electrode
- effect transistor
- field effect
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Abstract
(57)【要約】
【目的】 高出力ＦＥＴの利得、効率の減少を起こすこ
となく、耐圧を向上できるデバイス構造及びその製造方
法を提供する。 【構成】 ソースおよびドレイン電極下に形成された２
つの第１のイオン打込み領域と同一導電型で、第１のイ
オン打込み領域よりも低濃度、低エネルギー、かつ広い
領域に、ゲート電極とソース電極の間およびゲート電極
とドレイン電極の間に形成された２つの第２のイオン打
込み領域の特にドレイン側のイオン化不純物の深さ方向
の分布を、ゲート電極側で浅く、かつゲート電極から離
れるに従って深くする。
となく、耐圧を向上できるデバイス構造及びその製造方
法を提供する。 【構成】 ソースおよびドレイン電極下に形成された２
つの第１のイオン打込み領域と同一導電型で、第１のイ
オン打込み領域よりも低濃度、低エネルギー、かつ広い
領域に、ゲート電極とソース電極の間およびゲート電極
とドレイン電極の間に形成された２つの第２のイオン打
込み領域の特にドレイン側のイオン化不純物の深さ方向
の分布を、ゲート電極側で浅く、かつゲート電極から離
れるに従って深くする。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
係り、高周波動作時において出力パワー、効率が高く、
耐圧が高い高出力電界効果トランジスタと、それを用い
た増幅器に関する。
係り、高周波動作時において出力パワー、効率が高く、
耐圧が高い高出力電界効果トランジスタと、それを用い
た増幅器に関する。
【０００２】
【従来の技術】イオン打ち込みによりチャネルを形成し
ているＦＥＴ(Field Effect Transister;電界効果トラ
ンジスタ)として、例えば特開平２−３２５４６に記載
されている。
ているＦＥＴ(Field Effect Transister;電界効果トラ
ンジスタ)として、例えば特開平２−３２５４６に記載
されている。
【０００３】
【発明が解決しようとする課題】高出力ＦＥＴでは、高
周波において利得や効率が大きく、かつゲート耐圧が大
きい必要がある。とことが利得、効率に対する耐圧は、
相入れない特性であり、利得や効率を高めようとすると
耐圧が劣化するという問題点があった。本発明の第１の
目的は、利得や効率を劣化させることなく耐圧を向上さ
せうる構造と、その製造方法を提供することにある。ま
た、第２の目的は、高性能な増幅器を得ることにある。
周波において利得や効率が大きく、かつゲート耐圧が大
きい必要がある。とことが利得、効率に対する耐圧は、
相入れない特性であり、利得や効率を高めようとすると
耐圧が劣化するという問題点があった。本発明の第１の
目的は、利得や効率を劣化させることなく耐圧を向上さ
せうる構造と、その製造方法を提供することにある。ま
た、第２の目的は、高性能な増幅器を得ることにある。
【０００４】
【課題を解決するための手段】上記第１の目的は、イオ
ン打ち込み領域の形状が、特にゲートのドレイン側でな
だらかに分布するか、階段状に分布する構造により達成
される。より具体的には、ソースおよびドレイン電極下
に形成された２つの第１のイオン打込み領域と同一導電
型で、第１のイオン打込み領域よりも低濃度、低エネル
ギー、かつ広い領域に、ゲート電極とソース電極の間お
よびゲート電極とドレイン電極の間に形成された２つの
第２のイオン打込み領域の少なくとも一方、特にドレイ
ン側のイオン化不純物の深さ方向の分布を、ゲート電極
側で浅く、かつゲート電極から離れるに従って深くする
ことにより達成される。また、２つの第２のイオン打込
み領域の少なくとも一方、特にドレイン側のイオン化不
純物の濃度分布を、ゲート電極側で小さく、かつゲート
電極から離れるに従って大きくすることによっても達成
される。
ン打ち込み領域の形状が、特にゲートのドレイン側でな
だらかに分布するか、階段状に分布する構造により達成
される。より具体的には、ソースおよびドレイン電極下
に形成された２つの第１のイオン打込み領域と同一導電
型で、第１のイオン打込み領域よりも低濃度、低エネル
ギー、かつ広い領域に、ゲート電極とソース電極の間お
よびゲート電極とドレイン電極の間に形成された２つの
第２のイオン打込み領域の少なくとも一方、特にドレイ
ン側のイオン化不純物の深さ方向の分布を、ゲート電極
側で浅く、かつゲート電極から離れるに従って深くする
ことにより達成される。また、２つの第２のイオン打込
み領域の少なくとも一方、特にドレイン側のイオン化不
純物の濃度分布を、ゲート電極側で小さく、かつゲート
電極から離れるに従って大きくすることによっても達成
される。
【０００５】上記第２の目的は、このようなＦＥＴを用
いて回路を構築することにより達成できる。
いて回路を構築することにより達成できる。
【０００６】
【作用】図３に、計算機シミュレーションによって得ら
れた従来構造での電界分布図を示す。図のように、電界
集中は、ゲート電極の端部とドレイン側のＮ’領域の端
部に起こっている。より大きな電界をかけていくと、こ
れらの場所から破壊が始まるが、通常の条件では特にド
レイン側のＮ’領域の端部が耐圧を支配している。即
ち、このＮ’領域をゲート電極から離すほど耐圧は向上
することが分かっている。ところが、この距離を離すほ
ど、ドレイン抵抗やオン抵抗が増加し、これを通じて高
周波での利得や効率が劣化する。従って、従来型の構造
では、両者の特性の比較から最適点を求めていた。
れた従来構造での電界分布図を示す。図のように、電界
集中は、ゲート電極の端部とドレイン側のＮ’領域の端
部に起こっている。より大きな電界をかけていくと、こ
れらの場所から破壊が始まるが、通常の条件では特にド
レイン側のＮ’領域の端部が耐圧を支配している。即
ち、このＮ’領域をゲート電極から離すほど耐圧は向上
することが分かっている。ところが、この距離を離すほ
ど、ドレイン抵抗やオン抵抗が増加し、これを通じて高
周波での利得や効率が劣化する。従って、従来型の構造
では、両者の特性の比較から最適点を求めていた。
【０００７】図４に、本実施例の構造における電界分布
図を示す。特に表面近傍での等電位線の密度は少なく、
電界集中がやわらいでいることが分かる。このような構
造では、ゲート耐圧は向上する。また、利得や効率も、
従来構造で単純にＮ’を離したときよりも劣化しにく
い。
図を示す。特に表面近傍での等電位線の密度は少なく、
電界集中がやわらいでいることが分かる。このような構
造では、ゲート耐圧は向上する。また、利得や効率も、
従来構造で単純にＮ’を離したときよりも劣化しにく
い。
【０００８】このような分布は、後述の実施例のように
作製できるが、制御性の観点から、階段状のイオン打ち
込みプロファイルを持つ構造にしても、同様な効果が得
られる。
作製できるが、制御性の観点から、階段状のイオン打ち
込みプロファイルを持つ構造にしても、同様な効果が得
られる。
【０００９】
【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。
に説明する。
【００１０】実施例１ 図１に、本発明の実施例１の断面図を示す。まず半絶縁
性ＧａＡｓ基板１上に、絶縁膜５４を蒸着し、通常のホ
トリソグラフィープロセスにより所望の位置にソース及
びドレイン電極領域のための開口部を設ける。次にＳｉ
イオン打ち込み(照射量:3×1013/cm2,加速電圧:125kV)
を行う。次にホトリソグラフィープロセスにより所望の
位置にチャネル領域形成のための開口部を設け、Ｓｉイ
オン打ち込み(照射量:5×1012/cm2,加速電圧:80kV)とＭ
ｇイオン打ち込み(照射量:5×1011/cm2,加速電圧:150k
V)とを行う。さらに図５に従ってＮ’層を形成する。ま
ず、（ａ）ホトリソグラフィープロセスにより所望の位
置にＮ’層のための開口部を設け、（ｂ）ドライエッチ
ングにより絶縁膜５４をテーパー状にエッチングする。
このエッチングは、絶縁膜を削りながら、同時にレジス
トを後退させるため、テーパー状のエッチングができ
る。しかる後、Ｓｉイオン打ち込み(照射量:1×1012/cm
2,加速電圧:200kV)を行い、レジスト５５、絶縁膜５４
を除去し、アルシン雰囲気中で熱処理(８５０℃，２０
分)を行なう。（ｃ）次にソース電極５１及びドレイン
電極５２をリフトオフにより形成する。ソース・ドレイ
ン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着
後に窒素雰囲気中で熱処理(４００℃，５分)を行なう。
リフトオフのマスクは、通常のホトリソグラフィープロ
セスにより、絶縁膜に開口を形成したものを用いる。ま
た、絶縁膜の開口はウエットエッチによりサイドエッチ
して、リフトオフしやすい形状にしておく。次に、通常
のホトリソグラフィープロセスにより所望の部分を開口
し、ドライエッチングにより絶縁膜をエッチング除去す
る。次に、ゲート長１μｍ、ゲート幅１２ｍｍのゲート
電極５３を、リフトオフにより形成する。ゲート電極材
料にはＴｉ／Ｐｔ／Ａｕを用いる。このようにして、図
１に示した構造のＦＥＴを実現した。本実施例による装
置は、しきい電圧：−３Ｖ、飽和出力２５ｄＢｍ、効率
７８％、熱暴走開始温度１８５℃、ゲート−ドレイン間
耐圧：２３Ｖと高性能を示した。
性ＧａＡｓ基板１上に、絶縁膜５４を蒸着し、通常のホ
トリソグラフィープロセスにより所望の位置にソース及
びドレイン電極領域のための開口部を設ける。次にＳｉ
イオン打ち込み(照射量:3×1013/cm2,加速電圧:125kV)
を行う。次にホトリソグラフィープロセスにより所望の
位置にチャネル領域形成のための開口部を設け、Ｓｉイ
オン打ち込み(照射量:5×1012/cm2,加速電圧:80kV)とＭ
ｇイオン打ち込み(照射量:5×1011/cm2,加速電圧:150k
V)とを行う。さらに図５に従ってＮ’層を形成する。ま
ず、（ａ）ホトリソグラフィープロセスにより所望の位
置にＮ’層のための開口部を設け、（ｂ）ドライエッチ
ングにより絶縁膜５４をテーパー状にエッチングする。
このエッチングは、絶縁膜を削りながら、同時にレジス
トを後退させるため、テーパー状のエッチングができ
る。しかる後、Ｓｉイオン打ち込み(照射量:1×1012/cm
2,加速電圧:200kV)を行い、レジスト５５、絶縁膜５４
を除去し、アルシン雰囲気中で熱処理(８５０℃，２０
分)を行なう。（ｃ）次にソース電極５１及びドレイン
電極５２をリフトオフにより形成する。ソース・ドレイ
ン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着
後に窒素雰囲気中で熱処理(４００℃，５分)を行なう。
リフトオフのマスクは、通常のホトリソグラフィープロ
セスにより、絶縁膜に開口を形成したものを用いる。ま
た、絶縁膜の開口はウエットエッチによりサイドエッチ
して、リフトオフしやすい形状にしておく。次に、通常
のホトリソグラフィープロセスにより所望の部分を開口
し、ドライエッチングにより絶縁膜をエッチング除去す
る。次に、ゲート長１μｍ、ゲート幅１２ｍｍのゲート
電極５３を、リフトオフにより形成する。ゲート電極材
料にはＴｉ／Ｐｔ／Ａｕを用いる。このようにして、図
１に示した構造のＦＥＴを実現した。本実施例による装
置は、しきい電圧：−３Ｖ、飽和出力２５ｄＢｍ、効率
７８％、熱暴走開始温度１８５℃、ゲート−ドレイン間
耐圧：２３Ｖと高性能を示した。
【００１１】実施例２ 図１に、本発明の実施例２の断面図を示す。まず半絶縁
性ＧａＡｓ基板１上に、絶縁膜５４を蒸着し、通常のホ
トリソグラフィープロセスにより所望の位置にソース及
びドレイン電極領域のための開口部を設ける。次にＳｉ
イオン打ち込み(照射量:3×1013/cm2,加速電圧:125kV)
を行う。次にホトリソグラフィープロセスにより所望の
位置にチャネル領域形成のための開口部を設け、Ｓｉイ
オン打ち込み(照射量:5×1012/cm2,加速電圧:80kV)とＭ
ｇイオン打ち込み(照射量:5×1011/cm2,加速電圧:150k
V)とを行う。さらに図７に従ってＮ’層を形成する。ま
ず、ホトリソグラフィープロセスにより所望の位置に開
口部を設け、絶縁膜を完全に除去する。次に再度ホトリ
ソグラフィーにより所望の部分を開口し、絶縁膜を少し
残して除去する。しかる後、Ｓｉイオン打ち込み(照射
量:1×1012/cm2,加速電圧:200kV)を行い、レジスト５
５、絶縁膜５４を除去し、アルシン雰囲気中で熱処理
(８５０℃，２０分)を行なう。次にソース電極５１及び
ドレイン電極５２をリフトオフにより形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、絶縁膜に開口を形成したものを用
いる。また、絶縁膜の開口はウエットエッチによりサイ
ドエッチして、リフトオフしやすい形状にしておく。次
に、通常のホトリソグラフィープロセスにより所望の部
分を開口し、ドライエッチングにより絶縁膜をエッチン
グ除去する。次に、ゲート長１μｍ、ゲート幅１２ｍｍ
のゲート電極５３を、リフトオフにより形成する。ゲー
ト電極材料にはＴｉ／Ｐｔ／Ａｕを用いる。このように
して、図６に示した構造のＦＥＴを実現した。
性ＧａＡｓ基板１上に、絶縁膜５４を蒸着し、通常のホ
トリソグラフィープロセスにより所望の位置にソース及
びドレイン電極領域のための開口部を設ける。次にＳｉ
イオン打ち込み(照射量:3×1013/cm2,加速電圧:125kV)
を行う。次にホトリソグラフィープロセスにより所望の
位置にチャネル領域形成のための開口部を設け、Ｓｉイ
オン打ち込み(照射量:5×1012/cm2,加速電圧:80kV)とＭ
ｇイオン打ち込み(照射量:5×1011/cm2,加速電圧:150k
V)とを行う。さらに図７に従ってＮ’層を形成する。ま
ず、ホトリソグラフィープロセスにより所望の位置に開
口部を設け、絶縁膜を完全に除去する。次に再度ホトリ
ソグラフィーにより所望の部分を開口し、絶縁膜を少し
残して除去する。しかる後、Ｓｉイオン打ち込み(照射
量:1×1012/cm2,加速電圧:200kV)を行い、レジスト５
５、絶縁膜５４を除去し、アルシン雰囲気中で熱処理
(８５０℃，２０分)を行なう。次にソース電極５１及び
ドレイン電極５２をリフトオフにより形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、絶縁膜に開口を形成したものを用
いる。また、絶縁膜の開口はウエットエッチによりサイ
ドエッチして、リフトオフしやすい形状にしておく。次
に、通常のホトリソグラフィープロセスにより所望の部
分を開口し、ドライエッチングにより絶縁膜をエッチン
グ除去する。次に、ゲート長１μｍ、ゲート幅１２ｍｍ
のゲート電極５３を、リフトオフにより形成する。ゲー
ト電極材料にはＴｉ／Ｐｔ／Ａｕを用いる。このように
して、図６に示した構造のＦＥＴを実現した。
【００１２】本実施例による装置は、しきい電圧：−３
Ｖ、飽和出力２４ｄＢｍ、効率７８％、熱暴走開始温度
１８０℃、ゲート−ドレイン間耐圧：２３Ｖと高性能を
示した。
Ｖ、飽和出力２４ｄＢｍ、効率７８％、熱暴走開始温度
１８０℃、ゲート−ドレイン間耐圧：２３Ｖと高性能を
示した。
【００１３】尚、実施例１及び２における条件を以下の
ようにしても良い。Ｓｉ及びＭｇイオン打ち込み条件及
びアニール条件、各電極材料等は上記に限らず、所望の
ＦＥＴ特性に応じた適当な条件に変えても良い。また、
Ｎ’層及びＭｇインプラは省いても良い。さらに、Ｍｇ
イオンやＢｅイオンのようなＰ形のとなるイオンをチャ
ネル形成よりも高エネルギーで打ち込むことによりｐ型
のバッファ領域を設けても良い。また、これらの実施例
ではＮチャネル電界効果トランジスタの例を示したが、
Ｐチャネルでも良好な結果が得られる。この場合、Ｎド
ープ層をＰドープ層にすることにより達成される。
ようにしても良い。Ｓｉ及びＭｇイオン打ち込み条件及
びアニール条件、各電極材料等は上記に限らず、所望の
ＦＥＴ特性に応じた適当な条件に変えても良い。また、
Ｎ’層及びＭｇインプラは省いても良い。さらに、Ｍｇ
イオンやＢｅイオンのようなＰ形のとなるイオンをチャ
ネル形成よりも高エネルギーで打ち込むことによりｐ型
のバッファ領域を設けても良い。また、これらの実施例
ではＮチャネル電界効果トランジスタの例を示したが、
Ｐチャネルでも良好な結果が得られる。この場合、Ｎド
ープ層をＰドープ層にすることにより達成される。
【００１４】また、実施例１及び２における条件を以下
のようにしても良い。ゲート金属材料にはＴｉ／Ｐｔ／
Ａｕを用いたが、これに限らずＡｌ、Ｔｉ／Ａｌ、ＷＳ
ｉ等を用いても良い。また、ソース、ドレイン電極材料
もＭｏ／Ａｕ等を用いても良い。プロセスも、ゲートを
リフトオフによって形成する方法をとったが、これに限
らず、ゲートを先に形成し、セルフアラインにインプラ
領域を形成する手法をとっても良い。
のようにしても良い。ゲート金属材料にはＴｉ／Ｐｔ／
Ａｕを用いたが、これに限らずＡｌ、Ｔｉ／Ａｌ、ＷＳ
ｉ等を用いても良い。また、ソース、ドレイン電極材料
もＭｏ／Ａｕ等を用いても良い。プロセスも、ゲートを
リフトオフによって形成する方法をとったが、これに限
らず、ゲートを先に形成し、セルフアラインにインプラ
領域を形成する手法をとっても良い。
【００１５】実施例３ 図８に本発明の実施例３の高出力増幅器の回路図を示
す。実施例１乃至２記載のＦＥＴを線路２０６や抵抗２
０５、コンデンサ２０７を用いたマッチング回路と共に
半導体基板上に形成する。こうして得られた高出力増幅
器は、ＦＥＴ１００のドレイン電圧及びドレイン電流が
各々４．７Ｖ及び３０ｍＡ、入力信号パワー１００ｍ
Ｗ、周波数８００ＭＨｚという条件下で、出力１．７
Ｗ，熱暴走開始温度１７５度という良好な性能が得られ
た。
す。実施例１乃至２記載のＦＥＴを線路２０６や抵抗２
０５、コンデンサ２０７を用いたマッチング回路と共に
半導体基板上に形成する。こうして得られた高出力増幅
器は、ＦＥＴ１００のドレイン電圧及びドレイン電流が
各々４．７Ｖ及び３０ｍＡ、入力信号パワー１００ｍ
Ｗ、周波数８００ＭＨｚという条件下で、出力１．７
Ｗ，熱暴走開始温度１７５度という良好な性能が得られ
た。
【００１６】尚、本実施例ではマッチング回路が同一基
板上にある、所謂モノリシックＩＣの例を示したが、多
少性能は落ちるが製作の容易なハイブリッドＩＣ、即ち
マッチング回路が同一基板上にないものでも良好な結果
が得られる。また、周波数帯が８００ＭＨｚ帯の回路に
ついて記載したが、マッチング回路の変更で他の周波数
帯でも良好な特性が得られた。また、動作電流や動作電
圧もより小さい用途、例えば自動車電話、携帯電話等の
低消費電力動作が必要なでも良好な特性が得られた。こ
の場合、従来素子を用いたときに実現できたのと同等な
特性を得るために必要なセルサイズは、半分以下にでき
た。これは、従来素子よりも本発明によって得られた素
子の性能が良いため、少ない素子数で回路を構成しても
高性能な増幅器が得られるからである。また、本発明の
ＦＥＴを、他の回路に利用してもよい。
板上にある、所謂モノリシックＩＣの例を示したが、多
少性能は落ちるが製作の容易なハイブリッドＩＣ、即ち
マッチング回路が同一基板上にないものでも良好な結果
が得られる。また、周波数帯が８００ＭＨｚ帯の回路に
ついて記載したが、マッチング回路の変更で他の周波数
帯でも良好な特性が得られた。また、動作電流や動作電
圧もより小さい用途、例えば自動車電話、携帯電話等の
低消費電力動作が必要なでも良好な特性が得られた。こ
の場合、従来素子を用いたときに実現できたのと同等な
特性を得るために必要なセルサイズは、半分以下にでき
た。これは、従来素子よりも本発明によって得られた素
子の性能が良いため、少ない素子数で回路を構成しても
高性能な増幅器が得られるからである。また、本発明の
ＦＥＴを、他の回路に利用してもよい。
【００１７】
【発明の効果】本発明によれば、温度変化に対する特性
変化が小さく、信頼性の高いＦＥＴが得られ、これを用
いた高出力増幅器等は性能が向上する。
変化が小さく、信頼性の高いＦＥＴが得られ、これを用
いた高出力増幅器等は性能が向上する。
【図１】本発明の電界効果トランジスタの断面構造図で
ある。
ある。
【図２】従来の電界効果トランジスタの断面構造図であ
る。
る。
【図３】従来の電界効果トランジスタでの等電位分布を
表す図である。
表す図である。
【図４】本発明の電界効果トランジスタでの等電位分布
を表す図である。
を表す図である。
【図５】本発明の実施例の電界効果トランジスタの製造
方法である。
方法である。
【図６】本発明の実施例の電界効果トランジスタの断面
構造図である。
構造図である。
【図７】本発明の実施例の電界効果トランジスタの製造
方法である。
方法である。
【図８】本発明の実施例のＦＥＴを用いた回路図であ
る。
る。
１…半絶縁性GaAs基板、１１……n-オーミック領域、１
２…n-チャネル領域、１３…Ｎ’領域、５１…ソース電
極、５２…ドレイン電極、５３…ゲート電極、５４…絶
縁膜、５５…レジスト、100…電界集中領域、200…ＦＥ
Ｔ、201…アース、202…入力端子、203…出力端子、204
…ＦＥＴのゲート電圧端子、205…ＦＥＴのドレイン電
圧端子、206…抵抗、207…ストリップ線路、208…コン
デンサ。
２…n-チャネル領域、１３…Ｎ’領域、５１…ソース電
極、５２…ドレイン電極、５３…ゲート電極、５４…絶
縁膜、５５…レジスト、100…電界集中領域、200…ＦＥ
Ｔ、201…アース、202…入力端子、203…出力端子、204
…ＦＥＴのゲート電圧端子、205…ＦＥＴのドレイン電
圧端子、206…抵抗、207…ストリップ線路、208…コン
デンサ。
Claims (5)
- 【請求項１】半導体表面にソース、ゲート、ドレイン電
極を有し、上記ソースおよびドレイン電極下に形成され
た２つの第１のイオン打込み領域、該第１のイオン打込
み領域と同一導電型で、該第１のイオン打込み領域より
も低濃度、低エネルギー、かつ広い領域に、上記ゲート
電極と上記ソース電極の間および上記ゲート電極と上記
ドレイン電極の間に形成された２つの第２のイオン打込
み領域を有する電界効果トランジスタであって、上記第
２のイオン打込み領域の少なくとも一方のイオン化不純
物の深さ方向の分布は、上記ゲート電極側で浅く、かつ
上記ゲート電極から離れるに従って深くなっていること
を特徴とする電界効果トランジスタ。 - 【請求項２】半導体表面にソース、ゲート、ドレイン電
極を有し、上記ソースおよびドレイン電極下に形成され
た２つの第１のイオン打込み領域、該第１のイオン打込
み領域と同一導電型で、該第１のイオン打込み領域より
も低濃度、低エネルギー、かつ広い領域に、上記ゲート
電極と上記ソース電極の間および上記ゲート電極と上記
ドレイン電極の間に形成された２つの第２のイオン打込
み領域を有する電界効果トランジスタであって、上記第
２のイオン打込み領域の少なくとも一方のイオン化不純
物の濃度分布は、上記ゲート電極側で小さく、かつ上記
ゲート電極から離れるに従って大きくなっていることを
特徴とする電界効果トランジスタ。 - 【請求項３】上記ゲート電極直下にチャネル導電型の第
３のイオン打込み領域を有する請求項１又は２記載の電
界効果トランジスタ。 - 【請求項４】イオン打ち込みプロセスにおいて、厚さ分
布が不均一な絶縁膜を介してイオン打ち込みをする工程
を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項５】請求項１乃至３のいずれか一項に記載の電
界効果トランジスタを用いることを特徴とする電力増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22449894A JPH0888359A (ja) | 1994-09-20 | 1994-09-20 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22449894A JPH0888359A (ja) | 1994-09-20 | 1994-09-20 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888359A true JPH0888359A (ja) | 1996-04-02 |
Family
ID=16814746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22449894A Pending JPH0888359A (ja) | 1994-09-20 | 1994-09-20 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013539601A (ja) * | 2010-08-23 | 2013-10-24 | デ，ロシェモント，エル．，ピエール | 共振トランジスタゲートを有するパワーｆｅｔ |
-
1994
- 1994-09-20 JP JP22449894A patent/JPH0888359A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013539601A (ja) * | 2010-08-23 | 2013-10-24 | デ，ロシェモント，エル．，ピエール | 共振トランジスタゲートを有するパワーｆｅｔ |
| US9881915B2 (en) | 2010-08-23 | 2018-01-30 | L. Pierre de Rochemont | Power FET with a resonant transistor gate |
| EP2609626B1 (en) * | 2010-08-23 | 2024-04-03 | L. Pierre De Rochemont | Power fet with a resonant transistor gate |
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