JPH088260B2 - ラテラルトランジスタを具える半導体装置 - Google Patents
ラテラルトランジスタを具える半導体装置Info
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- JPH088260B2 JPH088260B2 JP61315949A JP31594986A JPH088260B2 JP H088260 B2 JPH088260 B2 JP H088260B2 JP 61315949 A JP61315949 A JP 61315949A JP 31594986 A JP31594986 A JP 31594986A JP H088260 B2 JPH088260 B2 JP H088260B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0808—Emitter regions of bipolar transistors of lateral transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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Description
【発明の詳細な説明】 本発明は、ラテラルトランジスタの、第１導電型のエ
ミッタおよびコレクタ領域が、第１導電型とは反対の第
２導電型の領域の表面に設けられ且つ互いに横方向に分
離されており、第２導電型の前記の領域のうち、前記の
エミッタおよびコレクタ領域間に位置している横方向部
分がラテラルトランジスタのベース領域を構成し、エミ
ッタおよびコレクタ領域に対する電気接続導体が絶縁層
の窓を経て前記のエミッタおよびコレクタ領域とそれぞ
れ電気接触する区域を有しているラテラルトランジスタ
を具える半導体装置に関するものである。
ミッタおよびコレクタ領域が、第１導電型とは反対の第
２導電型の領域の表面に設けられ且つ互いに横方向に分
離されており、第２導電型の前記の領域のうち、前記の
エミッタおよびコレクタ領域間に位置している横方向部
分がラテラルトランジスタのベース領域を構成し、エミ
ッタおよびコレクタ領域に対する電気接続導体が絶縁層
の窓を経て前記のエミッタおよびコレクタ領域とそれぞ
れ電気接触する区域を有しているラテラルトランジスタ
を具える半導体装置に関するものである。
このような装置はフランス国実用登録証第2254106号
の第１図に開示されており既知である。
の第１図に開示されており既知である。
ラテラルトランジスタの電流増幅率は縦方向の注入現
象によって制限されるということが当業者に知られてい
る。このフランス国実用登録証で提案されている解決策
はエミッタ表面積を減少させて縦方向の注入を減少さ
せ、従って電流増幅率を高めることにある。ラテラルト
ランジスタを製造する為に当業者は一般にエミッタ接点
表面を製造技術に許容されている限り小さく選択し、従
ってエミッタ接点によりエミッタ−ベース短絡を生ぜし
めないように、選択された方法に対応する位置決め公差
（整合公差）を考慮してエミッタをもできるだけ小さく
実現している。ここに、位置決め公差、すなわち整合公
差とは、製造処理に許容されているマスクの位置決め誤
差を意味するものである。製造処理はこの誤差を考慮し
て設計される。
象によって制限されるということが当業者に知られてい
る。このフランス国実用登録証で提案されている解決策
はエミッタ表面積を減少させて縦方向の注入を減少さ
せ、従って電流増幅率を高めることにある。ラテラルト
ランジスタを製造する為に当業者は一般にエミッタ接点
表面を製造技術に許容されている限り小さく選択し、従
ってエミッタ接点によりエミッタ−ベース短絡を生ぜし
めないように、選択された方法に対応する位置決め公差
（整合公差）を考慮してエミッタをもできるだけ小さく
実現している。ここに、位置決め公差、すなわち整合公
差とは、製造処理に許容されているマスクの位置決め誤
差を意味するものである。製造処理はこの誤差を考慮し
て設計される。
エミッタの実効表面を制限することにより縦方向の注
入現象を現象させる種々の解決策が提案されている。こ
れらの解決策の場合製造方法を変更するか或いは追加の
工程を必要としている。
入現象を現象させる種々の解決策が提案されている。こ
れらの解決策の場合製造方法を変更するか或いは追加の
工程を必要としている。
フランス国特許第2028146号の場合、縦方向の注入を
制限するためにエミッタ領域を極めて小さな表面領域と
して形成することを提案している。このような小さな領
域は殆んど実現することができない為、このフランス国
特許の場合、エミッタ領域のみを埋込層に到達せしめる
為にこのエミッタ領域をコレクタ領域よりも肉厚に形成
することを解決策として提案している。
制限するためにエミッタ領域を極めて小さな表面領域と
して形成することを提案している。このような小さな領
域は殆んど実現することができない為、このフランス国
特許の場合、エミッタ領域のみを埋込層に到達せしめる
為にこのエミッタ領域をコレクタ領域よりも肉厚に形成
することを解決策として提案している。
この既知の方法は追加の拡散を必要とし、エミッタ−
ベース容量が増大するという欠点を有する。
ベース容量が増大するという欠点を有する。
フランス国特許第2365213号では、エミッタ内にこの
エミッタの導電型とは反対の導電型で極めて多量にドー
ピングした領域を拡散させ、この領域とエミッタとの間
の接合面を少なくとも部分的に電気接点により被覆させ
ることが提案されている。この解決策の場合も追加の処
理工程を必要とすること明らかである。
エミッタの導電型とは反対の導電型で極めて多量にドー
ピングした領域を拡散させ、この領域とエミッタとの間
の接合面を少なくとも部分的に電気接点により被覆させ
ることが提案されている。この解決策の場合も追加の処
理工程を必要とすること明らかである。
本発明者は驚いたことに、酸化物絶縁技術により薄肉
エピタキシアル層中に製造したラテラルトランジスタの
ような、エミッタの厚さが薄いラテラルトランジスタの
場合、縦方向注入の表面を全体的に最小にすることによ
っては必ずしも増幅度を最適にしないということを確か
めた。
エピタキシアル層中に製造したラテラルトランジスタの
ような、エミッタの厚さが薄いラテラルトランジスタの
場合、縦方向注入の表面を全体的に最小にすることによ
っては必ずしも増幅度を最適にしないということを確か
めた。
本発明の目的は、実際に縦方向の注入現象に対応し、
従来技術による知識と相違してエミッタの寸法を大きく
する方向でトランジスタのエミッタの幾何学的構成を最
適にすることによりラテラルトランジスタの増幅度を高
めるようにした半導体装置を提供せんとするにある。
従来技術による知識と相違してエミッタの寸法を大きく
する方向でトランジスタのエミッタの幾何学的構成を最
適にすることによりラテラルトランジスタの増幅度を高
めるようにした半導体装置を提供せんとするにある。
本発明は、ラテラルトランジスタの、第１導電型のエ
ミッタおよびコレクタ領域が、第１導電型とは反対の第
２導電型の領域の表面に設けられ且つ互いに横方向に分
離されており、第２導電型の前記の領域のうち、前記の
エミッタおよびコレクタ領域間に位置している横方向部
分がラテラルトランジスタのベース領域を構成し、エミ
ッタおよびコレクタ領域に対する電気接続導体が絶縁層
の窓を経て前記のエミッタおよびコレクタ領域とそれぞ
れ電気接触する区域を有しているラテラルトランジスタ
を具える半導体装置において、前記のエミッタ領域は、
このエミッタ領域内に縦方向で注入される少数キャリア
の拡散長がこのエミッタ領域の厚さよりも長く或いはこ
の厚さに等しくなるような深さおよびドーピングレベル
を有しており、前記のエミッタ領域の表面積対このエミ
ッタ領域に電気接触する前記の区域の表面積の比が20〜
200の範囲にあることを特徴とする。
ミッタおよびコレクタ領域が、第１導電型とは反対の第
２導電型の領域の表面に設けられ且つ互いに横方向に分
離されており、第２導電型の前記の領域のうち、前記の
エミッタおよびコレクタ領域間に位置している横方向部
分がラテラルトランジスタのベース領域を構成し、エミ
ッタおよびコレクタ領域に対する電気接続導体が絶縁層
の窓を経て前記のエミッタおよびコレクタ領域とそれぞ
れ電気接触する区域を有しているラテラルトランジスタ
を具える半導体装置において、前記のエミッタ領域は、
このエミッタ領域内に縦方向で注入される少数キャリア
の拡散長がこのエミッタ領域の厚さよりも長く或いはこ
の厚さに等しくなるような深さおよびドーピングレベル
を有しており、前記のエミッタ領域の表面積対このエミ
ッタ領域に電気接触する前記の区域の表面積の比が20〜
200の範囲にあることを特徴とする。
本発明によれば、縦方向の注入現象が実際的に考慮さ
れるようにトランジスタの幾何学的構成を最適化するも
のであり、この点はエミッタ表面積を最小にする上記の
フランス国実用登録証と相違するものである。
れるようにトランジスタの幾何学的構成を最適化するも
のであり、この点はエミッタ表面積を最小にする上記の
フランス国実用登録証と相違するものである。
本発明の実施例によれば、エミッタ領域に電気接触す
る前記の区域の下方への少数キャリア注入密度対前記の
絶縁層の下方への少数キャリア注入密度の比をｒで表わ
した場合に、表面積の前記の比がほぼｒに等しくなって
いるようにするのが好ましい。
る前記の区域の下方への少数キャリア注入密度対前記の
絶縁層の下方への少数キャリア注入密度の比をｒで表わ
した場合に、表面積の前記の比がほぼｒに等しくなって
いるようにするのが好ましい。
以下図面につき説明する。
フランス国実用登録証第2254106号に記載されている
ようなラテラルトランジスタは第１および２図に示すよ
うに、正方形のエミッタ領域２と、正方形の外形および
内形を有するコレクタ領域３とを有し、これら領域は第
１導電型であり、第２導電型の半導体本体１内に拡散さ
れている。トランジスタのベースはこれらエミッタおよ
びコレクタ領域間に位置する半導体本体１の部分１′を
以って構成されている。半導体本体１内にはコレクタ領
域の外部で第２導電型の、多量にドーピングされた領域
４も拡散され、この領域４はベース接点の形成を容易に
する作用をする。エミッタ接点６、ベース接点８および
コレクタ接点７は、下側のエミッタ、ベースおよびコレ
クタ領域に対して整合されたSiO2の層５の孔を経て形成
されている。符号９はエミッタ接点６がエミッタ領域と
有効に電気接触されている区域を示す。
ようなラテラルトランジスタは第１および２図に示すよ
うに、正方形のエミッタ領域２と、正方形の外形および
内形を有するコレクタ領域３とを有し、これら領域は第
１導電型であり、第２導電型の半導体本体１内に拡散さ
れている。トランジスタのベースはこれらエミッタおよ
びコレクタ領域間に位置する半導体本体１の部分１′を
以って構成されている。半導体本体１内にはコレクタ領
域の外部で第２導電型の、多量にドーピングされた領域
４も拡散され、この領域４はベース接点の形成を容易に
する作用をする。エミッタ接点６、ベース接点８および
コレクタ接点７は、下側のエミッタ、ベースおよびコレ
クタ領域に対して整合されたSiO2の層５の孔を経て形成
されている。符号９はエミッタ接点６がエミッタ領域と
有効に電気接触されている区域を示す。
従来技術によれば、このようなエミッタ接点６は、区
域９がエミッタ表面の、可能な限り最大の部分を占め、
これによりエミッタ抵抗を最小値にする（低エミッタ抵
抗は高電流増幅率にとって好ましい）ように形成されて
いる。しかし、最適な電流増幅率を得る為には、エミッ
タをできるだけ小さくすることも望ましい。従って、区
域９を製造方法に合致したできる限り最小とした表面と
し、接点６に対応する孔の整合公差に対し矛盾のないで
きる限り最小とした表面を有するエミッタ２を形成する
のが一般的である。実際には区域９がエミッタ−ベース
接合を短絡しないようにする必要がある。整合公差はマ
スクの公称位置決め公差、例えば２μｍに安全値（一般
に１μｍよりも小さい）を加えた値にほぼ等しい。
域９がエミッタ表面の、可能な限り最大の部分を占め、
これによりエミッタ抵抗を最小値にする（低エミッタ抵
抗は高電流増幅率にとって好ましい）ように形成されて
いる。しかし、最適な電流増幅率を得る為には、エミッ
タをできるだけ小さくすることも望ましい。従って、区
域９を製造方法に合致したできる限り最小とした表面と
し、接点６に対応する孔の整合公差に対し矛盾のないで
きる限り最小とした表面を有するエミッタ２を形成する
のが一般的である。実際には区域９がエミッタ−ベース
接合を短絡しないようにする必要がある。整合公差はマ
スクの公称位置決め公差、例えば２μｍに安全値（一般
に１μｍよりも小さい）を加えた値にほぼ等しい。
集積回路技術の一般的な説明をフランス国特許第1549
386号明細書およびその追加特許第2081017号明細書に記
載されているような酸化物絶縁法を用いて行う。
386号明細書およびその追加特許第2081017号明細書に記
載されているような酸化物絶縁法を用いて行う。
このような方法では、素子が（1.5μｍ程度の厚さを
有する）薄肉エピタキシアル層内に形成されており、こ
れら素子がSiO2の層によって互いに絶縁されている。こ
れらのSiO2の層はエピタキシアル層が上に形成されてい
る基板に到達している。これらのSiO2の層によって囲ま
れた島はその下側で基板の導電型とは逆の導電型の埋込
層によって閉じることができる。このような技術によっ
てラテラルトランジスタを形成する場合、エミッタの厚
さおよびドーピングレベルは縦方向に注入される少数キ
ャリアの拡散長がエミッタの厚さよりも長く或いはこの
厚さに等しくなるように、換言すれば、エミッタ内に縦
方向に注入された少数キャリアがこのエミッタを通過す
るようにしている。
有する）薄肉エピタキシアル層内に形成されており、こ
れら素子がSiO2の層によって互いに絶縁されている。こ
れらのSiO2の層はエピタキシアル層が上に形成されてい
る基板に到達している。これらのSiO2の層によって囲ま
れた島はその下側で基板の導電型とは逆の導電型の埋込
層によって閉じることができる。このような技術によっ
てラテラルトランジスタを形成する場合、エミッタの厚
さおよびドーピングレベルは縦方向に注入される少数キ
ャリアの拡散長がエミッタの厚さよりも長く或いはこの
厚さに等しくなるように、換言すれば、エミッタ内に縦
方向に注入された少数キャリアがこのエミッタを通過す
るようにしている。
エミッタ内に縦方向に注入される少数キャリアの拡散
長をエミッタの厚さよりも長く或いはこの厚さに等しく
したラテラルトランジスタの場合、前述した基準（最小
のエミッタ表面上で接点表面を最大すること）はもはや
最適でないということを確かめた。更に、実験によって
確かめられている縦方向注入特性に対してある理論的な
仮説に基づいた形状と関連する縦方向注入現象を考慮す
ることが可能である。このようにすることにより、実験
により正確に確かめたデジタル値を一次値に与える簡単
化した注入モデルを得ることができる。これらを第3aお
よび3b図につき説明する。
長をエミッタの厚さよりも長く或いはこの厚さに等しく
したラテラルトランジスタの場合、前述した基準（最小
のエミッタ表面上で接点表面を最大すること）はもはや
最適でないということを確かめた。更に、実験によって
確かめられている縦方向注入特性に対してある理論的な
仮説に基づいた形状と関連する縦方向注入現象を考慮す
ることが可能である。このようにすることにより、実験
により正確に確かめたデジタル値を一次値に与える簡単
化した注入モデルを得ることができる。これらを第3aお
よび3b図につき説明する。
第3aおよび3b図に示すラテラルトランジスタは、例え
ばｐ型とした基板10に、多量にドーピングした反対導電
型（すなわちn+型）の埋込層を局部的に設ける酸化物絶
縁技術により形成する。基板10は反対導電型（すなわち
ｎ型）のエピタキシアル層により被覆され、この場合の
エピタキシアル層はラテラストランジスタに対する島と
ベース接点用の島とをそれぞれ構成する局部的な島14お
よび12を有し、これらの島は多量にドーピングされた埋
込層11によって互いに接続されている。島14は正方形を
しており、島12は長方形をしている。これらの２つの島
はこれらの周辺に沿って厚肉酸化物（SiO2）（約１〜1.
5μｍの厚さ）によって制限されており、この厚肉酸化
物はエピタキシアル層の表面から基板まで延在し且つ埋
込層11の輪郭内に入り込んでいる。
ばｐ型とした基板10に、多量にドーピングした反対導電
型（すなわちn+型）の埋込層を局部的に設ける酸化物絶
縁技術により形成する。基板10は反対導電型（すなわち
ｎ型）のエピタキシアル層により被覆され、この場合の
エピタキシアル層はラテラストランジスタに対する島と
ベース接点用の島とをそれぞれ構成する局部的な島14お
よび12を有し、これらの島は多量にドーピングされた埋
込層11によって互いに接続されている。島14は正方形を
しており、島12は長方形をしている。これらの２つの島
はこれらの周辺に沿って厚肉酸化物（SiO2）（約１〜1.
5μｍの厚さ）によって制限されており、この厚肉酸化
物はエピタキシアル層の表面から基板まで延在し且つ埋
込層11の輪郭内に入り込んでいる。
島14は、基板10と同じ導電型、すなわちＰ型の拡散領
域15および16を有している。領域15は島14の中心に配置
され、これを第3b図に辺の長さL2の正方形の形態で示し
てある。この領域15の深さはｈである。この領域15はラ
テラルトランジスタのエミッタを構成する。領域16は内
部ではエミッタ領域15から離間した正方形により、外部
では厚肉酸化物17により制限されており、ラテラルトラ
ンジスタのコレクタを構成する。エミッタ領域15とコレ
クタ領域16との間に配置された島14の領域18はラテラル
トランジスタのベース領域を構成する。
域15および16を有している。領域15は島14の中心に配置
され、これを第3b図に辺の長さL2の正方形の形態で示し
てある。この領域15の深さはｈである。この領域15はラ
テラルトランジスタのエミッタを構成する。領域16は内
部ではエミッタ領域15から離間した正方形により、外部
では厚肉酸化物17により制限されており、ラテラルトラ
ンジスタのコレクタを構成する。エミッタ領域15とコレ
クタ領域16との間に配置された島14の領域18はラテラル
トランジスタのベース領域を構成する。
エピタキシアル層および厚肉酸化物17の表面上には、
例えば十分の数ミクロンの厚さの酸化物および窒化物の
薄肉絶縁層が堆積されており、この絶縁層にはトランジ
スタの電気接続導体を入れる為の孔があけられている。
エミッタの電気接続導体は正方形の金属層21を以って構
成され、エミッタ領域15と実質的に接触する辺の長さL1
の正方形より成る区域24を有している。ベースの電気接
続導体は島12、埋込層11および島14を順次に経てベース
領域18と電気接触する長方形の金属層23を以って構成さ
れいる。コレクタの電気接続導体は金属層22を以って構
成され、その内方輪郭26および外方輪郭27はそれぞれ正
方形によって制限されており、外方輪郭27は厚肉酸化物
17の上方に位置させることができる。
例えば十分の数ミクロンの厚さの酸化物および窒化物の
薄肉絶縁層が堆積されており、この絶縁層にはトランジ
スタの電気接続導体を入れる為の孔があけられている。
エミッタの電気接続導体は正方形の金属層21を以って構
成され、エミッタ領域15と実質的に接触する辺の長さL1
の正方形より成る区域24を有している。ベースの電気接
続導体は島12、埋込層11および島14を順次に経てベース
領域18と電気接触する長方形の金属層23を以って構成さ
れいる。コレクタの電気接続導体は金属層22を以って構
成され、その内方輪郭26および外方輪郭27はそれぞれ正
方形によって制限されており、外方輪郭27は厚肉酸化物
17の上方に位置させることができる。
Jmはエミッタ金属層21の区域24の下方への少数キャリ
アの縦方向注入電流密度を示し、Joはエミッタ領域15の
酸化物20の下方への少数キャリアの縦方向注入電流密度
を示す。Jlはラテラルトランジスタのベース18における
少数キャリアの横方向注入電流密度を示す。Im，Ioおよ
びIlは区域24の下方への縦方向注入電流、エミッタ領域
15における酸化物20の下方への縦方向注入電流およびベ
ース領域18における横方向注入電流をそれぞれ示し、こ
れらは前記規定の電流密度に対応する。ここではベース
中での再結合は無視することに注意すべきである。
アの縦方向注入電流密度を示し、Joはエミッタ領域15の
酸化物20の下方への少数キャリアの縦方向注入電流密度
を示す。Jlはラテラルトランジスタのベース18における
少数キャリアの横方向注入電流密度を示す。Im，Ioおよ
びIlは区域24の下方への縦方向注入電流、エミッタ領域
15における酸化物20の下方への縦方向注入電流およびベ
ース領域18における横方向注入電流をそれぞれ示し、こ
れらは前記規定の電流密度に対応する。ここではベース
中での再結合は無視することに注意すべきである。
この場合、トランジスタの電流増幅率βは で表わされる。ここにｋはエミッタ接合の形状に依存す
る形状係数であり、ほぼ１に等しい。Llの値を製造方法
で許容される最小値例えば30μｍに定めた場合、 で得られる。ここに、 であり、A,BおよびＣは定数である。実際には比Jm／Jo
は定数であり、これは製造方法のみによって決定される
ということを確かめた。この値は絶縁層20の品質、特に
この絶縁層内に捕獲される電荷に依存する。最近の製造
方法ではこの値を50程度であると判断している。
る形状係数であり、ほぼ１に等しい。Llの値を製造方法
で許容される最小値例えば30μｍに定めた場合、 で得られる。ここに、 であり、A,BおよびＣは定数である。実際には比Jm／Jo
は定数であり、これは製造方法のみによって決定される
ということを確かめた。この値は絶縁層20の品質、特に
この絶縁層内に捕獲される電荷に依存する。最近の製造
方法ではこの値を50程度であると判断している。
一次近似では、比Jl／Joを使用するトランジスタの幾
何学的形状に依存しない定数とみなしうる。
何学的形状に依存しない定数とみなしうる。
これらの仮定によりL2の最適値を決定する。前記の式
（２）をL2に対して微分すると、 が得られる。従って、L2の関数としての増幅率の曲線は
L22＝Ｂの場合、すなわち の場合最大値を有する。すなわち、区域24の表面積とエ
ミッタ領域15の表面積との間の比はＣに等しく、金属層
の下方への少数キャリアの注入密度対酸化物の下方への
少数キャリアの注入密度の比ｒにのみ依存する。従っ
て、最適増幅率βoptは値 を有する。L1が与えられている比L2／L1の関数としての
増幅率の曲線を第４図に示す。この曲線の上昇部分は比
較的急峻であり、この曲線の頂部は可成り平坦であり、
増幅率の最大値を越える比L2／L1に対してはこの曲線の
降下はゆるやかである。
（２）をL2に対して微分すると、 が得られる。従って、L2の関数としての増幅率の曲線は
L22＝Ｂの場合、すなわち の場合最大値を有する。すなわち、区域24の表面積とエ
ミッタ領域15の表面積との間の比はＣに等しく、金属層
の下方への少数キャリアの注入密度対酸化物の下方への
少数キャリアの注入密度の比ｒにのみ依存する。従っ
て、最適増幅率βoptは値 を有する。L1が与えられている比L2／L1の関数としての
増幅率の曲線を第４図に示す。この曲線の上昇部分は比
較的急峻であり、この曲線の頂部は可成り平坦であり、
増幅率の最大値を越える比L2／L1に対してはこの曲線の
降下はゆるやかである。
従来技術では、比L2／L1＝ａは一般に２〜３の範囲に
ある。ａ＝3,L1＝３μｍおよびL2＝9mμに相当する一実
施例によれば、金属化用のエミッタ窓を開けるのに用い
たマスクの位置決め公差に対する余裕度は安全距離を加
えて３μｍとなり、前記の金属化によるエミッタ−ベー
ス短絡が回避される。
ある。ａ＝3,L1＝３μｍおよびL2＝9mμに相当する一実
施例によれば、金属化用のエミッタ窓を開けるのに用い
たマスクの位置決め公差に対する余裕度は安全距離を加
えて３μｍとなり、前記の金属化によるエミッタ−ベー
ス短絡が回避される。
従来技術による装置の増幅度数βaaは となる。式（４）および（５）から次式（６）が得られ
る。
る。
この比も金属層の下方への少数キャリアの注入密度対
酸化物の下方への少数キャリアの注入密度の比にのみ依
存する。ｒ＝50およびａ＝３の場合、この比は1.38に等
しくなる。従って、すべての条件を同じにした場合比ａ
＝３を有する従来技術によるラテラルトランジスタに対
し約40％の改善が得られる。
酸化物の下方への少数キャリアの注入密度の比にのみ依
存する。ｒ＝50およびａ＝３の場合、この比は1.38に等
しくなる。従って、すべての条件を同じにした場合比ａ
＝３を有する従来技術によるラテラルトランジスタに対
し約40％の改善が得られる。
最適値を越えるL2／L1の値に対しては、増幅率曲線は
徐々に降下する。L2／L1＝ｂに対しては前記の増幅率β
aaに対する値と同じ値が得られる。式（２）および
（５）からｂ＝c/a、すなわち前記の例では17が得ら
れ、これはエミッタ表面積対エミッタ接点区域の面積
の、270程度の比に相当する。
徐々に降下する。L2／L1＝ｂに対しては前記の増幅率β
aaに対する値と同じ値が得られる。式（２）および
（５）からｂ＝c/a、すなわち前記の例では17が得ら
れ、これはエミッタ表面積対エミッタ接点区域の面積
の、270程度の比に相当する。
表面積の比のみを得る上述した計算は凸状の外形を有
する他の形状のエミッタに対しても有効であることを銘
記すべきであり、この場合エミッタ表面積対エミッタ接
点区域の面積の比に相当する最適値はＣに、すなわち前
記の例では約50に等しく、一方、従来技術によれば、こ
の比は一般的に９を越えない。この表面積の比は20〜20
0の範囲にするのが有利である。下限値は従来技術によ
る比の２倍にほぼ一致し、これにより増幅率を可成り改
善し、上限値は一般にラテラルトランジスタのエミッタ
に対し実際に許容しうる最大体積に対応する。
する他の形状のエミッタに対しても有効であることを銘
記すべきであり、この場合エミッタ表面積対エミッタ接
点区域の面積の比に相当する最適値はＣに、すなわち前
記の例では約50に等しく、一方、従来技術によれば、こ
の比は一般的に９を越えない。この表面積の比は20〜20
0の範囲にするのが有利である。下限値は従来技術によ
る比の２倍にほぼ一致し、これにより増幅率を可成り改
善し、上限値は一般にラテラルトランジスタのエミッタ
に対し実際に許容しうる最大体積に対応する。
第１および２図は、従来技術によるラテラルトランジス
タを示す平面図および断面図、 第3aおよび3b図は、本発明の一実施例によるラテラルト
ランジスタを示す断面図および平面図、 第４図は、増幅率βを比L2／L1の関数として表すラテラ
ルトランジスタの特性曲線を示す線図である。 １…半導体本体、２…エミッタ領域 ３…コレクタ領域、５…SiO2層 ６…エミッタ接点、７…コレクタ接点 ８…ベース接点、10…基板 11…埋込層、12,14…島 15…拡散領域（エミッタ領域）、16…拡散領域（コレク
タ領域） 17…厚肉酸化物、18…ベース領域 21…金属層
タを示す平面図および断面図、 第3aおよび3b図は、本発明の一実施例によるラテラルト
ランジスタを示す断面図および平面図、 第４図は、増幅率βを比L2／L1の関数として表すラテラ
ルトランジスタの特性曲線を示す線図である。 １…半導体本体、２…エミッタ領域 ３…コレクタ領域、５…SiO2層 ６…エミッタ接点、７…コレクタ接点 ８…ベース接点、10…基板 11…埋込層、12,14…島 15…拡散領域（エミッタ領域）、16…拡散領域（コレク
タ領域） 17…厚肉酸化物、18…ベース領域 21…金属層
Claims (5)
- 【請求項１】ラテラルトランジスタの、第１導電型のエ
ミッタおよびコレクタ領域が、第１導電型とは反対の第
２導電型の領域の表面に設けられ且つ互いに横方向に分
離されており、第２導電型の前記の領域のうち、前記の
エミッタおよびコレクタ領域間に位置している横方向部
分がラテラルトランジスタのベース領域を構成し、エミ
ッタおよびコレクタ領域に対する電気接続導体が絶縁層
の窓を経て前記のエミッタおよびコレクタ領域とそれぞ
れ電気接触する区域を有しているラテラルトランジスタ
を具える半導体装置において、前記のエミッタ領域は、
このエミッタ領域内に縦方向で注入される少数キャリア
の拡散長がこのエミッタ領域の厚さよりも長く或いはこ
の厚さに等しくなるような深さおよびドーピングレベル
を有しており、前記のエミッタ領域の表面積対このエミ
ッタ領域に電気接触する前記の区域の表面積の比が20〜
200の範囲にあることを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項に記載の半導体装置
において、エミッタ領域に電気接触する前記の区域の下
方への少数キャリア注入密度対前記の絶縁層の下方への
少数キャリア注入密度の比をｒで表わした場合に、表面
積の前記の比がほぼｒに等しくなっていることを特徴と
する半導体装置。 - 【請求項３】特許請求の範囲第２項に記載の半導体装置
において、表面積の前記の比がほぼ50に等しくなってい
ることを特徴とする半導体装置。 - 【請求項４】特許請求の範囲第１〜３項のいずれか１項
に記載の半導体装置において、エミッタ領域に電気接触
する前記の区域が一辺の長さL1の第１の正方形であり、
この第１の正方形が前記のエミッタ領域を構成する一辺
の長さL2の第２の正方形の内部に位置しており、比
（L2)2／（L1)2が20〜220の範囲内にあり、前記のコレ
クタ領域はエミッタ領域を囲む正方形の内方輪郭を有し
ていることを特徴とする半導体装置。 - 【請求項５】特許請求の範囲第１〜４項のいずれか１項
に記載の半導体装置において、この半導体装置は前記の
ラテラルトランジスタを具える集積回路であることを特
徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8519479 | 1985-12-31 | ||
| FR8519479A FR2592525B1 (fr) | 1985-12-31 | 1985-12-31 | Procede de fabrication d'un transistor lateral integre et circuit integre le comprenant |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159467A JPS62159467A (ja) | 1987-07-15 |
| JPH088260B2 true JPH088260B2 (ja) | 1996-01-29 |
Family
ID=9326355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315949A Expired - Lifetime JPH088260B2 (ja) | 1985-12-31 | 1986-12-27 | ラテラルトランジスタを具える半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5596220A (ja) |
| EP (1) | EP0228748B1 (ja) |
| JP (1) | JPH088260B2 (ja) |
| DE (1) | DE3680499D1 (ja) |
| FR (1) | FR2592525B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558472B2 (ja) * | 1987-08-19 | 1996-11-27 | 松下電子工業株式会社 | 半導体集積回路 |
| FR2625611B1 (fr) * | 1987-12-30 | 1990-05-04 | Radiotechnique Compelec | Circuit integre presentant un transistor lateral |
| FR2640813A1 (fr) * | 1988-12-16 | 1990-06-22 | Radiotechnique Compelec | Circuit integre presentant un transistor vertical |
| FR2640814B1 (fr) * | 1988-12-16 | 1991-03-15 | Radiotechnique Compelec | Circuit integre presentant un transistor vertical |
| FR2661556A1 (fr) * | 1990-04-27 | 1991-10-31 | Philips Composants | Circuit integre presentant un transistor lateral multi-collecteurs. |
| FR2703831A1 (fr) * | 1993-04-07 | 1994-10-14 | Philips Composants | Dispositif semiconducteur comprenant un transistor latéral. |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318383B2 (ja) * | 1974-10-07 | 1978-06-14 | ||
| US4167425A (en) * | 1975-09-19 | 1979-09-11 | Siemens Aktiengesellschaft | Method for producing lateral bipolar transistor by ion-implantation and controlled temperature treatment |
| FR2365213A1 (fr) * | 1976-09-21 | 1978-04-14 | Thomson Csf | Transistor bipolaire lateral et circuits utilisant ce transistor |
| JPS5788769A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Semiconductor device |
| US4510676A (en) * | 1983-12-06 | 1985-04-16 | International Business Machines, Corporation | Method of fabricating a lateral PNP transistor |
| US4689651A (en) * | 1985-07-29 | 1987-08-25 | Motorola, Inc. | Low voltage clamp |
-
1985
- 1985-12-31 FR FR8519479A patent/FR2592525B1/fr not_active Expired
-
1986
- 1986-12-18 DE DE8686202321T patent/DE3680499D1/de not_active Expired - Lifetime
- 1986-12-18 EP EP86202321A patent/EP0228748B1/fr not_active Expired - Lifetime
- 1986-12-27 JP JP61315949A patent/JPH088260B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-20 US US08/334,611 patent/US5596220A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2592525A1 (fr) | 1987-07-03 |
| FR2592525B1 (fr) | 1988-02-12 |
| JPS62159467A (ja) | 1987-07-15 |
| EP0228748A1 (fr) | 1987-07-15 |
| DE3680499D1 (de) | 1991-08-29 |
| US5596220A (en) | 1997-01-21 |
| EP0228748B1 (fr) | 1991-07-24 |
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