JPH086895A - 付加式記憶媒体リンク - Google Patents

付加式記憶媒体リンク

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JPH086895A
JPH086895A JP7137769A JP13776995A JPH086895A JP H086895 A JPH086895 A JP H086895A JP 7137769 A JP7137769 A JP 7137769A JP 13776995 A JP13776995 A JP 13776995A JP H086895 A JPH086895 A JP H086895A
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JP
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self
data
clock signal
bus
interface
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JP7137769A
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English (en)
Inventor
Daniel Francis Casper
ダニエル・フランシス・キャスパー
James T Brady
ジェームス・トマス・ブレーディー
Robert S Capowski
ロバート・スタンリー・カポウスキ
John Cox Frederick
フレデリック・ジョン・コックス
Frank David Ferraiolo
フランク・デーヴィッド・フェラヨーロ
Marten J Halma
マルテン・ヤン・ハルマ
Hon Uu Benjamin
ベンジャミン・ホン・ウー
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G06F13/426—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using an embedded synchronisation, e.g. Firewire bus, Fibre Channel bus, SSA bus

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Abstract

(57)【要約】 【目的】 バス長の厳重な管理なしにまたシステム・ク
ロックの制限なしに速いデータ転送速度で動作できるコ
スト効果の高いバス・データ転送システム、すなわち、
最大バス長がバスの減衰損失によってのみ制限されるシ
ステムの提供。 【構成】 付加記憶媒体リンクは、クロック信号がビッ
ト直列データを並列な電気導体バス上にクロックし、自
己調時式インターフェース（ＳＴＩ）を有し、そのクロ
ック信号がバスの独立した線上で伝送される。バスの各
線上で受け取られたデータが、クロック信号と個別に位
相合せされて、直接アクセス記憶装置への高速でコスト
効果の高いインターフェースを提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、並列データ・バスを介
してデジタル・データを高速に伝送するための改善され
た方法および装置に関し、より詳細には、直接アクセス
記憶装置への費用効果の高いインターフェースを提供す
る方法および装置に関する。
【０００２】
【従来の技術】当業者なら理解するであろうが、雑音や
負荷などの要因が、速いデータ転送速度で動作する並列
バスの有効な長さを制限している。従来技術において
は、バスの長さをシステム設計の際に考慮しなければな
らず、正確に指定しなければならない。また、物理通信
リンク（チップ、ケーブル、配線コード、コネクタな
ど）に伴う製造公差が、並列導体からなる従来技術のバ
ス上でのデータ転送速度を制限している。さらに、従来
技術の多くのコンピュータ・システムは、プロセッサの
クロックに同期してデータを転送するので、プロセッサ
のクロック速度の変更により、データ転送バスの再設計
が必要になることがある。
【０００３】現行の大型コンピュータ・システムでは、
入出力要素は、最高レベルの内部バス（最も速い）とよ
り多数のより低速な入出力制御装置との間に、１００個
以上のチャネル機能を（階層的に配列されたバス・ネッ
トワークにおける中間の段またはレベルとして）必要と
することがある。多くのシステム構成では、ＤＡＳＤ入
出力制御装置を介した直接アクセス記憶装置（ＤＡＳ
Ｄ）データ・ベースへのデータ伝送経路用にチャネルの
８０％までを使用するのが一般的である。これらの多数
のチャネルまたは経路は、データ・ベースに対する接続
性または性能（データ・ベースへのアクセス速度）ある
いはその両方のために必要となることがある。
【０００４】従来技術のシステムでは、チャネルの機能
は、ホストの記憶装置内のアプリケーションまたはオペ
レーティング・システム・プログラムによってセットア
ップされたチャネル・プログラム（チャネル／制御装置
のコマンドのリスト）を、付加入出力制御装置と協力し
て実行することである。代表的なコマンドは、記憶装置
と入出力制御装置に接続されたＤＡＳＤとの間でデータ
の転送を開始することである。したがって、現行のチャ
ネル機能は、このデータを、現行のＤＡＳＤ入出力制御
装置の能力と矛盾しない最高の転送速度（たとえば、毎
秒１８ＭＢ）で伝送するように設計される。
【０００５】
【発明が解決しようとする課題】本発明の一目的は、バ
ス長の厳重な管理なしにまたシステム・クロックの制限
なしに速いデータ転送速度で動作できるコスト効果の高
いバス・データ転送システム、すなわち、最大バス長が
バスの減衰損失によってのみ制限されるシステムを提供
することである。
【０００６】本発明の他の目的は、インターフェースの
帯域幅と速度が、特定の帯域幅要件とＶＬＳＩ技術を含
む特定の実施技術とに適合するように容易に修正でき
る、汎用の低コストで高性能な２地点間データ通信リン
クを提供することである。
【０００７】本発明の他の目的は、データ転送速度に等
しいクロック速度で動作するバス・データ転送システム
を提供することである。
【０００８】本発明のさらに具体的な目的は、ローカル
受信クロックによって最適にサンプリングできるよう
に、受信側の入力データの位相または到着時間を調節
し、物理リンク（チップ、ケーブル、カード配線、コネ
クタなど）に関連する多数の製造公差ならびに温度変化
および電源出力変動を補償するシステムを提供すること
である。
【０００９】本発明の他の目的は、直接アクセス記憶装
置（ＤＡＳＤ）の、改良されたコスト効果の高い接続機
構を提供することである。
【００１０】
【課題を解決するための手段】ＤＡＳＤ入出力制御装置
は、独立ディスクの冗長アレイ（ＲＡＩＤ）技術に基づ
くものとすることができる。こうすると、入出力制御装
置ごとの記憶容量が著しく増大し、単一チャネルが支援
できるアクセス速度を上回るようになる。したがって、
入出力制御装置ごとに多数のチャネルが必要となる。本
発明の他の目的は、入出力（ＤＡＳＤ）制御装置の増加
容量に対応するために入出力制御装置ごとに多数のチャ
ネル（たとえば、１０本、２０本）を使う代わりに、必
要なリンク数を減らすことである。本発明の他の目的
は、チャネル・コマンドを、システム・ポートから入出
力サブエレメントのチャネル機能に転送し、次にチャネ
ル機能と入出力（ＤＡＳＤ）制御装置が協力して実行す
るのではなく、入出力サブエレメントを介して実行のた
めシステムＤＡＳＤ入出力制御装置に直接転送できるよ
うにすることである。コマンドに関連するデータも、同
様に経路指定される。
【００１１】チャネル・ハードウェアの削除により、シ
ステム全体の大きさとコストが共に低減され、ローカル
ＤＡＳＤをコンピュータ・システムに接続する、より有
効な手段が提供される。
【００１２】簡単に言えば、本発明は、クロック信号が
ビット直列データを並列な電気伝導体バスにクロック
し、そのクロック信号がバスの個々の線上で伝送される
ような、セルフタイム・インターフェース（ＳＴＩ）を
提供することを企図する。バスの各線上の受信データ
が、クロック信号と個別に位相合せされる。受信クロッ
ク信号は、データ・ビット・セルの境界エッジを定義す
るために使用される。境界エッジは、各線ごとに個別に
定義され、たとえばデータ変換位置が定義されたセルの
中央にくるように、各線上のデータが個別に位相調整さ
れる。データは、バッファに読み込まれ、そこで受信先
システム・クロックと同期して復号化され読み出され
る。本発明の応用例で企図するデータ転送速度では、伝
播遅延は重要である。しかし、限度内では、バス長は重
要ではなく、送信および受信システム・クロックとは無
関係である。位相調整により、バスの幅を横切る１ビッ
ト・セルまでのスキューが補償できる。
【００１３】本発明の特定の一実施例では、伝送される
データは、送信側システム・クロックと同期してバッフ
ァに転送される。この送信側システム・クロックは、受
信側システム・クロックでもそうでなくてもよい。制御
装置は、データを明確に符号化されたヘッダと共に、バ
イト並列ビット直列伝送用のパケットにフォーマットし
て、初期位相調整の他に３ビット・セルまでのスキュー
の訂正が可能な固有のデータ・パターンを提供する。
【００１４】
【実施例】次に、図面の図１を参照すると、この図は本
発明の教示によるセルフタイム・インターフェースが使
用される一実施例を示す。このセルフタイム・インター
フェースの例示的実施例は、図ではチップＡおよびチッ
プＢで表した２つのマイクロプロセッサ・チップ間のデ
ータ通信を提供するものである。しかし、当業者には明
らかなように、本発明のセルフタイム・インターフェー
スは、幅広い種類の構成要素またはノード間でのデータ
転送を提供するためにも適用できる。
【００１５】チップＡは送信ポート１２Ａを有し、チッ
プＢは送信ポート１２Ｂを有する。同様に、チップＡお
よびＢはそれぞれ受信ポート１４Ａと１４Ｂを有する。
ポートは、各伝送方向に１本ずつ、２本のセルフタイム
・インターフェース・バス１６によって接続される。こ
の例示的実施例では、バス１６はそれぞれ１バイト幅で
あり、データ用に９本の導体とクロック信号用に１本の
導体の計１０本の導体からなる。
【００１６】各送信ポート（１２Ａと１２Ｂ）は、ホス
ト論理機構とセルフタイム・インターフェース・リンク
１６との間の論理インターフェースを提供する送信論理
マクロ１８を含む。同期バッファ２２は、ホスト・クロ
ックとセルフタイム・インターフェース・クロックの間
のインターフェースを提供する。これにより、セルフタ
イム・インターフェース・リンクが、ホスト・クロック
から独立した所定のサイクル・タイムで稼働できるよう
になり、セルフタイム・インターフェース・リンクをホ
ストから独立したものにすることができる。アウトバウ
ンド物理マクロ２４は、ワード幅のデータ流れを、セル
フタイム・インターフェース・リンク１６上でクロック
と一緒に伝送されるバイト幅のデータ流れに直列化す
る。
【００１７】各受信ポート（すなわち、１４Ａと１４
Ｂ）は、まず各データ・ビットをセルフタイム・インタ
ーフェースのクロック信号と動的に位置合せする、イン
バウンド物理マクロ２６を含む。これは、あらゆるビッ
トを３ビット・セルまでのスキューで位置合せし、バイ
トをワードに並列化する。受信論理マクロ２８は、セル
フタイム・インターフェースの受信論理機構とホスト論
理機構の間のインターフェースを提供し、リンク肯定応
答信号およびリンク拒否信号を生成する。これらの信号
は、内部リンク３３によって結合され、アウトバウンド
セルフタイム・インターフェース・リンク１６を介して
送信ポートに送り戻される。電気的経路遅延の変動を補
償するために、入力データの位相が調整され、あるいは
セルフタイムされる。各ビット（線）が、入力基準クロ
ックに対して個別に位相合せされ、さらに、この実施例
では、任意の２本のデータ線間の３ビット・セルまでの
スキューを補償するように位置合わせされる。このセル
フタイム動作は、３つの部分を有する。第１は、ビット
同期の獲得であり、第２は、バイト／ワードの位置合せ
であり、第３は、同期の維持である。
【００１８】ビット同期を獲得する際、リンクは、リン
ク自体を、完全にタイミングがずれた状態から同期動作
に持っていく。ＳＴＩインターフェースまたは論理機構
の以前の状態は、完全論理リセットにより無視される。
ビット同期処理は、たとえば２００マイクロ秒程度で迅
速に確立できる。入力データの位相は、データ有効ウィ
ンドウまたはビット間隔が見つかるまで、線ごとに操作
される。これは、ローカル・クロックに対する入力デー
タ上の平均エッジ位置を位置指定する位相検出器を使っ
て達成される。位相検出器を２つ使うことにより、１つ
の位相検出器がデータ上の２つの連続したエッジを位置
指定でき、この２つの連続したエッジが、ビット間隔ま
たはデータ有効ウィンドウを定義する。ローカル・クロ
ックによってサンプリングされるデータは、データの２
つのエッジの中間に位置するデータの位相である。
【００１９】バイトの位置合せは、全ビット時間におい
て直列データ・ストリームを操作して、バイト位置を並
列化機構の出力に対して適切に調整することによって行
われる。次に、並列化機構のデータを一時に４ビット間
隔ずつ操作して、ＳＴＩインターフェース上で適切なワ
ード同期化を保証することにより、ワードの位置合せを
行う。タイミング・シーケンスにより、適切なビット、
バイトおよびワードの同期化が可能になる。
【００２０】同期化の維持は、リンク動作の一環とし
て、温度および電源の変動に応答して行われる。
【００２１】次に図２を参照すると、この図は本発明の
実施に使用されるビット直列バイト並列インターフェー
ス用の伝送直列化機構の一実施例を示す。この実施例で
は、４バイト幅のデータ・レジスタ２３が、並列入力２
５（図には、バイト０、１、２、３の入力を示す）を受
け取り、それらの入力を１バイト幅のセルフタイム・イ
ンターフェースに多重送信する。データは、線２７上の
２つのセルフタイム・インターフェース・クロックの２
分割により、レジスタ２３からクロックされる。この実
施例では、バイト０、１、２、３のビット０が、セルフ
タイム・インターフェースのリンク０上で直列化され伝
送される。バイト０、１、２、３のビット１はリンク１
（図示せず）上で伝送され、以下同様である。
【００２２】通信媒体の帯域幅要件を最小限に抑えるた
め、ＳＴＩクロックは、送信データ（ボー）転送速度の
半分の周波数であり、つまり１５０Ｍビット／秒のデー
タ転送速度には７５ＭＨｚのクロックが使用される。ク
ロックはＳＴＩ発振器から生成され、これは、システム
またはホストのクロックをＳＴＩリンクから切り離すた
めに行われる。データは、クロックの両方のエッジで送
信される。
【００２３】次に図３を参照し、ビット同期化処理を想
定すると、位相合せしたデータ（本実施例では２ビット
幅）を、マルチプレクサ３５にその出力が結合されてい
るシフト・レジスタ３３に結合することにより、バイト
の同期化が開始する。マルチプレクサへの制御入力は、
全ビット時間の間、特定のデータ線の他のデータ線から
のスキューを除くために使用される。特定のデータ線用
の並列化機構のデータ出力を、予想されるタイミング・
パターン（Ｘ０１０、ただしＸは任意）があるかどうか
監視して、受信データの適切な順序を決定する。ビット
３の位置で０が検出された場合は、マルチプレクサが増
分され、それによりバイト境界を１ビット時間だけ移動
させる。適切なバイト境界が見つかるまでこの処理が繰
り返される。前に適正な位置を間違って通過した場合
は、マルチプレクサの制御が２進数の３から２進数の０
に循環される。この機能により、全ビット時間よりも多
くスキューされたデータ線の同期化が可能になる。
【００２４】次に図４を参照すると、本発明のこの実施
例では、クロック速度がデータ転送速度と同じである。
データ・ウィンドウを定義するデータ・エッジはそれぞ
れ互いに独立検出され、そのデータは、エッジがクロッ
クと位置合せされたときにエッジ間の中間点でサンプリ
ングされる。データ・ストリームのエッジをクロックの
両方のエッジ（たとえば、立上りエッジと立下りエッ
ジ）に対して位置指定するために、入力データ・ストリ
ームの増分的に分離された位相のエッジの位置が、次々
にクロックの立上りエッジおよび立下りエッジの位置と
比較される。
【００２５】本発明のこの特定の実施例では、１対のデ
ータ位相が、増分的に選択可能な３つの遅延要素８０、
８２、８４によって生成される。たとえば、要素８０と
８２はそれぞれ、１／１０および１／５ビット時間の増
分で遅延を提供し、要素８４は、ビット時間の１／２０
程度の微量増分をもたらす。微量遅延要素８４は、３つ
のグループに分けられ、早期エッジ検出、システム・デ
ータ検出および後期エッジ検出を提供する。早期保護帯
域セレクタ８６は、データ・ストリームの１つの位相を
次々に選択して、立上りエッジ用と立下りエッジ用に、
増分的に分離された位相の「早期」位相をもたらす。同
様に、後期保護帯域セレクタ９０は、データ・ストリー
ムの１つの位相を連続的に選択し、この場合も、立上り
エッジ用と立下りエッジ用に、増分位相の「後期」位相
をもたらす。セレクタ８８は、セル中央のシステム・デ
ータ位置のために増分位相を選択する。
【００２６】選択されたデータ位相は、マスタースレー
ブＲＥＳ−ＦＥＳラッチ対９２、９４、９６に入力とし
て結合される。立上りエッジ・データ・サンプルは、Ｒ
ＥＳラッチ中にクロックされ、立下りエッジのデータ・
サンプルはＦＥＳラッチ中にクロックされる。ＲＥＳ−
ＦＥＳラッチ対９２の出力は、早期エッジ検出器９８に
接続される。同様に、ＲＥＳ−ＦＥＳラッチ対９６の出
力は、後期エッジ検出器１００に結合される。対９４の
ＲＥＳラッチは早期エッジ検出器９８に結合され、対９
４のＦＥＳラッチは後期エッジ検出器１００に結合され
る。
【００２７】各エッジ検出器（９８と１００）は、基準
クロック・エッジ位置に対するデータ・エッジの位置を
示す「進み」、「遅れ」または「何もしない」の出力を
出力する。各エッジ検出器の出力は、対応するフィルタ
１０２（すなわち、ランダム・ウォーク・フィルタ）を
介して、それぞれセレクタ８６およびセレクタ９０に結
合される。セレクタは、ＲＥＳ−ＦＥＳラッチに結合さ
れたデータの位相を指示された方向にシフトし、「何も
しない」が指示された場合は、そのエッジにおけるデー
タの位相はシフトされない。
【００２８】データ制御論理機構１０４は、データ・エ
ッジが基準クロックと位置合せされているときに、２つ
のデータ・エッジの中間にあるデータの位相を選択する
ことによって、システム・データ出力を制御する。デー
タ（データ１とデータ２）の位相は、各基準クロック・
エッジで出力される。
【００２９】特定の実施例の動作では、電源を入れると
論理機構が自動的にビット同期化処理を始める。１６マ
イクロ秒（最終値ＴＢＤ）のタイマが始動されて、バル
ク遅延がその最少遅延にリセットされ、分割されたクロ
ックで動く１６ビット・カウンタが始動される。エッジ
検出回路が、受け取った基準クロックで入力データをサ
ンプリングする。エッジ検出器は、基準クロックに対す
るデータ・エッジ位置を示す、「進み」、「遅れ」また
は「何もしない」の信号を出力する。この信号は、ラン
ダム・ウォーク・フィルタ（ＲＷＦ）にかけられ、ＲＥ
ＳおよびＦＥＳ回路のセレクタにそれぞれフィードバッ
クされる。これらのセレクタは、データの位相を、エッ
ジ検出器によって指示されたようにＲＥＳおよびＦＥＳ
中にシフトさせる。各エッジ検出器は、互いに独立して
動作する。各エッジ検出器は、上記のようにエッジ検出
器へのデータの入力位相を操作することによって、デー
タの基移を受け取った（ｒｅｆ）クロックに位置合せす
る。システム・データの位相は、２つのエッジ検出器の
中間のデータの位相を選択するデータ制御論理機構によ
って制御される。ビット同期化処理と並行して、並列化
機構からのビットの順序が、適正な順序に操作される
（以下のバイト／ワード同期化の項を参照のこと）。１
６マイクロ秒タイマがトリップするとき、アルゴリズム
によって並列化機構のエラー・ラッチがリセットされ、
１６マイクロ秒カウンタが再始動される。並列化機構の
出力が、予想されるタイミング・パターン（Ｘ０１０、
ただしＸは任意）と比較される。次の１６マイクロ秒の
間の任意の周期に単一の不一致があると、並列化機構の
エラー・ラッチがセットされる。１６マイクロ秒カウン
タが再びトリップしたとき、アルゴリズムは、ＥＧＢ、
ＬＧＢのアドレス、およびデータ・セレクタと並列化機
構のエラー・ラッチを調べる。ビットが初期ビット同期
化探索状態を終えるためには、並列化機構の出力ラッチ
がリセットされたままでなければならず、また、すべて
のセレクタがその追跡範囲に正しく中心合せされなけれ
ばならない（中心合せにより、初期ビット同期化処理後
の温度と電源の変動の追跡ができるように調整を行える
ようになる）。両方の条件が満たされない場合、アルゴ
リズムはバルク遅延要素を付加し、１６マイクロ秒カウ
ンタをリセットし、探索処理がもう１度始まる。ＳＴＩ
インターフェースの各ビット（データ線）はすべて、こ
の処理を並列に受ける。個々のデータ線が、上記の初期
ビット同期化基準を満たすと判定された後、それらのデ
ータ線はゲート解除され、他の線は引き続き調整され
る。ビット同期化処理が完了すると、すべてのビットは
調整され、探索基準を満たすようになる。この論理機構
は、１６ビット・カウンタがトリップするまで、ビット
同期モードを終了しない。
【００３０】最後に、ワード位置合せが行われる。ワー
ド位置合せは、ワード同期化が確立されるまで、並列化
機構出力バスを一時に４ビットずつ操作することによっ
て確立される。第１のレジスタが、第２のレジスタに対
して４ビット時間だけシフトされることに留意された
い。４ビット時間は、任意のデータ・ビットが別のデー
タ・ビットに対してスキューされ得る最大量である（リ
ンク上の３ビット時間＋位相合せセクションからの１ビ
ット時間）。
【００３１】通常の動作中、物理マクロは、最適なクロ
ック・サンプリング関係が存在するように入力データを
連続的に監視する。温度、電源およびデータ・ジッタを
追跡するためにわずかな更新が行われる。この更新は、
継目がなくホスト論理機構に対して透過的である。温度
と電源の変動を補償して適切な同期化を維持するために
は、遅延のビット時間のおよそ１／２が必要とされる。
この追加の遅延は、微量遅延要素セクション内のもので
る。また、許容動作範囲に対する保護帯域の位置を監視
する回路も含まれる。保護帯域がその範囲の終りに達し
た場合、２つのケースが存在する第１のケースは、新し
いバルク遅延要素が付加され、それに応じて微量遅延要
素が調整されるものである。これによりデータにサンプ
リング・エラーが生じる可能性があることに留意された
い。このフライ・バルク調整を行う回路は、通常の動作
中はフライ・バルク遅延調整が行われないように抑制す
ることができる。第２のケースは、保護帯域の１つがそ
の範囲の終りに達して、フライ・バルク遅延調整が抑制
されるときに存在し、物理マクロにより、ビット同期化
をすぐに必要とする論理ＳＴＩマクロに信号が送られ
る。リンクは、目前の作業を終了し、リンクを強制的に
タイミング・モードにしなければならない。
【００３２】次に図５を参照すると、ホスト・プロセッ
サ７０は、セルフタイム・インターフェース・リンク７
４によって入出力サブエレメント７６に結合されたセル
フタイム・インターフェース・ポート７２を有する。サ
ブエレメント７６は、ある状態で、ポート７２をディス
ク制御装置（ＤＡＳＤ）７８に直接結合する。この状態
のとき、ＳＴＩリンク７４は、チャネル・コマンドを、
システム・ポートから入出力サブエレメントチャネル機
能８０に転送し、そこからチャネル機能と入出力制御装
置８２が協力して実行するのではなく、入出力サブエレ
メント７６を介して実行のため制御装置７８に直接転送
できるようにする。入出力コマンドに関連するデータ
は、同様に、ＳＴＩリンク７４を介して、ポート７２と
サブエレメント７６と制御装置７６の間で直接経路指定
される。
【００３３】拡張として、ＤＡＳＤを、多数のＳＴＩイ
ンバウンドおよびアウトバウンドＳＴＩポートを含むス
イッチを介して接続することもできる。ホストは、多数
の入出力要素または多数のＤＡＳＤあるいは両者の組合
せに選択的にアクセスすることができる。簡単な切替え
構造によって、ホストは、極めて多数の接続機構を有
し、また柔軟性を有する。この同じ装置で、ホストは単
にデータ・マネージャとして機能し、データがホストを
透過することなしに、ＤＡＳＤから特定のチャネルに向
けて記憶情報を直接送ることができる。
【００３４】次に、図６を参照すると、ＳＴＩリンクを
使って、異種システム環境を構築することができる。図
のように、ＳＴＩリンク９０は、ホスト・コンピュータ
９２を高性能入出力装置９５と直接相互接続し、またＳ
ＴＩスイッチ９４を介して、ＣＤ ＲＯＭなどの大容量
記憶装置９６、業界標準のローカル・エリア・ネットワ
ーク（ＬＡＮ）および広域ネットワーク（ＷＡＮ）９
８、ならびにサーバ１００と相互接続する。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３６】（１）ホスト・プロセッサと、周辺制御装
置と、前記ホスト・プロセッサから物理的に離れた位置
にある入出力サブエレメントと、ホスト・コマンドおよ
びデータを、前記ホスト・プロセッサから前記入出力サ
ブエレメントおよび前記周辺制御装置に直接結合するセ
ルフタイム・インターフェース・リンクとを含み、前記
セルフタイム・インターフェース・リンクが、デジタル
・データとクロック信号とを送信する送信ノードならび
にデジタル・データと前記クロック信号とを受信する受
信ノードを含み、前記送信ノードが、前記送信ノードで
そのデジタル・データが前記クロック信号によって結合
されている個々の線への並列データ・バスによって前記
受信ノードに接続され、前記バスが、前記クロック信号
を伝送する独立した線を含み、前記受信ノードが、前記
線のそれぞれのデジタル・データ・ストリームを前記ク
ロック信号に対して個別に位相合せする手段を含む、デ
ータ処理システム。 （２）ホスト・プロセッサと、非ブロック化セルフタイ
ム・インターフェース・パケット・スイッチと、通信ネ
ットワークと、大容量記憶装置と、周辺制御装置と、前
記ホスト・プロセッサから物理的に離れた位置にある入
出力サブエレメントと、ホスト・コマンドおよびデータ
を前記ホスト・プロセッサから前記入出力サブエレメン
トおよび前記周辺制御装置に直接結合するセルフタイム
・インターフェース・リンクと、前記大容量記憶装置を
前記セルフタイム・インターフェースの非ブロック化パ
ケット・スイッチに結合するセルフタイム・インターフ
ェース・リンクと、前記通信ネットワークを前記セルフ
タイム・インターフェースの非ブロック化パケット・ス
イッチに結合するセルフタイム・インターフェース・リ
ンクと、前記セルフタイム・インターフェースの非ブロ
ック化パケット・スイッチを、前記ホストに結合するセ
ルフタイム・インターフェース・リンクとを含み、前記
セルフタイム・インターフェース・リンクが、デジタル
・データとクロック信号とを送信する送信ノードならび
にデジタル・データと前記クロック信号とを受信する受
信ノードを含み、前記送信ノードが、前記送信ノードで
そのデジタル・データが前記クロック信号によって結合
されている個々の線への並列データ・バスによって前記
受信ノードに接続され、前記バスが、前記クロック信号
を伝送する独立した線を含み、前記受信ノードが、各前
記線上のデジタル・データ・ストリームを前記クロック
信号に対して個別に位相合せする手段を含む、データ処
理システム。 （３）ホスト・プロセッサと、非ブロック化セルフタイ
ム・インターフェース・パケット・スイッチと、通信ネ
ットワークと、大容量記憶装置と、サーバと、周辺制御
装置と、前記ホスト・プロセッサから物理的に離れた位
置にある入出力サブエレメントと、ホスト・コマンドお
よびデータを前記ホスト・プロセッサから前記入出力サ
ブエレメントおよび前記周辺制御装置に直接結合するセ
ルフタイム・インターフェース・リンクと、前記大容量
記憶装置を前記セルフタイム・インターフェースの非ブ
ロック化パケット・スイッチに結合するセルフタイム・
インターフェース・リンクと、前記通信ネットワークを
前記セルフタイム・インターフェースの非ブロック化パ
ケット・スイッチに結合するセルフタイム・インターフ
ェース・リンクと、前記セルフタイム・インターフェー
スの非ブロック化パケット・スイッチを、前記ホストに
結合するセルフタイム・インターフェース・リンクと、
前記サーバを前記セルフタイム・インターフェースの非
ブロック化パケット・スイッチに結合するセルフタイム
・インターフェース・リンクとを含み、前記セルフタイ
ム・インターフェース・リンクが、デジタル・データと
クロック信号とを送信する送信ノードならびにデジタル
・データと前記クロック信号とを受信する受信ノードを
含み、前記送信ノードが、前記送信ノードでそのデジタ
ル・データが前記クロック信号によって結合されている
個々の線への並列データ・バスによって前記受信ノード
に接続され、前記バスが、前記クロック信号を伝送する
独立した線を含み、前記受信ノードが、各前記線上のデ
ジタル・データ・ストリームを前記クロック信号に対し
て個別に位相合せする手段を含む、データ処理システ
ム。
【００３７】
【発明の効果】上述のとおり、本願発明によってバス長
の厳重な管理なしにまたシステム・クロックの制限なし
に速いデータ転送速度で動作できるコスト効果の高いバ
ス・データ転送システム、すなわち、最大バス長がバス
の減衰損失によってのみ制限されるシステムが提供され
ることとなった。
【図面の簡単な説明】
【図１】本発明の教示による、コンピュータ・チップ間
のデータ通信用のセルフタイム・インターフェースの応
用例を示す概略ブロック図である。
【図２】本発明によるセルフタイム・インターフェース
を実施する送信機の直列化機構の一実施例を示すブロッ
ク図である。
【図３】本発明によるバイト同期化を示すブロック図で
ある。
【図４】本発明の好ましい実施例による位相合せサンプ
リング論理機構を示す図である。
【図５】本発明の教示による直接アクセス記憶リンクの
ブロック図である。
【図６】セルフタイム・インターフェースおよびセルフ
タイム・インターフェース・スイッチを利用して業界標
準の入出力要素を相互接続する異種システムの絵画図で
ある。
【符号の説明】
１６ セルフタイム・インターフェース・バス １８ 送信論理マクロ ２２ 同期バッファ ２３ データ・レジスタ ２４ アウトバウンド物理マクロ ２５ 入力 ２６ インバウンド物理マクロ ２８ 受信論理マクロ ３３ シフト・レジスタ ３５ マルチプレクサ ８０ 遅延要素 ８２ 遅延要素 ８４ 遅延要素 ８６ 早期保護帯域セレクタ ８８ セレクタ ９０ 後期保護帯域セレクタ ９２ ＲＥＳ−ＦＥＳラッチ対 ９４ ＲＥＳ−ＦＥＳラッチ対 ９６ ＲＥＳ−ＦＥＳラッチ対 １００ 遅れエッジ検出器
フロントページの続き (72)発明者 ジェームス・トマス・ブレーディー アメリカ合衆国95120 カリフォルニア州 サンノゼ クイーンズブリッジ・コート 1060 (72)発明者 ロバート・スタンリー・カポウスキ アメリカ合衆国12585 ニューヨーク州バ ーバンク アール・ディー ２ ボックス 49 マイルウッド・ロード (72)発明者 フレデリック・ジョン・コックス アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ ブルック・ホ ロウ・コート ６ (72)発明者 フランク・デーヴィッド・フェラヨーロ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ブルーステム・ ロード 16 (72)発明者 マルテン・ヤン・ハルマ アメリカ合衆国12570 ニューヨーク州ポ ークワッグ アール・アール２ ボックス 24エイ (72)発明者 ベンジャミン・ホン・ウー アメリカ合衆国95014 カリフォルニア州 クパティーノ フェアウッズ・コート 20988

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ホスト・プロセッサと、 周辺制御装置と、 前記ホスト・プロセッサから物理的に離れた位置にある
    入出力サブエレメントと、 ホスト・コマンドおよびデータを、前記ホスト・プロセ
    ッサから前記入出力サブエレメントおよび前記周辺制御
    装置に直接結合するセルフタイム・インターフェース・
    リンクとを含み、 前記セルフタイム・インターフェース・リンクが、デジ
    タル・データとクロック信号とを送信する送信ノードな
    らびにデジタル・データと前記クロック信号とを受信す
    る受信ノードを含み、前記送信ノードが、前記送信ノー
    ドでそのデジタル・データが前記クロック信号によって
    結合されている個々の線への並列データ・バスによって
    前記受信ノードに接続され、 前記バスが、前記クロック信号を伝送する独立した線を
    含み、前記受信ノードが、前記線のそれぞれのデジタル
    ・データ・ストリームを前記クロック信号に対して個別
    に位相合せする手段を含む、データ処理システム。
  2. 【請求項２】ホスト・プロセッサと、 非ブロック化セルフタイム・インターフェース・パケッ
    ト・スイッチと、 通信ネットワークと、 大容量記憶装置と、 周辺制御装置と、 前記ホスト・プロセッサから物理的に離れた位置にある
    入出力サブエレメントと、 ホスト・コマンドおよびデータを前記ホスト・プロセッ
    サから前記入出力サブエレメントおよび前記周辺制御装
    置に直接結合するセルフタイム・インターフェース・リ
    ンクと、 前記大容量記憶装置を前記セルフタイム・インターフェ
    ースの非ブロック化パケット・スイッチに結合するセル
    フタイム・インターフェース・リンクと、 前記通信ネットワークを前記セルフタイム・インターフ
    ェースの非ブロック化パケット・スイッチに結合するセ
    ルフタイム・インターフェース・リンクと、 前記セルフタイム・インターフェースの非ブロック化パ
    ケット・スイッチを、前記ホストに結合するセルフタイ
    ム・インターフェース・リンクとを含み、 前記セルフタイム・インターフェース・リンクが、デジ
    タル・データとクロック信号とを送信する送信ノードな
    らびにデジタル・データと前記クロック信号とを受信す
    る受信ノードを含み、前記送信ノードが、前記送信ノー
    ドでそのデジタル・データが前記クロック信号によって
    結合されている個々の線への並列データ・バスによって
    前記受信ノードに接続され、 前記バスが、前記クロック信号を伝送する独立した線を
    含み、前記受信ノードが、各前記線上のデジタル・デー
    タ・ストリームを前記クロック信号に対して個別に位相
    合せする手段を含む、データ処理システム。
  3. 【請求項３】ホスト・プロセッサと、 非ブロック化セルフタイム・インターフェース・パケッ
    ト・スイッチと、 通信ネットワークと、 大容量記憶装置と、 サーバと、 周辺制御装置と、 前記ホスト・プロセッサから物理的に離れた位置にある
    入出力サブエレメントと、 ホスト・コマンドおよびデータを前記ホスト・プロセッ
    サから前記入出力サブエレメントおよび前記周辺制御装
    置に直接結合するセルフタイム・インターフェース・リ
    ンクと、 前記大容量記憶装置を前記セルフタイム・インターフェ
    ースの非ブロック化パケット・スイッチに結合するセル
    フタイム・インターフェース・リンクと、 前記通信ネットワークを前記セルフタイム・インターフ
    ェースの非ブロック化パケット・スイッチに結合するセ
    ルフタイム・インターフェース・リンクと、 前記セルフタイム・インターフェースの非ブロック化パ
    ケット・スイッチを、前記ホストに結合するセルフタイ
    ム・インターフェース・リンクと、 前記サーバを前記セルフタイム・インターフェースの非
    ブロック化パケット・スイッチに結合するセルフタイム
    ・インターフェース・リンクとを含み、 前記セルフタイム・インターフェース・リンクが、デジ
    タル・データとクロック信号とを送信する送信ノードな
    らびにデジタル・データと前記クロック信号とを受信す
    る受信ノードを含み、前記送信ノードが、前記送信ノー
    ドでそのデジタル・データが前記クロック信号によって
    結合されている個々の線への並列データ・バスによって
    前記受信ノードに接続され、 前記バスが、前記クロック信号を伝送する独立した線を
    含み、前記受信ノードが、各前記線上のデジタル・デー
    タ・ストリームを前記クロック信号に対して個別に位相
    合せする手段を含む、データ処理システム。
JP7137769A 1994-06-17 1995-06-05 付加式記憶媒体リンク Pending JPH086895A (ja)

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