JPH0851565A - ビデオ信号処理装置 - Google Patents

ビデオ信号処理装置

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JPH0851565A
JPH0851565A JP6208016A JP20801694A JPH0851565A JP H0851565 A JPH0851565 A JP H0851565A JP 6208016 A JP6208016 A JP 6208016A JP 20801694 A JP20801694 A JP 20801694A JP H0851565 A JPH0851565 A JP H0851565A
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Jun Hiyoshi
潤 日吉
Hirokazu Nagasawa
宏和 長澤
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Abstract

(57)【要約】 【目的】 単一のIC上に形成された、カメラ一体型V
TR用のビデオ信号処理装置において、デジタル信号の
入出力の数を低減することにより、ICのピン数を低減
する。 【構成】 ビデオ信号処理回路21とメモリインタフェ
ース24Cを通じて接続されるメモリ12とを備える。
デジタル撮像信号とデジタル映像信号とでは割り当てら
れた量子化レベルが異なっている。メモリインタフェー
ス24Cは、デジタル映像信号をデジタル撮像信号の量
子化レベルに変換する第1の量子化レベル変換手段と、
上記デジタル撮像信号を上記デジタル映像信号の量子化
レベルに変換する第2の量子化レベル変換手段とを有す
る。デジタル撮像信号はメモリ12に供給されると共
に、メモリインタフェース24Cを通じてビデオ信号処
理回路21に供給される。ビデオ信号処理回路21から
のデジタル映像信号は、メモリインタフェース24Cを
介してメモリ12に供給される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、例えば、カメラ一体
型VTRに使用して好適なビデオ信号処理装置に関す
る。
【0002】
【従来の技術】従来、民生用のカメラ一体型VTRにお
いて、カメラ系では、適応型の画質制御、メモリを利用
した電子ズームや手ぶれ補正などの多機能化のため、デ
ジタル信号処理が行なわれている。また、VTR系にお
いても、メモリを利用した時間軸補正(TBC)などの
高画質化のため、信号処理のデジタル化が推進されてい
る。
【0003】このようにして、カメラ信号(撮像信号)
およびビデオ信号の処理がデジタル化されたカメラ一体
型VTRの信号処理系は、例えば、図3に示すように構
成される。
【0004】図3において、10はカメラ信号処理系で
あって、カメラ信号処理回路11と、メモリ12と、A
/D変換器13と、このA/D変換器13の前後に設け
られ、信号選択および分配用の切換スイッチ回路14、
15から構成される。なお、メモリ12は、例えば、フ
ィールドメモリとされる。
【0005】スイッチ回路14には、VTR系(図示は
省略)からの再生ビデオ信号SPBと、ライン入力端子か
らのビデオ信号SLNと、CCD型撮像素子を備えたカメ
ラ系(図示は省略)からの撮像信号SCMとが供給される
と共に、切り換え制御信号として、システム制御回路
(図示は省略)からのモード信号SMDが供給される。3
種のアナログ映像信号は、カメラ一体型VTRのモード
に応じて、スイッチ回路14から択一的にA/D変換器
13に供給され、それぞれ対応するデジタル映像信号、
すなわち、再生ビデオ信号DPB、ラインビデオ信号DL
N、カメラ信号(撮像信号)DCMに変換される。
【0006】このうち、カメラ信号DCMは、スイッチ回
路15を通じて、カメラ信号処理回路11に供給され、
輝度信号と色信号とが分離され、ガンマ補正や白バラン
スのような信号処理が施されたのち、メモリ12に供給
されて、電子ズームなどの処理が施される。
【0007】20はビデオ信号処理系であって、ビデオ
信号処理回路21と、この信号処理回路21にそれぞれ
接続されたインタフェース(I/F)22、23、24
と、D/A変換器25、26とを含み、単一の集積回路
(IC)として形成される。なお、ビデオ信号処理系2
0にも、制御信号として、モード信号SMDが供給され
る。
【0008】第1のインタフェース22には、スイッチ
回路15を通じて、再生ビデオ信号DPBとラインビデオ
信号DLNとが供給される。第2のインタフェース23に
は、メモリ12を通じて、カメラ信号DCMが供給され
る。また、第3のインタフェース24にはメモリ12が
接続される。すなわち、第2のインタフェース23はカ
メラインタフェースであり、第3のインタフェース24
はメモリインタフェースである。
【0009】ビデオ信号処理回路21からのデジタルビ
デオ信号は、D/A変換器25および記録増幅器27を
通じて、ビデオヘッド28に供給される。ビデオ信号処
理回路21からのデジタルビデオ信号は、また、D/A
変換器26を通じて、例えば液晶表示装置からなりファ
インダ兼用の表示モニタ29に供給される。
【0010】カメラ記録モードでは、メモリ12からの
カメラ信号DCMが、インタフェース24を通じて、ビデ
オ信号処理回路21に供給され、エンファシス、周波数
変調、低域変換など、所要の記録信号処理が施されて、
D/A変換器25により、アナログ映像信号に変換さ
れ、記録増幅器27を通じて、ビデオヘッド28に供給
され、テープ(図示は省略)に記録される。
【0011】また、ビデオ信号処理回路21からのモニ
タ用の映像信号が、D/A変換器26により、アナログ
映像信号に変換されて、モニタ29に供給され、その画
面上に被写体の映像が表示される。
【0012】ライン記録モードでは、スイッチ回路15
からのラインビデオ信号DLNが、インタフェース22を
通じて、ビデオ信号処理回路21に供給され、上述と同
様に、記録用の信号とモニタ用の信号とが形成される。
【0013】再生モードでは、スイッチ回路15からの
再生ビデオ信号DPBが、インタフェース22を通じて、
ビデオ信号処理回路21に供給され、モニタ用の信号だ
けが形成される。そして、メモリ12では、TBC処理
や、フィールド相関を利用したクロマノイズの低減処理
などが行なわれる。
【0014】上述のようなデジタル映像信号のうち、カ
メラ信号DCMは、再生ビデオ信号DPBやラインビデオ信
号DLNと異なり、同期信号成分を分離して通信(伝送処
理)が行なわれ、処理後に、いずれも図示は省略する
が、システム制御回路の制御の下に、同期信号発生回路
からの同期信号が混合される。
【0015】また、カメラ信号DCMと、再生ビデオ信号
DPBやラインビデオ信号DLNとは、例えば、図4に示す
ように、各信号の信号幅すなわち量子化のビット数と、
各信号の量子化レベルも異なる。例えば、カメラ信号の
量子化のビット数を8ビットとした場合、量子化レベル
は、黒レベルでは70、白ピークレベルでは230、同
期信号の尖頭値(シンクチップ)レベルでは6が割り当
てられる。これに対して、ビデオ信号の量子化のビット
数を10ビットの場合、量子化レベルは、黒レベルでは
285、白ピークでは855、シンクチップレベルでは
57が割り当てられる。
【0016】
【発明が解決しようとする課題】前述のような、従来の
カメラ一体型VTRでは、ビデオ信号処理系20におけ
るデジタル信号の入出力としては、再生ビデオ信号DPB
またはラインビデオ信号DLNと、カメラ信号処理回路1
1からのカメラ信号DCMと、メモリ12からの入力信号
と、メモリ12への出力信号との4種のデジタル信号が
ある。
【0017】これらのデジタル信号の信号幅が、例え
ば、全て10ビットであるとすると、ビデオ信号処理系
20では、その入出力には、40本もの多数のピンが必
要になり、ICのコスト低減や小型化を妨げるという問
題があった。
【0018】かかる点に鑑み、この発明の目的は、ビデ
オ信号処理系のデジタル信号の入出力の数を低減するこ
とができるビデオ信号処理装置を提供するところにあ
る。
【0019】
【課題を解決するための手段】前記課題を解決するた
め、この発明によるビデオ信号処理装置は、後述の実施
例の参照符号を対応させると、割り当てられた量子化レ
ベルが異なるデジタル撮像信号DCMとデジタル映像信号
DPB、DLNとがインタフェース22を通じて供給される
ビデオ信号処理回路21と、このビデオ信号処理回路2
1とメモリインタフェース24Cを通じて接続されるメ
モリ12とを備え、メモリインタフェース24Cは、上
記デジタル映像信号を上記デジタル撮像信号の量子化レ
ベルに変換する第1の量子化レベル変換手段と、上記デ
ジタル撮像信号を上記デジタル映像信号の量子化レベル
に変換する第2の量子化レベル変換手段とを有し、上記
デジタル撮像信号は上記メモリに供給されると共に、メ
モリインタフェース24Cを通じてビデオ信号処理回路
21に供給され、ビデオ信号処理回路21からのデジタ
ル映像信号は、メモリインタフェース24Cを介してメ
モリ12に供給されることを特徴とするものである。
【0020】
【作用】かかる構成によれば、デジタル撮像信号DCMに
専用のインタフェースを用意する必要がなくなり、ビデ
オ信号処理装置のデジタル信号の入出力の数が低減され
る。
【0021】
【実施例】以下、図1および図2を参照しながら、この
発明によるビデオ信号処理装置の一実施例について説明
する。
【0022】この発明の一実施例の全体の構成を図1に
示し、その要部の構成を図2に示す。この両図におい
て、前出図3に対応する部分には同一の符号を付して重
複説明を省略する。
【0023】図1において、ビデオ信号処理系20Cで
は、メモリインタフェースとカメラインタフェースとを
共用化したメモリインタフェース24C(以下共用化イ
ンタフェースという)が設けられて、前出図3のような
専用のカメラインタフェース23は削除される。
【0024】そして、カメラ信号処理回路11を通じた
カメラ信号DCMが、メモリ12および共用化インタフェ
ース24Cに供給されると共に、メモリ12の入出力が
共用化インタフェース24Cに接続される。なお、図1
の実施例では、共用化インタフェース24Cの出力端子
は双方向性にされる。その余の構成は前出図3と同様で
ある。
【0025】上述のようなメモリインタフェースとカメ
ラインタフェースとの共用化を実現するために、この実
施例では、共用化インタフェース24Cは図2に示すよ
うに構成する。
【0026】すなわち、共用化インタフェース24C
は、縦続に接続された同期信号分離回路241、第1の
ゲイン調整回路242および第1のレベルシフト回路2
43と、同じく縦続に接続された第2のレベルシフト回
路244、第2のゲイン調整回路245および同期信号
混合回路246と、2個の選択スイッチ回路247、2
48とで構成されている。
【0027】両ゲイン調整回路242、245と両レベ
ルシフト回路243、244とは、例えば、ROMテー
ブルにより構成され、後述のように、互いに逆の特性を
有する。
【0028】図2において、21tはビデオ信号処理系
20Cの信号本線であって、この本線21t上の信号D
LNが、同期信号分離回路241〜レベルシフト回路24
3を通じて、メモリ12とスイッチ回路247の入力端
a側とに共通に供給されると共に、スイッチ回路247
の入力端b側にはメモリ12から読み出された信号が供
給される。メモリ12には、上述のように、カメラ信号
DCMも供給される。
【0029】スイッチ回路247の出力信号は、レベル
シフト回路244〜同期信号混合回路246を通じて、
スイッチ回路248の入力端b側に供給される。このス
イッチ回路248の入力端a側には、本線21tの信号
が供給される。
【0030】同期信号混合回路246には、システム制
御回路(マイクロプロセッサ)30の制御の下に、同期
信号発生回路31からの同期信号が供給される。また、
選択スイッチ回路247、248には、システム制御回
路30から切り換え制御信号が供給されて、通常は、図
示のような接続状態にある。
【0031】そして、スイッチ回路248の出力は、例
えば、フェード回路41と文字挿入回路42とを通じ
て、ビデオ信号処理回路21に供給される。このフェー
ド回路41と文字挿入回路42にも、システム制御回路
30から制御信号が供給される。
【0032】次に、この発明の一実施例の動作について
説明する。
【0033】図4に示したように、カメラ信号DCMと、
再生ビデオ信号DPBやラインビデオ信号DLNとでは、各
信号の量子化のビット数と量子化レベルとが異なり、カ
メラ信号の量子化レベルQLCMと、再生ビデオ信号の量
子化レベルQLPB(=ラインビデオ信号QLLN)との間
には、 QLCM=k・QLPB−C のような関係が成立する。
【0034】図4の数値例では、 k=1.125/4=0.28125 C=10 となる。
【0035】したがって、第1および第2のゲイン調整
回路242および245では、それぞれ所定係数kによ
る乗算処理および除算処理が行なわれ、また、第1およ
び第2のレベルシフト回路243および244では、そ
れぞれ同一の定数Cの減算処理および加算処理が行なわ
れる。
【0036】ライン記録モードおよび再生モードでは、
再生ビデオ信号DPB、または、ラインビデオ信号DLN
が、同期信号分離回路241において、同期信号成分を
分離された後に、ゲイン調整回路242およびレベルシ
フト回路243において、前述のカメラ信号DCMと同等
の量子化レベルに変換されて、メモリ12に供給され、
所定の信号処理が行なわれる。
【0037】そして、メモリ12における信号処理の
後、再生ビデオ信号DPB、または、ラインビデオ信号D
LNは、レベルシフト回路244およびゲイン調整回路2
45において、もとの量子化レベルに戻された後に、同
期信号混合回路246において同期信号成分が混合さ
れ、もとの再生ビデオ信号DPB、または、ラインビデオ
信号DLNにもどって、ビデオ信号処理回路21に入力さ
れる。
【0038】また、カメラ記録モードでは、メモリ12
からのカメラ信号DCMが、共用化インタフェース24C
のレベルシフト回路244〜同期信号混合回路246を
通じて、ビデオ信号の量子化レベルに変換されると共
に、このメモリ12からのカメラ信号DCMに同期信号成
分が混合される。
【0039】なお、ライン記録モードや再生モードで、
メモリ処理を行なわない場合には、スイッチ回路248
が図示とは逆の状態に切り換えられて、本線21t上の
再生ビデオ信号DPBやラインビデオ信号DLNは、共用化
インタフェース24Cを経由することなく、ビデオ信号
処理回路21に入力される。
【0040】また、メモリ12が装置に搭載されない場
合は、スイッチ回路247が図示とは逆の状態に切り換
えられて、カメラ信号処理回路11からの信号DCMが、
レベルシフト回路244〜同期信号混合回路246を通
じて、ビデオ信号の量子化レベルに変換されると共に、
このカメラ信号処理回路11からの信号DCMに同期信号
成分が混合される。
【0041】上述のように、この実施例では、メモリ1
2上において、再生ビデオ信号DPBやラインビデオ信号
DLNが、カメラ信号DCMと同等のレベルおよびゲインに
変換されて、所定の処理を施される。
【0042】カメラ信号DCMは、前述のように、再生ビ
デオ信号DPBやラインビデオ信号DLNに比べて、そのビ
ット数が小さいため、この実施例では、カメラ信号DCM
の量子化レベルを、ビデオ信号DPB、DLNの量子化レベ
ルに変換する場合に比べて、メモリ12の容量を小さく
することができて、この面からのコスト低減も可能とな
る。
【0043】そして、この実施例では、同期信号分離回
路241〜ゲイン調整回路242により、メモリ12に
供給される再生ビデオ信号DPBやラインビデオ信号DLN
を、カメラ信号DCMの量子化レベルに変換すると共に、
ゲイン調整回路245〜同期信号混合回路246によ
り、メモリ12からビデオ信号処理回路21に供給され
るカメラ信号DCMなどを、再生ビデオ信号DPBやライン
ビデオ信号DLNの量子化レベルに変換することにより、
メモリインタフェースとカメラインタフェースとの共用
化を実現することができて、デジタル信号の入出力の数
を低減することができ、ICのコスト低減や小型化が可
能となる。
【0044】また、この実施例では、前述のように、共
用化インタフェース24Cの出力端子を双方向性として
いるので、メモリ12を搭載しない場合も、メモリ12
搭載用の主配線基板を共通に使用することができる。
【0045】なお、フェード回路41と文字挿入回路4
2や、図示は省略するが、輝度信号と色信号との遅延時
間調整回路などは、ビデオ信号処理とカメラ信号処理と
で、共通に使用することができる処理回路であって、こ
のような回路を共通化インタフェース24Cの後段に設
けることにより、ライン信号SLNおよびカメラ信号SCM
を記録するための回路の共有化ができて、カメラ信号処
理回路11の回路規模を小さくすることができる。
【0046】
【発明の効果】以上説明したように、この発明によれ
ば、ビデオ信号処理回路と、メモリとの間を、デジタル
ビデオ信号をデジタル撮像信号の量子化レベルに変換す
る第1の量子化レベル変換手段と、デジタル撮像信号を
デジタルビデオ信号の量子化レベルに変換する第2の量
子化レベル変換手段とを有するメモリインタフェースを
通じて、接続するようにしたので、このメモリインタフ
ェースを通じてデジタル撮像信号をビデオ信号処理回路
に供給することができると共に、このビデオ信号処理回
路とメモリとの間のデジタルビデオ信号の授受を、この
メモリインタフェースを通じて行なうことができ、デジ
タル撮像信号に専用のインタフェースが不要となって、
デジタル信号の入力出力の数を低減することができる。
【0047】また、このメモリインタフェースの出力端
子を双方向性としたので、メモリを搭載しない場合に
も、メモリ搭載用の主配線基板を共通に使用することが
できる。
【図面の簡単な説明】
【図1】この発明によるビデオ信号処理装置の一実施例
の全体の構成を示すブロック図である。
【図2】この発明の一実施例の要部の構成を示すブロッ
ク図である。
【図3】従来のビデオ信号処理装置の構成例を示すブロ
ック図である。
【図4】この発明を説明するための図である。
【符号の説明】
11 カメラ信号処理回路 12 メモリ 21 ビデオ信号処理回路 24C 共用化インタフェース 241 同期信号分離回路 242、245 ゲイン調整回路 243、244 レベルシフト回路 246 同期信号混合回路 SCM、DCM カメラ信号(撮像信号) SLN、DLN ラインビデオ信号 SPB、DPB 再生ビデオ信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】割り当てられた量子化レベルが異なるデジ
    タル撮像信号とデジタル映像信号とがインタフェースを
    通じて供給されるビデオ信号処理回路と、 このビデオ信号処理回路とメモリインタフェースを通じ
    て接続されるメモリとを備え、 上記メモリインタフェースは、上記デジタル映像信号を
    上記デジタル撮像信号の量子化レベルに変換する第1の
    量子化レベル変換手段と、上記デジタル撮像信号を上記
    デジタル映像信号の量子化レベルに変換する第2の量子
    化レベル変換手段とを有し、 上記デジタル撮像信号は上記メモリに供給されると共
    に、上記メモリインタフェースを通じて上記ビデオ信号
    処理回路に供給され、 上記ビデオ信号処理回路からのデジタル映像信号は、上
    記メモリインタフェースを介して上記メモリに供給され
    ることを特徴とするビデオ信号処理装置。
  2. 【請求項2】上記メモリインタフェースから上記ビデオ
    信号処理回路への経路に、上記デジタル映像信号および
    上記デジタル撮像信号に共通の処理回路が介挿される請
    求項1に記載のビデオ信号処理装置。
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